KR100893157B1 - 반도체 디바이스의 불량 분석 방법 및 불량 분석 시스템 - Google Patents

반도체 디바이스의 불량 분석 방법 및 불량 분석 시스템 Download PDF

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Abstract

본 발명은 반도체 디바이스의 불량을 분석하기 위한 테스트 시스템에 관한 것으로 본 발명의 테스트 시스템은 서로 다른 불량을 가지는 복수의 셀들이 형성되는 셀 어레이; 상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하여 상기 측정된 전기적 특성을 수치화하기 위한 테스트 장치; 및 상기 복수의 셀들 각각의 수치화된 전기적 특성을 저장하기 위한 데이터 베이스 저장 장치를 포함하고, 상기 테스트 장치는 반도체 웨이퍼 상의 선택된 칩이 불량인지를 체크하고, 상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스 저장 장치에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 출력한다.
상술한 구성을 통한 본 발명에 의하면, 발생 가능한 모든 불량에 대한 전기적 특성이 데이터 베이스화되어 반도체 테스트시 발생하는 불량의 원인을 신속히 파악할 수 있는 수단을 제공한다.

Description

반도체 디바이스의 불량 분석 방법 및 불량 분석 시스템{Method of failure analysis on defective semiconductor device and failure analysis system}
도 1은 일반적인 에스램 셀의 회로도;
도 2는 본 발명에 따른 불량 에스램 셀 어레이;
도 3은 불량 에스램의 일 예를 간략히 보여주는 회로도;
도 4는 불량 에스램의 다른 예를 간략히 보여주는 회로도;
도 5는 도 2의 불량 에스램 셀 어레이로부터 불량 셀들의 특성을 측정하기 위한 방법을 간략히 보여주는 순서도; 그리고
도 6은 본 발명에 따른 에스램 칩의 테스트 방법을 간략히 보여주는 순서도.
*도면의 주요부분에 대한 부호의 설명*
100 : 테스트용 에스램 다이
110 : 테스트 장치
120 : 데이터 베이스 저장 장치
본 발명은 반도체 장치의 불량 분석에 관한 것으로, 더욱 상세하게는 반도 체 장치의 불량 분석을 위한 셀 어레이 및 이를 이용한 불량 셀의 불량 분석 방법에 관한 것이다.
반도체 메모리 장치의 대용량화를 위하여, 메모리 셀의 집적도는 높아지고 디자인 룰은 작아지고 있다. 이러한 경향은 에스램 제조 공정에서도 동일하게 적용된다. 고집적화에 따라, 에스램 셀의 손상, 에스램 셀 내 단선이나 단락으로 인하여 불량 셀의 발생 가능성이 높아지고 있다.
반도체 장치의 개발 과정은 이러한 불량을 선별하고 감소시키기 위한 안정된 생산 기술을 확보하기 위한 일련의 과정이 포함된다. 이러한 공정 중에는 불량 분석(failure analysis)이 포함된다. 불량 분석은 시험 제조된 반도체 장치에서 발생하는 불량의 원인을 찾아 개선하는 일련의 피드백 과정이다.
특히, 반도체 장치의 설계 및 제조 방법은 상술한 불량 분석의 결론에 의해 변경될 수 있다는 점에서, 적절한 불량 분석은 개발 과정에서 매우 중요하다. 즉, 잘못된 불량 분석은 매우 긴 시행 착오의 기간을 초래하여, 제품의 개발 기간을 지연시킨다. 따라서 빠르면서 정확한 불량 분석은 짧은 개발 기간 및 이에 따른 반도체 장치의 시장 선점을 위해 중요하다. 종래의 에스램 에어리어 성 불량 분석 기술은 주로 EDS map 테스트, Defect map 테스트 및 Test Element Group(TEG)를 통해 진행하고 있다.
도 1 은 일반적인 에스램 셀의 구성을 간략히 보여주는 회로도이다. 도 1을 참조하면, 하나의 에스램 셀은 전원단자(Vcc)와 접지단자(Vss) 사이에 연결되며, 2개의 전송 트랜지스터(T5, T6), 2개의 구동 트랜지스터(T2, T4), 및 2개의 부하 트 랜지스터(T1, T3)를 포함한다.
에스램 셀 어레이를 구성하기 위한 제조 공정은 상술한 구성들을 형성하기 위하여 다양한 공정 단계들을 거치게 된다. 따라서, 어느 한 부분에서 단락이나 단선에 의한 불량이 발생할 수 있다. 그러나, 상술한 테스트 방법들에 따르면 불량의 위치 및 불량의 원인을 신속하게 파악하기가 용이하지 못하다. 따라서 테스트 공정에서 정확한 불량의 위치와 원인을 신속히 파악할 수 있는 장치 및 방법이 절실히 요구되고 있는 실정이다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리의 불량 원인을 신속히 판정하기 위한 테스트 시스템 및 테스트 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 디바이스의 불량을 분석하기 위한 테스트 시스템은, 서로 다른 불량을 가지는 복수의 셀들이 형성되는 셀 어레이; 상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하여 상기 측정된 전기적 특성을 수치화하기 위한 테스트 장치; 및 상기 복수의 셀들 각각의 수치화된 전기적 특성을 저장하기 위한 데이터 베이스 저장 장치를 포함하고, 상기 테스트 장치는 반도체 웨이퍼 상의 선택된 칩이 불량인지를 체크하고, 상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스 저장 장치에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 출력한다.
이 실시예에 있어서, 상기 서로 다른 불량을 가지는 복수의 셀들은 각각 다양한 저항값을 이용한 단락 회로 결함 및 단선 회로 결함 중 적어도 하나가 포함된다.
이 실시예에 있어서, 상기 전기적 특성은 디자인 룰 단위, 불량의 위치 단위, 불량의 정도 단위로 분류되어 상기 데이터베이스 저장 장치에 저장된다.
상기 목적을 달성하기 위한 본 발명의 반도체 디바이스의 불량 분석 방법은, 서로 다른 불량을 가지는 복수의 셀들을 형성하는 단계; 상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하는 단계; 상기 전기적 특성들을 데이터베이스에 저장하는 단계; 및 상기 데이터베이스에 기초하여 반도체 웨이퍼 상의 불량 칩의 불량 원인을 판정하는 단계를 포함하고, 상기 불량 원인을 판정하는 단계는, 웨이퍼 상의 선택된 칩이 불량인지를 체크하는 단계; 및 상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 판정하는 단계를 포함한다.
이 실시예에 있어서, 상기 복수의 셀들 각각에 대한 전기적 특성을 수치화하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 서로 다른 불량을 가지는 복수의 셀들을 형성하는 단계는 다양한 저항값을 이용한 단락 회로 결함 및 단선 회로 결함 중 적어도 하나를 형성하는 단계를 포함한다.
이 실시예에 있어서, 상기 전기적 특성은 디자인 룰 단위, 불량의 위치 단위, 불량의 정도 단위로 분류되어 상기 데이터베이스에 저장된다.
이 실시예에 있어서, 상기 선택된 칩의 전기적 특성은 상기 선택된 칩에 포함되는 불량 셀의 전기적 특성이다.
(실시 예)
도면을 참조하여 실시예를 구체적으로 설명하기로 한다.
도 2는 본 발명에 따른 테스트용 에스램 패턴과 그것의 전기적 특성을 측정하여 데이터베이스화하기 위한 장치를 간략히 보여주는 도면이다. 도 2를 참조하면, 인위적으로 다양한 불량 셀들을 형성한 본 발명에 따른 테스트용 에스램 다 이(die)가 도시되어 있다. 그리고 다양한 불량 셀들의 전기적인 특성을 측정하기 위한 테스트 장치(110)와 측정된 각 불량 셀들의 전기적 특성을 수치화하여 저장하는 데이터 베이스 저장장치(120)가 도시된다.
테스트용 에스램 다이(100)는 제조 공정에서 발생 가능한 다양한 불량을 인위적으로 가한 복수의 에스램 셀들을 포함한다. 예컨대, 에스램 셀 (CR1)은 셀을 구성하는 소자들 또는 라인의 어느 한 부분에 결함이 존재하여 단선(disconnection)된 셀로 형성될 수 있다. 단선의 정도에 따라 또는 단선된 위치에 따라서 에스램 셀들은 다양한 저항치와 저항의 위치가 변동 가능하다. 그리고 각각 다른 결함을 갖는 셀들이 행방향 또는 열방향으로 어레이를 형성할 수 있다. 즉, 에스램 셀(C10)은 에스램 셀(CR1)과 동일한 위치에 단선이 존재하나 단선에 따른 저항의 크기가 소정의 단위로 증가한 에스램 셀일 수 있다. 그리고 단선의 위치는 제조 공정에서 발생 가능한 다양한 위치에 형성될 수 있다.
에스램 셀 (CS1)은 셀을 구성하는 트랜지스터의 게이트(gate)와 드레인(drain) 사이에 단락(short)이 존재하도록 인위적으로 형성된다. 그리고, 각각의 단락의 위치가 다변화된 불량 에스램들이 셀 어레이로 형성된다. 여기서, 테스트용 에스램 다이(100)를 구성하는 인위적인 불량 에스램 셀들이 단락이나 단선의 위치가 다변화된 셀들로 설명되었으나 본 발명은 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게 자명하다. 즉, 제조 공정에서 발생하는 다양한 불량을 모델링하여 불량이 발생하는 위치 및 종류별로 불량 에스램 셀 어레이를 구성할 수 있다.
더불어 테스트용 에스램 다이(100)는 다양한 디자인 룰(design rule, 예를 들면, 130nm, 90nm, 60nm)이 적용되는 공정들 각각에 대해서 제조되어야 할 것이다. 각각의 공정에 대해서 동일한 종류의 불량이라 하더라도 상이한 전기적 특성을 갖기 때문이다.
테스트 장치(110)는 상술한 테스트용 에스램 다이(100)에 존재하는 모든 불량 셀들에 대한 전기적인 특성을 측정한다. 일반적으로 테스트용 에스램 다이(100)에 포함되는 각각의 셀들에 대한 전기적 특성이 측정된다. 예를 들면, 에스램을 구성하는 각 소자들의 전류-전압 아날로그 특성이 측정될 수 있다. 측정된 셀들의 전기적인 특징들은 이후에 수치화된다.
데이터 베이스 저장 장치(120)는 상술한 테스트용 에스램 다이(100)를 구성하는 제반 불량 에스램들의 수치화된 전기적 특성이 분류 및 저장되는 메모리 장치이다. 각각의 불량 에스램에 대응하는 전기적 특성이 디자인 룰 단위, 불량의 위치 단위, 불량의 정도 단위로 분류되어 저장된다. 데이터 베이스 저장 장치(120)에 저장된 불량 셀들의 전기적 특성은 이후의 양산 단계에서 불량의 원인을 신속히 파악하기 위한 자료로 사용된다.
요컨대, 본 발명의 테스트 시스템은 인위적으로 다양한 불량 셀들을 형성한 테스트용 에스램 다이(die)(100)를 포함한다. 에스램 셀(CR1) 및 에스램 셀(CS1)을 포함하는 제반 불량 셀들의 전기적 특성이 테스트 장치(110)에 의해서 측정된다. 그리고 측정된 각 불량 셀들의 전기적 특성은 수치화되며, 데이터 베이스 저장 장치(120)에 저장된다.
도 3은 인위적으로 형성되는 불량 에스램의 일 예를 간략히 보여주는 회로도이다. 도 3을 참조하면, 트랜지스터(T1)의 드레인과 트랜지스터(T2)의 드레인 간에 발생 가능한 단선(disconnection)이 모델링된다. 단선의 설정은 저항(R)의 삽입으로 모델링된다. 단선의 위치는 상술한 도면에 한정되지 않는다. 그리고 단선의 정도는 상술한 저항(R)의 크기로 제어가 가능하다.
도 4는 T3의 게이트와 T4의 드레인 간 단락(short)을 갖는 불량 셀을 도시하고 있다. 단락 구간의 전기적 특성은 정상 에스램 셀의 전기적 특성과 차이를 갖는다. 인위적으로 단락의 위치는 다양하게 변경 가능하다.
도 3 및 도 4에 도시된 불량 에스램은 테스트용 불량 에스램의 일 예에 지나지 않는다. 다양하게 변형되도록 모델링되는 테스트용 불량 에스램이 구조적으로 모델링 될 수 있다. 그리고 각각의 테스트용 불량 에스램의 전기적인 특성이 측정되고 수치화된 이후에는 데이터 베이스 저장 장치(120)에 분류 및 저장된다.
도 5는 테스트용 에스램 다이(100, 도 2 참조)에 포함되는 불량 에스램 셀들의 전기적 특성을 데이터 베이스화하기 위한 방법을 간략히 보여주는 순서도이다. 도 5를 참조하면, 도 5는 N개의 불량 에스램 셀 각각에 대한 테스트를 수행하며, 각각에 대한 전기적 특성을 추출하여 수치화 및 데이터 베이스화하기 위한 방법을 보여준다. 여기서 N은 에스램 다이(die) 1개에 포함된 에스램 셀의 개수를 의미한다. 이하 불량 에스램의 전기적 특성을 데이터 베이스화하기 위한 동작들이 상술한 도면들에 의거하여 상세히 설명될 것이다.
불량 셀의 전기적 특성을 측정하기 위한 테스트가 시작되면, 각각의 에스램 셀들을 선택하기 위한 카운트가 시작된다. 최초 카운트 값은 (Cell=0)으로 초기화된다(S10). 순차적으로 불량 에스램 셀들을 선택하기 위하여 카운트 값은 증가한다(S20). 그리고 증가된 카운트 값(Cell=1)에 대응하는 불량 에스램에 대한 전기적 특성이 측정된다. 측정된 불량 에스램의 전기적 특성은 수치화되며, 수치화된 데이터는 데이터 베이스 저장 장치(120)로 저장된다(S30). 하나의 불량 에스램에 대한 전기적인 특성의 측정이 완료되면, 다른 셀들을 선택하기 위한 단계로 이동한다. 그리고 셀들이 최종 에스램 셀인지 판단하며, 최종 에스램 셀이 아닌 경우에는 다음 불량 에스램에 대한 전기적 특성을 측정하기 위하여 단계(S20)로 이동한다. 반면에, 측정된 에스램이 테스트용 에스램 다이(100)에 포함되는 최종 셀인 경우, 제반 테스트 동작은 종료된다(S40).
이상의 테스트 방법에 따라 인위적으로 형성된 다양한 에스램에 대한 전기적인 특징이 측정되고 수치화되며 데이터 베이스화된다. 상술한 불량 셀들에 대한 측정은 각각의 디자인 룰들에 대해서 각각 수행되어야 할 것이다.
도 6은 상술한 데이터 베이스화된 불량 에스램들의 전기적 특성을 이용한 불량 분석의 방법의 일예를 간략히 보여주는 순서도이다. 셀의 전기적 특성을 측정하기 위한 테스트가 순차적으로 시작되고, 테스트 장치(110)는 테스트 대상 칩으로 테스트 패턴을 입력한다(110). 테스트 장치는 입력된 테스트 패턴을 독출하여 테스트 대상 칩의 불량 여부를 판단한다(S120). 테스트 결과, 정상으로 판정되면 다른 에스램 다이(SRAM die)를 테스트하기 위한 단계로 이동한다(S130). 테스트 결과, 에스램 다이가 불량으로 판정되는 경우, 불량의 원인을 신속히 파악하기 위한 불량 에스램 셀에 대한 전기적인 특성을 측정한다(S140). 측정된 불량 셀의 전기적인 특성은 수치화되며, 수치화된 데이터는 데이터 베이스 저장장치(120, 도 2 참조)의 불량 데이터 베이스와 비교된다(S150). 수치화된 불량 에스램 셀의 전기적인 특성 데이터와 동일한 데이터가 불량 데이터 베이스에서 검색되면, 테스트 장치는 불량의 원인을 출력한다(S160).
요컨대, 도 6에 따른 본 발명의 테스트 방법은 인위적으로 형성된 다양한 불량 패턴에 대한 전기적 특성이 불량 원인을 분석하는 데이터로 사용된다. 양산 단계에서 선별된 불량 에스램 다이의 전기적 특성과 동일한 데이터가 데이터 베이스에서 검색되면 불량의 원인, 불량의 패턴, 불량의 위치 등이 신속히 파악될 수 있다.
이상의 테스트 방법에 따라 상술한 데이터 베이스화된 불량 에스램들의 전기적 특성을 이용한 불량 분석의 방법을 수행하였다. 본 발명에서는 에스램을 테스트용 메모리 셀로 설명하였으나, 본 발명은 이에 국한되지 않음을 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명된 본 발명의 불량 분석 방법 및 장치에 따르면, 테스트 단계에서 발생하는 불량의 원인을 신속히 파악할 수 있어 반도체 장치의 개발 단계에서의 기회 비용을 절감할 수 있다.

Claims (8)

  1. 삭제
  2. 반도체 디바이스의 불량을 분석하기 위한 테스트 시스템에 있어서:
    서로 다른 불량을 가지는 복수의 셀들이 형성되는 셀 어레이;
    상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하여 상기 측정된 전기적 특성을 수치화하기 위한 테스트 장치; 및
    상기 복수의 셀들 각각의 수치화된 전기적 특성을 저장하기 위한 데이터 베이스 저장 장치를 포함하고,
    상기 테스트 장치는 반도체 웨이퍼 상의 선택된 칩이 불량인지를 체크하고, 상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스 저장 장치에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 출력하고, 상기 서로 다른 불량을 가지는 복수의 셀들은 각각 다양한 저항값을 이용한 단락 회로 결함 및 단선 회로 결함 중 적어도 하나가 포함된 테스트 시스템.
  3. 반도체 디바이스의 불량을 분석하기 위한 테스트 시스템에 있어서:
    서로 다른 불량을 가지는 복수의 셀들이 형성되는 셀 어레이;
    상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하여 상기 측정된 전기적 특성을 수치화하기 위한 테스트 장치; 및
    상기 복수의 셀들 각각의 수치화된 전기적 특성을 저장하기 위한 데이터 베이스 저장 장치를 포함하고,
    상기 테스트 장치는 반도체 웨이퍼 상의 선택된 칩이 불량인지를 체크하고, 상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스 저장 장치에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 출력하고, 상기 전기적 특성은 디자인 룰 단위, 불량의 위치 단위, 불량의 정도 단위로 분류되어 상기 데이터베이스 저장 장치에 저장되는 테스트 시스템.
  4. 삭제
  5. 삭제
  6. 반도체 디바이스의 불량 분석 방법에 있어서:
    서로 다른 불량을 가지는 복수의 셀들을 형성하는 단계;
    상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하는 단계;
    상기 전기적 특성들을 데이터베이스에 저장하는 단계; 및
    상기 데이터베이스에 기초하여 반도체 웨이퍼 상의 불량 칩의 불량 원인을 판정하는 단계를 포함하고,
    상기 불량 원인을 판정하는 단계는,
    웨이퍼 상의 선택된 칩이 불량인지를 체크하는 단계; 및
    상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 판정하는 단계를 포함하고,
    상기 서로 다른 불량을 가지는 복수의 셀들을 형성하는 단계는 다양한 저항값을 이용한 단락 회로 결함 및 단선 회로 결함 중 적어도 하나를 형성하는 단계를 포함하는 불량 분석 방법.
  7. 반도체 디바이스의 불량 분석 방법에 있어서:
    서로 다른 불량을 가지는 복수의 셀들을 형성하는 단계;
    상기 복수의 셀들 각각에 대해 불량의 원인을 판정하기 위한 정보인 전기적 특성을 측정하는 단계;
    상기 전기적 특성들을 데이터베이스에 저장하는 단계; 및
    상기 데이터베이스에 기초하여 반도체 웨이퍼 상의 불량 칩의 불량 원인을 판정하는 단계를 포함하고,
    상기 불량 원인을 판정하는 단계는,
    웨이퍼 상의 선택된 칩이 불량인지를 체크하는 단계; 및
    상기 선택된 칩이 불량인 것으로 판정될 때, 상기 선택된 칩의 전기적 특성과 상기 데이터베이스에 저장된 전기적 특성을 비교하여 상기 선택된 칩의 불량 원인을 판정하는 단계를 포함하고,
    상기 전기적 특성은 디자인 룰 단위, 불량의 위치 단위, 불량의 정도 단위로 분류되어 상기 데이터베이스에 저장되는 불량 분석 방법.
  8. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012199338A (ja) * 2011-03-18 2012-10-18 Fujitsu Ltd 故障診断支援方法、プログラム及び装置
KR20150114795A (ko) 2014-04-02 2015-10-13 삼성전자주식회사 반도체 메모리 장치의 테스트 방법, 테스트 장치, 및 반도체 메모리 장치의 테스트 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록 매체

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030067457A (ko) * 2002-02-08 2003-08-14 소니 프레시션 테크놀로지 아이엔씨. 결함 분류 검사 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3639636B2 (ja) * 1995-04-25 2005-04-20 株式会社ルネサステクノロジ 半導体ウェハの不良解析装置及び不良解析方法
US6380755B1 (en) * 1998-09-14 2002-04-30 Tokyo Electron Limited Testing apparatus for test piece testing method contactor and method of manufacturing the same
JP2001023400A (ja) 1999-07-07 2001-01-26 Hitachi Ltd 半導体装置およびその不良解析方法
JP3555859B2 (ja) * 2000-03-27 2004-08-18 広島日本電気株式会社 半導体生産システム及び半導体装置の生産方法
JP3848236B2 (ja) * 2002-10-18 2006-11-22 株式会社東芝 欠陥情報検出感度データの決定方法及び欠陥情報検出感度データの決定装置、欠陥検出装置の管理方法、半導体装置の欠陥検出方法及び半導体装置の欠陥検出装置
JP2004259894A (ja) * 2003-02-25 2004-09-16 Toshiba Corp 半導体装置の解析方法、解析システム及びプログラム
JP3742087B2 (ja) * 2003-11-07 2006-02-01 株式会社東芝 不良検出システム、不良検出方法及び不良検出プログラム
KR100505430B1 (ko) 2003-11-21 2005-08-04 주식회사 하이닉스반도체 에스램의 불량분석 방법
KR20050053252A (ko) 2003-12-02 2005-06-08 주식회사 하이닉스반도체 반도체 공정에서의 불량 원인 분석 방법
JP4874580B2 (ja) * 2005-06-14 2012-02-15 株式会社東芝 異常原因特定方法および異常原因特定システム
JP4746432B2 (ja) * 2006-01-12 2011-08-10 株式会社東芝 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法
KR100809340B1 (ko) * 2007-01-15 2008-03-07 삼성전자주식회사 반도체 집적 회로 장치의 불량 분석 방법 및 시스템
US7676775B2 (en) * 2007-05-29 2010-03-09 International Business Machines Corporation Method to determine the root causes of failure patterns by using spatial correlation of tester data

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030067457A (ko) * 2002-02-08 2003-08-14 소니 프레시션 테크놀로지 아이엔씨. 결함 분류 검사 장치

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