KR20180113113A - 테스트 패드를 구비한 반도체 집적 회로 장치 - Google Patents

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Abstract

테스트 패드를 구비한 반도체 집적 회로 장치에 관한 기술이다. 반도체 집적 회로 장치는 노말 패드 및 상기 노말 패드와 전기적으로 연결된 내부 회로부를 구비한 주변 회로부를 포함하는 복수의 반도체 칩, 상기 반도체 칩 사이에 위치되며, 테스트 패드가 구비되는 스크라이브 라인, 상기 테스트 패드와 상기 주변 회로부를 연결하는 연결 배선, 및 상기 연결 배선을 도통 또는 분리시키는 선택 회로부를 포함할 수 있다.

Description

테스트 패드를 구비한 반도체 집적 회로 장치{Semiconductor Integrated Circuit Device Including Test pads}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 테스트 패드를 구비한 반도체 집적 회로 장치에 관한 것이다.
일반적으로, 반도체 집적 회로 장치를 검사하는데 프로브 카드가 사용된다. 프로브 카드는 테스트 패턴이 내장된 다층 기판, 및 상기 다층 기판 상에 설치되는 복수 개의 테스트 핀을 포함할 수 있다. 테스트 핀은 반도체 집적 회로 장치 상에 형성되는 테스트 패드의 수에 대응되어 구비될 수 있다. 테스터 장비에서 발생된 테스트 전류는 테스트 핀을 통해서 반도체 집적 회로 장치의 테스트 패드에 전달되어, 프로브 테스트를 수행할 수 있다.
본 발명은 프로브 카드의 테스트 핀 수를 줄일 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 노말 패드 및 상기 노말 패드와 전기적으로 연결된 내부 회로부를 구비한 주변 회로부를 포함하는 복수의 반도체 칩, 상기 반도체 칩 사이에 위치되며 테스트 패드가 구비되는 스크라이브 라인, 상기 테스트 패드와 상기 주변 회로부를 연결하는 연결 배선, 및 상기 연결 배선을 도통 또는 분리시키는 선택 회로부를 포함한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 메모리 뱅크 영역 및 주변 회로 영역을 포함하는 복수의 반도체 칩 영역, 상기 반도체 칩 영역 각각의 외곽에 위치되는 스크라이브 라인, 상기 주변 회로 영역에 구비되는 주변 회로부, 상기 스크라이브 라인에 배치되는 적어도 하나의 테스트 패드, 및 상기 테스트 패드와 상기 주변 회로부간을 선택적으로 연결하는 선택 회로부를 포함한다.
본 발명에 따르면, 테스트 패드가 스크라이브 라인에 배치됨에 따라, 주변 회로 영역의 집적 밀도를 개선할 수 있다. 또한, 복수의 반도체 칩이 테스트 패드를 공유하는 형태로 이용함으로써, 프로브 카드의 테스트 핀 수를 감소할 수 있다. 이에 따라, 프로브 카드의 무게가 감소되어, 프로브 테스트시 프로브 카드의 하중으로 인한 웨이퍼 스트레스를 감소시킬 수 있다.
또한, 테스트 패드와 주변 회로 영역간을 연결하는 연결 배선을 선택적으로 단선시키거나 프리차지 시키므로써, 배선 로딩을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 구체적으로 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 스위칭부의 상세 구성을 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 연결 배선에 의해 테스트 패드와 내부 회로부가 연결된 반도체 집적 회로 장치의 구성을 개략적으로 보여주는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 연결 배선에 의해 테스트 패드와 내부 회로부가 연결된 반도체 집적 회로 장치의 구성을 보여주는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 테스트 패드를 공유하는 복수의 반도체 칩을 보여주는 반도체 집적 회로 장치의 평면도이다.
도 7은 본 발명의 실시예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로 장치(10)는 제 1 회로부(100) 및 제 2 회로부(200)를 포함할 수 있다.
제 1 회로부(100)는 반도체 칩 영역에 배치될 수 있다. 제 1 회로부(100)는 제 1 패드(110), 버퍼 회로부(120) 및 내부 회로부(130)를 포함할 수 있다.
제 1 패드(110)는 적어도 하나 이상일 수 있으며, 예를 들어 노말 어드레스 패드, 노말 전원 패드 또는 노말 데이터 패드와 같은 입력 패드 혹은 출력 패드일 수 있다.
버퍼 회로부(120)는 제 1 패드(110)와 연결될 수 있다. 버퍼 회로부(120)는 제 1 패드(110)에 입력된 신호 또는 전압을 버퍼링하여 내부 회로부(130)에 제공할 수 있다. 또한, 버퍼 회로부(120)는 상기 내부 회로부(130)에서 제공되는 신호 또는 전압을 버퍼링하여 상기 제 1 패드(110)에 제공할 수 있다.
내부 회로부(130)는 반도체 메모리 소자의 구동에 필요한 회로 블록들일 수 있다.
제 1 패드(110), 버퍼 회로부(120) 및 내부 회로부(130)는 반도체 칩 내부에 위치되는 주변 회로 영역에 배치될 수 있다. 이에 따라, 상기 제 1 회로부(100)는 주변 영역에 위치되는 주변 회로부에 해당할 수 있다.
제 2 회로부(200)는 제 2 패드(210)를 포함할 수 있다. 도면에 도시되지는 않았지만, 상기 제 2 회로부(200)는 제 2 패드(210)와 전기적으로 연결되는 복수의 테스트 패턴을 포함할 수 있다.
제 2 패드(210)는 반도체 칩 외곽의 스크라이브 라인에 배치될 수 있다. 제 2 패드(210)는 프로브 카드가 접촉되는 테스트 패드일 수 있으며, 제 2 패드(210)는 제 1 패드(110), 버퍼 회로부(120) 또는 내부 회로부(130)와 연결되어, 제 2 패드(210)의 신호를 제 1 패드(110) 또는 내부 회로부(130)에 전달할 수 있다.
제 2 패드(210)와 제 1 패드(110) 혹은 제 2 패드(210)와 내부 회로부(130)는 예를 들어, 연결 배선(300)을 통해 전기적으로 연결될 수 있다.
또한, 선택 회로부(350)는 연결 배선(300)과 연결된다. 이에 따라, 제 1 회로부(100)와 연결되는 연결 배선 부분(300a, 이하, 제 1 연결 배선부)과 제 2 회로부(200)와 연결되는 연결 배선 부분(300b, 이하, 제 2 연결 배선부)간을 선택적으로 단락 또는 오픈 시킬 수 있다. 예를 들어, 프로브 테스트 동작시, 선택 회로부(350)가 구동되어, 제 1 연결 배선부(300a) 및 제 2 연결 배선부(300b)가 연결되어, 단일의 도전 패스로 동작된다. 한편, 노말 동작시, 선택 회로부(350)는 제 1 연결 배선부(300a)와 제 2 연결 배선부(300b)가 분리되도록 구동된다. 이에 따라, 제 1 연결 배선부(300a)와 제 2 연결 배선부(300b)가 플로팅 상태 또는 도전 패스가 형성되지 않는 상태가 되어, 로딩 저항원으로 이용됨을 방지할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 구체적으로 설명하기 위한 평면도이다.
반도체 집적 회로 장치(10)는 반도체 칩(101) 및 반도체 칩(101)을 둘러싸는 스크라이브 라인(201)으로 구분될 수 있다.
상기 도 1의 제 1 회로부(100)는 상기 반도체 칩(101)에 배치되는 회로일 수 있고, 제 2 회로부(200)는 스크라이브 라인(201)에 배치되는 회로일 수 있다.
반도체 칩(101)은 메모리 뱅크 영역(101a) 및 주변 회로 영역(101b)을 포함할 수 있다. 메모리 뱅크 영역(101a)은 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있고, 주변 회로 영역(101b)은 상기 복수의 메모리 셀들을 제어하기 위한 제어 회로들, 예컨대, 상기 제 1 회로부(100)의 제 1 패드(110), 버퍼 회로부(120) 및 내부 회로부(130)를 포함할 수 있다. 주변 회로 영역(101b)은 잘 알려진 바와 같이, 메모리 뱅크 영역(101a)을 구분할 수 있는 위치에 배치될 수 있다.
스크라이브 라인(201)은 반도체 칩(101)의 외곽 영역으로, 웨이퍼를 반도체 칩(101) 단위로 분리시 소잉(sawing)되는 영역을 말한다. 스크라이브 라인(201)은 일정 선폭을 가지며, 일반적으로, 반도체 칩(101)을 테스트하기 위한 테스트 패턴 및 얼라인먼트 키와 같은 각종 패턴들이 위치될 수 있다.
상기 도 1의 제 1 패드(110)에 해당하는 노말 패드들(110a)은 주변 회로 영역(101b) 상에 배치될 수 있다. 예를 들어, 노말 패드들(110a)은 외부로부터 코맨드(Command), 데이터, 전원 및 어드레스 등을 선택적으로 전달받아, 내부 회로부(130)의 각 입력 터미널, 그리고, 메모리 뱅크 영역(101a)를 구성하는 각 신호 라인에 선택적으로 제공될 수 있다. 또한, 노말 패드들(110a)은 메모리 뱅크(101a)로부터 출력되는 신호들을 전달받아, 외부 디바이스로 출력할 수 있다.
버퍼부(120) 및 내부 회로부(130)는 예컨대, 반도체 칩(101)의 주변 영역(101b)에 위치될 수 있다. 또한, 도면에 상세히 기재하지는 않았지만, 버퍼부(120)는 노말 패드(110a) 각각과 대응될 수 있도록 구비될 수 있다. 이와 같은 버퍼 회로부(120)는 일반적인 전압을 안정화시키기 위한 모든 회로가 여기에 해당할 수 있으며, 더 나아가 정전기 방전 회로 역시 여기에 포함될 수 있다.
한편, 도 1의 제 2 패드(210)에 해당하는 테스트 패드들(210a)은 스크라이브 라인(201)에 배치될 수 있다. 일반적인 테스트 패드들(210a)들은 주변 회로 영역(101b)에 형성되는 것이 일반적이지만, 본 실시예의 테스트 패드들(210a)은 주변 회로 영역(101b) 대신 스크라이브 라인(201)에 배치된다. 본 실시예의 테스트 패드들(210a)은 복수의 노말 패드들(110a)과 분리되어 스크라이브 라인(201)에 배치되기 때문에, 주변 회로 영역 (101b)의 패턴 여유도를 개선할 수 있다. 또한, 테스트 패드들(210a)이 상대적으로 면적 여유가 있는 스크라이브 라인(201)에 형성되기 때문에, 테스트 패드들(210a)을 여유롭게 배치할 수 있다. 이에 따라, 테스트 패드들(210a)과 콘택될 프로브 카드의 테스트 핀의 간격 역시 여유있게 배치할 수 있다.
연결 배선(300)은 테스트 패드(210a)와 노말 패드(110a), 버퍼 회로부(120) 및 내부 회로부(130) 중 적어도 하나를 연결시킨다. 연결 배선(300)은 테스트 패드(210a)의 개수만큼 구비될 수 있다. 본 실시예의 연결 배선(300)은 테스트 패드(210a)와 버퍼 회로부(120)를 연결시키도록 구성될 수 있다.
또한, 본 실시예의 연결 배선(300)은 최단 길이를 가질 수 있도록, 메모리 뱅크 영역(101a) 상부를 지나도록 배치될 수 있다. 연결 배선(300)은 메모리 뱅크 영역(101a)내의 배선과 전기적 문제를 일으키지 않도록, 메모리 뱅크 영역(101a)의 최상부에 배치될 수 있다.
선택 회로부(350)는 연결 배선(300)과 연결될 수 있다. 선택 회로부(350)의 구동에 의해, 연결 배선(300)은 노말 패드(110a)와 연결되는 제 1 연결 배선부(300a) 및 테스트 패드(210a)와 연결되는 제 2 배선부(300b)로 분리될 수도 있고, 혹은 단일의 도전 패스를 형성할 수도 있다.
이와 같은 선택 회로부(350)는 제어 신호 생성부(352) 및 스위칭부(355)를 포함할 수 있다. 제어 신호 생성부(352)는 스위칭부(355)의 동작을 제어하는 제어 신호(CTRL)를 생성할 수 있다. 제어 신호 생성부(352)는 비휘발성 메모리 소자로 구성될 수 있으며, 본 실시예의 경우, 상기 비휘발성 메모리 소자로서, 레이저 퓨즈 혹은 이 퓨즈(e-fuse)를 이용할 수 있다. 이에 따라, 제어 신호 생성부(352)는 퓨즈 커팅 여부(혹은 럽쳐 여부)에 따라, 스위칭부(355)를 구동시키기 위한 제어 신호(CTRL)가 생성될 수 있다.
스위칭부(355)는 각각의 연결 배선(300)마다 하나씩 대응되어 설치될 수 있다. 스위칭부(355)는 제어 신호(CTRL)에 응답하여 구동되어, 상기 연결 배선(350)을 단일의 도전 패스로 만들거나, 혹은 2개의 배선부로 분리할 수 잇다.
본 실시예의 스위칭부(355)는 도 3에 도시된 바와 같이, 제어 신호(CTRL)에 응답하여 구동되는 트랜스퍼 게이트(transfer gate)일 수 있다. 잘 알려진 바와 같이, 트랜스퍼 게이트는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함할 수 있으며, NMOS 트랜지스터의 게이트와 PMOS 트랜지스터의 게이트 사이에 인버터(In)가 구비되어, MOS 트랜지스터의 게이트와 PMOS 트랜지스터의 게이트는 서로 반대 레벨의 전압을 인가받게 된다.
이와 같은 반도체 집적 회로 장치는 다음과 같이 구동된다.
먼저, 테스트 동작시, 제어 신호 생성부(352)는 일반적인 퓨즈 동작에 의해 로우로 인에이블된 제어 신호(CTRL)를 출력한다. 상기 제어 신호(CTRL)는 스위칭부(355)에 제공되어, 연결 배선(300)은 테스트 패드(210a)와 주변 회로 영역(101b)의 회로부, 예컨대, 노말 패드(110a), 버퍼 회로부(120) 및 내부 회로부(130) 중 적어도 하나를 연결하는 도전 패스를 형성할 수 있다.
한편, 노말 동작시, 제어 신호 생성부(352)는 하이로 디스에이블된 제어 신호(CTRL)를 출력한다. 이에 따라, 스위칭부(355)가 턴 오프(turn off)되어, 연결 배선(300)은 제 1 연결 배선부(300a) 및 제 2 연결 배선부(300b)로 분리될 수 있다. 이에 따라, 노말 동작인 경우, 테스트 패드(210a)의 신호가 주변 회로 영역(101b)의 회로부에 전달되지 않고, 제 1 연결 배선부(300a) 및 제 2 연결 배선부(300b)는 플로팅된 상태를 유지할 수 있다.
또한, 도 4 및 도 5는 본 발명의 다른 실시예에 따른 연결 배선에 의해 테스트 패드와 내부 회로부가 연결된 예를 보여주는 도면들이다.
도 4를 참조하면, 연결 배선(301)은 스크라이브 라인(201)에 위치하는 테스트 패드(210a)와 내부 회로부(130)를 연결하도록 구성될 수 있다. 이와 같은 선택 회로부(351)는 테스트 패드(210) 및 내부 회로부(130)의 입력 터미널 사이에 연결되어, 테스트 패드(210)의 신호(전압)을 선택적으로 내부 회로부(130)에 제공할 수 있다. 상기 도면에서, 선택 회로부(351)는 메모리 뱅크 영역(101a) 사이의 주변 회로 영역(101b)에 배치된 예를 보여주고 있지만, 여기에 한정되지 않고,
선택 회로부(351)는 도 5에 도시된 바와 같이, 스위칭부(355a), 프리차지부(357), 신호 유지부(358) 및 버퍼부(359)를 포함할 수 있다.
스위칭부(355a)는 예를 들어, 제어 신호(CTRL)에 응답하여 구동되는 트랜스퍼 게이트일 수 있다. 스위칭부(355a)는 상기 도 3의 구성과 동일할 수 있으며, 각 연결 배선(301) 당 하나씩 배치될 수 있다.
프리차지부(357)은 반전된 제어 신호(/CTRL)에 응답하여 상기 연결 배선(301)에 구동 전압(VDD)를 프리차지하는 PMOS 트랜지스터를 포함할 수 있다.
신호 유지부(358)는 낸드 게이트(NAND) 및 인버터(In)로 구성될 수 있다. 낸드 게이트(NAND)는 노말 패드(110a)를 통과한 버퍼 회로부(120)의 출력 신호 및 연결 배선(301)에 실린 전압을 낸드 연산하도록 구성된다. 인버터(In)은 낸드 게이트의 출력 전압을 반전시켜, 상기 내부 회로부(130)에 제공한다.
상기 버퍼부(359)는 프리차지부(357)와 상기 낸드 게이트(NAND)의 일입력 사이에 연결되며, 제어 신호(CTRL)에 응답하여 상기 프리차지부(357)를 거친 제 2 연결 배선부(301b)의 신호를 버퍼링할 수 있다. 상기 버퍼부(359)는 예를 들어, 제어 신호(CTRL)에 응답하여 제 2 연결 배선부(301b)의 신호를 버퍼링할 수 있는 CMOS 인버터 체인일 수 있다.
먼저, 테스트 동작시, 제어 신호 생성부(352)로부터 로우 레벨의 제어 신호(CTRL)가 출력된다. 로우로 인에이블된 제어 신호(CTRL)에 응답하여, 스위칭부(355a)가 턴온된다. 이에 따라, 테스트 패드(210a)의 신호(전압)은 스위칭부(355a) 및 신호 유지부(358)를 거쳐 내부 회로부(130)에 전달될 수 있다.
한편, 노말 동작시, 제어 신호(CTRL)가 하이로 디스에이블된다. 이에 따라, 스위칭부(355a)가 턴오프되어, 테스트 패드(210a)와 연결되는 제 1 연결 배선부(301a)와, 내부 회로부(130)와 연결되는 제 2 연결 배선부(301b)가 분리된다. 이때, 반전된 제어 신호(/CTRL)를 인가받는 프리차지부(357)가 구동되어, 상기 제 2 연결 배선부(301b)는 구동 전압(VDD) 레벨로 프리차지된다. 구동 전압(VDD) 레벨의 제 2 연결 배선부(301b)의 신호는 버퍼부(359)에 의해 추가적으로 버퍼링(안정화)되어, 상기 신호 유지부(358)의 낸드 게이트(NAND)의 일 입력에 노말리 하이(normally high) 상태의 신호를 제공한다. 이에 따라, 낸드 게이트(NAND)에 노말리 하이 신호가 인가되고 있으므로, 노말 패드(110a)에 전달되는 신호는 신호 레벨의 변경 없이 버퍼 회로부(120) 및 신호 유지부(358)를 거쳐 내부 회로부(130)에 전달된다. 상기 제 2 연결 배선부(301b)가 구동 전압 레벨로 프리차지되기 때문에, 배선의 안정화 및 신호 로딩을 감소시킬 수 있다.
경우에 따라, 상기 버퍼부(359)는 생략 가능하다.
도 6은 본 발명의 일 실시예에 따른 반도체 웨이퍼의 일부분을 개략적으로 나타낸 평면도이다.
도 6에 도시된 바와 같이, 복수의 칩들(101-1~101-3)은 스크라이브 라인(201)에 의해 구분될 수 있다.
예를 들어, 제 1 칩(101-1)과 제 2 칩(101-2) 사이의 스크라이브 라인(201)에, 제 1 칩(101-1)의 테스트 패드(210a-1, 이하 제 1 테스트 패드) 및 제 2 칩(101-2)의 테스트 패드(210a-2, 이하 제 2 테스트 패드)가 각각 해당 칩(101-1, 101-2)에 인접하여 배치될 수 있다. 제 1 테스트 패드(210a-1)는 앞서 설명된 실시예와 같이, 제 1 칩(101-1)의 제 1 회로부(100)와 노말 패드(110a)와 전기적으로 연결되거나(도 2 참조), 혹은 제 1 칩(101-1)의 내부 회로부(도시되지 않음)와 전기적으로 연결될 수 있다(도 5 참조). 마찬가지로, 제 2 테스트 패드(210a-2) 역시 제 2 칩(101-2)의 노말 패드(110a)와 전기적으로 연결되거나 제 2 칩(101-2)의 내부 회로부와 전기적으로 연결될 수 있다. 제 1 테스트 패드(210a-1)와 제 2 테스트 패드(210a-2)는 스크라이브 라인(201)내에 기 형성된 테스트 패턴(400)과 각각 전기적으로 연결될 수 있다.
또한, 테스트 패드들(210a-1, 210a-2)은 각 칩(101-1~101-3)에 대응되어 배치될 수도 있고, 혹은 인접하는 2개의 반도체 칩(101-1 및 101-2, or 101-2 및 101-3)이 테스트 패드(211)를 공유할 수도 있다. 예를 들어, 테스트 패드(211)는 제 1 칩(101-1)의 테스트 패드로도 이용될 수 있고, 제 2 칩(101-2)의 테스트 패드로도 이용될 수 있다.
이와 같이 2개의 반도체 칩(101-1 및 101-2, or 101-2 및 101-3)이 하나의 테스트 패드(211)를 공유하는 경우, 반도체 칩별 테스트 타임이 상이하기 때문에, 서로의 테스트 공정에 대한 영향이 적다. 하지만, 정확한 테스트 결과를 위하여, 반도체 칩(101-1~101-3)의 기본 셋팅을 DQ 입력 및 ODT 동작을 모두 오프시킨 상태에서 웨이퍼 프로브 테스트를 진행할 수 있다. 미설명 도면 부호 370은 제어 신호 생성부(352)로부터 제공된 제어 신호(CTRL)에 따라 반도체 칩(101-1~101-3)의 기본 설정을 재세팅하기 위한 출력 제어부일 수 있다
테스트 패드(211)와 마찬가지로, 스크라이브 라인(201)에 배치되는 테스트 패턴(400) 역시 인접하는 반도체 칩(101-1 및 101-2, or 101-2 및 101-3) 각각에 공유될 수 있으며, 상기 테스트 패드(211)와 전기적으로 연결될 수 있다.
이와 같이, 테스트 패드가 스크라이브 라인에 배치됨에 따라, 주변 회로 영역의 집적 밀도를 개선할 수 있다. 또한, 복수의 반도체 칩이 테스트 패드를 공유하는 형태로 이용함으로써, 프로브 카드의 테스트 핀 수를 감소할 수 있다. 이에 따라, 프로브 카드의 무게가 감소되어, 프로브 테스트시 프로브 카드의 하중으로 인한 웨이퍼 스트레스를 감소시킬 수 있다.
또한, 테스트 패드와 주변 회로 영역간을 연결하는 연결 배선을 선택적으로 단선시키거나 프리차지 시키므로써, 배선 로딩을 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블록도이다.
도 7을 참조하면, 컴퓨터 시스템은 프로세서(500), 캐시 메모리 그룹(507~509) 및 복수의 시스템 메모리(516~519)를 포함할 수 있다.
상기 프로세서(500)는 복수의 코어(501~504)를 포함할 수 있다. 각각의 코어(501-504)는 상위 레벨 캐시(L0:501a~504a) 및 중간 레벨 캐시(L1:501b~504b)를 포함할 수 있다. 상위 레벨 캐시(L0:501a~504a) 및 중간 레벨 캐시(L1:501b~504b) 각각은 해당 코어(501~504)의 전용될 수 있다.
또한, 프로세서(500)는 코어(501~504) 전체에 공유되는 하위 레벨 캐시(LLC:505)를 포함할 수 있다. 또한, 프로세서(500)는 근방 메모리(near memory)로서 제공되는 공유 캐시(506)를 더 포함할 수 있다.
캐시 그룹은 복수의 서브 캐시(507~509)를 포함할 수 있으며, 프로세서(500)와 시스템 메모리(516~519) 사이에 배치될 수 있다. 상기 서브 캐시들(507~509)은 어드레스 별로 구분된 시스템 메모리(516~519) 각각에 대응되어 동작될 수 있다. 예를 들어, 제 1 서브 캐시(507)는 제 1 어드레스 구간에 해당하는 제 1 시스템 메모리(516)의 메모리 콘트롤러로서 이용될 수 있다. 예를 들어, 제 2 서브 캐시(508)는 제 2 어드레스 구간에 해당하는 제 2 시스템 메모리(517) 및 제 3 시스템 메모리(518)의 비중복 부분을 콘트롤하기 위한 메모리 콘트롤러로서 이용될 수 있다.
상기 시스템 메모리(516~519)는 프로세서(500) 상에서 실행되는 소프트웨어에 의해 직접 액세스될 수 있는 메모리일 수 있다. 반면, 캐시들 (501a-509)은 소프트웨어의 동작하에서, 코어(501~504)에 의해 명령어의 실행이 지원된다. 또한, 상기 시스템 메모리(516~519)는 시스템 구성 프로세서의 일부로서 수동으로 수행되거나 및/또는 소프트웨어에 의해 자동으로 수행될 수 있다.
또한, 시스템 메모리(516~519)는 원격 메모리(far memory) 및 근방 메모리(near memory)를 포함할 수도 있다. 본 실시예의 원격 메모리 및 근방 메모리는 상술한 테스트 패드가 스크라이브 라인에 배열된 구조를 갖는 메모리 장치일 수 있다.
더하여, 본 실시예의 컴퓨터 시스템은 저항 변화 메모리 장치가 탑재된 스토리지 장치로서의 DIMM(memory dual in-line memory module)과 인터페이스될 수 있다. 상기 DIMM 상에 탑재되는 메모리 장치 역시 상술한 테스트 패드가 스크라이브 라인에 배열된 구조를 갖는 메모리 장치일 수 있다.
또한, 상기 DIMM과 컴퓨터 시스템(예컨대, CPU 패키지)는 예를 들어, DDR3, DDR4, DDR5 등과 같은 DRAM 채널을 인터페이스로서 이용할 수 있다. 여기서, 미설명 부호 600a, 600b, 600c는 본 실시예의 컴퓨터 시스템을 기능적 블록으로 분리한 것이다. 도면 부호 600a는 내부 프로세서용 캐시이고, 600b는 원격 메모리 캐시로 동작하는 근방 메모리이고, 600c는 시스템 메모리일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 제 1 회로부 200 : 제 2 회로부
101a : 메모리 뱅크 영역 101b : 주변 회로 영역
110a : 노말 패드 201 : 스크라이브 라인
210a : 테스트 패드 300,301 ; 연결 배선
350 : 선택 회로부 355 : 스위칭부

Claims (18)

  1. 주변 회로부를 포함하는 복수의 반도체 칩;
    상기 복수의 반도체 칩 사이에 위치되며, 테스트 패드가 구비되는 스크라이브 라인;
    상기 테스트 패드와 상기 주변 회로부를 연결하는 연결 배선; 및
    상기 연결 배선 상에 위치되어, 상기 연결 배선을 도통 또는 분리시키는 선택 회로부를 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩은 상기 주변 회로부가 구비되는 주변 회로 영역, 및 상기 주변 회로 영역을 중심으로 양측에 배치되며 복수의 메모리 셀들이 구비되는 메모리 뱅크 영역을 포함하며,
    상기 주변 회로 영역에 노말 패드 및 상기 노말 패드와 전기적으로 연결되는 내부 회로부가 더 구비되는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 연결 배선은 상기 메모리 뱅크 영역의 최상부를 지나도록 배치되는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 선택 회로부는 상기 주변 회로부에 배치되는 반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 선택 회로부는,
    테스트 모드일 때, 상기 연결 배선을 도통시켜 상기 테스트 패드와 상기 주변 회로부간을 전기적으로 연결하고, 노말 모드일 때, 상기 연결 배선을 분리하여, 상기 테스트 패드와 상기 주변 회로부간을 전기적으로 분리시키는 스위칭부를 포함하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 스위칭부를 구동시키기 위한 제어 신호를 생성하는 제어 신호 생성부를 더 포함하며, 상기 제어 신호 생성부는 비휘발성 메모리 장치로 구성되는 반도체 집적 회로 장치.
  7. 제 2 항에 있어서,
    상기 선택 회로부는,
    테스트 모드일 때, 상기 연결 배선을 도통시켜 상기 테스트 패드와 상기 주변 회로부간을 전기적으로 연결하고, 노말 모드일 때, 상기 연결 배선을 분리하여, 상기 테스트 패드와 상기 주변 회로부간을 전기적으로 분리시키는 스위칭부; 및
    상기 연결 배선이 분리되는 경우, 상기 주변 회로부와 연결되는 연결 배선 부분을 일정 전압으로 프리차지하는 프리차지부를 포함하는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 프리차지부의 출력 신호 및 상기 노말 패드로부터 전달된 신호를 입력받아, 상기 테스트 모드 시, 상기 테스트 패드의 신호를 상기 내부 회로부에 전달하고, 노말 모드시 상기 노말 패드의 신호를 상기 내부 회로부에 전달하는 신호 유지부를 더 포함하는 반도체 집적 회로 장치.
  9. 제 1 항에 있어서,
    상기 스크라이브 라인을 사이에 두고 인접하는 상기 반도체 칩 영역의 상기 주변 회로들은 상기 스크라이브 라인에 위치되는 상기 테스트 패드와 공통으로 연결되는 반도체 집적 회로 장치.
  10. 제 1 항에 있어서,
    상기 스크라이브 라인에 복수의 테스트 패턴이 더 구비되고,
    상기 테스트 패턴은 상기 테스트 패드와 전기적으로 연결되는 반도체 집적 회로 장치.
  11. 메모리 뱅크 영역 및 주변 회로 영역을 포함하는 복수의 반도체 칩 영역;
    상기 반도체 칩 영역 각각의 외곽에 위치되는 스크라이브 라인;
    상기 주변 회로 영역에 구비되는 주변 회로부;
    상기 스크라이브 라인에 배치되는 적어도 하나의 테스트 패드; 및
    상기 테스트 패드와 상기 주변 회로부간을 선택적으로 연결하는 선택 회로부를 포함하는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 테스트 패드와 상기 주변 회로부 사이에 위치되는 연결 배선을 더 포함하며, 상기 연결 배선은 상기 테스트 패드당 하나씩 연결되며, 상기 선택 회로부의 구동에 의해 상기 테스트 패드와 상기 주변 회로부 사이를 전기적으로 연결시키거나 분리시키도록 구성되는 반도체 집적 회로 장치.
  13. 제 12 항에 있어서,
    상기 연결 배선은 상기 메모리 뱅크 영역의 최상부를 지나도록 배치되는 반도체 집적 회로 장치.
  14. 제 12 항에 있어서,
    상기 선택 회로부는,
    테스트 모드 여부에 따라, 인에이블된 제어 신호를 출력하는 제어 신호 생성부; 및
    상기 제어 신호에 응답하여, 상기 테스트 패드와 상기 주변 회로부 사이를 연결하는 상기 연결 배선을 도통시키거나 분리시키는 스위칭부를 포함하는 반도체 집적 회로 장치.
  15. 제 12 항에 있어서,
    상기 선택 회로부는,
    테스트 모드 여부에 따라, 인에이블된 제어 신호를 출력하는 제어 신호 생성부;
    상기 제어 신호에 응답하여, 상기 테스트 패드와 상기 주변 회로부 사이를 연결하는 상기 연결 배선을 도통시키거나 분리시키는 스위칭부; 및
    상기 스위칭부의 구동에 따라, 상기 테스트 패드와 상기 주변 회로부간을 연결하는 상기 연결 배선이 분리될 때, 상기 주변 회로부와 연결된 연결 배선 부분을 일정 전압으로 프리차지하는 프리차지부를 포함하는 반도체 집적 회로 장치.
  16. 제 15 항에 있어서,
    상기 주변 회로부는,
    노말 패드;
    상기 노말 패드와 연결되는 버퍼 회로부; 및
    상기 버퍼 회로부의 출력 신호를 제공받는 내부 회로부를 포함하는 반도체 집적 회로 장치.
  17. 제 16 항에 있어서,
    상기 프리차지부의 출력 신호 및 상기 버퍼 회로부의 출력 신호를 입력받아, 상기 테스트 모드 시, 상기 테스트 패드의 신호를 상기 내부 회로부에 전달하고, 노말 모드시 상기 노말 패드의 신호를 상기 내부 회로부에 전달하는 신호 유지부를 더 포함하는 반도체 집적 회로 장치.
  18. 제 11 항에 있어서,
    상기 스크라이브 라인을 사이에 두고 인접하는 상기 반도체 칩 영역의 상기 주변 회로들은 상기 스크라이브 라인에 위치되는 상기 테스트 패드와 공통으로 연결되는 반도체 집적 회로 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN209590170U (zh) * 2018-12-29 2019-11-05 杭州广立微电子有限公司 一种能减少漏电流的可寻址测试芯片及其测试系统
JP2021048217A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
KR20210036535A (ko) * 2019-09-26 2021-04-05 에스케이하이닉스 주식회사 반도체 장치
US11342042B2 (en) * 2020-03-31 2022-05-24 Micron Technology, Inc. Interconnected command/address resources
EP4113378A1 (en) * 2021-06-28 2023-01-04 Nxp B.V. Rf communication device without temporary connection line, and manufacturing method
CN116613147B (zh) * 2023-07-21 2023-10-03 合肥晶合集成电路股份有限公司 测试结构及晶圆接受测试系统和方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808947A (en) * 1995-08-21 1998-09-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit that supports and method for wafer-level testing
JP2002501654A (ja) * 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
JP2002176140A (ja) * 2000-12-06 2002-06-21 Seiko Epson Corp 半導体集積回路ウェハ
JP2004158098A (ja) * 2002-11-06 2004-06-03 Renesas Technology Corp システム・イン・パッケージ型半導体装置
KR100505430B1 (ko) * 2003-11-21 2005-08-04 주식회사 하이닉스반도체 에스램의 불량분석 방법
JP4439950B2 (ja) * 2004-03-10 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7685487B1 (en) * 2005-03-22 2010-03-23 Advanced Micro Devices, Inc. Simultaneous core testing in multi-core integrated circuits
JP4472650B2 (ja) * 2006-02-27 2010-06-02 シャープ株式会社 半導体ウェハ、半導体チップ、半導体装置、ならびにウェハテスト方法
KR100915814B1 (ko) * 2007-09-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 드라이버 제어회로
KR100907003B1 (ko) * 2007-11-09 2009-07-08 주식회사 하이닉스반도체 테스트 회로 및 이를 포함하는 반도체 장치
US7952941B2 (en) * 2008-12-29 2011-05-31 Intel Corporation Method and apparatus for reducing leakage in bit lines of a memory device
KR101105434B1 (ko) * 2009-03-02 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전류 감지 특성 평가 장치 및 방법
KR101094945B1 (ko) * 2009-12-28 2011-12-15 주식회사 하이닉스반도체 반도체 장치 및 이의 프로브 테스트 방법
US9322868B2 (en) * 2011-04-27 2016-04-26 SK Hynix Inc. Test circuit and method of semiconductor integrated circuit
KR101962907B1 (ko) * 2012-06-28 2019-03-28 에스케이하이닉스 주식회사 집적회로 칩 및 메모리 장치
KR20170070434A (ko) * 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법

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