JP4439950B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体チップがそれぞれ形成される複数のチップ領域とチップ領域を互いに接続する周辺領域とを有する半導体集積回路に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリは、歩留を向上させ、チップコストを低減するために、製造工程で発生したメモリセルの不良を救済する冗長メモリセル（冗長回路）を有している。試験工程において不良のメモリセルを冗長メモリセルに置き換えることで、メモリセルの不良が救済される。
一般に、冗長メモリセルを有する半導体メモリは、不良のメモリセルのアドレスを記憶するヒューズ回路を有している。レーザビームによってヒューズ部を直接切断するヒューズ回路では、ヒューズ部へのレーザビームの照射がヒューズ部周辺の内部回路へ与える影響を考慮しなければならない。具体的には、ヒューズ部周辺への内部回路の配置を制限する必要がある。このため、半導体メモリの集積度が低下し、チップサイズが増大してしまう。
この問題を解決するために、電流によってヒューズ部を切断するヒューズ回路を採用し、ヒューズ切断用パッド（ヒューズ部に電流を流すためのパッド）をスクライブ領域に設けた半導体集積回路が提案されている（例えば、特許文献１参照）。この種の半導体集積回路では、ヒューズ部周辺への内部回路の配置を制限する必要がないことに加え、ヒューズ切断用パッドがスクライブ領域に設けられているため、半導体メモリの高集積化、すなわちチップサイズの縮小を実現できる。
特開昭６０−１８２１５０号公報
ヒューズ切断用パッドがヒューズ回路毎に設けられた半導体集積回路では、ヒューズ回路の数が多い場合、スクライブ領域内に形成されるヒューズ切断用パッドの数も多くなるため、スクライブ領域を大きくする必要がある。このため、半導体チップがそれぞれ形成される複数のチップ領域とチップ領域を互いに接続する周辺領域とを有する半導体集積回路（例えば、半導体ウェーハ）では、取得可能な半導体チップの数が少なくなり、チップサイズの縮小による製造コストの低減効果を十分に享受できない。特に、冗長回路を有する半導体メモリでは、不良のメモリセルのアドレスを記憶するヒューズ回路が多数設けられるため、このような問題が顕著に現れる。
本発明は、このような従来の問題点に鑑みてなされたものであり、内部回路の制御情報をプログラムするためのヒューズ回路を有する半導体チップの製造コストを低減することを目的とする。また、本発明の別の目的は、半導体チップがそれぞれ形成される複数のチップ領域とチップ領域を互いに接続する周辺領域とを有する半導体集積回路の試験工程にかかる時間を短縮することにある。
本発明の一態様では、半導体集積回路は、半導体チップがそれぞれ形成される複数のチップ領域とチップ領域を互いに接続する周辺領域とを有する。各チップ領域は、半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を備える。周辺領域は、チップ領域の列であるチップ列毎に、電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されたシフトレジスタと、クロック供給線を介してシフトレジスタにおける各ラッチ回路のクロック端子に接続されたクロックパッドと、データ供給線を介してシフトレジスタにおける初段のラッチ回路のデータ端子に接続されたデータパッドと、電圧供給線に接続された電圧パッドと、電気ヒューズ回路にそれぞれ対応し、シフトレジスタにおけるラッチ回路の出力に応じて電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する複数のスイッチで構成された接続スイッチ回路とを備える。クロックパッド、データパッドおよび電圧パッドは、シフトレジスタにおける初段のラッチ回路に対応するチップ領域である先頭チップ領域に対応する位置に設けられる。周辺領域は、先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドを備える。各後続チップ領域と各後続チップ領域に対応する３つのダミーパッドとの相対位置は、各先頭チップ領域と各先頭チップ領域に対応するクロックパッド、データパッドおよび電圧パッドとの相対位置と同一である。
本発明に関連する技術では、半導体集積回路は、半導体チップがそれぞれ形成される複数のチップ領域とチップ領域を互いに接続する周辺領域とを有している。各チップ領域は、半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を有している。各チップ領域に形成される半導体チップは、例えば、不良を救済するための冗長回路を有する半導体メモリであり、あるいは所望のタイミング信号を生成するタイミング回路（ＰＬＬ回路など）を有する半導体チップである。電気ヒューズ回路は、例えば、半導体メモリ内に不良が存在するときに、その不良箇所を示す不良アドレスを記憶し、あるいはタイミング回路におけるタイミング信号の生成タイミングを調整するためのトリミング情報を記憶する。
周辺領域は、シフトレジスタ、クロックパッド、データパッド、電圧パッドおよび接続スイッチ回路を有している。周辺領域は、例えば、チップ領域をそれぞれ切り出すときに切断されるスクライブ領域である。シフトレジスタは、電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されている。クロックパッドは、クロック供給線を介してシフトレジスタにおける各ラッチ回路のクロック端子に接続されている。データパッドは、データ供給線を介してシフトレジスタにおける初段のラッチ回路のデータ端子に接続されている。電圧パッドは、電圧供給線に接続さている。接続スイッチ回路は、電気ヒューズ回路にそれぞれ対応する複数のスイッチで構成されている。スイッチは、シフトレジスタにおけるラッチ回路の出力に応じて電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する。
以上のような半導体集積回路では、クロックパッドを介して、各チップ領域内の電気ヒューズ回路の数と同一のサイクル数のシフトクロックをクロック供給線に順次供給するとともに、そのシフトクロックの各サイクルに対応して、データパッドを介して所望のデータ（電気ヒューズ回路を切断すべきか否かを示すデータ）をデータ供給線に順次供給することで、切断すべき電気ヒューズ回路に対応するラッチ回路の出力が活性化される。これにより、切断すべき電気ヒューズ回路に対応するスイッチはオンする。従って、切断すべき電気ヒューズ回路は、電圧供給線に接続される。この状態で、電圧パッドを介して高電圧を電圧供給線に供給すると、切断すべき電気ヒューズ回路に電流が流れる。そして、切断すべき電気ヒューズ回路が同時に切断される。
複数の電気ヒューズ回路（例えば、各チップ領域内の電気ヒューズ回路）に共通して、クロックパッド、データパッドおよび電圧パッドが設けられているため、電気ヒューズ回路毎にヒューズ切断用パッドを設ける場合に比べて、周辺領域の大きさを小さくできる。このため、半導体集積回路（例えば、半導体ウェーハ）から取得可能な半導体チップの数を増加させることができ、半導体チップの製造コストを低減できる。
また、複数の電気ヒューズ回路の切断処理を同時に実施できるため、電気ヒューズ回路毎に切断処理を実施する場合に比べて、半導体チップの内部回路の制御情報を短時間でプログラムできる。すなわち、半導体集積回路の試験工程にかかる時間を短縮できる。さらに、冗長回路を有する半導体メモリは、不良アドレスを記憶する電気ヒューズ回路が多数必要となるため、本技術を各チップ領域に冗長回路を有する半導体メモリが形成された半導体集積回路に適用した場合に、多大な効果を奏する。
本発明に関連する技術の好ましい例では、周辺領域は、チップ領域毎に、シフトレジスタ、クロックパッド、データパッド、電圧パッドおよび接続スイッチ回路を有している。各チップ領域と各チップ領域に対応するクロックパッド、データパッドおよび電圧パッドとの相対位置は、全て同一である。
以上のような半導体集積回路では、試験工程において、例えば、各チップ領域内のパッドにそれぞれ接触させるプローブに加えて、クロックパッド、データパッドおよび電圧パッドにそれぞれ接触させるプローブを有するプローブカードを使用することで、プローブカードを交換することなく、ファンクション試験および電気ヒューズ回路の切断処理の双方をチップ領域毎に実施できる。この結果、半導体集積回路の試験工程の工数を削減できる。
本発明に関連する技術の好ましい例では、周辺領域は、チップ領域の列であるチップ列毎に、シフトレジスタ、クロックパッド、データパッド、電圧パッドおよび接続スイッチ回路を有している。
同一のチップ列におけるチップ領域内の電気ヒューズ回路に共通して、クロックパッド、データパッドおよび電圧パッドが設けられているため、チップ領域毎にクロックパッド、データパッドおよび電圧パッドを設ける場合に比べて、周辺領域の大きさをより小さくできる。このため、半導体集積回路から取得可能な半導体チップの数をさらに増加させることができ、半導体チップの製造コストをさらに削減できる。また、同一のチップ列におけるチップ領域内の電気ヒューズ回路の切断処理を同時に実施できるため、電気ヒューズ回路の切断処理をチップ領域毎に実施する場合に比べて、電気ヒューズ回路の切断処理のための時間をより短縮できる。すなわち、半導体集積回路の試験工程にかかる時間をより短縮できる。
本発明に関連する技術の好ましい例では、クロックパッド、データパッドおよび電圧パッドは、チップ列毎に、先頭チップ領域に対応する位置に設けられている。ここで、先頭チップ領域は、シフトレジスタにおける初段のラッチ回路に対応するチップ領域を示す。周辺領域は、先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドを有している。各後続チップ領域と各後続チップ領域に対応する３つのダミーパッドとの相対位置は、各先頭チップ領域と各先頭チップ領域に対応するクロックパッド、データパッドおよび電圧パッドとの相対位置と同一である。
以上のような半導体集積回路では、試験工程において、例えば、各チップ領域内のパッドにそれぞれ接触させるプローブに加えて、クロックパッド、データパッドおよび電圧パッドにそれぞれ接触させるプローブを有するプローブカードを使用して、同一のチップ列における各チップ領域についてファンクション試験を実施する。そして、ファンクション試験後に、プローブカードを交換することなく、先頭チップ領域内のパッド、クロックパッド、データパッドおよび電圧パッドにプローブをそれぞれ接触させて、同一のチップ列におけるチップ領域内の電気ヒューズ回路の切断処理を同時に実施する。従って、ファンクション試験から電気ヒューズ回路の切断処理に移行する際に、プローブカードの交換作業を不要にでき、半導体集積回路の試験工程の工数を削減できる。
本発明に関連する技術の好ましい例では、周辺領域は、チップ列毎に、各チップ領域と同一のパッド配置を有するダミーチップ領域を有している。各ダミーチップ領域内のパッドのうち３つは、クロックパッド、データパッドおよび電圧パッドである。
以上のような半導体集積回路では、試験工程において、例えば、各チップ領域内のパッドにそれぞれ接触させるプローブのみを有するプローブカード（ファンクション試験で使用される通常のプローブカード）を使用して、同一のチップ列における各チップ領域についてファンクション試験を実施する。そして、ファンクション試験後に、プローブカードを交換することなく、ダミーチップ領域内のパッドにプローブをそれぞれ接触させて、同一のチップ列におけるチップ領域内の電気ヒューズ回路の切断処理を同時に実施する。従って、ファンクション試験から電気ヒューズ回路の切断処理に移行する際に、プローブカードの交換作業を不要にでき、半導体集積回路の試験工程の工数を削減できる。
本発明に関連する技術の好ましい例では、周辺領域は、チップ領域の列であるチップ列全てに共通して、シフトレジスタ、クロックパッド、データパッド、電圧パッドおよび接続スイッチ回路を有している。
全てのチップ列におけるチップ領域内の電気ヒューズ回路に共通して、クロックパッド、データパッドおよび電圧パッドが設けられているため、チップ領域毎またはチップ列毎にクロックパッド、データパッドおよび電圧パッドを設ける場合に比べて、周辺領域の大きさをより小さくできる。このため、半導体集積回路から取得可能な半導体チップの数をさらに増加させることができ、半導体チップの製造コストをさらに削減できる。また、全てのチップ列におけるチップ領域内の電気ヒューズ回路の切断処理を同時に実施できるため、電気ヒューズ回路の切断処理をチップ領域毎またはチップ列毎に実施する場合に比べて、電気ヒューズ回路の切断処理のための時間をより短縮できる。すなわち、半導体集積回路の試験工程にかかる時間をより短縮できる。
本発明に関連する技術の好ましい例では、クロックパッド、データパッドおよび電圧パッドは、チップ列全てに共通して、先頭チップ領域に対応する位置に設けられている。ここで、先頭チップ領域は、シフトレジスタにおける初段のラッチ回路に対応するチップ領域を示す。周辺領域は、先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドを有している。各後続チップ領域と各後続チップ領域に対応する３つのダミーパッドとの相対位置は、先頭チップ領域とクロックパッド、データパッドおよび電圧パッドとの相対位置と同一である。
以上のような半導体集積回路では、試験工程において、例えば、各チップ領域内のパッドにそれぞれ接触させるプローブに加えて、クロックパッド、データパッドおよび電圧パッドにそれぞれ接触させるプローブを有するプローブカードを使用して、全てのチップ領域についてファンクション試験を実施する。そして、ファンクション試験後に、プローブカードを交換することなく、先頭チップ領域内のパッド、クロックパッド、データパッドおよび電圧パッドにプローブをそれぞれ接触させて、全てのチップ列におけるチップ領域内の電気ヒューズ回路の切断処理を同時に実施する。従って、ファンクション試験から電気ヒューズ回路の切断処理に移行する際に、プローブカードの交換作業を不要にでき、半導体集積回路の試験工程の工数を削減できる。
本発明に関連する技術の好ましい例では、周辺領域は、チップ列全てに共通して、各チップ領域と同一のパッド配置を有するダミーチップ領域を有している。ダミーチップ領域内のパッドのうち３つは、クロックパッド、データパッドおよび電圧パッドである。
以上のような半導体集積回路では、試験工程において、例えば、各チップ領域内のパッドにそれぞれ接触させるプローブのみを有するプローブカード（ファンクション試験で使用される通常のプローブカード）を使用して、全てのチップ領域についてファンクション試験を実施する。そして、ファンクション試験後に、プローブカードを交換することなく、ダミーチップ領域内のパッドにプローブをそれぞれ接触させて、全てのチップ列におけるチップ領域内の電気ヒューズ回路の切断を同時に実施する。従って、ファンクション試験から電気ヒューズ回路の切断処理に移行する際に、プローブカードの交換作業を不要にでき、半導体集積回路の試験工程の工数を削減できる。
本発明に関連する技術の好ましい例では、周辺領域は、互いに隣接するチップ列に対応して配置されたクロック供給線、ラッチ回路および電圧供給線をそれぞれ連結させるために、電子ビームを用いた直接描画により形成されたクロック供給線の接続パターン、ラッチ回路のデータ端子間の接続パターンおよび電圧供給線の接続パターンを有している。
クロック供給線の接続パターン、ラッチ回路のデータ端子間の接続パターンおよび電圧供給線の接続パターンを電子ビームにより直接描画することで、レチクルを用いた転写等では形成困難なこれらのパターンを容易に形成できる。
本発明に関連する技術の好ましい例では、周辺領域は、電圧供給線の接続パターン上に電圧モニタ用パッドを有している。
電圧供給線を介して電気ヒューズ回路に供給される電圧は、電圧供給線の末端に近づくほど低下する。電気ヒューズ回路は、電圧供給線における電圧降下に起因して、正常に切断されない場合があり、半導体チップの内部回路が誤動作する恐れがある。本技術では、電圧モニタ用パッドを介して電圧供給線の電圧降下量を監視できるため、電気ヒューズ回路の切断ミスを防止できる。
本発明の半導体集積回路では、半導体集積回路（例えば、半導体ウェーハ）から取得可能な半導体チップの数を増加させることができ、半導体チップの製造コストを低減できる。また、複数の電気ヒューズ回路の切断処理を同時に実施できるため、半導体チップの内部回路の制御情報を短時間でプログラムできる。従って、半導体集積回路の試験工程にかかる時間を短縮できる。
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。
本発明の半導体集積回路は、複数のチップ領域ＣＡ１およびスクライブ領域（周辺領域）ＳＡ１を有する半導体ウェーハＷ１として形成されている。各チップ領域ＣＡ１に形成される半導体チップは、例えば、不良を救済するための冗長回路（図示せず）を有するＤＲＡＭである。スクライブ領域ＳＡ１は、各チップ領域ＣＡ１（すなわち、ＤＲＡＭ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ１を互いに接続している。
各チップ領域ＣＡ１は、ＤＲＡＭ内に不良が存在するときに、その不良箇所を示す不良アドレスをプログラムするための複数の電気ヒューズ回路ＦＣを有している。電気ヒューズ回路ＦＣは、電流を流すことによってヒューズ部を切断するヒューズ回路であり、電流ヒューズ回路とも称される。図１の横方向に延在するスクライブ領域ＳＡ１は、チップ領域ＣＡ１毎に、各チップ領域ＣＡ１に隣接する位置に、シフトレジスタＳＲ１、シフトレジスタＳＲ１にシフトクロックを供給するためのクロックパッドＣＰ、シフトレジスタＳＲ１にシフトデータを供給するためのデータパッドＤＰ、電圧ヒューズ回路ＦＣの切断処理に使用される電圧を供給するための電圧パッドＶＰおよび接続スイッチ回路ＳＣ１を有している。各チップ領域ＣＡ１と各チップ領域ＣＡ１に対応するクロックパッドＣＰ、データパッドＤＰ、電圧パッドＶＰ、シフトレジスタＳＲ１および接続スイッチ回路ＳＣ１との相対位置は、全て同一である。従って、共通のレチクルを用いて転写を繰り返すことにより、半導体ウェーハＷ１を形成できる。
図２は、図１の半導体ウェーハＷ１の要部を示している。
各電気ヒューズ回路ＦＣは、ｐＭＯＳトランジスタＰＴ、電気ヒューズＦおよび保持回路ＨＣを有している。ｐＭＯＳトランジスタＰＴのソースおよびドレインは、電源線ＶＤＤ（例えば、１．０〜１．２Ｖ）および電気ヒューズＦの一端にそれぞれ接続されている。ｐＭＯＳトランジスタＰＴのゲートは、チップ領域ＣＡ１内のパワーオンリセット回路（図示せず）から供給され、ＤＲＡＭのパワーオン時に低レベルに活性化されるパワーオンリセット信号／ＰＯＲを受けている。電気ヒューズＦの他端は、接地線ＶＳＳに接続されている。保持回路ＨＣは、２つのインバータを環状に接続して構成されている。保持回路ＨＣの入力は、ｐＭＯＳトランジスタＰＴのドレインおよび電気ヒューズＦの一端に接続されている。保持回路ＨＣの出力は、不良アドレスＡＤ０〜ＡＤｎとして、冗長回路と不良回路との切換回路（図示せず）に供給される。
シフトレジスタＳＲ１は、電気ヒューズ回路ＦＣにそれぞれ対応する複数のラッチ回路Ｌで構成されている。クロックパッドＣＰは、クロック供給線ＣＬを介してシフトレジスタＳＲ１における各ラッチ回路Ｌのクロック端子ＣＫに接続されている。データパッドＤＰは、データ供給線ＤＬを介してシフトレジスタＳＲ１における初段のラッチ回路Ｌ（図中、一番左のラッチ回路Ｌ）のデータ入力端子Ｉに接続されている。電圧パッドＶＰは、電圧供給線ＶＬに接続されている。
接続スイッチ回路ＳＣ１は、電気ヒューズ回路ＦＣにそれぞれ対応する複数のスイッチＳで構成されている。各スイッチＳは、ｎＭＯＳトランジスタで構成されている。各スイッチＳのソースおよびドレインは、対応する電気ヒューズ回路ＦＣにおける電気ヒューズＦの一端および電圧供給線ＶＬにそれぞれ接続されている。各スイッチＳのゲートは、シフトレジスタＳＲ１における対応するラッチ回路Ｌの出力を受けている。すなわち、スイッチＳは、シフトレジスタＳＲ１におけるラッチ回路Ｌの出力に応じて、電圧供給線ＶＬを対応する電気ヒューズ回路ＦＣ（電気ヒューズＦ）に接続する。
ここで、図１の半導体ウェーハＷ１の試験工程について説明する。
まず、所定位置のチップ領域ＣＡ１（例えば、半導体ウェーハＷ１における一番左上のチップ領域ＣＡ１）についてファンクション試験を実施する。ファンクション試験によりＤＡＲＭ内の不良が検出されなかった場合、半導体ウェーハＷ１の位置を変更して次のチップ領域ＣＡ１のファンクション試験に移行する。ファンクション試験によりＤＲＡＭ内の不良が検出された場合、そのチップ領域ＣＡ１内の電気ヒューズ回路ＦＣに不良アドレスをプログラムするために、以下の処理を実施する。
図３は、第１の実施形態における不良アドレスのプログラム処理を示している。この例では、説明を簡単にするために、各チップ領域ＣＡ１内の電気ヒューズ回路ＦＣの数を６個とする。従って、シフトレジスタＳＲ１は、６個のラッチ回路Ｌで構成され、接続スイッチ回路ＳＣ１は、６個のスイッチＳで構成されている。また、シフトレジスタＳＲ１における１〜６段目のラッチ回路Ｌの出力をＬＯＵＴ０〜ＬＯＵＴ５でそれぞれ示している。
まず、クロックパッドＣＰを介して、６サイクルのシフトクロックをクロック供給線ＣＬ（すなわち、シフトレジスタＳＲ１）に順次供給するとともに、データパッドＤＰを介して、そのシフトクロックの各サイクルに対応して、ファンクション試験により得られた不良アドレスに対応するシフトデータ”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、”Ｈ”、”Ｌ”をデータ供給線ＤＬに順次供給する。これにより、シフトレジスタＳＲ１は、シフト動作を６回実施し、ラッチ回路Ｌの出力ＬＯＵＴ０〜ＬＯＵＴ５は、”Ｌ”、”Ｈ”、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”にそれぞれ設定される。このため、２段目、４段目および５段目のラッチ回路Ｌに対応するスイッチＳがそれぞれオンする。この状態で、電圧パッドＶＰを介して、電圧供給線ＶＬに高電圧（例えば、２．０〜３．３Ｖ）を供給すると、２段目、４段目および５段目のラッチ回路Ｌに対応する電気ヒューズ回路ＦＣ内の電気ヒューズＦに電流が流れる。そして、２段目、４段目および５段目のラッチ回路Ｌに対応する電気ヒューズ回路ＦＣ内の電気ヒューズＦが切断される。
各電気ヒューズ回路ＦＣにおいて、ｐＭＯＳトランジスタＰＴがパワーオンリセット信号／ＰＯＲの活性化（立ち下がりエッジ）に応答してオンすると、保持回路ＨＣの入力は電源線ＶＤＤに接続されるため、保持回路の出力は、”Ｌ”に固定される。そして、ｐＭＯＳトランジスタＰＴがパワーオンリセット信号／ＰＯＲの非活性化（立ち上がりエッジ）に応答してオフすると、電気ヒューズＦが切断されている場合、保持回路ＨＣの入力は接地線ＶＳＳから切り離されているため、保持回路ＨＣの出力は、”Ｌ”から変化しない。一方、電気ヒューズＦが切断されていない場合、保持回路ＨＣの入力は接地線ＶＳＳに接続されているため、保持回路ＨＣの出力は、”Ｈ”に変化する。従って、前述の例では、２段目、４段目および５段目のラッチ回路Ｌに対応する電気ヒューズ回路ＦＣ内の保持回路ＨＣの出力は、共に”Ｌ”に固定される。一方、１段目、３段目および６段目のラッチ回路Ｌに対応する電気ヒューズ回路ＦＣ内の保持回路ＨＣの出力は、共に”Ｈ”に固定される。すなわち、６ビットの不良アドレスＡＤ［５：０］は、”１００１０１”に設定される。これにより、不良アドレスのプログラム処理は完了する。この後、半導体ウェーハＷ１の位置を変更して、次のチップ領域ＣＡ１のファンクション試験に移行する。
図４は、図１の半導体ウェーハＷ１の試験工程で使用されるプローブカードを示している。
プローブカードＰＣ１は、各チップ領域ＣＡ１内のパッドにそれぞれ接触させるプローブＰＢ１（ファンクション試験用のプローブ）に加えて、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにそれぞれ接触させるプローブＰＢ２（不良アドレスのプログラム処理用のプローブ）を有している。
半導体ウェーハＷ１では、各チップ領域ＣＡ１と各チップ領域ＣＡ１に対応するクロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰとの相対位置は、全て同一である。このため、半導体ウェーハＷ１の試験工程において、プローブカードＰＣ１を使用することで、ファンクション試験および不良アドレスのプログラム処理の双方を、プローブカードを交換することなくチップ領域ＣＡ１毎に実施できる。ファンクション試験から不良アドレスのプログラム処理に移行する際にプローブカードを交換しなくてもよいため、半導体ウェーハＷ１の試験工程の工数が削減される。
以上、第１の実施形態では、各チップ領域ＣＡ１内の電気ヒューズ回路ＦＣに共通して、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰが設けられているため、電気ヒューズ回路ＦＣ毎にヒューズ切断用パッドを設ける場合に比べて、スクライブ領域ＳＡ１の大きさを小さくできる。このため、半導体ウェーハＷ１から取得可能な半導体チップの数を増加させることができ、半導体チップの製造コストを低減できる。
また、各チップ領域ＣＡ１内の電気ヒューズ回路ＦＣの切断処理を同時に実施できるため、電気ヒューズ回路ＦＣ毎に切断処理を実施する場合に比べて、不良アドレスを短時間でプログラムできる。すなわち、半導体ウェーハＷ１の試験工程にかかる時間を短縮できる。さらに、試験工程において、プローブカードＰＣ１を使用することで、プローブカードを交換することなく、ファンクション試験および電気ヒューズ回路ＦＣの切断処理の双方をチップ領域ＣＡ１毎に実施できる。この結果、半導体ウェーハＷ１の試験工程の工数を削減できる。
図５は、本発明の半導体集積回路の第２の実施形態を示している。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
本発明の半導体集積回路は、複数のチップ領域ＣＡ１およびスクライブ領域（周辺領域）ＳＡ２を有する半導体ウェーハＷ２として形成されている。スクライブ領域ＳＡ２は、第１の実施形態のスクライブ領域ＳＡ１と同様に、各チップ領域ＣＡ１（すなわち、ＤＲＡＭ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ１を互いに接続している。
図５の横方向に延在するスクライブ領域ＳＡ２は、チップ列ＣＲ１毎に、シフトレジスタＳＲ２、クロックパッドＣＰ、データパッドＤＰ、電圧パッドＶＰおよび接続スイッチ回路ＳＣ２を有している。ここで、チップ列ＣＲ１は、図５の横方向に一列に整列したチップ領域ＣＡ１で構成されるチップ領域の列を示している。
シフトレジスタＳＲ２の構成は、ラッチ回路Ｌの数が異なることを除いて、第１の実施形態のシフトレジスタＳＲ１と同一である。接続スイッチ回路ＳＣ２の構成は、スイッチＳの数が異なることを除いて、第１の実施形態の接続スイッチ回路ＳＣ１と同一である。クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰは、シフトレジスタＳＲ２における初段のラッチ回路Ｌに対応するチップ領域ＣＡ１（図中、一番左のチップ領域ＣＡ１）に隣接する位置に設けられている。
図６は、図５の半導体ウェーハＷ２の試験工程（ファンクション試験）で使用されるプローブカードを示している。プローブカードＰＣ２は、各チップ領域ＣＡ１内のパッドにそれぞれ接触させるプローブＰＢ１（ファンクション試験用のプローブ）のみを有している。
図７は、図５の半導体ウェーハＷ２の試験工程（不良アドレスのプログラム処理）で使用されるプローブカードを示している。プローブカードＰＣ３は、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにそれぞれ接触させるプローブＰＢ２（不良アドレスのプログラム処理用のプローブ）のみを有している。
ここで、図５の半導体ウェーハＷ２の試験工程について説明する。
まず、ファンクション試験用のプローブカードＰＣ２（図６）を使用して、同一のチップ列ＣＲ１における各チップ領域ＣＡ１についてファンクション試験を実施する。この際、ファンクション試験によりＤＲＡＭ内の不良が検出されたチップ領域ＣＡ１およびその不良アドレスを記憶しておく。次に、不良アドレスのプログラム処理用のプローブカードＰＣ３（図７）を使用して、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドにプローブをそれぞれ接触させて、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１について、第１の実施形態と同様に、不良アドレスのプログラム処理を実施する。すなわち、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１内の電気ヒューズ回路ＦＣの切断処理は、同時に実施される。このため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ１毎に実施する場合（第１の実施形態）に比べて、電気ヒューズ回路ＦＣの切断処理のための時間がより短縮される。従って、半導体ウェーハＷ２の試験工程にかかる時間がより短縮される。
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１内の電気ヒューズ回路ＦＣに共通して、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰが設けられているため、チップ領域ＣＡ１毎にクロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰを設ける場合に比べて、スクライブ領域ＳＡ２の大きさをより小さくできる。このため、半導体ウェーハＷ２から取得可能な半導体チップの数をさらに増加させることができ、半導体チップの製造コストをさらに削減できる。また、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１内の電気ヒューズ回路ＦＣの切断処理を同時に実施できるため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ１毎に実施する場合に比べて、電気ヒューズ回路ＦＣの切断処理のための時間をより短縮できる。すなわち、半導体ウェーハＷ２の試験工程にかかる時間をより短縮できる。
図８は、本発明の半導体集積回路の第３の実施形態を示している。なお、第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
本発明の半導体集積回路は、複数のチップ領域ＣＡ１およびスクライブ領域（周辺領域）ＳＡ３を有する半導体ウェーハＷ３として形成されている。スクライブ領域ＳＡ３は、第１の実施形態のスクライブ領域ＳＡ１と同様に、各チップ領域ＣＡ１（すなわち、ＤＲＡＭ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ１を互いに接続している。
図８の横方向に延在するスクライブ領域ＳＡ３は、チップ列ＣＲ１毎に、シフトレジスタＳＲ２、クロックパッドＣＰ、データパッドＤＰ、電圧パッドＶＰおよび接続スイッチ回路ＳＣ２を有している。クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰは、シフトレジスタＳＲ２における初段のラッチ回路Ｌに対応するチップ領域である先頭チップ領域ＣＡ１（図中、一番左のチップ領域ＣＡ１）に隣接する位置に設けられている。また、スクライブ領域ＳＡ３は、先頭チップ領域ＣＡ１を除くチップ領域である後続チップ領域ＣＡ１毎に、各後続チップ領域ＣＡ１に隣接する位置に、ダミーパッドＰ１〜Ｐ３を有している。各後続チップ領域ＣＡ１と各後続チップ領域ＣＡ１に対応するダミーパッドＰ１〜Ｐ３との相対位置は、各先頭チップ領域ＣＡ１と各先頭チップ領域ＣＡ１に対応するクロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰとの相対位置と同一に設計されている。このため、半導体ウェーハＷ３の試験工程において、各先頭チップ領域ＣＡ１内のパッド、各先頭チップ領域ＣＡ１に対応するクロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにそれぞれ接触させるプローブを有するプローブカード（例えば、図４のプローブカードＰＣ１）を、各後続チップ領域ＣＡ１について使用しても、プローブは、各後続チップ領域ＣＡ１内のパッドおよび各後続チップ領域ＣＡ１に対応するダミーパッドＰ１〜Ｐ３にそれぞれ接触する。この結果、プローブの先端がシリコン基板に接触することで絶縁物が付着して導通不良が生じることを防止できる。
ここで、図８の半導体ウェーハＷ３の試験工程について説明する。
まず、プローブカードＰＣ１（図４）を使用して、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１についてファンクション試験を実施する。この際、ファンクション試験によりＤＲＡＭ内の不良が検出されたチップ領域ＣＡ１およびその不良アドレスを記憶しておく。次に、プローブカードを交換することなく、プローブカードＰＣ１を使用して、先頭チップ領域ＣＡ１内のパッド、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにプローブをそれぞれ接触させて、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１について、第１の実施形態と同様に、不良アドレスのプログラム処理を実施する。すなわち、第２の実施形態と同様に、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１内の電気ヒューズ回路ＦＣの切断処理は、同時に実施される。このため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ１毎に実施する場合（第１の実施形態）に比べて、電気ヒューズ回路ＦＣの切断処理のための時間がより短縮される。従って、半導体ウェーハＷ３の試験工程にかかる時間がより短縮される。
また、ファンクション試験から電気ヒューズ回路ＦＣの切断処理に移行する際に、プローブカードを交換しなくてもよいため、半導体ウェーハＷ３の試験工程の工数が削減される。
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。さらに、ファンクション試験から電気ヒューズ回路ＦＣの切断処理に移行する際に、プローブカードの交換作業を不要にできるため、半導体ウェーハＷ３の試験工程の工数を削減できる。
図９は、本発明の半導体集積回路の第４の実施形態を示している。なお、第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
本発明の半導体集積回路は、複数のチップ領域ＣＡ１およびスクライブ領域（周辺領域）ＳＡ４を有する半導体ウェーハＷ４として形成されている。スクライブ領域ＳＡ４は、第１の実施形態のスクライブ領域ＳＡ１と同様に、各チップ領域ＣＡ１（すなわち、ＤＲＡＭ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ１を互いに接続している。
図９の横方向に延在するスクライブ領域ＳＡ３は、チップ列ＣＲ１ａ毎に、シフトレジスタＳＲ２ａおよび接続スイッチ回路ＳＣ２ａを有している。シフトレジスタＳＲ２ａの構成は、ラッチ回路Ｌの数が異なることを除いて、第２の実施形態のシフトレジスタＳＲ２と同一である。接続スイッチ回路ＳＣ２ａの構成は、スイッチＳの数が異なることを除いて、第２の実施形態の接続スイッチ回路ＳＣ２と同一である。チップ列ＣＲ１ａの構成は、チップ領域ＣＡ１の数が異なることを除いて、第２の実施形態のチップ列ＣＲ１と同一である。
スクライブ領域ＳＡ４は、チップ列ＣＲ１ａ毎に、シフトレジスタＳＲ２ａにおける初段のラッチ回路Ｌに対応するチップ領域である先頭チップ領域ＣＡ１（図中、真ん中のチップ領域ＣＡ１）に隣接する位置に、各チップ領域ＣＡ１と同一のパッド配置を有するダミーチップ領域ＤＣＡ１を有している。各ダミーチップ領域ＤＣＡ１内のパッドのうち３つは、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰである。
ここで、図９の半導体ウェーハＷ４の試験工程について説明する。
まず、ファンクション試験用のプローブカードＰＣ２（図６）を使用して、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１についてファンクション試験を実施する。この際、ファンクション試験によりＤＲＡＭ内の不良が検出されたチップ領域ＣＡ１およびその不良アドレスを記憶しておく。次に、プローブカードを交換することなく、プローブカードＰＣ２を使用して、ダミーチップ領域ＤＣＡ１内のパッド（クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰを含む）にプローブをそれぞれ接触させて、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１について、第１の実施形態と同様に、不良アドレスのプログラム処理を実施する。すなわち、第２の実施形態と同様に、同一のチップ列ＣＲ１におけるチップ領域ＣＡ１内の電気ヒューズ回路ＦＣの切断処理は、同時に実施される。このため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ１毎に実施する場合（第１の実施形態）に比べて、電気ヒューズ回路ＦＣの切断処理のための時間がより短縮される。
従って、半導体ウェーハＷ４の試験工程にかかる時間がより短縮される。また、第３の実施形態と同様に、ファンクション試験から電気ヒューズ回路ＦＣの切断処理に移行する際に、プローブカードを交換しなくてもよいため、半導体ウェーハＷ４の試験工程の工数が削減される。
以上、第４の実施形態でも、第１〜第３の実施形態と同様の効果が得られる。
図１０は、本発明の第５の実施形態を示している。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
本発明の半導体集積回路は、複数のチップ領域ＣＡ２およびスクライブ領域（周辺領域）ＳＡ５を有する半導体ウェーハＷ５として形成されている。各チップ領域ＣＡ２に形成される半導体チップは、例えば、半導体チップ内で使用される内部クロックを生成するＰＬＬ回路（図示せず）を有している。スクライブ領域ＳＡ５は、各チップ領域ＣＡ２（すなわち、半導体チップ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ２を互いに接続している。
各チップ領域ＣＡ２は、ＰＬＬ回路のトリミング情報をプログラムするための複数の電気ヒューズ回路ＦＣを有している。図１０の横方向に延在するスクライブ領域ＳＡ５は、チップ列ＣＲ２全てに共通して、シフトレジスタＳＲ３、クロックパッドＣＰ、データパッドＤＰ、電圧パッドＶＰおよび接続スイッチ回路ＳＣ３を有している。ここで、チップ列ＣＲ２は、図１０の横方向に一列に整列したチップ領域ＣＡ２で構成されるチップ領域の列を示している。
スクライブ領域ＳＡ５は、互いに隣接するチップ列ＣＲ２に対応して配置されたクロック供給線ＣＬ、ラッチ回路Ｌおよび電圧供給線ＶＬをそれぞれ連結させるために、クロック供給線ＣＬの接続パターン、ラッチ回路Ｌのデータ端子間の接続パターンおよび電圧供給線ＶＬの接続パターン（図中、各チップ列ＣＲ２の右側および左側の太線部分）を有している。これらの接続パターンは、ＥＢ（電子ビーム）を用いた直接描画により形成されている。また、スクライブ領域ＳＡ５は、電圧供給線ＶＬの接続パターン上に電圧モニタ用パッドＶＭＰを有している。電圧モニタ用パッドＶＭＰを介して電圧供給線ＶＬの電圧降下量を監視できるため、電気ヒューズ回路ＦＣ内の電気ヒューズＦが正常に切断されたか否かを、電圧供給線ＶＬの電圧降下量に基づいて判断できる。
シフトレジスタＳＲ３の構成は、ラッチ回路Ｌの数が異なることを除いて、第２の実施形態のシフトレジスタＳＲ２と同一である。接続スイッチ回路ＳＣ３の構成は、スイッチＳの数が異なることを除いて、第２の実施形態の接続スイッチ回路ＳＣ２と同一である。
クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰは、シフトレジスタＳＲ３における初段のラッチ回路Ｌに対応するチップ領域である先頭チップ領域ＣＡ２（図中、一番左上のチップ領域ＣＡ２）に隣接する位置に設けられている。
ここで、図１０の半導体ウェーハＷ５の試験工程について説明する。
まず、プローブカードＰＣ２（図６）と同様に、各チップ領域ＣＡ２内のパッドにそれぞれ接触させるプローブのみを有するプローブカード（すなわち、ファンクション試験用のプローブカード）を使用して、半導体ウェーハＷ５における全てのチップ領域ＣＡ２についてファンクション試験を実施する。この際、ファンクション試験により半導体チップのマージン不良が検出されたチップ領域ＣＡ２およびそのマージン不良を補正するトリミング情報を記憶しておく。
次に、プローブカードＰＣ３（図７）と同様に、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにそれぞれ接触させるプローブのみを有するプローブカード（すなわち、トリミング情報のプログラム処理用のプローブカード）を使用して、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドにプローブをそれぞれ接触させる。そして、全てのチップ列ＣＲ２におけるチップ領域ＣＡ２（すなわち、全てのチップ領域ＣＡ２）について、第１の実施形態における不良アドレスのプログラム処理と同様に、ＰＬＬ回路のトリミング情報のプログラム処理を実施する。すなわち、半導体ウェーハＷ５における全てのチップ領域ＣＡ２内の電気ヒューズ回路ＦＣの溶断処理は、同時に実施される。このため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ２毎に実施する場合（第１の実施形態）あるいはチップ列ＣＲ２毎（第２の実施形態）に実施する場合に比べて、電気ヒューズ回路ＦＣの切断処理のための時間がより短縮される。従って、半導体ウェーハＷ５の試験工程にかかる時間がより短縮される。
以上、第５の実施形態でも、第１および第２の実施形態と同様の効果が得られる。さらに、全てのチップ列ＣＲ２におけるチップ領域ＣＡ２内の電気ヒューズ回路ＦＣに共通して、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰが設けられているため、チップ領域ＣＡ２毎またはチップ列ＣＲ２毎にクロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰを設ける場合に比べて、スクライブ領域ＳＡ５の大きさをより小さくできる。このため、半導体ウェーハＷ５から取得可能な半導体チップの数をさらに増加させることができ、半導体チップの製造コストをさらに削減できる。
また、全てのチップ列ＣＲ２におけるチップ領域ＣＡ２内の電気ヒューズ回路ＦＣの切断処理を同時に実施できるため、電気ヒューズ回路の切断処理をチップ領域ＣＡ２毎またはチップ列ＣＲ２毎に実施する場合に比べて、電気ヒューズ回路ＦＣの切断処理のための時間をより短縮できる。すなわち、半導体ウェーハＷ５の試験工程にかかる時間をより短縮できる。さらに、電圧モニタ用パッドＶＭＰを介して電圧供給線ＶＬの電圧降下量を監視できるため、電気ヒューズ回路ＦＣ内の電気ヒューズＦの切断ミスを防止できる。
図１１は、本発明の半導体集積回路の第６の実施形態を示している。なお、第１、第３および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
本発明の半導体集積回路は、複数のチップ領域ＣＡ２およびスクライブ領域（周辺領域）ＳＡ６を有する半導体ウェーハＷ６として形成されている。スクライブ領域ＳＡ６は、第１の実施形態のスクライブ領域ＳＡ１と同様に、各チップ領域ＣＡ２（すなわち、半導体チップ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ２を互いに接続している。
図１１の横方向に延在するスクライブ領域ＳＡ６は、チップ列ＣＲ２全てに共通して、シフトレジスタＳＲ３、クロックパッドＣＰ、データパッドＤＰ、電圧パッドＶＰおよび接続スイッチ回路ＳＣ３を有している。クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰは、チップ列ＣＲ２全てに共通して、シフトレジスタＳＲ３における初段のラッチ回路Ｌに対応するチップ領域である先頭チップ領域ＣＡ２（図中、一番左上のチップ領域ＣＡ２）に隣接する位置に設けられている。また、スクライブ領域ＳＡ６は、先頭チップ領域ＣＡ２を除くチップ領域である後続チップ領域ＣＡ２毎に、各後続チップ領域ＣＡ２に隣接する位置に、ダミーパッドＰ１〜Ｐ３を有している。各後続チップ領域ＣＡ２と各後続チップ領域ＣＡ２に対応するダミーパッドＰ１〜Ｐ３との相対位置は、先頭チップ領域ＣＡ２とクロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰとの相対位置と同一に設計されている。このため、半導体ウェーハＷ６の試験工程において、先頭チップ領域ＣＡ２内のパッド、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにそれぞれ接触させるプローブを有するプローブカードを、各後続チップ領域ＣＡ２について使用しても、プローブは、各後続チップ領域ＣＡ２内のパッドおよび各後続チップ領域ＣＡ２に対応するダミーパッドＰ１〜Ｐ３にそれぞれ接触する。この結果、プローブの先端がシリコン基板に接触することで絶縁物が付着して導通不良が生じることを防止できる。また、スクライブ領域ＳＡ６は、第５の実施形態のスクライブ領域ＳＡ５と同様に、ＥＢ（電子ビーム）を用いた直接描画により形成されたクロック供給線ＣＬの接続パターン、ラッチ回路Ｌのデータ端子間の接続パターンおよび電圧供給線ＶＬの接続パターンを有している。
ここで、図１１の半導体ウェーハＷ６の試験工程について説明する。
まず、プローブカードＰＣ１（図４）と同様に、各チップ領域ＣＡ２内のパッドにそれぞれ接触させるプローブに加えて、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰに接触させるプローブを有するプローブカードを使用して、半導体ウェーハＷ６における全てのチップ領域ＣＡ２についてファンクション試験を実施する。この際、ファンクション試験により半導体チップのマージン不良が検出されたチップ領域ＣＡ２およびそのマージン不良を補正するトリミング情報を記憶しておく。
次に、プローブカードを交換することなく、先頭チップ領域ＣＡ２内のパッド、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰにプローブをそれぞれ接触させる。そして、全てのチップ列ＣＲ２におけるチップ領域ＣＡ２（すなわち、全てのチップ領域ＣＡ２）について、第１の実施形態における不良アドレスのプログラム処理と同様に、ＰＬＬ回路のトリミング情報のプログラム処理を実施する。すなわち、半導体ウェーハＷ６における全てのチップ領域ＣＡ２内の電気ヒューズ回路ＦＣの溶断処理は、同時に実施される。このため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ２毎に実施する場合（第１の実施形態）あるいはチップ列ＣＲ２毎（第２の実施形態）に実施する場合に比べて、電気ヒューズ回路ＦＣの切断処理のための時間がより短縮される。
従って、半導体ウェーハＷ６の試験工程にかかる時間がより短縮される。また、第３の実施形態と同様に、ファンクション試験から電気ヒューズ回路ＦＣの切断処理に移行する際に、プローブカードを交換しなくてもよいため、半導体ウェーハＷ６の試験工程の工数が削減される。
以上、第６の実施形態でも、第１、第３および第５の実施形態と同様の効果が得られる。
図１２は、本発明の半導体集積回路の第７の実施形態を示している。なお、第１、第４および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
本発明の半導体集積回路は、複数のチップ領域ＣＡ２およびスクライブ領域（周辺領域）ＳＡ７を有する半導体ウェーハＷ７として形成されている。スクライブ領域ＳＡ７は、第１の実施形態のスクライブ領域ＳＡ１と同様に、各チップ領域ＣＡ２（すなわち、半導体チップ）を切り出すダイシング工程において切断される領域であり、チップ領域ＣＡ２を互いに接続している。
図１２の横方向に延在するスクライブ領域ＳＡ７は、チップ列ＣＲ２ａ全てに共通して、シフトレジスタＳＲ３ａおよび接続スイッチ回路ＳＣ３ａを有している。シフトレジスタＳＲ３ａの構成は、ラッチ回路Ｌの数が異なることを除いて、第５の実施形態のシフトレジスタＳＲ３と同一である。接続スイッチ回路ＳＣ３ａの構成は、スイッチＳの数が異なることを除いて、第５の実施形態の接続スイッチ回路ＳＣ３と同一である。チップ列ＣＲ２ａの構成は、チップ領域ＣＡ２の数が異なることを除いて、第５の実施形態のチップ列ＣＲ２と同一である。
スクライブ領域ＳＡ７は、チップ列ＣＲ２ａ全てに共通して、シフトレジスタＳＲ２ａにおける初段のラッチ回路Ｌに対応するチップ領域である先頭チップ領域ＣＡ２（図中、上側の真ん中のチップ領域ＣＡ２）に隣接する位置に、各チップ領域ＣＡ２と同一のパッド配置を有するダミーチップ領域ＤＣＡ２を有している。ダミーチップ領域ＤＣＡ２内のパッドのうち３つは、クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰである。また、スクライブ領域ＳＡ７は、第５の実施形態のスクライブ領域ＳＡ５と同様に、ＥＢ（電子ビーム）を用いた直接描画により形成されたクロック供給線ＣＬの接続パターン、ラッチ回路Ｌのデータ端子間の接続パターンおよび電圧供給線ＶＬの接続パターンを有している。
ここで、図１２の半導体ウェーハＷ７の試験工程について説明する。
まず、プローブカードＰＣ２（図４）と同様に、各チップ領域ＣＡ２内のパッドにそれぞれ接触させるプローブのみを有するプローブカードを使用して、半導体ウェーハＷ７における全てのチップ領域ＣＡ２についてファンクション試験を実施する。この際、ファンクション試験により半導体チップのマージン不良が検出されたチップ領域ＣＡ２およびそのマージン不良を補正するトリミング情報を記憶しておく。
次に、プローブカードを交換することなく、ダミーチップ領域ＤＣＡ２内のパッド（クロックパッドＣＰ、データパッドＤＰおよび電圧パッドＶＰを含む）にプローブをそれぞれ接触させる。そして、全てのチップ列ＣＲ２ａにおけるチップ領域ＣＡ２（すなわち、全てのチップ領域ＣＡ２）について、第１の実施形態における不良アドレスのプログラム処理と同様に、ＰＬＬ回路のトリミング情報のプログラム処理を実施する。すなわち、半導体ウェーハＷ７における全てのチップ領域ＣＡ２内の電気ヒューズ回路ＦＣの溶断処理は、同時に実施される。このため、電気ヒューズ回路ＦＣの切断処理をチップ領域ＣＡ２毎に実施する場合（第１の実施形態）あるいはチップ列ＣＲ２ａ毎（第２の実施形態）に実施する場合に比べて、電気ヒューズ回路ＦＣの切断処理のための時間がより短縮される。
従って、半導体ウェーハＷ７の試験工程にかかる時間がより短縮される。また、第４の実施形態と同様に、ファンクション試験から電気ヒューズ回路ＦＣの切断処理に移行する際に、プローブカードを交換しなくてもよいため、半導体ウェーハＷ７の試験工程の工数が削減される。
以上、第７の実施形態でも、第１、第３および第５の実施形態と同様の効果が得られる。
なお、第１〜第４の実施形態では、本発明を、冗長回路を有するＤＲＡＭが各チップ領域ＣＡ１に形成された半導体ウェーハに適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明を、冗長回路を有するその他の半導体メモリ（ＳＲＡＭ、フラッシュメモリなど）が各チップ領域に形成された半導体ウェーハに適用してもよい。
第５〜第７の実施形態では、本発明を、ＰＬＬ回路を有する半導体チップが各チップ領域ＣＡ２に形成された半導体ウェーハに適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明を、所望のタイミング信号を生成するその他のタイミング回路（ＤＬＬ回路、遅延回路など）が各チップ領域に形成された半導体ウェーハに適用してもよい。この場合、電気ヒューズ回路は、タイミング回路におけるタイミング信号の生成タイミングを調整するためのトリミング情報を記憶する。
第５〜第７の実施形態では、互いに隣接するチップ列に対応して配置されたクロック供給線ＣＬ、ラッチ回路Ｌおよび電圧供給線ＶＬをそれぞれ連結するためのクロック供給線ＣＬの接続パターン、ラッチ回路Ｌのデータ端子間の接続パターンおよび電圧供給線ＶＬの接続パターンが、ＥＢ（電子ビーム）を用いた直接描画により形成された例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、これらの接続パターンは、専用マスクまたは専用レチクルを用いた転写により形成されてもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 半導体チップがそれぞれ形成される複数のチップ領域と前記チップ領域を互いに接続する周辺領域とを有する半導体集積回路であって、
前記各チップ領域は、前記半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を備え、
前記周辺領域は、
前記電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されたシフトレジスタと、
クロック供給線を介して前記シフトレジスタにおける前記各ラッチ回路のクロック端子に接続されたクロックパッドと、
データ供給線を介して前記シフトレジスタにおける初段のラッチ回路のデータ端子に接続されたデータパッドと、
電圧供給線に接続された電圧パッドと、
前記電気ヒューズ回路にそれぞれ対応し、前記シフトレジスタにおける前記ラッチ回路の出力に応じて前記電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する複数のスイッチで構成された接続スイッチ回路とを備えていることを特徴とする半導体集積回路。
（付記２） 付記１記載の半導体集積回路において、
前記周辺領域は、前記チップ領域毎に、前記シフトレジスタ、前記クロックパッド、前記データパッド、前記電圧パッドおよび前記接続スイッチ回路を備え、
前記各チップ領域と前記各チップ領域に対応するクロックパッド、データパッドおよび電圧パッドとの相対位置は、全て同一であることを特徴とする半導体集積回路。
（付記３） 付記１記載の半導体集積回路において、
前記周辺領域は、前記チップ領域の列であるチップ列毎に、前記シフトレジスタ、前記クロックパッド、前記データパッド、前記電圧パッドおよび前記接続スイッチ回路を備えていることを特徴とする半導体集積回路。
（付記４） 付記３記載の半導体集積回路において、
前記クロックパッド、前記データパッドおよび前記電圧パッドは、前記シフトレジスタにおける初段のラッチ回路に対応するチップ領域である先頭チップ領域に対応する位置に設けられ、
前記周辺領域は、前記先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドをそれぞれ備え、
前記各後続チップ領域と前記各後続チップ領域に対応する３つのダミーパッドとの相対位置は、前記各先頭チップ領域と前記各先頭チップ領域に対応するクロックパッド、データパッドおよび電圧パッドとの相対位置と同一であることを特徴とする半導体集積回路。
（付記５） 付記３記載の半導体集積回路において、
前記周辺領域は、前記チップ列毎に、前記各チップ領域と同一のパッド配置を有するダミーチップ領域を備え、
前記各ダミーチップ領域内のパッドのうち３つは、前記クロックパッド、前記データパッドおよび前記電圧パッドであることを特徴とする半導体集積回路。
（付記６） 付記１記載の半導体集積回路において、
前記周辺領域は、前記チップ領域の列であるチップ列全てに共通して、前記シフトレジスタ、前記クロックパッド、前記データパッド、前記電圧パッドおよび前記接続スイッチ回路を備えていることを特徴とする半導体集積回路。
（付記７） 付記６記載の半導体集積回路において、
前記クロックパッド、前記データパッドおよび前記電圧パッドは、前記シフトレジスタにおける初段のラッチ回路に対応するチップ領域である先頭チップ領域に対応する位置に設けられ、
前記周辺領域は、前記先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドを備え、
前記各後続チップ領域と前記各後続チップ領域に対応する３つのダミーパッドとの相対位置は、前記先頭チップ領域と前記クロックパッド、前記データパッドおよび前記電圧パッドとの相対位置と同一であることを特徴とする半導体集積回路。
（付記８） 付記６記載の半導体集積回路において、
前記周辺領域は、前記チップ列全てに共通して、前記各チップ領域と同一のパッド配置を有するダミーチップ領域を備え、
前記ダミーチップ領域内のパッドのうち３つは、前記クロックパッド、前記データパッドおよび前記電圧パッドであることを特徴とする半導体集積回路。
（付記９） 付記６記載の半導体集積回路において、
前記周辺領域は、互いに隣接する前記チップ列に対応して配置された前記クロック供給線、前記ラッチ回路および前記電圧供給線をそれぞれ連結するために、電子ビームを用いた直接描画により形成された前記クロック供給線の接続パターン、ラッチ回路のデータ端子間の接続パターンおよび前記電圧供給線の接続パターンを備えていることを特徴とする半導体集積回路。
（付記１０） 付記９記載の半導体集積回路において、
前記周辺領域は、前記電圧供給線の接続パターン上に電圧モニタ用パッドを備えていることを特徴とする半導体集積回路。
（付記１１） 付記１記載の半導体集積回路において、
前記周辺領域は、前記チップ領域をそれぞれ切り出すときに切断されるスクライブ領域であることを特徴とする半導体集積回路。
（付記１２） 付記１記載の半導体集積回路において、
前記各チップ領域に形成される半導体チップは、不良を救済するための冗長回路を有する半導体メモリであり、
前記電気ヒューズ回路は、前記半導体メモリ内に不良が存在するときに、その不良箇所を示す不良アドレスを記憶することを特徴とする半導体集積回路。
（付記１３） 付記１記載の半導体集積回路において、
前記各チップ領域に形成される半導体チップは、所望のタイミング信号を生成するためのタイミング回路を備え、
前記電気ヒューズ回路は、前記タイミング回路におけるタイミング信号の生成タイミングを調整するためのトリミング情報を記憶することを特徴とする半導体集積回路。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の半導体集積回路の第１の実施形態を示す説明図である。 図１の半導体ウェーハの要部を示す説明図である。 第１の実施形態における不良アドレスのプログラム処理を示すタイミングチャートである。 図１の半導体ウェーハの試験工程で使用されるプローブカードを示す説明図である。 本発明の半導体集積回路の第２の実施形態を示す説明図である。 図５の半導体ウェーハの試験工程で使用されるプローブカードを示す説明図である。 図５の半導体ウェーハの試験工程で使用されるプローブカードを示す説明図である。 本発明の半導体集積回路の第３の実施形態を示す説明図である。 本発明の半導体集積回路の第４の実施形態を示す説明図である。 本発明の半導体集積回路の第５の実施形態を示す説明図である。 本発明の半導体集積回路の第６の実施形態を示す説明図である。 本発明の半導体集積回路の第７の実施形態を示す説明図である。
符号の説明
ＣＡ１、ＣＡ２ チップ領域
ＣＬ クロック供給線
ＣＰ クロックパッド
ＣＲ１、ＣＲ１ａ、ＣＲ２、ＣＲ２ａ チップ列
ＤＣＡ１、ＤＣＡ２ ダミーチップ領域
ＤＬ データ供給線
ＤＰ データパッド
Ｆ 電気ヒューズ
ＦＣ 電気ヒューズ回路
ＨＣ 保持回路
Ｌ ラッチ回路
Ｐ１〜Ｐ３ ダミーパッド
ＰＢ１、ＰＢ２ プローブ
ＰＣ１〜ＰＣ３ プローブカード
ＰＴ ｐＭＯＳトランジスタ
Ｓ スイッチ
ＳＡ１〜ＳＡ７ スクライブ領域
ＳＣ１、ＳＣ２、ＳＣ２ａ、ＳＣ３、ＳＣ３ａ 接続スイッチ回路
ＳＲ１、ＳＲ２、ＳＲ２ａ、ＳＲ３、ＳＲ３ａ シフトレジスタ
ＶＬ 電圧供給線
ＶＰ 電圧パッド
Ｗ１〜Ｗ７ 半導体ウェーハ

Claims (6)

  1. 半導体チップがそれぞれ形成される複数のチップ領域と前記チップ領域を互いに接続する周辺領域とを有する半導体集積回路であって、
    前記各チップ領域は、前記半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を備え、
    前記周辺領域は、前記チップ領域の列であるチップ列毎に、
    前記電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されたシフトレジスタと、
    クロック供給線を介して前記シフトレジスタにおける前記各ラッチ回路のクロック端子に接続されたクロックパッドと、
    データ供給線を介して前記シフトレジスタにおける初段のラッチ回路のデータ端子に接続されたデータパッドと、
    電圧供給線に接続された電圧パッドと、
    前記電気ヒューズ回路にそれぞれ対応し、前記シフトレジスタにおける前記ラッチ回路の出力に応じて前記電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する複数のスイッチで構成された接続スイッチ回路とを備え、
    前記クロックパッド、前記データパッドおよび前記電圧パッドは、前記シフトレジスタにおける初段のラッチ回路に対応するチップ領域である先頭チップ領域に対応する位置に設けられ、
    前記周辺領域は、前記先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドを備え、
    前記各後続チップ領域と前記各後続チップ領域に対応する３つのダミーパッドとの相対位置は、前記各先頭チップ領域と前記各先頭チップ領域に対応するクロックパッド、データパッドおよび電圧パッドとの相対位置と同一であることを特徴とする半導体集積回路。
  2. 半導体チップがそれぞれ形成される複数のチップ領域と前記チップ領域を互いに接続する周辺領域とを有する半導体集積回路であって、
    前記各チップ領域は、前記半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を備え、
    前記周辺領域は、前記チップ領域の列であるチップ列毎に、
    前記電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されたシフトレジスタと、
    クロック供給線を介して前記シフトレジスタにおける前記各ラッチ回路のクロック端子に接続されたクロックパッドと、
    データ供給線を介して前記シフトレジスタにおける初段のラッチ回路のデータ端子に接続されたデータパッドと、
    電圧供給線に接続された電圧パッドと、
    前記電気ヒューズ回路にそれぞれ対応し、前記シフトレジスタにおける前記ラッチ回路の出力に応じて前記電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する複数のスイッチで構成された接続スイッチ回路とを備え、
    前記周辺領域は、前記チップ列毎に、前記各チップ領域と同一のパッド配置を有するダミーチップ領域を備え、
    前記各ダミーチップ領域内のパッドのうち３つは、前記クロックパッド、前記データパッドおよび前記電圧パッドであることを特徴とする半導体集積回路。
  3. 半導体チップがそれぞれ形成される複数のチップ領域と前記チップ領域を互いに接続する周辺領域とを有する半導体集積回路であって、
    前記各チップ領域は、前記半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を備え、
    前記周辺領域は、前記チップ領域の列であるチップ列全てに共通して、
    前記電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されたシフトレジスタと、
    クロック供給線を介して前記シフトレジスタにおける前記各ラッチ回路のクロック端子に接続されたクロックパッドと、
    データ供給線を介して前記シフトレジスタにおける初段のラッチ回路のデータ端子に接続されたデータパッドと、
    電圧供給線に接続された電圧パッドと、
    前記電気ヒューズ回路にそれぞれ対応し、前記シフトレジスタにおける前記ラッチ回路の出力に応じて前記電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する複数のスイッチで構成された接続スイッチ回路とを備え、
    前記クロックパッド、前記データパッドおよび前記電圧パッドは、前記シフトレジスタにおける初段のラッチ回路に対応するチップ領域である先頭チップ領域に対応する位置に設けられ、
    前記周辺領域は、前記先頭チップ領域を除くチップ領域である後続チップ領域毎に、３つのダミーパッドを備え、
    前記各後続チップ領域と前記各後続チップ領域に対応する３つのダミーパッドとの相対位置は、前記先頭チップ領域と前記クロックパッド、前記データパッドおよび前記電圧パッドとの相対位置と同一であることを特徴とする半導体集積回路。
  4. 半導体チップがそれぞれ形成される複数のチップ領域と前記チップ領域を互いに接続する周辺領域とを有する半導体集積回路であって、
    前記各チップ領域は、前記半導体チップの内部回路の制御情報をプログラムするための複数の電気ヒューズ回路を備え、
    前記周辺領域は、前記チップ領域の列であるチップ列全てに共通して、
    前記電気ヒューズ回路にそれぞれ対応する複数のラッチ回路で構成されたシフトレジスタと、
    クロック供給線を介して前記シフトレジスタにおける前記各ラッチ回路のクロック端子に接続されたクロックパッドと、
    データ供給線を介して前記シフトレジスタにおける初段のラッチ回路のデータ端子に接続されたデータパッドと、
    電圧供給線に接続された電圧パッドと、
    前記電気ヒューズ回路にそれぞれ対応し、前記シフトレジスタにおける前記ラッチ回路の出力に応じて前記電圧供給線を対応する電気ヒューズ回路にそれぞれ接続する複数のスイッチで構成された接続スイッチ回路とを備え、
    前記周辺領域は、前記チップ列全てに共通して、前記各チップ領域と同一のパッド配置を有するダミーチップ領域を備え、
    前記ダミーチップ領域内のパッドのうち３つは、前記クロックパッド、前記データパッドおよび前記電圧パッドであることを特徴とする半導体集積回路。
  5. 請求項３または請求項４記載の半導体集積回路において、
    前記周辺領域は、互いに隣接する前記チップ列に対応して配置された前記クロック供給線、前記ラッチ回路および前記電圧供給線をそれぞれ連結するために、電子ビームを用いた直接描画により形成された前記クロック供給線の接続パターン、ラッチ回路のデータ端子間の接続パターンおよび前記電圧供給線の接続パターンを備えていることを特徴とする半導体集積回路。
  6. 請求項５記載の半導体集積回路において、
    前記周辺領域は、前記電圧供給線の接続パターン上に電圧モニタ用パッドを備えていることを特徴とする半導体集積回路。
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