KR100800383B1 - 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법 - Google Patents

시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법 Download PDF

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Abstract

본 발명은 시프트 레지스터에 관한 것으로, 그 시프트 레지스터는 동일한 인에이블신호 및 레지스터용 플립플롭들 각각의 출력신호를 수신하여 논리 연산을 수행함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 논리 연산 결과신호들을 출력하는, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 논리 연산부들, 상기 논리 연산 결과신호들 각각을 수신한 후 상기 인에이블신호에 응답하여 퓨즈 제어신호들을 출력하는 복수의 퓨즈 제어용 플립플롭들, 상기 퓨즈 제어신호들 각각을 수신함에 의해 유지 또는 절단됨으로써 전기적 퓨즈 모드 신호들을 생성하기 위한, 복수의 전기적 퓨즈들 및 상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들을 수신하고 최종 출력신호들을 생성하되, 상기 퓨즈 제어신호들 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들을 상기 최종 출력신호들로서 출력하기 위한 복수의 멀티플렉서들을 구비한다. 레지스터. 그리하여, 본 발명은 종래의 병렬 레지스터에 비해 레이아웃 면적이 줄어드는 이점이 있으며, 종래의 시프트 레지스터에 비해 동작 오류를 줄여 신뢰성을 확보할 수 있는 이점이 있다.
시프트, 레지스터, 플립플롭, 퓨즈

Description

시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법{Shift register and method for applying electrical fuse to the shift register}
도 1은 일반적인 전기적 퓨즈가 적용된 병렬 레지스터(parallel register)의 구성도.
도 2는 도 1에서의 문제점을 개선하기 위한 전기적 퓨즈가 적용된 시프트 레지스터(shift register)의 구성도.
도 3은 도 2의 시프트 레지스터의 동작의 일례를 설명하기 위한 타이밍도.
도 4는 본 발명의 일 실시예에 따른 전기적 퓨즈가 적용된 시프트 레지스터의 구성도.
도 5는 도 4의 동작의 일례를 설명하기 위한 타이밍도.
도 6은 본 발명의 다른 실시예에 따른 전기적 퓨즈가 적용된 시프트 레지스터의 구성도.
도 7은 도 6의 동작의 일례를 설명하기 위한 타이밍도.
도 8은 도 4의 전기적 퓨즈의 일례를 상세히 보인 회로도.
도 9는 도 4의 멀티플렉서의 일례를 상세히 보인 회로도.
도 10은 도 6의 전기적 퓨즈들의 일례를 상세히 보인 회로도.
도 11은 도 6의 멀티플렉서의 일례를 상세히 보인 회로도.
<도면의 주요부분에 대한 부호의 설명>
41, 42, 43, 44, 101, 102, 103, 104 : 전기적 퓨즈
45, 46, 47, 48, 105, 106, 107, 108 : 레지스터용 플립플롭
51, 53, 55, 57, 111, 113, 115, 117 : 제어용 플립플롭
52, 54, 56, 58, 112, 114, 116, 118 : 멀티플렉서
Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse, efuse : 인에이블신호
Din : 입력 데이터
fc1, fc2, fc3, fc4, fc11, fc12, fc13, fc14 : 퓨즈 제어신호
fm1, fm2, fm3, fm4, fm11, fm12, fm13, fm14 : 전기적 퓨즈 모드신호
q1, q2, q3, q4, q11, q12, q13, q14 : 최종 결과신호
O1, O2, O3, O4, O11, O12, O13, O14 : 플립플롭의 출력노드
121, 122, 123, 124 : 앤드 게이트
LAT : 래치부 NM : 엔모스 트랜지스터
VDD : 전원전압 F : 퓨즈부
sw1, sw2 : 스위칭 트랜지스터 INV : 인버터
본 발명은 시프트 레지스터(shift register)에 관한 것으로서, 보다 상세하게는 회로의 레이아웃 면적을 줄이고, 신뢰성을 확보할 수 있는 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈(electrical fuse)를 적용하는 방법에 관한 것이다.
도 1은 일반적인 전기적 퓨즈가 적용된 병렬 레지스터(parallel register)의 구성도이다.
도 1을 참조하면, 네 개의 레지스터용 D 플립플롭(15, 16, 17, 18) 및 각각의 D 플립플롭에 대응되는 전기적 퓨즈(E-FUSE ; 11, 12, 13, 14)가 도시되어 있다. 상기 D 플립플롭의 개수 및 그에 대응되는 전기적 퓨즈의 개수는 설명의 편의를 위해 네 개인 경우를 예로 들었으나, 그보다 훨씬 더 많은 개수일 수 있다.
상기 D 플립플롭들(15, 16, 17, 18) 각각은 입력 데이터(D1, D2, D3, D4)를 수신한 후, 클럭신호(CLK)에 응답하여 각각의 출력단(Q1, Q2, Q3, Q4)으로 출력한다. 상기 D 플립플롭들(15, 16, 17, 18) 각각은 리셋신호(RESET)를 수신하는 리셋단(rst)을 더 구비할 수 있다. 상기 D 플립플롭들(15, 16, 17, 18)은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 너무도 잘 알려져 있으므로, 그들에 대한 상세한 설명은 생략한다.
상기 전기적 퓨즈들(11, 12, 13, 14)은 그들 각각에 대응되는 D 플립플롭들의 입력단(D1, D2, D3, D4)으로 인가되는 입력 데이터(D1, D2, D3, D4)에 따라서 절단될지 유지될지가 결정되고, 클럭신호(CLK)에 응답하여 상기 D 플립플롭들(15, 16, 17, 18)의 출력단(Q1)으로 출력되는 신호를 수신하여 상기 전기적 퓨즈들(11, 12, 13, 14) 각각에 대응되는 최종 출력신호들(Q1, Q2, Q3, Q4)을 생성한다.
만약 상기 전기적 퓨즈들(11, 12, 13, 14)은 논리 하이인 신호가 인가되는 경우 절단되어 논리 하이(high)로 래치된다고 가정하고, 입력 데이터(D1, D2, D3, D4)가 차례대로 논리 로우(low), 논리 로우, 논리 로우, 논리 하이인 경우라면, 최종 출력신호들(Q1, Q2, Q3, Q4)은 차례대로 논리 로우, 논리 로우, 논리 로우, 논리 하이가 된다.
그러나, 전기적 퓨즈가 적용된 상기 병렬 레지스터는 상기 입력 데이터용의 별도의 레지스터(미도시)를 필요로 한다. 즉, 상기 입력 데이터(D1, D2, D3, D4)의 셋(set)(예를 들면, 논리 로우, 논리 로우, 논리 로우, 논리 하이)을 구현하기 위한 별도의 레지스터가 요구된다. 이는 도 1에서와 같이 입력 데이터가 단지 네 개인 경우라면 크게 문제되지 않을 수는 있으나, 그보다 훨씬 많은 개수의 입력 데이터가 요구되는 경우에는 패드(PAD)의 개수를 그만큼 배치하기도 어려울 뿐 아니라, 그에 요구되는 별도의 레지스터의 레이아웃을 위한 면적도 많이 요구되는 문제점이 있다.
또한, 상기 전기적 퓨즈가 적용된 병렬 레지스터와는 별개로, 테스트 모드를 위한 별도의 병렬 레지스터도 필요하므로, 레이아웃 면적이 많이 요구되는 문제점이 있다.
도 2는 도 1에서와 같은 종래의 문제점을 개선하기 위한 전기적 퓨즈가 적용된 시프트 레지스터(shift register)의 구성도이다.
도 2를 참조하면, 네 개의 레지스터용 D 플립플롭들(25, 26, 27, 28) 및 상기 D 플립플롭들(25, 26, 27, 28) 각각에 대응되는 전기적 퓨즈들(E-FUSE ; 21, 22, 23, 24)이 도시되어 있다.
도 1의 병렬 레지스터에서와 마찬가지로, 상기 D 플립플롭들의 개수 및 그에 대응되는 전기적 퓨즈의 개수는 설명의 편의를 위해 네 개인 경우를 예로 들었으나, 그보다 훨씬 더 많은 개수일 수 있다.
상기 D 플립플롭들(25, 26, 27, 28)은 각각의 입력단(D1, D2, D3, D4)으로 입력되는 데이터를 수신한 후, 클럭신호(CLK)에 응답하여 각각의 출력단(Q1, Q2, Q3, Q4)으로 출력한다. 상기 D 플립플롭들(25, 26, 27, 28)은 직렬 연결되어(즉, D 플립플롭(25)의 출력이 D 플립플롭(26)의 입력이 되고, D 플립플롭(26)의 출력이 D 플립플롭(27)의 입력이 되고, D 플립플롭(27)의 출력이 D 플립플롭(28)의 입력이 되는 형태로 연결됨), 입력 데이터를 수신한 후 클럭신호(CLK)에 응답하여 다음 단의 D 플립플롭으로 시프트(shift)한다. 상기 D 플립플롭들(25, 26, 27, 28) 각각은 리셋신호(RESET)를 수신하는 리셋단(rst)을 더 구비할 수 있다. 상기 D 플립플롭들(25, 26, 27, 28)은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게는 너무도 잘 알려져 있으므로 그들에 대한 상세한 설명은 생략한다.
상기 전기적 퓨즈들(21, 22, 23, 24)은 그들 각각에 대응되는 D 플립플롭들의 입력단(D1, D2, D3, D4)으로 인가되는 데이터(D1, D 플립플롭(25)의 출력신호, D 플립플롭(26)의 출력신호, D 플립플롭(27)의 출력신호)에 따라서 절단될지 유지될지가 결정된다. 상기 전기적 퓨즈들(21, 22, 23, 24)은 각각 D 플립플롭(25)의 출력신호, D 플립플롭(26)의 출력신호, D 플립플롭(27)의 출력신호) 및 D 플립플롭(28)의 출력신호를 수신한 후, 절단되거나 혹은 절단되지 않은 상태로 유지되며, D 플립플롭(28)의 출력신호가 전기적 퓨즈(24)로 인가되는 클럭신호의 동작 사이클에서 각각의 최종 출력신호들(Q1, Q2, Q3, Q4)를 출력한다.
만약 상기 전기적 퓨즈들(21, 22, 23, 24)은 논리 하이인 신호가 인가되는 경우 절단되어 논리 하이(high)로 래치되는 구조라고 가정하고, 클럭신호(CLK)의 네 개의 동작 사이클 동안 차례대로 논리 하이, 로우, 로우, 로우인 입력 데이터(Din)가 D 플립플롭(25)의 입력단(D1)으로 인가되면, 네 개의 동작 사이클 후에는 상기 전기적 퓨즈들(21, 21, 23, 24)의 출력신호(Q1, Q2, Q3, Q4)는 각각 논리 로우, 로우, 로우, 하이로 된다.
결과적으로, 전기적 퓨즈(24)만 절단되고 나머지 전기적 퓨즈(21, 22, 23)는 절단되지 않게 되어, 상기 시프트 레지스터의 최종 출력신호 셋(set)은 논리 로우, 로우, 로우, 하이로 고정된다.
도 3은 도 2의 시프트 레지스터의 동작의 일례를 설명하기 위한 타이밍도이다.
도 3을 참조하면, 상술한 도 2의 시프트 레지스터의 동작이 보다 명확하게 설명된다. 즉, 도 2에서의 전기적 퓨즈들(21, 22, 23, 24)는 각각 0(논리 로우), 0(논리 로우), 0(논리 로우) 및 1(논리 하이)를 래치한다. 따라서, 상기 전기적 퓨즈들(21, 22, 23, 24) 각각의 출력신호(Q1, Q2, Q3, Q4)는 0, 0, 0, 1이 된다.
상기 시프트 레지스터의 최종 출력신호 셋은 예를 들면, 모드 레지스터 셋(Mode Register Set ; MRS)용으로 사용될 수도 있고, 그 밖의 다양한 용도로도 사용되어질 수 있다.
그러나, 도 2 및 도 3에서 설명된 전기적 퓨즈가 적용된 시프트 레지스터는 전기적 퓨즈의 프로그램을 위한 병렬 레지스터에서의 입력 데이터(D1, D2, D3, D4)의 셋(set)(예를 들면, 논리 로우, 로우, 로우, 하이)을 구현하기 위한 별도의 레지스터가 요구되지 않는다는 이점이 있기는 하지만, 뜻하지 않는 동작 클럭 사이클에 전기적 퓨즈가 절단되어 최종 출력신호 셋에 오류가 생기는 문제점이 있다.
즉, 도 2에서 D 플립플롭(25)의 출력단(Q1)의 신호가 논리 하이인 상태가 클럭신호(CLK)의 하나의 동작 사이클 동안이기는 하지만, 전기적 퓨즈(21)에 영향을 주어 상기 전기적 퓨즈(21)가 절단될 가능성도 있다. 다른 전기적 퓨즈(22, 23)의 경우에도 마찬가지이다.
그리하여, 레지스터의 동작의 신뢰성을 보장할 수 없는 문제점을 안고 있다.
그러므로, 전기적 퓨즈가 적용된 종래의 병렬 레지스터의 단점인 큰 레이아웃 면적, 그리고 전기적 퓨즈가 적용된 종래의 시프트 레지스터의 단점인 최종 출력신호 셋의 오류를 동시에 해결할 수 있는 개선된 레지스터가 절실히 요구된다.
따라서, 본 발명의 목적은 전기적 퓨즈가 적용된 종래의 병렬 레지스터에서 입력 데이터용의 별도의 레지스터가 요구되는 문제점을 개선하기 위한 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함에 있다.
본 발명의 다른 목적은 전기적 퓨즈가 적용된 병렬 레지스터의 큰 레이아웃 면적 문제를 개선하기 위한 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 전기적 퓨즈가 적용된 병렬 레지스터와는 별개로, 테스트 모드를 위한 별도의 병렬 레지스터가 요구되어 레이아웃 면적이 증가하는 문제점을 개선하기 위한 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 전기적 퓨즈가 적용된 종래의 시프트 레지스터에 원하지 않는 동작 클럭 사이클에 전기적 퓨즈가 절단됨으로 인해 최종 출력신호 셋에 오류가 생기는 문제점을 개선하기 위한 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함에 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터는, 상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호에 의해 제어됨으로써, 상기 레지스터용 플립플롭들 각각에 대응되는 퓨즈 제어신호를 출력하는 복수의 퓨즈 제어용 플립플롭들; 상기 퓨즈 제어용 플립플롭들 각각에서 출력되는 퓨즈 제어신호를 수신함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호를 생성하기 위한 복수의 전기적 퓨즈들; 및 상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모 드 신호를 수신하고 최종 출력신호를 생성하되, 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호에 의해 제어됨으로써 노멀 모드 신호 및 상기 전기적 퓨즈 모드 신호 중 어느 하나를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로 출력하기 위한 복수의 멀티플렉서들을 구비함을 특징으로 한다.
여기서, 상기 멀티플렉서들 각각은, 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호가 논리 하이인 경우에 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로 출력할 수 있다.
또한, 상기 멀티플렉서들 각각은, 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호가 논리 로우인 경우에 상기 레지스터용 플립플롭들 각각의 출력신호를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로 출력할 수 있다.
또한, 상기 전기적 퓨즈들 각각은, 게이트에는 상기 퓨즈 제어신호가 인가되고 드레인에는 전원전압이 인가되며 소오스는 접지되는 엔모스 트랜지스터; 상기 엔모스 트랜지스터의 소오스와 접지단 사이에 배치된 퓨즈부; 및 상기 엔모스 트랜지스터의 소오스와 전기적 퓨즈의 출력단 사이에 연결된 래치부를 구비할 수 있다.
또한, 상기 퓨즈 제어용 플립플롭들 각각은 D 플립플롭일 수 있고, 상기 레지스터용 플립플롭들 각각은 리셋 신호를 수신하기 위한 리셋 단자를 구비하는 D 플립플롭일 수 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 직렬 연결된 복수 의 레지스터용 플립플롭들을 구비하고 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터는, 노멀 모드시에는 상기 레지스터용 플립플롭들 각각의 출력신호를 수신하여 상기 각각의 출력신호를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로서 출력하고, 전기적 퓨즈 모드시에는 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호에 응답하여 상기 레지스터용 플립플롭들 각각의 출력신호를 최종 출력신호로서 출력하거나 전기적 퓨즈의 출력신호를 최종 출력신호로서 출력하기 위한, 상기 레지스터용 플립플롭들 각각에 대응되는 멀티플렉서를 구비함을 특징으로 한다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터는, 동일한 인에이블신호 및 상기 레지스터용 플립플롭들 각각의 출력신호를 수신하여 논리 연산을 수행함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 논리 연산 결과신호들을 출력하는, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 논리 연산부들; 상기 논리 연산 결과신호들 각각을 수신한 후 상기 인에이블신호에 응답하여 상기 레지스터용 플립플롭들 각각에 대응되는 퓨즈 제어신호들을 출력하는, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 퓨즈 제어용 플립플롭들; 상기 퓨즈 제어신호들 각각을 수신함에 의해 유지 또는 절단됨으로써 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호들을 생성하기 위한, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 전기적 퓨즈들; 및 상기 레지스터용 플립 플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들을 수신하고 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호들을 생성하되, 상기 퓨즈 제어신호들 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들을 상기 최종 출력신호들로서 출력하기 위한, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 멀티플렉서들을 구비함을 특징으로 한다.
여기서, 상기 레지스터용 플립플롭들 각각은 리셋 신호를 수신하기 위한 리셋 단자를 구비하는 D 플립플롭일 수 있다.
또한, 상기 논리 연산부들 각각은 하나의 앤드 게이트로 구성될 수 있다.
또한, 상기 전기적 퓨즈들 각각은 그들 각각에 대응되는 제어용 플립플롭으로부터 출력되는 퓨즈 제어신호가 논리 하이인 경우 전기적 퓨즈 모드 신호를 출력할 수 있다.
또한, 상기 전기적 퓨즈들 각각은, 게이트에는 상기 퓨즈 제어신호가 인가되고, 드레인에는 전원전압이 인가되며, 소오스는 접지되는 엔모스 트랜지스터; 상기 엔모스 트랜지스터의 소오스와 접지단 사이에 배치된 퓨즈부; 및 상기 엔모스 트랜지스터의 소오스와 전기적 퓨즈의 출력단 사이에 연결된 래치부를 구비할 수 있다.
또한, 상기 멀티플렉서들은, 상기 멀티플렉서들 각각에 대응되는 제어용 플립플롭에서 출력되는 퓨즈 제어신호에 응답하여 상기 전기적 퓨즈 모드 신호 또는 상기 멀티플렉서들 각각에 대응되는 레지스터용 플립플롭의 출력신호를 선택적으로 최종 출력신호로서 출력할 수 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고, 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터는, 노말 모드시에는 상기 레지스터용 플립플롭들 각각의 출력신호를 수신하여 상기 각각의 출력신호를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로서 출력하고, 전기적 퓨즈 모드시에는 동일한 인에이블신호에 응답하여 상기 레지스터용 플립플롭들 각각의 출력신호를 최종 출력신호로서 출력하거나 전기적 퓨즈의 출력신호를 최종 출력신호로서 출력하기 위한, 상기 레지스터용 플립플롭들 각각에 대응되는 멀티플렉서를 구비함을 특징으로 한다.
상기 시프트 레지스터는 상기 인에이블신호와 상기 레지스터용 플립플롭들 각각의 출력신호의 논리 연산을 수행하기 위한 앤드 게이트를 구비할 수 있다.
또한, 상기 시프트 레지스터는 상기 앤드 게이트의 출력신호를 수신하고 상기 인에이블신호에 응답하여 퓨즈 제어신호를 생성하는 제어용 플립플롭을 구비할 수 있다.
또한, 상기 시프트 레지스터는 상기 제어용 플립플롭의 출력신호를 수신하여 상기 전기적 퓨즈 모드시 전기적 퓨즈 모드 신호를 상기 멀티플렉서로 출력하는 전기적 퓨즈를 구비할 수 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고, 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터에 전기적 퓨 즈를 적용하는 방법은, 동일한 인에이블신호 및 상기 레지스터용 플립플롭들 각각의 출력신호를 수신하여 논리 연산을 수행함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 논리 연산 결과신호들을 출력하는 단계; 상기 논리 연산 결과신호들 각각을 수신한 후 상기 인에이블신호에 응답하여 상기 레지스터용 플립플롭들 각각에 대응되는 퓨즈 제어신호들을 출력하는 단계; 상기 퓨즈 제어신호들 각각을 수신함에 의해 유지 또는 절단됨으로써 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호들을 생성하는 단계; 및 상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들을 수신하고 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호들을 생성하되, 상기 퓨즈 제어신호들 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들을 상기 최종 출력신호들로서 출력하는 단계를 구비함을 특징으로 한다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 4는 본 발명의 일 실시예에 따른 전기적 퓨즈가 적용된 시프트 레지스터 의 구성도이다. 그리고, 도 5는 도 4의 동작의 일례를 설명하기 위한 타이밍도이다.
먼저, 도 4를 참조하면, 직렬 연결된 복수의 레지스터용 플립플롭들(45, 46, 47, 48)을 구비하고, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각은 입력 데이터(Din)를 수신한 후 클럭신호(CLK)에 응답하여 시프트(shift)하는 시프트 레지스터(shift register)는, 복수의 퓨즈 제어용 플립플롭들(FF ; 51, 53, 55, 57), 복수의 전기적 퓨즈들(E-FUSE ; 41, 42, 43, 44) 및 복수의 멀티플렉서들(MUX ; 52, 54, 56, 58)을 구비한다.
상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각은 D 플립플롭이다. 나아가, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각은 리셋신호(RESET)를 수신하기 위한 리셋 단자(rst)를 구비하는 것이 바람직하다. 그리하여, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각은 상기 리셋신호(RESET)에 의해 초기화된다.
상기 복수의 퓨즈 제어용 플립플롭들(51, 53, 55, 57)은 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각의 출력신호 및 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 인에이블신호(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)에 의해 제어됨으로써, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 퓨즈 제어신호(fc1, fc2, fc3, fc4)를 출력한다.
상기 퓨즈 제어용 플립플롭들(51, 53, 55, 57) 각각은 D 플립플롭이다. D 플립플롭의 상세 구성 및 동작은 앞서서도 밝힌 바와 같이 본 발명의 기술분야에서 통상의 지식을 가진 자에게 너무도 잘 알려져 있으므로, 구체적인 설명은 생략한 다.
상기 복수의 전기적 퓨즈들(41, 42, 43, 44)은 상기 퓨즈 제어용 플립플롭들(51, 53, 55, 57) 각각에서 출력되는 퓨즈 제어신호들(fc1, fc2, fc3, fc4)을 수신함으로써 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 전기적 퓨즈 모드 신호들(fm1, fm2, fm3, fm4)을 생성한다.
상기 전기적 퓨즈들(41, 42, 43, 44)의 일례는 도 8에 잘 나타나 있다. 도 8은 도 4의 전기적 퓨즈의 일례를 상세히 보인 회로도로서, 상기 전기적 퓨즈들(41, 42, 43, 44) 각각은, 게이트에는 상기 퓨즈 제어신호(fc1, fc2, fc3, fc4)가 인가되고, 드레인에는 전원전압(VDD)이 인가되며, 소오스는 접지되는 엔모스 트랜지스터(NM), 상기 엔모스 트랜지스터(NM)의 소오스와 접지단 사이에 배치된 퓨즈부(F1, F2, F3, F4) 및 상기 엔모스 트랜지스터(NM)의 소오스와 전기적 퓨즈(41, 42, 43, 44)의 출력단 사이에 연결된 래치부(LAT)를 구비한다.
상기 복수의 멀티플렉서들(52, 54, 56, 58)은, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호(fm1, fm2, fm3, fm4)를 수신하고 최종 출력신호(q1, q2, q3, q4)를 생성하되, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 인에이블신호(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)에 의해 제어됨으로써 노멀 모드 신호 및 전기적 퓨즈 모드 신호 중 어느 하나를 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 최종 출력신호(q1, q2, q3, q4)로서 출력한다.
예를 들어, 상기 멀티플렉서들(52, 54, 56, 58) 각각은, 상기 레지스터용 플 립플롭들(45, 46, 47, 48) 각각에 대응되는 인에이블신호(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)가 논리 하이인 경우에 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 전기적 퓨즈 모드 신호(fm1, fm2, fm3, fm4)를 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 최종 출력신호(q1, q2, q3, q4)로 출력한다.
한편, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 인에이블신호(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)가 논리 로우인 경우에, 상기 멀티플렉서들(52, 54, 56, 58) 각각은 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각의 출력노드(O1, O2, O3, O4)의 신호를 수신하여 이를 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 최종 출력신호(q1, q2, q3, q4)로 출력한다.
도 5를 함께 참조하여 보다 구체적으로 설명하면, 레지스터용 플립플롭(45)은 입력 데이터(Din)를 수신하여 래치한 후, 클럭신호(CLK)의 제1 동작 사이클(CLK1)에 응답하여 상기 레지스터용 플립플롭(45)에 래치된 데이터를 상기 레지스터용 플립플롭(45)의 출력단(Q1)으로 출력한다. 출력노드(O1)는 레지스터용 플립플롭(46)의 입력단(D2)과 연결되어져 있으므로, 상기 출력노드(01)의 신호는 상기 레지스터용 플립플롭(46)의 입력단(D2)으로 인가된다. 그리고, 클럭신호(CLK)의 제2 동작 사이클(CLK2)에 응답하여 상기 레지스터용 플립플롭(46)에 래치된 데이터는 상기 레지스터용 플립플롭(46)의 출력단(Q2)으로 출력된다. 결국, 클럭신호(CLK)의 제4 동작 사이클(CLK4)에서는 노드(O1)는 논리 로우, 노드(O2)는 논리 로우, 노 드(O3)는 논리 로우, 그리고 노드(O4)는 논리 하이의 신호를 출력한다. 따라서, 클럭신호(CLK)의 제4 동작 사이클(CLK4)에서 논리 하이의 인에이블신호(Q4_efuse)가 퓨즈 제어용 플립플롭(57) 및 멀티플렉서(58)로 인가되면 상기 멀티플렉서(58)의 출력신호(q4)는 논리 하이로 된다.
요컨대, 레지스터용 플립플롭들(45, 46, 47, 48)에 의해 데이터 시프트(data shift)가 완료된 후에 절단하고자 하는 전기적 퓨즈(44)에 대응되는 인에이블신호(Q4_efuse)를 소정의 시간 동안 논리 하이로 유지하면, 최종 출력신호 셋(q1, q2, q3, q4)이 결정된다.
도 9는 도 4의 멀티플렉서의 일례를 상세히 보인 회로도로서, 도 9를 참조하여 상기 멀티플렉서들(52, 54, 56, 58)의 동작을 예를 들어 설명하면 이하와 같다.
예를 들어, 인에이블신호들(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)이 논리 하이인 경우, 전기적 퓨즈 모드 신호들(fm1, fm2, fm3, fm4)이 최종 출력신호들(q1, q2, q3, q4)로서 출력된다. 즉, 인에이블신호(Q1_efuse)가 논리 하이인 경우에는 스위칭 트랜지스터(sw1)가 턴온되어 멀티플렉서(52)는 전기적 퓨즈 모드 신호(fm1)를 최종 출력신호(q1)로서 출력한다. 다른 멀티플렉서들(54, 56, 58)의 경우에도 마찬가지이다.
반대로, 인에이블신호들(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)이 논리 로우인 경우, 레지스터용 플립플롭들(45, 46, 47, 48)의 출력노드(O1, O2, O3, O4)의 신호들이 최종 출력신호들(q1, q2, q3, q4)로서 출력된다. 즉, 인에이블신호(Q1_efuse)가 논리 로우인 경우에는 스위칭 트랜지스터(sw2)가 턴온되어 멀티플 렉서(52)는 레지스터용 플립플롭(45)의 출력노드(O1)의 신호를 최종 출력신호(q1)로서 출력한다. 다른 멀티플렉서들(54, 56, 58)의 경우에도 마찬가지이다.
상기 멀티플렉서들(52, 54, 56, 58)의 구조와, 설명에서의 논리 하이 또는 논리 로우 등에 따른 동작은 이해를 돕기 위한 일례일 뿐이므로, 상기 멀티플렉서들(52, 54, 56, 58)이 도 9나 상기 설명들로 한정되어져서는 안될 것이다.
도 8에서는 전기적 퓨즈(41)인 경우에는 퓨즈 제어신호(fc1)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm1)를 출력하고, 전기적 퓨즈(42)인 경우에는 퓨즈 제어신호(fc2)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm2)를 출력하고, 전기적 퓨즈(43)인 경우에는 퓨즈 제어신호(fc3)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm3)를 출력하고, 전기적 퓨즈(44)인 경우에는 퓨즈 제어신호(fc4)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm4)를 출력하는 것이 동시에 도시되어져 있다.
이는 도 9의 경우에도 마찬가지이다.
도 9에서는 멀티플렉서(52)의 경우에는 전기적 퓨즈 모드 신호(fm1), 노드(O1) 및 인에이블신호(Q1_efuse)가 입력되는 신호이고 출력신호는 q1이고, 멀티플렉서(54)의 경우에는 전기적 퓨즈 모드 신호(fm2), 노드(O2) 및 인에이블신호(Q2_efuse)가 입력되는 신호이고 출력신호는 q2이고, 멀티플렉서(56)의 경우에는 전기적 퓨즈 모드 신호(fm3), 노드(O3) 및 인에이블신호(Q3_efuse)가 입력되는 신 호이고 출력신호는 q3이고, 멀티플렉서(58)의 경우에는 전기적 퓨즈 모드 신호(fm4), 노드(O4) 및 인에이블신호(Q4_efuse)가 입력되는 신호이고 출력신호는 q4인 것이 동시에 도시되어져 있다.
위와 같이 도 4, 도 5, 도 8 및 도 9를 참조하여 설명된 본 발명의 일 실시예에 따른 전기적 퓨즈가 적용된 시프트 레지스터는 전기적 퓨즈가 적용된 종래의 병렬 레지스터에서 입력 데이터용의 별도의 레지스터를 요구함으로 인해, 그와 같은 별도의 레지스터의 레이아웃 영역이 요구되는 문제를 개선할 수 있다.
또한, 도 4, 도 5, 도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따라 직렬 연결된 복수의 레지스터용 플립플롭들(45, 46, 47, 48)을 구비하고 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각은 입력 데이터를 수신한 후 클럭신호(CLK)에 응답하여 시프트하는 시프트 레지스터의 동작은 노멀 모드(normal mode)와 전기적 퓨즈 모드(electrical fuse mode)로 나눠 볼 수 있다. 상기 노멀 모드는 전기적 퓨즈가 사용되지 않는 모드로서, 사용자에게 공급되기 전에 상기 시프트 레지스터가 사용되는 회로의 테스트를 위한 모드이다.
상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각은, 노멀 모드시에는 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각의 출력신호를 수신하여 상기 각각의 출력신호를 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 최종 출력신호로서 출력하고, 전기적 퓨즈 모드시에는 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 인에이블신호(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)에 응답하여 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각의 출력신 호를 최종 출력신호(q1, q2, q3, q4)로서 출력하거나 전기적 퓨즈들(41, 42, 43, 44)의 출력신호(fm1, fm2, fm3, fm4)를 최종 출력신호(q1, q2, q3, q4)로서 출력하기 위한, 상기 레지스터용 플립플롭들(45, 46, 47, 48) 각각에 대응되는 멀티플렉서(52, 54, 56, 68)를 구비한다.
따라서, 본 발명의 일 실시예에 따라 전기적 퓨즈가 적용된 시프트 레지스터는, 도 4, 도 5, 도 8 및 도 9에 도시된 바와 같이, 전기적 퓨즈 모드를 위한 회로와 테스트 모드를 위한 회로를 머지(merge)함으로써, 종래에 전기적 퓨즈가 적용된 병렬 레지스터와는 별개로 테스트 모드를 위한 별도의 병렬 레지스터가 요구됨으로 인해 레이아웃 면적이 증가하는 문제를 개선할 수 있게 된다.
도 6은 본 발명의 다른 실시예에 따른 전기적 퓨즈가 적용된 시프트 레지스터의 구성도이다. 그리고, 도 7은 도 6의 동작의 일례를 설명하기 위한 타이밍도이다.
먼저 도 6을 참조하면, 본 발명의 다른 실시예에 따라 직렬 연결된 복수의 레지스터용 플립플롭들(105, 106, 107, 108)을 구비하고 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각은 입력 데이터를 수신한 후 클럭신호(CLK)에 응답하여 시프트하는 시프트 레지스터는, 복수의 논리 연산부들(121, 122, 123, 124), 복수의 퓨즈 제어용 플립플롭들(FF ; 111, 113, 115, 117), 복수의 전기적 퓨즈들(E_FUSE ; 101, 102, 103, 104) 및 복수의 멀티플렉서들(MUX ; 112, 114, 116, 118)을 구비한다.
상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각은 리셋 신호(RESET) 를 수신하기 위한 리셋 단자(rst)를 구비하는 D 플립플롭일 수 있다. 그리하여, 상기 레지스터용 플립플롭들(105, 106, 107, 108)은 상기 리셋 신호(RESET)에 의해 초기화될 수 있다.
상기 논리 연산부들(121, 122, 123, 124) 각각은 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되게 하나씩 구비되며, 하나의 앤드 게이트로 구성될 수 있다. 그리하여, 상기 논리 연산부들(121, 122, 123, 124) 각각은 동일한 인에이블신호(efuse) 및 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호를 수신하여 논리 연산 즉 앤드 연산을 수행한다. 그리하여, 상기 논리 연산부들(121, 122, 123, 124) 각각은 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 논리 연산 결과신호들을 대응되는 퓨즈 제어용 플립플롭들(111, 113, 115, 117)로 출력한다.
상기 퓨즈 제어용 플립플롭들(111, 113, 115, 117)은 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되게 하나씩 구비되며, 상기 논리 연산부들(121, 122, 123, 124) 각각의 결과신호를 수신한 후, 상기 인에이블신호(efuse)에 응답하여 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 퓨즈 제어신호들(fc11, fc12, fc13, fc14)을 출력한다.
상기 전기적 퓨즈들(101, 102, 103, 104)은 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되게 하나씩 구비되며, 상기 퓨즈 제어신호들(fc11, fc12, fc13, fc14) 각각을 수신함에 의해 유지 또는 절단됨으로써 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 전기적 퓨즈 모드 신 호들(fm11, fm12, fm13, fm14)을 생성한다.
상기 전기적 퓨즈들(101, 102, 103, 104) 각각은 그들 각각에 대응되는 제어용 플립플롭(111, 113, 115, 117)으로부터 출력되는 퓨즈 제어신호(fc11, fc12, fc13, fc14)가 논리 하이인 경우 전기적 퓨즈 모드 신호를 출력할 수 있다. 그러한 전기적 퓨즈들(101, 102, 103, 104)의 일례가 도 10에 도시되어 있다. 즉, 도 10은 도 6의 전기적 퓨즈들의 일례를 상세히 보인 회로도이다.
도 10을 참조하면, 상기 전기적 퓨즈들(101, 102, 103, 104) 각각은, 게이트에는 상기 퓨즈 제어신호들(fc11, fc12, fc13, fc14)이 인가되고, 드레인에는 전원전압(VDD)이 인가되며, 소오스는 접지되는 엔모스 트랜지스터(NM), 상기 엔모스 트랜지스터(NM)의 소오스와 접지단 사이에 배치된 퓨즈부(F) 및 상기 엔모스 트랜지스터(NM)의 소오스와 전기적 퓨즈들(101, 102, 103, 104)의 출력단 사이에 연결된 래치부(LAT)를 구비한다.
상기 멀티플렉서들(112, 114, 116, 118)은 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되게 하나씩 구비되며, 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들(fm11, fm12, fm13, fm14)을 수신하고, 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 최종 출력신호들을 생성하되, 상기 퓨즈 제어신호들(fc11, fc12, fc13, fc14) 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들(fc11, fc12, fc13, fc14)을 상기 최종 출력신호들(q11, q12, q13, q14)로서 출 력한다. 즉, 상기 멀티플렉서들(112, 114, 116, 118)은, 상기 멀티플렉서들(112, 114, 116, 118) 각각에 대응되는 제어용 플립플롭(111, 113, 115, 117)에서 출력되는 퓨즈 제어신호(fc11, fc12, fc13, fc14)에 응답하여 상기 전기적 퓨즈 모드 신호들(fm11, fm12, fm13, fm14) 또는 상기 멀티플렉서들(112, 114, 116, 118) 각각에 대응되는 레지스터용 플립플롭(105, 106, 107, 108)의 출력신호를 선택적으로 최종 출력신호(q11, q12, q13, q14)로서 출력한다. 이는 도 11을 참조하여 보다 상세히 설명될 것이다.
다음으로, 도 7을 함께 참조하여 도 6의 시프트 레지스터를 보다 구체적으로 설명하면, 레지스터용 플립플롭(105)은 입력 데이터(Din)를 수신하여 래치한 후, 클럭신호(CLK)의 제1 동작 사이클(CLK1)에 응답하여 상기 레지스터용 플립플롭(105)에 래치된 데이터를 상기 레지스터용 플립플롭(105)의 출력단(Q1)으로 출력한다. 상기 레지스터용 플립플롭(105)의 출력노드(O11)는 레지스터용 플립플롭(106)의 입력단(D2)에 연결되어져 있으므로, 상기 레지스터용 플립플롭(105)의 출력노드(011)의 신호는 상기 레지스터용 플립플롭(106)의 입력단(D2)으로 인가된다. 클럭신호(CLK)의 제2 동작 사이클(CLK2)에 응답하여 상기 레지스터용 플립플롭(106)에 래치된 데이터는 상기 레지스터용 플립플롭(106)의 출력단(Q2)으로 출력된다. 결국, 클럭신호(CLK)의 제4 동작 사이클(CLK4)에서는 노드(O11)는 논리 로우, 노드(O12)는 논리 로우, 노드(O13)는 논리 로우 그리고 노드(O14)는 논리 하이의 신호를 출력한다. 따라서, 클럭신호(CLK)의 제4 동작 사이클(CLK4)에서 논리 하이의 인에이블신호(efuse)가 퓨즈 제어용 플립플롭(117)으로 인가되면 멀티플렉 서(118)의 출력신호(q14)는 논리 하이로 된다. 물론, 이 경우 나머지 멀티플렉서들(112, 114, 116)의 출력신호(q11, q12, q13)은 논리 로우로 된다.
상기 예에서는 입력 데이터(Din)이 논리 하이, 논리 로우, 논리 로우, 논리 로우의 데이터가 차례대로 레지스터용 플립플롭(105)의 입력단(D1)으로 인가되는 경우이다. 따라서, 만약 상기 입력 데이터(Din)가 다르게 인가된다면, 멀티플렉서들(112, 114, 116, 118)의 출력도 달라진다.
이와 같이, 인에이블신호(efuse)와 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호에 대해, 논리 연산부들(121, 122, 123, 124)에서 논리 연산을 수행하여 양자 모두 논리 하이이면 그에 대응되는 퓨즈는 절단된다. 따라서, 논리 로우이면 상기 인에이블신호(efuse)와는 무관하게 논리 연산부는 논리 로우의 신호를 출력하므로, 그에 대응되는 퓨즈는 절단되지 않는다.
도 11은 도 6의 멀티플렉서의 일례를 상세히 보인 회로도로서, 도 11을 참조하여 상기 멀티플렉서들(112, 114, 116, 118)을 보다 상세히 설명하면 이하와 같다.
예를 들어, 퓨즈 제어신호들(fc11, fc12, fc13, fc14)이 논리 하이인 경우, 전기적 퓨즈 모드 신호들(fm11, fm12, fm13, fm14)이 최종 출력신호들(q11, q12, q13, q14)로서 출력된다. 즉, 퓨즈 제어신호(fc11)가 논리 하이인 경우 스위칭 트랜지스터(sw1)가 턴온되므로, 멀티플렉서(112)는 전기적 퓨즈 모드 신호(fm11)를 최종 출력신호(q11)로서 출력한다. 다른 멀티플렉서들(114, 116, 118)의 경우에도 마찬가지이다.
반대로, 퓨즈 제어신호들(fc11, fc12, fc13, fc14)이 논리 로우인 경우, 레지스터용 플립플롭들(105, 106, 107, 108)의 출력노드(O11, O12, O13, O14)의 신호들이 최종 출력신호들(q11, q12, q13, q14)로서 출력된다. 즉, 퓨즈 제어신호(fc11)가 논리 로우인 경우 스위칭 트랜지스터(sw2)가 턴온되므로, 멀티플렉서(112)는 레지스터용 플립플롭(105)의 출력노드(O11)의 신호를 최종 출력신호(q11)로서 출력한다. 다른 멀티플렉서들(114, 116, 118)의 경우에도 마찬가지이다.
상기 멀티플렉서들(112, 114, 116, 118)의 구조와, 설명에서의 논리 하이 또는 논리 로우 등에 따른 동작은 이해를 돕기 위한 일례일 뿐이므로, 상기 멀티플렉서들(112, 114, 116, 118)이 도 11이나 상기 설명들로 한정되어져서는 안될 것이다.
도 10에서는, 전기적 퓨즈(101)인 경우에는 퓨즈 제어신호(fc11)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm11)를 출력하고, 전기적 퓨즈(102)인 경우에는 퓨즈 제어신호(fc12)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm12)를 출력하고, 전기적 퓨즈(103)인 경우에는 퓨즈 제어신호(fc13)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm13)를 출력하고, 전기적 퓨즈(104)인 경우에는 퓨즈 제어신호(fc14)가 엔모스 트랜지스터(NM)의 게이트로 인가되고, 래치부(LAT)는 전기적 퓨즈 모드 신호(fm14)를 출력하는 것이 동시에 도시되어져 있다.
이는 도 11의 경우에도 마찬가지이다.
도 11에서는, 멀티플렉서(112)의 경우에는 전기적 퓨즈 모드 신호(fm11), 노드(O11)의 신호 및 퓨즈 제어신호(fc11)가 입력되는 신호이고 출력신호는 q11이고, 멀티플렉서(114)의 경우에는 전기적 퓨즈 모드 신호(fm12), 노드(O12)의 신호 및 퓨즈 제어신호(fc12)가 입력되는 신호이고 출력신호는 q12이고, 멀티플렉서(116)의 경우에는 전기적 퓨즈 모드 신호(fm13), 노드(O13)의 신호 및 퓨즈 제어신호(fc13)가 입력되는 신호이고 출력신호는 q13이고, 멀티플렉서(118)의 경우에는 전기적 퓨즈 모드 신호(fm14), 노드(O14)의 신호 및 퓨즈 제어신호(fc14)가 입력되는 신호이고 출력신호는 q14인 것이 동시에 도시되어져 있다.
위와 같이 도 6, 도 7, 도 10 및 도 11을 참조하여 설명된 본 발명의 일 실시예에 따른 전기적 퓨즈가 적용된 시프트 레지스터는 종래의 병렬 레지스터에 비해 입력 데이터용의 별도의 레지스터가 요구되지 않으므로 레이아웃 면적이 줄어드는 이점이 있다.
또한, 도 6, 도 7, 도 10 및 도 11을 참조하면, 본 발명의 일 실시예에 따라 직렬 연결된 복수의 레지스터용 플립플롭들(105, 106, 107, 108)을 구비하고 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각은 입력 데이터를 수신한 후 클럭신호(CLK)에 응답하여 시프트하는 시프트 레지스터의 동작은 노멀 모드(normal mode)와 전기적 퓨즈 모드(electrical fuse mode)로 나눠 볼 수 있다. 상기 노멀 모드는 전기적 퓨즈가 사용되지 않는 모드로서, 사용자에게 공급되기 전에 상기 시프트 레지스터가 사용되는 회로의 테스트를 위한 모드이다.
상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각은 노말 모드시에는 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호를 수신하여 상기 각각의 출력신호를 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 최종 출력신호(q11, q12, q13, q14)로서 출력한다.
그리고, 전기적 퓨즈 모드시에는 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각은 동일한 인에이블신호(efuse)에 응답하여 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호를 최종 출력신호(q11, q12, q13, q14)로서 출력하거나 전기적 퓨즈들(101, 102, 103, 104)의 출력신호를 최종 출력신호(q11, q12, q13, q14)로서 출력하기 위한, 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 멀티플렉서(112, 114, 116, 118)를 구비한다.
그리하여, 본 발명의 일 실시예에 따라 전기적 퓨즈가 적용된 시프트 레지스터는, 도 6, 도 7, 도 10 및 도 11에 도시된 바와 같이, 전기적 퓨즈 모드를 위한 회로와 테스트 모드를 위한 회로를 머지(merge)함으로써, 종래에 전기적 퓨즈가 적용된 병렬 레지스터와는 별개로 테스트 모드를 위한 별도의 병렬 레지스터가 요구됨으로 인해 레이아웃 면적이 증가하는 문제를 개선할 수 있게 된다.
나아가, 앞서 도 4, 도 5, 도 8 및 도 9를 참조하여 설명된 실시예에서는 인에이블신호(Q1_efuse, Q2_efuse, Q3_efuse, Q4_efuse)가 각각의 레지스터용 플립플롭(45, 46, 47, 48)에 대응되게 하나씩 인가되는 것에 비해, 본 실시예에서는 동일한 하나의 인에이블신호(efuse)를 인가함으로써, 시프트 레지스터에 요구되는 레이아웃 면적이 더욱 줄어들 수 있는 이점이 있다.
본 발명의 일 실시예에 따라, 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고, 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터에 전기적 퓨즈를 적용하는 방법은, 도 6, 도 7, 도 10 및 도 11을 참조하여 설명될 수 있다.
그러한 방법은, (1)동일한 인에이블신호(efuse) 및 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호를 수신하여 논리 연산을 수행함으로써 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 논리 연산 결과신호들을 출력하는 단계, (2)상기 논리 연산 결과신호들 각각을 수신한 후 상기 인에이블신호(efuse)에 응답하여 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 퓨즈 제어신호들(fc11, fc12, fc13, fc14)을 출력하는 단계, (3)상기 퓨즈 제어신호들(fc11, fc12, fc13, fc14) 각각을 수신함에 의해 유지 또는 절단됨으로써 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 전기적 퓨즈 모드 신호들(fm11, fm12, fm13, fm14)을 생성하는 단계 및 (4)상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들(fm11, fm12, fm13, fm14)을 수신하고 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각에 대응되는 최종 출력신호들(q11, q12, q13, q14)을 생성하되, 상기 퓨즈 제어신호들(fc11, fc12, fc13, fc14) 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들(105, 106, 107, 108) 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들(fm11, fm12, fm13, fm14)을 상기 최종 출력신호들(q11, q12, q13, q14)로서 출력하는 단계를 구비한다.
그리하여, 본 발명 일 실시예에 따라 시프트 레지스터에 전기적 퓨즈를 적용하는 방법은, 종래의 병렬 레지스터에 비해 레이아웃 면적을 줄일 수 있으며, 동작 오류를 줄일 수 있는 이점이 있다.
본 발명에 따른 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함으로써 전기적 퓨즈가 적용된 종래의 병렬 레지스터에서 입력 데이터용의 별도의 레지스터가 요구되는 문제점을 해결하는 효과를 갖는다.
또한, 본 발명은 개선된 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함으로써 전기적 퓨즈가 적용된 병렬 레지스터의 큰 레이아웃 면적 문제를 해결하는 효과를 갖는다.
또한, 본 발명은 개선된 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함으로써 전기적 퓨즈가 적용된 병렬 레지스터와는 별개로 테스트 모드를 위한 별도의 병렬 레지스터가 요구되어 레이아웃 면적이 증가하는 문제를 해결하는 효과를 갖는다.
또한, 본 발명은 개선된 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를 적용하는 방법을 제공함으로써 전기적 퓨즈가 적용된 종래의 시프트 레지스터에 원하지 않는 동작 클럭 사이클에 전기적 퓨즈가 절단됨으로 인해 최종 출력신호 셋에 오류가 생기는 문제를 해결하는 효과를 갖는다.

Claims (19)

  1. 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고, 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터에 있어서:
    상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호에 의해 제어됨으로써, 상기 레지스터용 플립플롭들 각각에 대응되는 퓨즈 제어신호를 출력하는 복수의 퓨즈 제어용 플립플롭들;
    상기 퓨즈 제어용 플립플롭들 각각에서 출력되는 퓨즈 제어신호를 수신함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호를 생성하기 위한 복수의 전기적 퓨즈들; 및
    상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호를 수신하고 최종 출력신호를 생성하되, 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호에 의해 제어됨으로써 노멀 모드 신호 및 상기 전기적 퓨즈 모드 신호 중 어느 하나를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로 출력하기 위한 복수의 멀티플렉서들을 구비함을 특징으로 하는 시프트 레지스터.
  2. 제1항에 있어서,
    상기 멀티플렉서들 각각은, 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호가 논리 하이인 경우에 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로 출력하는 것을 특징으로 하는 시프트 레지스터.
  3. 제2항에 있어서,
    상기 멀티플렉서들 각각은, 상기 레지스터용 플립플롭들 각각에 대응되는 인에이블신호가 논리 로우인 경우에 상기 레지스터용 플립플롭들 각각의 출력신호를 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호로 출력하는 것을 특징으로 하는 시프트 레지스터.
  4. 제1항에 있어서, 상기 전기적 퓨즈들 각각은,
    게이트에는 상기 퓨즈 제어신호가 인가되고, 드레인에는 전원전압이 인가되며, 소오스는 접지되는 엔모스 트랜지스터;
    상기 엔모스 트랜지스터의 소오스와 접지단 사이에 배치된 퓨즈부; 및
    상기 엔모스 트랜지스터의 소오스와 전기적 퓨즈의 출력단 사이에 연결된 래치부를 구비함을 특징으로 하는 시프트 레지스터.
  5. 제1항에 있어서,
    상기 퓨즈 제어용 플립플롭들 각각은 D 플립플롭임을 특징으로 하는 시프트 레지스터.
  6. 제1항에 있어서,
    상기 레지스터용 플립플롭들 각각은 리셋 신호를 수신하기 위한 리셋 단자를 구비하는 D 플립플롭임을 특징으로 하는 시프트 레지스터.
  7. 삭제
  8. 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고, 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터에 있어서:
    동일한 인에이블신호 및 상기 레지스터용 플립플롭들 각각의 출력신호를 수신하여 논리 연산을 수행함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 논리 연산 결과신호들을 출력하는, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 논리 연산부들;
    상기 논리 연산 결과신호들 각각을 수신한 후 상기 인에이블신호에 응답하여 상기 레지스터용 플립플롭들 각각에 대응되는 퓨즈 제어신호들을 출력하는, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 퓨즈 제어용 플립플롭들;
    상기 퓨즈 제어신호들 각각을 수신함에 의해 유지 또는 절단됨으로써 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호들을 생성하기 위한, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 전기적 퓨즈들; 및
    상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들을 수신하고 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호들을 생성하되, 상기 퓨즈 제어신호들 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들을 상기 최종 출력신호 들로서 출력하기 위한, 상기 레지스터용 플립플롭들 각각에 대응되는 복수의 멀티플렉서들을 구비함을 특징으로 하는 시프트 레지스터.
  9. 제8항에 있어서,
    상기 레지스터용 플립플롭들 각각은 리셋 신호를 수신하기 위한 리셋 단자를 구비하는 D 플립플롭임을 특징으로 하는 시프트 레지스터.
  10. 제8항에 있어서,
    상기 논리 연산부들 각각은 하나의 앤드 게이트로 구성됨을 특징으로 하는 시프트 레지스터.
  11. 제8항에 있어서,
    상기 전기적 퓨즈들 각각은 그들 각각에 대응되는 제어용 플립플롭으로부터 출력되는 퓨즈 제어신호가 논리 하이인 경우 전기적 퓨즈 모드 신호를 출력함을 특징으로 하는 시프트 레지스터.
  12. 제11항에 있어서, 상기 전기적 퓨즈들 각각은,
    게이트에는 상기 퓨즈 제어신호가 인가되고, 드레인에는 전원전압이 인가되며, 소오스는 접지되는 엔모스 트랜지스터;
    상기 엔모스 트랜지스터의 소오스와 접지단 사이에 배치된 퓨즈부; 및
    상기 엔모스 트랜지스터의 소오스와 전기적 퓨즈의 출력단 사이에 연결된 래치부를 구비함을 특징으로 하는 시프트 레지스터.
  13. 제8항에 있어서,
    상기 멀티플렉서들은, 상기 멀티플렉서들 각각에 대응되는 제어용 플립플롭에서 출력되는 퓨즈 제어신호에 응답하여 상기 전기적 퓨즈 모드 신호 또는 상기 멀티플렉서들 각각에 대응되는 레지스터용 플립플롭의 출력신호를 선택적으로 최종 출력신호로서 출력함을 특징으로 하는 시프트 레지스터.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 직렬 연결된 복수의 레지스터용 플립플롭들을 구비하고, 상기 레지스터용 플립플롭들 각각은 입력 데이터를 수신한 후 클럭신호에 응답하여 시프트하는 시프트 레지스터에 전기적 퓨즈를 적용하는 방법에 있어서:
    동일한 인에이블신호 및 상기 레지스터용 플립플롭들 각각의 출력신호를 수신하여 논리 연산을 수행함으로써 상기 레지스터용 플립플롭들 각각에 대응되는 논리 연산 결과신호들을 출력하는 단계;
    상기 논리 연산 결과신호들 각각을 수신한 후 상기 인에이블신호에 응답하여 상기 레지스터용 플립플롭들 각각에 대응되는 퓨즈 제어신호들을 출력하는 단계;
    상기 퓨즈 제어신호들 각각을 수신함에 의해 유지 또는 절단됨으로써 상기 레지스터용 플립플롭들 각각에 대응되는 전기적 퓨즈 모드 신호들을 생성하는 단계; 및
    상기 레지스터용 플립플롭들 각각의 출력신호 및 상기 전기적 퓨즈 모드 신호들을 수신하고 상기 레지스터용 플립플롭들 각각에 대응되는 최종 출력신호들을 생성하되, 상기 퓨즈 제어신호들 각각에 의해 제어됨으로써 상기 레지스터용 플립플롭들 각각의 출력신호 또는 상기 전기적 퓨즈 모드 신호들을 상기 최종 출력신호들로서 출력하는 단계를 구비함을 특징으로 하는 시프트 레지스터에 전기적 퓨즈를 적용하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602215B2 (en) * 2004-06-14 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
JP2008042054A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 電気ヒューズ装置
JP5299014B2 (ja) * 2009-03-25 2013-09-25 富士通セミコンダクター株式会社 電気フューズ切断制御回路および半導体装置
JP2011004196A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体集積回路
EP2444973B1 (en) 2010-10-22 2015-12-23 Nxp B.V. Shift register, electronic device, control method and software program product
KR20130097922A (ko) * 2012-02-27 2013-09-04 에스케이하이닉스 주식회사 펄스 쉬프팅 회로 및 이를 이용한 반도체 집적 회로
CN105575436B (zh) * 2016-02-23 2023-06-23 中国科学院半导体研究所 可编程控制多晶熔丝电路及包含该电路的集成电路
US11170865B1 (en) * 2020-05-06 2021-11-09 Qualcomm Incorporated Area-efficient dynamic memory redundancy scheme with priority decoding

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051105A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리장치의 전기적 퓨즈 트리밍에 의한 전압레벨 조절장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204555A (en) * 1990-04-05 1993-04-20 Gazelle Microcircuits, Inc. Logic array having high frequency internal clocking
US5677917A (en) 1996-04-29 1997-10-14 Motorola, Inc. Integrated circuit memory using fusible links in a scan chain
US5941974A (en) * 1996-11-29 1999-08-24 Motorola, Inc. Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
JP3037252B2 (ja) * 1998-01-28 2000-04-24 日本電気アイシーマイコンシステム株式会社 アドレス選択回路
US6426911B1 (en) 2000-10-19 2002-07-30 Infineon Technologies Ag Area efficient method for programming electrical fuses
JP4707255B2 (ja) * 2001-04-26 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4439950B2 (ja) 2004-03-10 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
JP4732709B2 (ja) * 2004-05-20 2011-07-27 株式会社半導体エネルギー研究所 シフトレジスタ及びそれを用いた電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051105A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리장치의 전기적 퓨즈 트리밍에 의한 전압레벨 조절장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101562985B1 (ko) 2009-02-25 2015-10-23 삼성전자주식회사 반도체 장치 및 그것의 퓨즈 프로그램 방법

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