KR20010074537A

KR20010074537A - 반도체메모리장치

Info

Publication number: KR20010074537A
Application number: KR1020010003592A
Authority: KR
Inventors: 오쿠다토미오
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 2000-01-24
Filing date: 2001-01-22
Publication date: 2001-08-04
Also published as: US6509598B2; JP2001210092A; US20020027811A1; KR100402151B1

Abstract

반도체메모리장치의 결함구제회로는, 퓨즈블록의 퓨즈들을 선택적으로 단절시킴으로써 결함메모리셀들의 주소들을 할당하는 퓨즈블록, 퓨즈들이 초기화 시에 전류들을 공급받는지에 의존하여 퓨즈정보들을 개별적으로 발생 및 유지하는 주소래치들. 결함구제회로선택퓨즈가 전류를 공급받는지에 의존하여 퓨즈정보를 발생 및 유지하며, 초기화 시에 결함구제회로선택퓨즈의 단자전압을 출력하는 결함구제회로선택래치, 및 결함구제회로선택퓨즈의 단자전압에 따라 퓨즈블록의 퓨즈들을 통해 흐르는 전류들의 복귀경로를 형성시키는 N형MOS트랜지스터를 구비한다.

Description

반도체메모리장치{Semiconductor memory device}

본 발명은 반도체메모리장치에 관한 것으로, 특히 결함부분이 메인메모리에 발생하며 결함메모리셀의 주소에 대한 정보가 퓨즈들을 선택적으로 단절시킴으로써 발생되는 경우 결함메모리셀이 용장메모리셀어레이로 대체되고 반도체메모리에 관한 것이다.

반도체메모리장치에서, 메모리셀어레이는 설계 또는 제조 시에 결정된 마진을 초과하여 사용되거나 불완전하게 제조되기 때문에 동작하지 않는 일이 종종 발생한다. 전술한 바와 같이 동작하지 않는 부분이 있다면, 전체 반도체메모리장치들은 하품(下品)으로 간주될 것이다.

지금까지, 결함메모리셀어레이는 반도체메모리가 패키징되기 전에 수행된 시험에서 얻어진 결함메모리셀의 주소에 대한 정보에 근거하여 미리 준비된 용장메모리셀어레이에 의해 대체된다. 결함메모리셀어레이가 용장메모리셀어레이로 대체될 때, 결함메모리셀의 주소에 대한 정보는 퓨즈들을 선택적으로 단절시킴으로써 발생된다. 결함메모리셀어레이가 용장메모리셀어레이로 대체되는 경우, 결함메모리셀의 주소는 결함메모리셀의 주소에 대한 정보에 근거하여 용장메모리셀어레이의 주소로 할당된다. 따라서, 결함메모리셀에 대응하는 주소신호가 입력될 때, 용장메모리셀어레이의 메모리셀이 선택되고 반도체메모리장치는 그 속에 결함부분이 있을지라도 우수한 물품으로서 계속 사용된다.

도 1은 기존의 반도체메모리장치를 보여준다. 하나의 결함구제회로가 도 1에보여짐에도 불구하고, 결함구제회로의 수는 실제 반도체메모리장치 내의 용장메모리셀어레이들의 수와 동일하다.

도 1에 보여진 반도체메모리장치는 정전류발생부(10), 래치들(20A, 20B, 20C, 20D, 20E, 20F), P형MOS트랜지스터들(30, 31, 32, 33, 34, 35), 퓨즈들(40, 41, 42, 43, 44, 45), 전송게이트들(50, 51, 52, 53, 54, 55) 및 인버터(60)를 구비한다. 하나의 메모리셀어레이에 대응하는 하나의 퓨즈블록이 도 1에 보여졌지만, 복수의 퓨즈블록들이 실제 반도체메모리장치 내의 메모리셀어레이들의 수에 따라서 제공된다. 메모리셀어레이는 도 1에서 생략되었다.

정전류발생부(10)는 리셋신호(Sr)를 반전시키기 위한 인버터(11), 인버터(11)의 출력신호에 따라 동작하는 N형MOS트랜지스터(12), N형MOS트랜지스터(12) 및 전원(VDD) 사이에 삽입된 P형MOS트랜지스터(13), 전원(VDD) 및 P형MOS트랜지스터(13)의 게이트 사이에 삽입된 P형MOS트랜지스터(14), 및 N형MOS트랜지스터(12)의 소스 및 접지(GND)를 연결하는 저항기(15)를 구비한다.

래치들(20A 내지 20F)의 구성들이 동일하므로, 래치(20A)의 구성만이 설명될 것이고, 다른 래치들의 구성들에 대한 설명은 생략될 것이다. 래치(20A)는 전송게이트(21) 및 인버터들(22, 23)로 구성된다. 전송게이트(21)에서, 인버터(22)는 단자(A) 및 퓨즈정보(FOS)의 출력단자 사이에 삽입되며, 인버터(23)는 단자(B) 및 FOS의 출력단자 사이에 삽입되며, 단자(C)는 단자(70)에 연결되고, 단자(/C)는 인버터(60)의 출력단자 및 전송게이트(50)의 단자(C)와 연결된다. 퓨즈정보(FOS)는래치(20A)로부터 출력된다. 메인메모리셀어레이 내의 결함메모리셀들의 주소들을 명시하기 위한 퓨즈단절정보(FO1 내지 FO5)는 래치들(20B 내지 20F)로부터 개별적으로 출력된다. 전송게이트(50)에서, 단자(/C)는 단자(70)와 연결되며, 단자(A)는 퓨즈(40)의 고전위측 단자와 연결되고, 단자(B)는 인버터(23)의 입력단자와 연결된다. 퓨즈(40)는 결함구제회로가 사용되는 지를 결정하기 위한 퓨즈정보를 발생하기 위해 제공된다.

P형MOS트랜지스터들(30 내지 35)의 게이트들은 정전류발생부(10)의 출력단자(FC신호출력단자)와 연결된다. P형MOS트랜지스터들(30 내지 35)의 소스들은 전원(VDD)에 개별적으로 연결되고, 그 드레인들은 퓨즈들(40 내지 45)과 개별적으로 연결된다. 퓨즈들(40 내지 45)의 다른 단자들은 접지(GND)와 공통 연결된다.

도 2는 도 1에 보인 중요한 구성요소들의 동작들을 설명한다. 도 3은 정전류발생부(10)의 동작을 설명한다. 도 1에 보인 반도체메모리장치의 동작이 도 1, 도 2 및 도 3을 참조하여 설명될 것이다.

통상의 상태에서는, 하이 논리레벨이 단자(70)에 인가된다. 따라서, 로우 논리레벨이 정전류발생부(10) 내의 인버터(11)에 의해 N형MOS트랜지스터(12)에 인가된다. 그러면, N형MOS트랜지스터(12)는 턴오프되고 P형MOS트랜지스터(14)는 턴온된다. P형MOS트랜지스터(14)가 턴온되므로, 단자(71)는 전원(VDD)에 의해 프리챠지되고, P형MOS트랜지스터(13)는 턴오프된다. 따라서, P형MOS트랜지스터(30 내지 35)는 턴오프되며, 전류가 퓨즈들(40 내지 45)을 통해 흐르지 않고, FMS, FM1 내지 FM5로 각각 표시된 퓨즈들(40 내지 45)의 단자전압들은 불확실한 레벨들에 있게된다.

이때, 전송게이트들(50 내지 55)의 각각에서, 로우 논리레벨이 인버터(60)를 통해 단자(C)에 인가되고 하이 논리레벨이 단자(70)로부터 단자(/C)에 인가되므로, 전송게이트들(50 내지 55)의 각각은 턴오프된다. 한편, 래치들(20A 내지 20F) 각각의 전송게이트(21)에서는, 하이 논리레벨이 단자(70)로부터 단자(C)에 인가되고 로우 논리레벨이 인버터(60)를 통해 단자(/C)에 인가되므로, 전송게이트(21)는 턴온된다.

그 다음, 메모리가 초기화될 때 리셋신호(Sr)가 단자(70)에 입력되는 경우가 설명될 것이다. 리셋신호(Sr)는 단발(one-shot)의 로우 논리레벨로 변경된다.

단자(70)에 입력되는 리셋신호(Sr)가 정전류발생부(10) 내의 인버터(11)에 의해 반전되어 N형MOS트랜지스터(12)의 게이트에 입력되므로, N형MOS트랜지스터(12) 및 P형MOS트랜지스터(13)는 턴온되고, P형MOS트랜지스터(14)는 턴오프된다. 그 결과, 불확실한 레벨의 전압이 단자(71)에 FC신호로서 가해지고, P형MOS트랜지스터(30 내지 35)는 동시에 턴온된다. 퓨즈들(40 내지 45)이 P형MOS트랜지스터들(30 내지 35)과 개별적으로 연결되므로, 퓨즈전류는 퓨즈가 접속상태인 경우에는 흐르나, 퓨즈가 단절상태인 경우에는 흐르지 않는다. 전압이 퓨즈전류가 흐르지 않는 경우의 퓨즈(40, 41, ..., 또는 45)의 단자들 사이에서 발생된다. 즉, 퓨즈가 단절상태인지의 여부는 도 2에 보인 것처럼 퓨즈의 단자전압에 근거하여 식별될 수 있다.

이때, 전송게이트들(50 내지 55)의 각각에서, 로우 논리레벨의 리셋신호(Sr)가 단자(/C)에 인가되고, 리셋신호(Sr)를 인버터(60)로써 반전시켜 얻어진 하이 논리레벨이 단자(C)에 인가된다. 따라서, 전송게이트들(50 내지 55) 각각은 턴온되고, 단자(A)에 공급된 입력신호는 단자(B)로 직접 전송된다. 예를 들어, 퓨즈(40)가 단절상태라면, 퓨즈(40)의 단자전압(FMS)이 하이 논리레벨에 있으므로, 전송게이트(50)의 단자(A)에 가해진 전압(하이 논리레벨)은 전송게이트(50)의 단자(B)로 전송되어, 인버터(23)에 의해 반전되고, 그래서 로우 논리레벨의 전압이 FOS로서 출력된다. 더욱이, 퓨즈(40)가 접속상태라면, 로우 논리레벨의 전압이 퓨즈(40)의 VDD측 단자에서 FMS로서 발생된다. 이 신호는 전송게이트(50)의 단자(B)로 출력되고, 인버터(23)에 의해 반전되어 하이 논리레벨로 변경된다. 비슷하게, 퓨즈들(41 내지 45)에 연결된 전송게이트들(51 내지 55)은 각각 턴온되고, 신호들(FO1 내지 FO5; 결함메모리셀들의 주소정보)은 퓨즈들의 단절들에 따라서 각각 발생된다.

리셋신호(Sr)가 로우 논리레벨에 있고 인버터(23)의 출력(FOS)이 로우 논리레벨에 있다면, 퓨즈는 단절상태이다. 이 경우, 인버터(23)의 출력은 인버터(22)에 의해 반전되어, 전송게이트(21)의 단자(A)에 입력된다. 인버터(60)의 출력은 하이 논리레벨에 있고, 단자(/C)로 입력된다. 더욱이, 리셋신호(Sr)가 로우 논리레벨에 있으므로, 전송게이트(21)는 턴오프된다.

그러나, 단자(70)의 리셋신호(Sr)가 하이 논리레벨로 변경된다면, 하이 논리레벨이 전송게이트(21)의 단자(C)에 인가되고 로우 논리레벨이 전송게이트(21)의 단자(/C)에 인가되므로, 인버터(22)로부터 공급된 신호(하이 논리레벨)는 전송게이트(21)를 통과한다. 전송게이트(21)의 출력은 인버터(23)에 의해 반전되어 로우 논리레벨로 변경되고, 인버터(22)에서 다시 하이 논리레벨로 변경된다. 신호가 인버터(22), 전송게이트(21), 인버터(23), 인버터(22) 등으로 표현되는 루프를 통해 순환하므로, 퓨즈정보는 이 루프에 의해 래치된다.

그러나, 전술한 기존의 반도체메모리장치에 의하면, P형MOS트랜지스터들과 직렬로 연결된 퓨즈들이 전원(VDD)과 접지 사이에 놓이게 되므로, 각 퓨즈의 저항이 통상의 도선의 저항과 거의 동일하기 때문에, 퓨즈들을 통해 흐르는 전류는 높아지게 된다. 퓨즈들의 수는 메모리장치의 용량이 커질수록 커지게 되고, 총 퓨즈전류는 높아지게 된다. 반도체메모리장치내의 플립플롭들은 대부분의 경우 메모리가 초기화될 때 집단적으로 초기화되므로, 초기화 시에 소모되는 전류는 메모리의 용량이 커질수록 커지게 된다.

퓨즈들을 통해 흐르는 전류들이 감소되는 반도체메모리장치들은 일본공개특허공보들인 소63-217600호, 평2-161698호 및 평11-168143호에 개시되어 있다. 일본특개소63-217600호에 개시된 반도체메모리장치에서는, 퓨즈정보를 통지하기 위한 펄스신호가 전원의 턴온과 동기하여 발생되고, 퓨즈가 퓨즈정보의 "1"인 레벨로부터는 단절상태로 판정되고 퓨즈정보의 "0"인 레벨로부터는 접속상태로 판정되며, 그래서 퓨즈전류가 감소된다. 일본특개평2-161698호에 개시된 반도체메모리장치에서, 퓨즈들은 결함구제회로들을 위해 제공되고, 그래서 전류들은 퓨즈들을 통해 흐르지 않는다. 일본특개평11-168143호에 개시된 반도체메모리장치에서, 제1퓨즈는 결함구제회로가 사용되지 않는 경우에 단절되고, 제2퓨즈는 결함구제회로가 사용되는 경우에 단절되며, 그래서 퓨즈전류들은 감소된다.

그러나, 일본특개소63-217600호에 개시된 반도체메모리장치의 경우, 퓨즈신호를 발생하기 위해 전원초기화회로를 제공하는 것이 필요하다. 일본특개평2-161698호에 개시된 반도체메모리장치의 경우, 퓨즈회로 외에 용장주소설정회로를 제공하는 것이 필요하고 퓨즈들이 용장주소설정회로를 위해 제공된다. 일본특개평11-168143호에 개시된 반도체메모리장치의 경우, 복수의 퓨즈들이 하나의 퓨즈정보를 얻기 위해 사용된다. 전술한 바와 같이, 기존의 반도체메모리장치들에 사용된 방법들은 퓨즈전류들을 줄이기 위해 도 1에 보인 회로구성에 적용될 수 없다.

따라서, 본 발명의 목적은 퓨즈들의 주변회로들이 초기화되는 경우 미사용(unused) 결함구제회로의 퓨즈들의 주변회로들은 초기화되지 않고 소비되는 전류들은 감소되는 반도체메모리장치를 제공하는 것이다.

도 1은 기존 반도체메모리장치를 보여주는 회로도,

도 2는 도 1에 보여진 반도체메모리장치의 동작을 설명하기 위한 타이밍도,

도 3은 도 1에 보인 반도체메모리장치의 정전류발생부의 동작을 설명하기 위한 타이밍도,

도 4는 발명에 따른 반도체메모리장치의 구성을 보여주는 블록도,

도 5는 발명에 따른 반도체메모리장치의 세부 구성을 보여주는 블록도,

도 6은 결함구제회로가 사용되지 않는 경우의 도 5에 보인 실시예에 따른 반도체메모리장치의 동작을 설명하기 위한 타이밍도,

도 7은 결함구제회로가 사용되는 경우의 도 5에 보인 실시예에 따른 반도체메모리장치의 동작을 설명하기 위한 타이밍도.

*도면의 주요부분에 대한 부호의 설명

10 : 정전류발생부 20A∼20F : 래치

30∼35, 92 : MOS트랜지스터 40∼45 : 퓨즈

50∼55 : 전송게이트 60 : 인버터

80A∼80F : 비교부 91 : 논리회로

본 발명의 특징에 따르면, 메인메모리, 용장메모리셀어레이들, 및 각각의 결함구제회로는 결함부분이 메인메모리에 발생하는 경우 복수개의 퓨즈들의 단절들에 근거하여 결함메모리셀을 용장메모리셀어레이로 대체하고 결함메모리셀들의 주소를 할당하는 결함구제회로들을 구비한 반도체메모리장치가,

결함메모리셀의 주소를 복수개의 퓨즈들을 선택적으로 단절시킴으로써 할당하는 퓨즈블록;

이진데이터로서 표현되며, 메인메모리가 초기화될 때, 전류가 복수개의 퓨즈들의 적어도 하나를 통해 흐르는 지에 의존하는 퓨즈정보를 개별적으로 발생하여유지하는 복수개의 주소발생래치들;

결함구제회로가 사용되는 경우에 단절되는 결함구제회로선택퓨즈를 구비하며, 메인메모리가 초기화될 때, 이진데이터로 표현되며 전류가 결함구제회로선택퓨즈를 통해 흐르는 지에 의존하는 퓨즈정보를 발생 및 유지하고, 결함구제회로선택퓨즈가 단절되는 경우 퓨즈의 단절을 명시하기 위한 신호를 발생하는 결함구제회로선택래치; 및

결함구제회로선택퓨즈의 단절을 명시하기 위한 신호에 응답하여 복수개의 퓨즈들 중의 적어도 하나를 통해 흐르는 전류의 복귀경로를 형성하는 반도체스위치를 포함한다.

전술한 구성에 따르면, 결함구제회로선택퓨즈가 단절상태이면, 결함구제회로선택래치는 결함구제회로선택퓨즈가 단절상태임을 명시하는 신호를 반도체스위치로 출력한다. 결함구제회로선택퓨즈의 단절을 명시하는 신호가 반도체스위치로 입력될 때, 반도체스위치는 퓨즈전류들의 복귀경로들이 형성되도록 복수개의 주소발생래치들 내의 퓨즈들 모두를 접지에 연결시킨다. 이 때, 복수개의 주소발생래치들은 퓨즈들이 단절상태인지 접속상태인지에 의존하여 다른 퓨즈정보를 발생하여 유지한다. 주소발생래치들 내의 퓨즈들은 동일한 그룹에 속한 결함구제회로선택퓨즈가 단절상태인 경우에만, 즉 결함구제회로가 사용되는 경우에만 전류들을 공급받고, 이 전류들은 사용되지 않는 결함구제회로들의 퓨즈들을 통해 흐르지 않는다. 따라서, 퓨즈들의 단절들에 대한 정보가 초기화 시의 퓨즈전류들에 근거하여 판정 및 래치되는 전술한 구성에서는, 초기화 시의 퓨즈전류들은 감소될 수 있다.

이하, 본 발명의 바람직한 실시예들이 첨부 도면들에 관련하여 설명될 것이다.

도 4는 발명에 따른 반도체메모리장치를 보여주고, 도 5는 발명에 따른 반도체메모리장치의 세부 구성을 보여준다. 이 반도체메모리장치는 메인메모리셀어레이, 용장메모리셀어레이들 및 결함구제회로들을 구비하고, 하나의 결함구제회로만이 도 4 및 도 5에 보여진다. 결함이 메인메모리셀어레이의 일부에서 발생한다면, 결함메모리셀어레이는 용장메모리셀어레이로 대체된다. 이 경우, 결함메모리셀의 주소는 복수개의 퓨즈들을 선택적으로 단절시킴으로써 할당된다. 하나의 결함구제회로가 도 4 및 도 5에 보여짐에도 불구하고, 결함구제회로들의 수는 용장메모리셀어레이들의 수와 동일하다. 동일한 기능들을 갖는 구성요소들이 도 1, 도 4 및 도 5 전체를 통해 동일한 참조번호들로써 표시되므로, 중복되는 설명은 생략될 것이다.

도 4에 보인 것처럼, 반도체메모리장치는, 도 1에 각각 보여진 정전류발생부(10), 래치들(20A, 20B 내지 20F), P형MOS트랜지스터들(30, 31 내지 35), 퓨즈들(40, 41 내지 45), 전송게이트들(50, 51 내지 55) 및 인버터(60) 이외에, 비교부들(80A, 80B, 80C, 80D, 80E, 80F), 논리회로(91) 및 N형MOS트랜지스터(92)를 구비한다. 전술한 비교부는 아래에 설명된 것처럼 주소신호 및 퓨즈정보 간의 비교를 행한다. 퓨즈들(41 내지 45)은 퓨즈블록을 구성한다.

정전류발생부(10)의 구성 및 동작은 도 1내지 도 3을 참조하여 이미 설명되었다. 더욱이, 래치들(20A 내지 20F)과 이것들의 주변회로들도 도 1을 참조하여 이미 설명되었다. NOR게이트(91)는 논리회로로서 사용된다. 비교부들(80A 내지 80E)은 출력신호들(FA1 내지 FA5)을 논리회로(NOR게이트, 91)에 공급하고, 이 논리회로에서 NOR논리가 행해진다. 논리회로(91)는 출력신호들(FOS, FA1 내지 FA5) 모두가 로우 논리레벨에 있는 경우 하이 논리레벨의 신호를 출력하고, 출력신호들(FOS, FA1 내지 FA5) 중의 적어도 하나가 하이 논리레벨에 있는 경우 로우 논리레벨의 신호를 출력한다.

모든 비교부들(80A 내지 80E)이 동일한 구성을 가지므로, 비교부(80A)의 동작만이 설명될 것이다. 도 5에 보인 것처럼, 비교부(80A)는 인버터(81), 전송게이트(82), P형MOS트랜지스터들(83, 84) 및 N형MOS트랜지스터들(85, 86)을 구비한다. 인버터(81)는 입력단자(75)에 연결된다. P형MOS트랜지스터들(83, 84)과 N형MOS트랜지스터들(85, 86)은 직렬로 연결되고, 이 트랜지스터들의 직렬연결은 전원(VDD) 및 접지(GND) 사이에 삽입된다.

P형MOS트랜지스터(83)의 게이트는 래치(20B) 내의 인버터(22)의 출력단자에 연결된다. P형MOS트랜지스터(84) 및 N형MOS트랜지스터(85)의 게이트들은 인버터(81)의 출력단자에 연결된다. N형MOS트랜지스터(86)의 게이트는 래치(20B) 내의 인버터(23)의 출력단자에 연결된다. P형MOS트랜지스터(83)와 N형MOS트랜지스터(86)는 CMOS인버터를 구성한다. 비슷하게, P형MOS트랜지스터(84)와 N형MOS트랜지스터(85)는 CMOS인버터를 구성한다. 전송게이트(82)에서, 단자(A)는 인버터(81)의 출력단자에 연결되며, 단자(B)는 MOS트랜지스터들(84 및 85)의 접속점에 연결되며, 단자(/C)는 N형MOS트랜지스터(86)의 게이트에 연결되고, 단자(C)는 P형MOS트랜지스터(83)의 게이트에 연결된다. 더욱이, 접지(GND)측에 있는 퓨즈(40)의 단자는 퓨즈들(41 내지 45)의 단자들로부터 분리된다. 퓨즈들(41 내지 45)의 저전위측 단자들은 N형MOS트랜지스터(92)의 드레인에 공통적으로 연결된다. N형MOS트랜지스터(92)의 소스는 접지단자(GND)에 연결되고, FMS 또는 FMT신호는 N형MOS트랜지스터(92)의 게이트에 가해진다.

다음으로, 도 4 및 도 5에 보여진 구조들의 동작들이 설명될 것이다.

전체 구성의 동작이 먼저 설명될 것이다. 래치들(20B 내지 20F)로부터 공급되는 퓨즈단절정보(FO1 내지 FO5)는 외부로부터 입력되는 주소신호들(ADD1 내지 ADD5)과 개별적으로 비교된다. 논리회로(91)는, 비교부들(80A 내지 80E)에 의한 비교들의 결과들로서 개별적으로 발생되는 출력신호들(FA1 내지 FA5)에 근거하여, 결함메모리셀어레이를 구제하기 위한 결함구제회로가 사용되는 지를 결정하기 위한 결함구제회로선택신호(RED)를 출력한다.

결함구제회로선택신호(RED)는 다음의 조건들이 만족되는 경우 하이 논리레벨로 바뀌고, 용장메모리셀어레이가 사용된다.

(a) 퓨즈(40)는 단절되고, FOS는 로우 논리레벨에 있다(퓨즈(40)는 결함구제회로가 사용되는 경우 확실히 단절된다).

(b) 주소신호들(ADD1 내지 ADD5)은 퓨즈정보(FO1 내지 FO5)와 개별적으로 일치한다. 즉, FA1 내지 FA5는 로우 논리레벨에 있다. (b)에서의 비교동작들은 비교부들(80A 내지 80E)에서 수행된다.

도 6은 결함구제회로가 사용되지 않는 경우에 도 5에 보인 실시예의 동작을보여주고, 도 7은 결함구제회로가 사용되는 경우의 도 5 실시예의 동작을 보여준다. 비교부(80A) 및 래치(20B)의 동작들은 주로 도 6 및 도 7을 참조하여 설명될 것이다.

이 실시예의 동작은 먼저 도 6을 참조하여 이 실시예가 통상적으로 동작하고 결함구제회로가 사용되지 않는(퓨즈(40)는 접속상태인) 경우에 대해 설명될 것이다. 이 상태에서는, 하이 논리레벨이 단자(70)에 인가되며, 정전류발생부(10)의 출력(FC)은 전원(VDD)에 의해 프리챠지되고, P형MOS트랜지스터들(30 내지 35)은 턴오프된다. 전송게이트(50)도 턴오프되고, 퓨즈정보(FOS)는 발생되지 않는다. 이때, 퓨즈(40)가 접속상태이므로, 로우 논리레벨의 단자전압(FMS)이 발생되며, N형MOS트랜지스터(92)는 턴오프되고, 퓨즈들(41 내지 45) 모두는 접지단자(GND)로부터 분리된다.

그 다음, 리셋신호(Sr)(로우 논리레벨)가 단자(70)에 가해진다면, 정전류발생부(10)의 출력(FC)이 로우 논리레벨로 바뀌므로, P형MOS트랜지스터들(30 내지 35)은 턴온되며, 전송게이트(50)는 턴온되며, 전송게이트(21)는 턴오프되고, N형MOS트랜지스터(92)는 턴오프된다. 더욱이, 퓨즈(40)의 단자전압(FMS)은 로우 논리레벨에 있으며, 전송게이트(50)의 출력은 로우 논리레벨에 있고, 인버터(23)의 출력은 하이 논리레벨에 있다. 한편, N형MOS트랜지스터(92)가 턴오프되므로, 전류들은 퓨즈들(41 내지 45)이 단절상태인지에 무관하게 퓨즈들(41 내지 45)을 통해 흐르지 않고, 하이 논리레벨의 전압들이 전송게이트들(51 내지 55)로부터 출력된다. 모든 이러한 전압들은 래치들(20B 내지 20F) 내의 인버터들(23)에 의해 개별적으로 반전되어, 로우 논리레벨로 바뀐다. 즉, 로우 논리레벨의 퓨즈정보(FO1 내지 FO5)는 래치들(20B 내지 20F)로부터 개별적으로 출력된다.

도 6으로부터 알 수 있는 것처럼, N형MOS트랜지스터(92)는 퓨즈(40)의 상태에 관련하여 동작하고, N형MOS트랜지스터(92)가 턴오프되는 경우, 전류는 N형MOS트랜지스터(92)에 연결된 퓨즈들의 어느 것을 통해서도 흐르지 않는다. 그 결과, 전류들은 사용되지 않는 용장메모리들을 위해 제공된 퓨즈들을 통해 흐르지 않고, 초기화 시에 소비되는 전류는 감소될 수 있다.

다음, 실시예의 동작이 결함구제회로가 사용되는(퓨즈(40)가 단절상태) 경우에 대해 설명될 것이다.

리셋신호(Sr)(로우 논리레벨)가 단자(70)에 가해진다면, 정전류발생부(10)의 출력(FC)이 로우 논리레벨로 바뀌므로, P형MOS트랜지스터들(30 내지 35)은 턴온되며, 전송게이트(50)는 턴온되고, 전송게이트(21)는 턴오프된다. 더욱이, 퓨즈(40)가 단절상태이므로, 퓨즈(40)의 단자전압(FMS)은 하이 논리레벨에 있고, N형MOS트랜지스터(92)는 턴온된다. 그 다음, 전송게이트(50)의 출력은 하이 논리레벨에 있고, 인버터(23)의 출력인 FOS는 로우 논리레벨에 있다. 한편, N형MOS트랜지스터(92)가 턴온이므로, 전류들은 퓨즈들(41 내지 45)이 접속상태일 때 이 퓨즈들을 통해 계속해서 흐르고, 이 퓨즈들이 단절상태일 때는 흐르지 않는다. 따라서, 퓨즈들(41 내지 45)이 접속상태일 때, FM1 내지 FM5는 로우 논리레벨에 있고, 퓨즈정보(FO1 내지 FO5)는 하이 논리레벨에 있다. 퓨즈들(41 내지 45)이 단절상태일 때, FM1 내지 FM5는 하이 논리레벨에 있고, 퓨즈정보(FO1 내지 FO5)는로우 논리레벨에 있다. 예를 들면, 퓨즈(41)가 단절상태일 때, 퓨즈(41)의 단자전압(FM1)은 하이 논리레벨에 있으며, 전송게이트(51)의 출력은 하이 논리레벨에 있고, 래치(20B)로부터 출력되는 퓨즈정보(FO1)는 로우 논리레벨에 있다.

다음, 비교부들(80A 내지 80F)의 동작들이 설명될 것이다. 여기서, 하이 논리레벨의 신호가 주소신호(ADD1)로서 입력된다.

퓨즈(41)가 단절상태인 경우, 단자전압(FM1)이 하이 논리레벨에 있고(초기화 시) 퓨즈정보(FO1)는 로우 논리레벨에 있으므로, 하이 논리레벨이 전송게이트(82)의 단자(C)에 인가되고 로우 논리레벨이 이 전송게이트의 단자(/C)에 인가되고, 그래서 전송게이트(82)는 턴온된다. 더욱이, 래치(20B)의 인버터(22)의 출력(하이 논리레벨)이 P형MOS트랜지스터(83)의 게이트에 입력되므로, P형MOS트랜지스터(83)는 턴오프된다. 인버터(81)의 출력(로우 논리레벨)이 P형MOS트랜지스터(84)의 게이트에 입력되므로, P형MOS트랜지스터(84)는 턴온된다. 로우 논리레벨이 N형MOS트랜지스터들(85, 86)의 게이트들에 인가되므로, N형MOS트랜지스터들(85, 86) 둘 다 턴오프된다. P형MOS트랜지스터(84)가 턴온됨에도 불구하고, P형MOS트랜지스터(83)는 턴오프되므로, 전원(VDD) 및 접지(GND) 간에는 접속상태가 없게 되어, CMOS인버터가 구성되지 않는다. 그 결과, 주소신호(ADD1)는 인버터(81)에 의해 반전되고, 그 신호(/ADD1)는 전송게이트(82)를 통과하여 FA1로서 출력된다.

한편, 퓨즈(41)가 접속상태인 경우, 퓨즈정보(FO1)가 하이 논리레벨에 있고 트랜지스터들(83, 86)은 턴온되므로, P형MOS트랜지스터(84) 및 N형MOS트랜지스터(85)는 인버터(81)의 출력에 의해 인버터회로를 구성하고,인버터(81)의 출력을 반전하여 얻어진 신호인 주소신호(ADD1)는 FA1로서 출력된다. 전술한 바와 같이, 퓨즈(41)가 단절상태인 경우, 주소신호(ADD1)를 반전하여 얻어진 신호(로우 논리레벨)가 FA1로서 출력하고 퓨즈가 접속상태인 경우 주소신호(ADD1)(하이 논리레벨)가 FA1로서 출력된다.

퓨즈(41)의 퓨즈정보(FO1) 및 주소신호(ADD1) 사이의 관계에 대해 설명되었음에도 불구하고, 비슷한 관계들이 퓨즈정보(FO2 내지 FO5)와 주소신호들(ADD2 내지 ADD5) 사이에도 존재한다. 도 7에 보인 것처럼, 퓨즈정보들(FO1 내지 FO5)은 리셋신호(Sr)(로우 논리레벨)가 단자(70)에 가해진 직후에 발생되고, 래치들(20B 내지 20F)에 의해 유지된다. 주소신호들(ADD1 내지 ADD5)은, 래치들(20B 내지 20F)로부터 입력된 퓨즈정보(FO1 내지 FO5)와 1 대 1 대응이란 조건하에 비교부들(80A 내지 80E)에 의해 각각 비교된다. 이런 식으로 얻어진 출력신호들(FA1 내지 FA5)은, 논리회로(91)(NOR게이트)에 입력되고, 이 논리회로는 6개 입력신호들 모두가 로우 논리레벨에 있는 경우 하이 논리레벨에 있는 결함구제회로선택신호(RED)를 출력한다.

FOS가 논리회로(91)에 입력되는 경우, 퓨즈들(41 내지 45) 모두가 접속상태이고 주소신호들(ADD1 내지 ADD5) 모두가 로우 논리레벨에 있다면, 결함구제회로선택신호(RED)는 결함구제회로가 사용되는 지에 무관하게 출력된다. 비슷하게, 전술한 경우에서, 퓨즈들(41 내지 45) 모두가 단절상태이고 주소신호들(ADD1 내지 ADD5) 모두가 하이 논리레벨에 있다면, 결함구제회로선택신호(RED)는 결함구제회로가 사용되는 지에 무관하게 출력된다. 전술한 상황이 발생하는 것을 방지하기 위하여, FOS는 논리회로(91)에 입력된다.

발명의 다른 실시예로서, 반도체메모리장치는, 결함구제회로가 사용되는 지를 결정하기 위한 퓨즈의 주변회로의 초기화가 결함메모리셀들의 주소정보를 명시하기 위한 퓨즈들의 주변회로들의 초기화들 이전에 수행되도록 구성될 수 있다. 전술한 구성에 따르면, 결함구제회로의 사용되지 않는 부분에서 소비되는 전류는 완전히 차단될 수 있다.

발명이 완전하고 명료한 개시를 위해 구체적인 실시예를 참조하여 설명되었지만, 첨부의 청구항들은, 이에 한정되지 않으며 여기서의 기본적인 가르침 내에 분명히 들게되며 이 기술의 숙련자들에 의해 만들어질 수 있는 모든 변형들 및 대체구성들이 구현되도록 만들어졌다.

전술한 바와 같이, 본 발명에 따른 반도체메모리장치에 의하면, 퓨즈블록 내의 퓨즈들로는 결함구제회로가 사용되는 때에만 전류들이 인가되고 이 전류들은 사용되지 않는 용장메모리셀어레이를 위해 제공된 퓨즈들을 통해 흐르지 않으므로, 결함메모리셀어레리들의 주소정보를 명시하기 위한 퓨즈들의 주변회로들의 초기화 시에 퓨즈들을 통해 흐르는 전류는 감소될 수 있다.

Claims

메인메모리, 용장메모리셀어레이들, 및 각각의 결함구제회로는 상기 메인메모리에 결함부분이 발생하는 경우 복수개의 퓨즈들의 단절들에 근거하여 결함메모리셀을 상기 용장메모리셀어레이로 대체하고 상기 결함메모리셀들의 주소를 할당하는 결함구제회로들을 구비한 반도체메모리장치에 있어서,

상기 결함메모리셀의 상기 주소를 상기 복수개의 퓨즈들을 선택적으로 단절시킴으로써 할당하는 퓨즈블록;

이진데이터로서 표현되며, 상기 메인메모리가 초기화될 때, 전류가 상기 복수개의 퓨즈들 중의 적어도 하나를 통해 흐르는 지에 의존하는 퓨즈정보를 개별적으로 발생하여 유지하는 복수개의 주소발생래치들;

상기 결함구제회로가 사용되는 경우 단절되는 결함구제회로선택퓨즈를 구비하며, 상기 메인메모리가 초기화될 때, 이진데이터로 표현되며 전류가 결함구제회로선택퓨즈를 통해 흐르는 지에 의존하는 퓨즈정보를 발생 및 유지하고, 상기 결함구제회로선택퓨즈가 단절되는 경우 퓨즈의 단절을 명시하기 위한 신호를 발생하는 결함구제회로선택래치; 및

상기 결함구제회로선택퓨즈의 상기 단절을 명시하기 위한 상기 신호에 응답하여 상기 복수개의 퓨즈들 중의 상기 적어도 하나를 통해 흐르는 상기 전류의 복귀경로를 형성하는 반도체스위치를 포함하는 반도체메모리장치.
제1항에 있어서, 상기 복수개의 주소발생래치들의 각각은,

상기 메인메모리가 초기화될 때 각각 입력되는 리셋신호 및 상기 리셋신호의 반전된 신호를 게이트신호들로서 공급받고, 상기 복수개의 퓨즈들 중의 하나의 단자전압을 입력신호로서 공급받는 전송게이트; 및

상기 전송게이트의 출력신호를 유지하기 위한 래치를 포함하는 반도체메모리장치.
제1항에 있어서, 상기 결함구제회로선택래치는,

상기 메인메모리가 초기화될 때 각각 입력되는 리셋신호 및 상기 리셋신호의 반전된 신호를 게이트신호들로서 공급받고, 상기 결함구제회로선택퓨즈의 단자전압을 입력신호로서 공급받는 전송게이트; 및

상기 전송게이트의 출력신호를 유지하기 위한 래치를 포함하는 반도체메모리장치.
제1항에 있어서, 상기 복수개의 주소발생래치들의 각각은, 상기 복수개의 퓨즈들 중의 하나에 의해 발생된 상기 퓨즈정보를 외부로부터 입력되는 주소신호와 비교하는 비교회로에 연결되며, 상기 복수개의 퓨즈들 중의 하나가 단절상태라는 사실이 상기 주소신호에 근거하여 확인될 때 퓨즈주소신호를 출력하는 반도체메모리장치.
제4항에 있어서, 상기 퓨즈주소신호들 및 상기 결함구제회로선택래치의 출력은, 논리회로에 입력되고, 이 논리회로는 입력신호들 모두가 동일한 논리레벨인 경우 출력신호를 발생하는 반도체메모리장치.