KR100247606B1 - 효율이 개선된 dram 행 용장 회로 및 용장 대체 방법 - Google Patents

효율이 개선된 dram 행 용장 회로 및 용장 대체 방법 Download PDF

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Abstract

극소수의 용장 워드 라인(RWL0, RWL1)을 사용함으로써 결함, 특히 워드 라인 간의 쇼트를 보상할 수 있는 메모리 용장 구조물이 기재되어 있다.

Description

효율이 개선된 DRAM 행 용장 회로 및 용장 대체 방법
제1a도 내지 제1c도는 종래 기술의 용장 구조물을 도시한 회로도.
제2도는 종래 기술의 용장 구조물의 결함 대체 패턴을 도시한 도면.
제3도는 본 발명의 용장 구조물의 응용예를 도시한 회로도.
제4도는 제3도의 회로에 적용된 본 발명의 용장 대체 능력의 일부를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10, 20, 22, 24, 26, 28, 32, 40 : 인버터 18 : NAND 게이트
30 : NOR 게이트 RWL0, RWL1: 용장 워드 라인
본 발명은 집적 회로에 관한 것으로, 더욱 상세히 말하면 메모리 장치에 관한 것이다.
프린터, 복사기, 전자 기억 장치(메모리), 고화질 텔레비젼, 증강 화질 텔레비젼 및 전자 기억 장치가 필요한 전산 장치(예를 들어, 퍼스널 컴퓨터, 미니 컴퓨터 및 마이크로 컴퓨터를 포함하는 계산기와 컴퓨터)와 같은 전자 장치 및 시스템은 데이타를 집적 회로 칩 상에 데이타 기억 장치가 설치되었다. 이들 장치들이 종종 많은 응용을 위해 대용량 기억 공간을 필요로 하기 때문에, 이들 기억 장치는 메모리, 예를 들어 다이나믹 랜덤 억세스 메모리(DRAM)으로 실현된다. 메모리 셀은 결함들을 포함하거나 관련되어 있다. 그러므로, 결함 메모리 또는 결함 관련 메모리를 용장 메모리라고 통칭하는 교체 메모리 셀로 구성된 메모리로 대체할 필요가 있다. 결함 메모리가 검출되면, 이 메모리에 대응하는 어드레스가 인지되어 메모리가 사용되기 전에 용장 메모리 셀을 실행하기 위한 메카니즘이 엔에이블된다. 용장 메모리 셀을 실행하는 메카니즘은 일반적으로 블로잉(blowing) 휴즈에 기인한 시스템으로 실현된다. 용장 메모리를 사용하고자 하는 것, 더욱 정확하게는 결함 메모리의 행어드레스에 정합시키고자 하는 것을 표시하는 신호를 발생시키는 구조물은 매우 중요한 것이었다. 이 용장 구조물은 DRAM의 일체 부분을 형성한다. 이 구조물은 또한 상술된 장치와 시스템의 일체 부분이고, 이들 장치와 시스템, 및 이 구조물이 사용되는 다른 장치와 시스템에 실제 값을 공급한다.
제1a도는 종래 기술의 용장 구조물을 도시한 회로도이다. N 채널 트랜지스터(2)는 휴즈(14)를 통해 P 채널 트랜지스터(4)에 접속된다. 트랜지스터(4 및 2)의 게이트는 제1a도에 도시된 바와 같이 회로에 전원을 공급하기 위한 단자에 접속된다. 트랜지스터(4)의 드레인은 인버터(10)의 입력 및 P 채널 트랜지스터(6)의 드레인에 접속된다. P 채널 트랜지스터(6)의 드레인은 N 채널 트랜지스터(8)의 게이트에도 접속된다. 인버터(10)의 출력은 N 채널 트랜지스터(12)의 게이트에 접속된다. 어드레스 비트(AN) 및 이것의 상보 비트(AN-)로부터의 신호는 각각의 관련 트랜지스터(8 및 12)의 단자에 각각 입력된다. N은 0에서 N까지의 정수를 나타낸다. 제1a도에 도시된 바와 같은 회로는 어드레스 비트 및 이것의 상보 비트를 포함하는 각각의 어드레스 비트의 세트에 대해서 존재한다. 제1a도의 회로는 각각의 어드레스 비트(AN및 AN-)의 입력으로부터 어드레스 팩터(RN)을 발생시킨다. 범용 메모리셀 대신에 용장 메모리 셀을 사용함에 따라, 휴즈(14)는 어드레스 비트(AN)이 논리 하이 레벨 상태인 경우에 끊어진다. 따라서, 하이 레벨 신호가 트랜지스터(8) 및 인버터(10)의 게이트에 입력되므로, 트랜지스터(8)은 턴 온되고 트랜지스터(12)는 턴 오프된다. 트랜지스터(6)을 통과하는 피드백 신호는 이 논리 하이 레벨 상태의 신호를 지속시킨다. 선택적으로, 어드레스 비트(AN)이 논리 로우 레벨 상태이고 휴즈(14)가 끊어지지 않은 경우, 트랜지스터(8)은 턴 오프되고 트랜지스터(12)는 턴 온된다.
제1b도는 제1a도에 도시된 형태의 다수의 회로로부터 어드레스 팩터를 프로세스하는 회로를 도시한 회로도이다. 각각의 어드레스 팩터는 다수의 트랜지스터(16)의 게이트에 입력된다. 용장 메모리와의 대체가 필요할 때 메모리가 어드레스되도록 어드레스 정합을 발생시키는 경우, NAND 게이트(18)에 접속된 트랜지스터(16)의 게이트는 논리 로우 레벨 상태이므로, 논리 하이 레벨 신호를 NAND 게이트(18)에 입력시킨다. 따라서, NAND 게이트(18)로의 논리 하이 인에이블 신호중에 NAND 게이트(18)은 논리 로우 레벨 신호를 인버터(20)에 출력시킨다. 인버터(20)은 현재 어드레스의 용장 메모리 셀 워드 라인을 엔에이블시키는 논리 하이 레벨신호를 출력시킨다. 제1b도에 의해 실행된 용장 시스템은 한번에 한 메모리 셀 워드 라인만을 대체시킨다. 불행하게도, 이러한 단일 대체 시스템은 현재 필요한 소정의 메모리 속도에 부적절하다.
제1c도는 범용 메모리 셀 워드 라인을 용장 메모리 셀 워드 라인으로 다중 대체시킬 수 있게 하는 종래 기술의 용장 구조물을 도시한 회로도이다. 제1c도의 회로는 제1b도의 회로와 유사하다. 가장 중요한 차이점은 트랜지스터(16) 내로 입력시키는데 사용되는 어드레스 팩터(R0)[어드레스 비트(A0및 AO-)에 의해 생성된 어드레스 팩터]이 없다는 점이다. 따라서, 이 회로는 어드레스 내의 최하위 비트가 어드레스 팩터로서 기여하지 못하게 하기 때문에 어드레스 정합동안 2개의 범용 메모리 셀 워드 라인을 2개의 용장 메모리 셀 워드 라인으로 대체시킨다. 논리 하이 엔에이블 신호가 NAND 게이트(18)로 입력되는 어드레스 정합중에, NAND 게이트(18)은 논리 로우 신호를 인버터(20)으로 출력시킨다. NAND 게이트(18)과 인버터(20)의 결합이 AND 게이트의 역할을 한다. 그 다음 인버터(20)은 논리 하이 레벨 신호를 출력시킨다. 어드레스 비트(A0또는 A0-)중 어느 것이 논리 하이 레벨이냐에 따라, 인버터(20)의 출력에 각각 접속되는 인버터(22 또는 24)의 출력이 논리 로우 레벨을 인버터(26 또는 28)의 입력에 전달할 수 있다. 이것은 용장 워드 라인(RWL0또는 RWL1) 상에 논리 하이 레벨 신호를 발생시킬 수 있다. 용장 워드 라인 상의 논리 하이 레벨은 게이트가 이 워드 라인에 접속된 용장 메모리 셀을 사용할 수 있게 한다. 상술된 다중 대체 시스템은 소정의 워드 라인 간이 쇼트됨으로써 발생된 소정의 결함 워드 라인을 반드시 대체시킬 수 있게 하는 것은 아니다. 제2도는 이러한 문제점을 나타내는 도면이다. 어드레스 팩터(R0)이 다중 매체 구조물에 사용되지 않기 때문에, 어드레스(A0및 A1)은 어드레스 정합중에 소정의 상태, 즉 논리 0 또는 논리 1을 달성할 수 있다. 따라서, 정규 워드 라인은 최종 어드레스 비트 이외의 모든 어드레스 비트가 정합시키고자 하는 어드레스 비트와 동일하도록 어드레스 정합중에 2개의 용장 메모리 라인으로 동시에 대체된다. 그러므로, A, B, C 및 D가 인접한 워드 라인들 사이에서 워드 라인 간 쇼트를 나타내는 경우, 쇼트(A 및 C)는 상술된 다중 대체 구조물에 의해 보상될 수 있고, 쇼트(B 및 D)는 다중 대체 구조물로 대체될 수 없다는 것을 용이하게 알 수 있다. 이 문제점은 아래 도표에 의해 설명된다.
용장 메모리의 행 어드레스 정합을 필요로 하는 소정의 어드레스가 사용되는 경우, 어드레스(000과 001)은 구조상 구별이 불가능하다. 또한, 어드레스(010과 011)의 경우도 마찬가지이다. 어드레스(001과 010)은 상이한 A1비트를 갖는다. 그러므로, 어드레스 비트(A1)에서 어드레스 비트 정합이 발생되지 않기 때문에 워드 라인 어드레스(001 및 010)에 대응하는 워드 라인을 동시에 대체시키는 것은 불가능하다. 종래 기술의 다중 대체 구조물은 어드레스 비트(A0) 뿐만 아니라 어드레스 비트(A1)에도 무관하도록 휴즈를 끊음으로써 이러한 동시 대체 문제점을 해결하였다. 이것은 동시에 2개의 워드 라인을 대체하기 보다는 4개의 워드 라인을 동시에 대체하는 결과를 가져온다. 이러한 구조는 어드레스 비트(A2)가 문제점을 발생시키는 경우에 더욱 연장하면, 8개의 워드 라인으로 동시에 대체된 구조로 더욱 확정될 것이다. 불행하게도, 이러한 해결책은 용장 워드 라인 자원을 반드시 최상의 상태로 배치할 수는 없었다. 다음 구조물은 상기 다중 대체 문제점에 대한 더욱 효율적인 해결책을 제공한다.
본 발명의 DRAM 용장 회로는 정규 워드 라인을 대체시키기 위한 용장 워드 라인을 선택시에 상당한 장점을 제공한다. 이 회로는 워드 라인 간이 쇼트되는 2개의 워드 라인의 비정합 어드레스 비트의 논리 기능 중 소정의 기능을 사용한다. 예를 들어, 논리 기능은 익스클루시브 OR, 또는 워드 라인 간이 쇼트되는 2개의 워드 라인의 비정합 어드레스 비트의 익스클루시브 OR의 소정의 기능(즉, 익스클루시브 NOR)를 포함한다.
아래 도표는 용장 워드 라인을 디코딩할 때 소정의 어드레스 팩터(RN)이 무시되는 어드레스 내의 어드레스 비트의 필요한 익스클루시브 OR를 나타낸 것이다. 예를 들어, R0이 무시되는 경우, 어드레스 비트(A0및 A1)은 제2도와 B와 D로 표시된 형태의 워드 라인 간 쇼트를 보상하도록 디코딩 회로 내에 입력을 발생시키기 위해 배타적으로 함께 OR된다. R0과 R1을 무시할 경우, 어드레스 비트(A1및 A2)는 동시에 4개만의 용장 워드 라인으로의 대체가 상술된 형태의 종래 기술의 구조물로는 불가능한 워드 라인 간 쇼트를 보상하기 위해 디코딩 회로 내에 입력을 발생시키도록 배타적으로 함께 OR된다. 예를 들어, 종래 기술의 구조물은 어드레스(0011 및 0100)의 워드 라인 간의 쇼트를 보상할 수 없으므로, 4개의 범용 워드 라인만이 4개의 용장 워드 라인으로 대체된다[어드레스 팩터(R0및 R1)이 디코딩 구조물에 사용되지 않으면, 4개의 범용 워드 라인이 4개의 용장 워드 라인으로 다중 대체된다]. 종래 기술의 구조물은 어드레스 비트 정합이 어드레스 비트(A2)에서 불가능하기 때문에 이러한 형태의 결함을 수정하기 위해 동시에 8 워드 라인의 대체를 필요로 한다. 어드레스 팩터(R0, R1및 R2)를 무시할 경우, 어드레스 비트(A2및 A3)은 동시에 8개의 용장 워드 라인으로의 대체가 상술된 형태의 종래 기술의 구조물로는 불가능한 워드 라인 간 쇼트를 보상하도록 디코딩 회로 내에 입력을 발생시키기 위해 함께 배타적으로 OR된다. 예를 들어, 종래 기술의 구조물은 어드레스(0111 및 1000)의 워드 라인과 워드 라인의 쇼트를 보상할 수 없으므로, 8개의 범용 워드 라인만이 8개의 용장 워드 라인으로 대체된다[어드레스 팩터(R0, R1및 R2)가 디코딩 구조물에 사용되지 않으면, 8개 범용 워드 라인이 8개의 용장 워드 라인으로 대체된다]. 종래 기술의 구조물은 어드레스 비트(A3)을 정합시키는 것이 불가능하기 때문에 이러한 형태의 결함을 수정하기 위해 동시에 16 워드 라인의 대체를 필요로 한다. 상기 구조물은 다수의 비트로 용이하게 연장된다.
(★스캔)
제3도는 어드레스 팩터(R0)이 무시되는 경우에 적용되는 본 발명의 다중 대체 구조물을 실행하기 위한 양호한 실시예의 회로도이다. 이 회로는 제1c도에 도시된 소정의 소자를 포함한다. 어드레스 비트(A0및 A1)은 익스클루시브 NOR 게이트(30)에 의해 함께 배타적으로 NOR된다. 이 논리는 인버터(32)를 통과한 게이트(30)의 출력을 프로세싱함으로써 익스클루시브 OR로 변환된다. 인버터(32)의 출력은 N 채널 트랜지스터(34)의 게이트에 접속된다. 트랜지스터(34)는 N 채널 트랜지스터(36)에 의해 NAND 게이트(18)의 입력에 결합된다. N 채널 트랜지스터(36)의 게이트는 N 채널 트랜지스터(38)의 게이트 및 인버터(40)의 출력에 접속된다. N 채널 트랜지스터(42)의 게이트는 휴즈(F), 인버터(40)의 입력 및 트랜지스터(38)의 드레인에 접속된다. 트랜지스터(44)의 게이트는 신호를 어드레스 팩터(R1)로부터 수신한다.
제3도의 회로 동작에 대해서 제3도 및 제4도를 참조하여 설명하겠다. 제4도는 도시되어 있는 2개 보다 많은 수의 용장 워드 라인의 사용에 무관하게 결함(B)가 수정될 수 있다는 점을 제외하고는 제2도에 도시된 것과 유사하다.
어드레스 정합이 발생(용장 대체의 필요성을 지시)하고 형태(A) 또는 형태(C)의 워드 라인과 워드 라인의 쇼트가 존재하는 경우에, 휴즈(F)는 그대로 남아있게 된다. 모든 어드레스 팩터(R1내지 RN)은 어드레스 팩터 신호를 수신하는 트랜지스터의 게이트에 논리 로우 레벨 신호로서 표시된다. 인버터(40)이 휴즈(F)를 통해 공급 전압(Vdd)에 접속되기 때문에, 인버터(40)은 논리 로우 레벨 신호를 트랜지스터(36 및 38)의 게이트에 출력시킨다. 이것은 트랜지스터(36 및 38)을 턴 오프시킨다. 그러므로, 어드레스 비트(A0및 A1)에 대해 수행된 익스클루시브 OR 논리는 NAND 게이트(18)로의 입력으로부터 분리된다. 트랜지스터(42)는 트랜지스터(44)가 NAND 게이트(18)에 결합할 수 있도록 트랜지스터(42)의 게이트에서 논리 하이 레벨 신호를 수신한다. 그러므로, 형태(A) 및 형태(C)의 결함은 용장 워드 라인(RWL0및 RWL1)은 엔에이블 시킴으로써 수정된다.
어드레스 정합이 발생하고 형태(B)의 결함이 존재하는 경우에, 휴즈(F)는 끊어진다. 어드레스 팩터(R2내지 RN)은 트랜지스터(16)의 게이트에 논리 로우 신호로 나타난다. 트랜지스터(42)는 퓨즈(F)를 통과하는 공급 전압(Vdd)로부터의 단절로 인하여, 그리고 논리 하이 레벨 신호를 인버터(40)으로부터 수신하는 턴 온된 트랜지스터(38)에서의 풀 다운 전압으로 인하여 차단된다. 이제 어드레스 팩터(R1)은 용장 워드 라인의 디코딩에 더 이상 기여하지 않는다. 부수적으로, 트랜지스터(36)은 인버터(40)에 의해 턴 온되고, 게이트(30)의 익스클루시브 OR 논리 회로 및 인버터(32)는 트랜지스터(36)을 통해 NAND 게이트(18)에 결합된다. 그러나, 어드레스 정합의 경우에, 인버터(32)는 논리 로우 레벨 신호를 트랜지스터(34)의 게이트에 출력시킨다. 그러므로, NAND 게이트(18)의 입력 접속부는 논리 하이 레벨을 유지함으로써, NAND 게이트(18)로의 논리 하이 엔에이블 신호에 관련하여 용장 워드 라인을 선택할 수 있게 한다.
인지된 결함이 없는 경우, 휴즈(F)는 그 상태로 유지되고 어드레스 팩터(R1내지 RN)중 최소한 한 어드레스 팩터가 논리 하이 레벨을 유지함으로써, 인버터(18)의 입력을 논리 로우 레벨로 풀 다운시킨다. 이것은 용장 워드 라인의 활성화를 방지한다.
본 발명은 양호한 실시예에 관련하여 설명되었지만 이것은 단지 한예이고 이에 제한되지는 않는다. 본 분야에 숙련된 기술자들이라면 본 발명을 다양하게 변화시킬 수 있다. 예를 들어, 이 구조물은 비트 라인 상의 결함을 수정하기 위한 비트 라인 용장을 제공하도록 메모리 열에 적용될 수 있다. 또한, 상기 본 발명은 DRAM에 관하여 설명되었지만, ROM 및 SRAM을 포함하는 소정의 메모리에 대한 용장 구조물로서 사용될 수 있다. 본 발명의 구조물을 실행하는 도시된 회로에 있어서, P 채널 트랜지스터, N 채널 트랜지스터, 및 바이폴라 트랜지스터(N 형 또는 P형)이 전반적으로 서로 대체될 수 있다. 상술된 휴즈는 전기적으로 끊어지는 휴즈뿐만 아니라 레이저로 끊어지는 휴즈를 포함할 수 있다. 이러한 변화와 부수적인 실시예는 본 발명의 정신 및 범위 내에서 이루어진다. 따라서, 본 발명은 특허 청구 범위 내에서만 제한된다.

Claims (7)

  1. NAND 게이트; 상기 NAND 게이트의 입력에 접속되며, 자신 각각의 제어 단자가 어드레스 팩터를 수신하는 다수의 트랜지스터; 다수의 어드레스 비트에 대한 선택된 논리 함수를 실행하도록 동작 가능한 논리 함수 회로; 및 상기 논리 함수 회로를 상기 선택된 NAND 게이트 입력에 결합시키도록 동작 가능한 상기 논리 함수 회로에 접속된 스위치를 포함하는 것을 특징으로 하는 메모리 용장 구조물.
  2. 제1항에 있어서, 상기 논리 함수 회로가 익스클루시브 OR 기능의 함수인 논리를 실행하도록 동작 가능한 것을 특징으로 하는 메모리 용장 구조물.
  3. 제1항의 메모리 용장 구조물을 구현하기 위한 회로를 포함하는 전자 장치.
  4. 제3항에 있어서, 상기 전자 장치가 메모리, 계산기, 퍼스널 컴퓨터, 미니 컴퓨터 및 마이크로 컴퓨터로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 전자 장치.
  5. 제1항의 메모리 용장 구조물을 구현하기 위한 회로를 포함하는 전자 시스템.
  6. 제5항에 있어서, 증강형 화질 텔레비젼 및 고화질 텔레비젼으로 구성되는 그룹으로부터 선택된 텔레비젼 시스템을 포함하는 것을 특징으로 하는 전자 시스템.
  7. 선택된 어드레스 비트에 대한 익스클루시브 OR 기능을 실행하는 단계; 및 상기 익스클루시브 OR 기능의 결과를 디코딩 회로 내에 입력시키는 단계로 이루어지는 것을 특징으로 하는 용장 대체 방법.
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