KR100631912B1 - 반도체 메모리장치에 적용되는 리던던시 디코더 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 구비되어 불량 셀 발생에 따른 동작 제어신호가 인가되면 인에이블 되어 리페어 동작을 수행하는 리던던시 디코더가 빠른 동작속도와 적은 동작전류가 가능하도록 상기 리던던시 디코더에 인에이블 신호 발생부과 출력부 사이에 연결되어 전류 패스를 형성하며, 상기 동작 제어신호에 따른 인에이블시 전압레벨 검출부로부터 입력되는 전압레벨 검출신호에 의거 저전압에서는 전류 패스를 형성하여 인에이블 속도를 증가시키고, 고전압에서는 전류 패스를 차단하는 전류 조절부를 구비함을 특징으로 한다.

메모리, 리던던시, 디코더, 리페어

Description

반도체 메모리 장치에 적용되는 리던던시 디코더{REDUNDANCY DECODER OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 반도체 메모리 장치에 구비되는 리던던시 디코더의 회로구성도

도 2는 본 발명에 따른 반도체 메모리 장치에 구비되는 리던던시 디코더의 블록구성도

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치에 구비되는 리던던시 디코더의 회로구성도

* 도면의 주요 부분에 대한 부호의 설명 *

10: 전류 조절부 20: 인에이블 신호 발생부

30: 출력부 40: 전압레벨 검출부

본 발명은 반도체 메모리 장치에서 결함 구제회로인 리던던시(Redundancy) 회로의 리던던시 디코더에 관한 것으로, 특히 빠른 동작속도와 적은 동작 전류가 가능한 리던던시 디코더에 관한 것이다.

반도체 메모리 장치에 구비되는 결함구제 회로-리던던시 회로는 소량의 셀에 불량이 발생하였을 경우 모든 셀을 불량품으로 폐기 처리하여 양품의 획득률(Yield)을 낮추는 비효율적인 처리방식을 개선하기 위한 회로로서, 미리 메모리 내에 예비 메모리 셀을 이용하여 불량 셀로 판명난 셀을 대체시킴으로써 양품의 획득률을 높이는 회로이다.

종래 이러한 리던던시 디코더가 반도체 메모리 장치에 사용되고 있는데, 종래 리던던시 디코더를 도 1을 통해 설명한다. 상기 도 1은 종래 반도체 메모리 장치에 구비되는 리던던시 디코더의 회로구성도로서, 퓨즈(Fuse)가 절단된 상태에서 제어신호가 '로우'가 입력되면 PMOS 트랜지스터 P1과 P2는 턴-온 되어 '가' 노드가 '하이'가 되고 리던던시가 인에이블(Enable) 되어 불량난 노말 셀은 디스에이블 시키고, 예비 셀을 인에이블 시켜 리페어(Repair)가 이루어진다. 이때, '하이'로 인에이블 되는 속도를 빠르게 하려면 상기 PMOS 사이즈를 크게 해야 하는데, 이것은 소모 전류의 증대를 야기시키는 문제가 발생하게 된다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 반도체 메모리 장치에서 동작 전류에 대한 제약 없이 속도를 빠르게 할 수 있는 리던던시 디코더를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 반도체 메모리 장치에 구비되어 빠른 동작속도와 적은 동작전류가 가능하며, 불량 셀 발생에 따른 동작 제어신호가 인가되면 인에이블 되어 리페어 동작을 수행하는 리던던시 디코더에 있어서, 불량셀 발생에 따른 동작 제어신호를 인가 받아 리페어 동작을 수행하는 인에이블 신호를 발생하는 인에이블 신호 발생부와, 상기 인에이블 신호 발생부로부터의 인에이블 신호와 어드레스 값에 따라 불량 셀인 노말 셀의 워드 라인은 디스에이블 시키고 예비 셀의 워드 라인은 인에이블 시키는 출력부와, 상기 동작 제어신호를 입력으로 하는 제1스위칭 소자와, 상기 제1스위칭 소자와 전원전압 단자 사이에 연결되고, 전압레벨의 변동에 대응되는 전압레벨 검출신호를 입력으로 하는 제2스위칭 소자를 구비하여, 상기 동작제어신호에 따른 상기 인에이블 신호 발생시 상기 전압레벨 검출신호에 의거 저전압에서는 전류 패스를 형성하여 인에이블 속도를 증가시키고, 고전압에서는 전류 패스를 차단하는 전류 조절부를 구비함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 2는 본 발명에 따른 반도체 메모리 장치에 구비되는 리던던시 디코더의 블록구성도로서, 인에이블 신호 발생부(20)는 불량 셀 발생에 따른 동작 제어신호를 인가 받아 리페어 동작을 수행하는 인에이블 신호를 발생한다.

삭제

출력부(30)는 상기 인에이블 신호 발생부(20)으로부터의 인에이블 신호와 어드레스 값에 따라 리페어 동작을 수행하는데, 불량 셀인 노말(Normal) 셀의 워드 라인(WL)은 디스에이블 시키고, 예비 셀의 워드 라인은 인에이블 시킴으로써 리페어 동작을 수행한다. 또한, 상기 출력부(30)은 다수의 퓨즈들과 각 퓨즈에 연결되어 어드레스 비트쌍(address bits) 신호를 입력받는 스위칭 소자, 예를 들어 트랜지스터를 구비한다. 상기 출력부(30)에 구성되는 퓨즈들과 스위칭 소자 및 어드레스 신호에 대한 상세한 동작 설명은 이미 공지되어 있는 바와 같고, 본 발명의 요지를 흐릴 수 있으므로 여기서는 생략함에 유의하여야 한다.

전류 조절부(10)는 상기 인에이블 신호 발생부(20)과 상기 출력부(30) 사이에 연결되어 전류 패스를 형성하며, 상기 동작 제어신호에 따른 인에이블시 전압레벨 검출부로부터 입력되는 전압레벨 검출신호에 의거 저전압시에는 전류 패스를 형성하여 인에이블 속도를 증가시키고, 고전압시에는 전류 패스를 차단한다.

전압레벨 검출부(40)는 상기 반도체 메모리 장치 내에 구비되는 전압레벨 검출부(일 예로, High voltage detector)(40)로부터 고전압 또는 저전압의 전압 레벨을 검출하여 상기 전류 조절부(10)로 전압레벨 검출신호를 인가한다. 상기 전압레벨 검출신호는 예를 들어 일정전압 이하인 저전압에서는 '로우'를 유지하다가 일정전압 이상인 고전압이 되면 '하이'가 되는 신호이다. 다른 예로서 상기 전압레벨 검출부(40)를 상기 리던던시 디코더마다 구성하는 방법도 있으나 상기 반도체 메모리 장치 내에 구비되는 전압레벨 검출부를 사용하는 방법보다 비효율적이다.

본 발명의 실시예에 따른 반도체 메모리 장치에 구비되는 리던던시 디코더의 회로의 일 예를 도 3의 구성도를 통해 상세히 설명한다.

먼저, 도 3에 도시된 회로 구성을 설명하면; 상기 인에이블 신호 발생부(20)은 PMOS P3, P4와 NMOS P7이 직렬로 연결되어 있으며, 상기 PMOS P3, P4의 게이트 단과 NMOS N1의 게이트 단에 상기 리던던시 디코더의 동작 제어신호가 연결되도록 구성된다. 그리고, 상기 PMOS P3의 소오스 단은 전원전압에 연결되고 상기 NMOS N1의 소오스 단이 접지전압에 연결된다. 또한, 상기 인에이블 신호 발생부(20) PMOS P4와 NMOS N1의 연결노드 '가'에 상기 출력부(30)의 인버터 INV1의 캐소드(cathode)가 연결된다. 상기 인버터 INV1의 아노드(anode)는 REDi(리던던트 출력신호)에 연결된다. 상기 노드 '가'와 상기 인버터 INV1 사이의 리던던시 인에이블 노드('REN')에는 다수의 퓨즈 쌍(F1/F1B, F2/F2B, ‥‥, Fn/FnB)이 병렬로 연결되고 각 퓨즈는 NMOS 트랜지스터의 드레인 단에 연결되고, 상기 NMOS 트랜지스터의 소오스 단은 접지전압에 연결되며, 게이트 단은 어드레스 신호(add/addB)에 연결된다.

한편, 전류 조절부(10)는 제1 및 제2스위칭소자인 PMOS P5, P6으로 구성되는데, 상기 PMOS P5와 P6은 직렬 연결 구조를 이루며 상기 PMOS P5의 소오스 단이 전원전압에 연결되고 상기 PMOS P6의 드레인 단이 상기 노드 '가'와 상기 다수의 퓨즈 쌍이 연결된 상기 리던던시 인에이블 노드('REN') 사이의 노드 '나'에 연결되어 상기 전원전압과 리던던시 인에이블 노드('REN') 사이에 직렬로 연결된 상기 인에이블 신호 발생부(20)의 PMOS P3, P4와 병렬 연결 구조를 형성한다. 제2스위칭 소자인 상기 PMOS P5의 게이트 단은 전압레벨 검출부(40)의 출력인 전압레벨 검출신호에 연결되고, 제1스위칭 소자인 상기 PMOS P6의 게이트 단은 상기 리던던시 디코더의 동작 제어신호에 연결된다.

상기와 같이 구성된 리던던시 디코더 회로의 동작을 설명하면; 상기 동작 제어신호가 '로우(LOW)'이면 상기 인에이블 신호 발생부(20)의 PMOS P3과 P4가 턴-온 되어 상기 리던던시 인에이블 노드('REN')가 '인에이블' 되어 리페어가 이루어진다. 이때, 상기 전압레벨 검출신호가 낮은 전압에서 유지하는 '로우' 신호인 경우 상기 전류 조절부(10)의 PMOS P5와 P6이 턴-온되어 노드 '나'가 '하이'가 되는 전류 패스를 형성하여 인에이블 속도가 빨라지게 하고, 상기 전압레벨 검출신호가 일정전압 이상이 되는 '하이' 신호인 경우 상기 PMOS P5가 턴-오프 되어 상기 PMOS P5와 P6을 통하는 전류 패스를 차단하여 전류소모를 줄이게 된다.

즉, 본 발명은 퓨즈가 절단된 상태에서 리페어 동작을 수행하도록 제어하는 동작 제어신호가 로우가 되면 상기 PMOS P3과 P4가 모두 턴-온 되어 상기 노드 '가'의 상태를 하이로 천이하여 상기 리던던시 인에이블 노드('REN')가 하이로 되어 불량인 노말 셀은 디스에이블 시키고, 예비 셀은 인에이블 시켜 리페어 동작을 수행한다. 이와 동시에 낮은 전압에서는 상기 전류 조절부(10)의 PMOS P5와 P6이 턴-온 되어 결과적으로 PMOS P3, P4, P5, P6이 모두 턴-온 됨으로써 '하이'로 인에이블 되는 속도가 빨라지게 되고, 높은 전압에서는 상기 전류 조절부(10)의 PMOS P5가 턴-오프 됨으로써 PMOS P5와 P6을 통하는 전류 패스를 절단되어 상기 전류 조절부(10)를 통해 흐르는 전류는 없게 된다.

이에 따라 본 발명은, 속도가 크리티컬(critical)한 낮은 전압에서는 동작전류가 상대적으로 증가해도 인에이블 속도를 증가시킬 수 있으며, 전류가 크리티컬한 높은 전압에서는 인에이블 속도가 상대적으로 감소해도 전류 소모를 줄일 수 있 도록 한 것이다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 리던던시 디코더에 출력부과 전원전압 사이에 직렬로 연결된 인에이블 신호 발생부에 병렬로 연결된 별도의 스위칭부로 구성되는 전류 조절부를 구비함으로써 저전압에서는 전류패스를 형성하여 속도를 증가시키고, 높은 전압에서는 전류 패스를 차단하여 전류소모를 줄여 반도체 메모리 장치에서 동작 전류에 대한 제약 없이 속도를 빠르게 할 수 있는 이점이 있다.

Claims (3)

1. 반도체 메모리 장치에 적용되는 리던던시 디코더에 있어서,

   불량셀 발생에 따른 동작 제어신호를 인가 받아 리페어 동작을 수행하는 인에이블 신호를 발생하는 인에이블 신호 발생부와,

   상기 인에이블 신호 발생부로부터의 인에이블 신호와 어드레스 값에 따라 불량 셀인 노말 셀의 워드 라인은 디스에이블 시키고 예비 셀의 워드 라인은 인에이블 시키는 출력부와,

   상기 동작 제어신호를 입력으로 하는 제1스위칭 소자와, 상기 제1스위칭 소자와 전원전압 단자 사이에 연결되고, 전압레벨의 변동에 대응되는 전압레벨 검출신호를 입력으로 하는 제2스위칭 소자를 구비하여, 상기 동작제어신호에 따른 상기 인에이블 신호 발생시 상기 전압레벨 검출신호에 의거 저전압에서는 상기 출력부로의 전류 패스를 형성하여 인에이블 속도를 증가시키고, 고전압에서는 상기 전류 패스를 차단하는 전류 조절부를 구비함을 특징으로 하는 리던던시 디코더.
2. 삭제
3. 제 1항에 있어서, 상기 전류조절부는;

   상기 동작 제어신호가 상기 제1스위칭 소자에 인가되고 상기 저전압인 전압레벨 검출신호가 상기 제2스위칭 소자에 인가될 때 상기 출력부로의 전류 패스를 형성하고, 상기 고전압인 전압레벨 검출신호가 상기 제2스위칭 소자에 인가될 때 상기 출력부로의 전류 패스를 차단함을 특징으로 하는 리던던시 디코더.

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