KR940006921B1 - 반도체 메모리장치의 불량 메모리셀 재대치 회로 - Google Patents
반도체 메모리장치의 불량 메모리셀 재대치 회로 Download PDFInfo
- Publication number
- KR940006921B1 KR940006921B1 KR1019910007978A KR910007978A KR940006921B1 KR 940006921 B1 KR940006921 B1 KR 940006921B1 KR 1019910007978 A KR1019910007978 A KR 1019910007978A KR 910007978 A KR910007978 A KR 910007978A KR 940006921 B1 KR940006921 B1 KR 940006921B1
- Authority
- KR
- South Korea
- Prior art keywords
- redundant
- fuse
- memory cell
- redundant enable
- resistance component
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제1도는 종래기술에 따른 리던던트 인에이블 회로도.
제2도는 일반적인 리던던트 프리디코오더의 회로도.
제3도는 본발명에 따른 리던던트 인에이블회로의 일실시예.
제4도는 본발명에 따른 리던던트 인에이블회로의 다른 실시예.
제5도는 본발명에 따른 리던던트 인에이블회로의 또다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
2 : 고저항 성분 4 : 휴즈
6 : 피모오스 트랜지스터 8 : 인버터
30a, 30b : 제1, 제2리던던트 인에이블회로 32 : 엔모오스 트랜지스터
본 발명은 반도체 메모리장치의 불량 메모리셀 대치 회로에 관한 것으로, 특히 대치된 메모리셀이 다시 불량으로 판명되었을때 이를 재대치하는 회로에 관한 것이다.
반도체 메모리장치의 급속한 대용량화 추세에 따른 반도체 칩 면적의 증가는 개개의 소자당 불량발생률을 증가시켜 왔다. 그래서 불량 메모리셀을 대치하기 위한 리던던트 회로 및 리던던트셀의 적용은 대용량화된 거의 모든 메모리 칩에서 필수적인 요소가 되있다. 리던던트 동작은 주 메모리셀 어레이 이외의 리던던트행(row) 또는 열(column)을 여분으로 첨가하여 둠으로써 주 메모리셀 어레이내의 메모리셀이 불량으로 판명되었을때 불량 메모리셀을 포함하는 행 또는 열대신 리던던트 행 또는 열을 동작시킴으로써 수행된다. 따라서 리던던트 동작을 수행하기 위해서는 불량인 행 또는 열과 대치할 소정 갯수의 리던던트 행 또는 열과, 불량인 행 또는 열을 선택할 수 있도록 디코딩하는 리던던트 프리디코오더와 상기 리던던트 프리디코오더를 인에이블시키기 위한 리던던트 인에이블회로가 필수적이다.
한편, 일반적으로 반도체 메모리장치들의 메모리셀들은 열에서 상대적으로 보다 많은 결함을 갖기 때문에, 각 블럭들마다 리던던트 메모리셀들을 기지는 리던던트 열들을 배치하고, 동일 블럭들 내에서 결함이있는 메모리셀을 가지는 열을 결함이 없는 셀을 가지는 리던던트 열로 교체하는 열 리던던시 기술이 더 널리 사용되어 왔다.
제1도는 종래기술에 따른 리던던트 인에이블신호를 출력하는 리던던트 인에이블회로도로서, 다결정 실리콘을 이용한 고저항 성분(2)과 휴즈(4)가 직렬 접속되어 있으며, 리던던트 인에이블신호 ψRE가 상기 휴즈(4)의 상태에 따라 확실한 전원전압 Vcc레벨(이하 "하이레벨"이라 함) 또는 접지전압 GND레벨(이하 "로우레벨"이라 함)이 되도록 하기 위한 피모오스 트랜지스터(6)와 인버터(8)로 구성되어 있다.
제2도는 일반적인 리던던트 프리디코오더의 회로도로서, 열 어드레스신호 A0,, A1,, A2,가 대응되는 6개의 전달(transfer) 트랜지스터(10-15)를 통하여 대응되는 6개의 휴즈(16-21)의 일단에 공급되고, 각 휴즈의 타단은 상기 제1도의 회로에서 출력되는 리던던트 인에이블신호 ψRE아 함께 노아게이트(22)의 입력단자에 인가된다. 상기 전달트랜지스터는 리던던트 인에이블신호 ψRE가 로우레벨(그반전신호인는 하이레벨)로 출력될 때에 턴온된다. 상기 노아게이트(22)의 출력은 인버터(23)에 의해 반전되어 리던던트 열을 동작시키기 위한 리던던트 제어신 ψR로 발생된다.
상기 제1도 및 제2도를 참조하여 종래의 리던던트 동작 수행을 위한 리던던트 제어신호 ψR를 발생하는 동작을 설명한다.
첫번째로, 주 메모리셀 어레이에서 불량 메모리셀이 발생하지 않았을 경우에는 제1도의 휴즈(4) 및 제2도의 휴즈(16-21)는 모두 도통상태(즉, 절단되지 않은 상태)에 있게 되며, 그에 따라 상기 휴즈(4)를 통한 접지전압 GND가 인버터(8)에 인가됨에 따라 리던던트 인에이블신호 ψRE가 하이레벨로 출력되어 제2도의 회로에 인가된다. 이때 피모으스 트랜지스터(6)는 상기 인버터(8)의 출력에 의해 턴오프(turn off)된다. 따라서 전달 트랜지스터들(10-15)은 하이레벨의 리던던트 인에이블신호 ψRE 및 로우레벨을 갖는에의해 모두 턴오프된다. 또한 노아게이트(22)는 하이레벨의 리던던트 인에이블신호 ψRE에 의해 디스에이블되어, 리던던트 인에이블신호 ψRE를 로우레벨로 출력한다. 결과적으로 리던던트 프리디코오더는 디스에이블되어 동작하지 않는 상태가 된다.
두번째로, 주 메모리셀 어레이에서 불량 메모리셀이 발생하여 리던던트셀의 열(또는 행)과 대치해야 하며, 이때 상기 불량 메모리셀이 소속된 열을 지정하는 열 어드레스신호 A0, A1, A2가 모두 "0"논리를 갖는다고 가정한다. 본 실시예에서는 어드레스신호의 "1"논리 및 "0"논리는 각각 하이레벨 및 로우레벨과 같은 전압레벨을 갖는 것으로 정한다. 먼저, 제1도의 휴즈(4)를 절단함으로써 인버터(8)의 출력인 리던던트 인에이블신호 ψRE가 하이레벨에서 로우레벨로 천이하도록 하여, 제2도의 전달트랜지스터들(10-15)과 노아게이트(22)를 인에이블시켜 준다. 그 다음, 상기 불량 메모리셀이 소속된 열을 지정하는 어드레스신호들 A0, A1, A2가 모두 "0"논리로 인가될 때에 노아게이트(22)에 유효입력을 제공하는 휴즈들(16,18,20)을 제외한 나머지 휴즈들, 즉 어드레스신호들에 각각 대응되는 휴즈들(17,19,21)을 모두 절단한다. 그 결과로 열 어드레스신호,,는 상기 노아게이트(22)에 입력되지 않는다.
상기와 같이 휴즈들의 절단이 완료된 후, 열 어드레스신호 A0, A1, A2가 모두 "0"논리로 입력되면, 노아게이트(22)는 로우레벨의 리던던트 제어신호 ψR을 출력하고, 그에 따라 결함 메모리셀이 소속된 주 메모리셀 어레이의 열이 리던던트 열로 대치하여 동작시킬 수 있게 된다.
이때 상기 대치된 리던던트 열의 리던던트셀이 불량인 경우, 상기한 종래의 리던던트 디코오더에서는 대치된 불량 어드레스 A0 A1 A2에 각각 대응하는 휴즈들(16,18,20)를 모두 절단한후, 다시 새로운 리던던트 디코오더를 활용하여 휴즈를 절단하는 전술한 동작을 반복해야 한다.
따라서 종래 회로에 있어서는 한번 대치된 리던던트 열조차 불량 메모리셀을 포함하고 있을 때에는 여분의 다른 리던던트 열으로 재대치하기가 곤란하며, 또한 상기와 같이 리던던트 디코오더의 절단되지 않은 나머지 휴즈를 절단할 경우 출력단이 플로팅(floating)되어 일정한 전위를 유지시킬 수 없을 뿐만아니라, 레이아웃상의 일정한 위치에 있지 않은 나머지 휴즈를 찾는 과정이 첨가되어 제품의 수율이 낮아지게 되며, 스루우 풋(through put) 시간을 지연시키는 요인이 되어 왔다.
따라서 본발명의 목적은 반도체 메모리 장치에 있어서, 주 메모리셀 어레이중 불량 메모리셀이 소속된 열을 대치한 리던던트 열의 메모리셀이 다시 불량으로 판명되었을때 여분의 다른 리던던트 열로 간단하게 재대치시킬 수 있는 회로를 제공함에 있다.
이하 본발명을 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본발명에 따른 리던던트 인에이블회로의 일실시예를 보이는 도면으로서, 각각 고저항 성분(2)과 휴즈(4)와 피모오스 트랜지스터(6) 및 인버터(8)로 구성되는 제1 및 제2리던던트 인에이블회로(30a,30b)와 드레인단자가 상기 제1리던던트 인에이불회로(30a)의 고저항 성분(2)과 휴즈(4)의 접속점에 연결되고 게이트단자가 상기 제2리던던트 인에이블회로(30b)의 고저항 성분(2)과 휴즈(4)의 접속점에 연결되며 소오스단자가 접지전압에 접속되는 엔모오스 트랜지스터(32)로 구성된다. 상기 제3도의 구성중 제l 및 제2리던던트 인에이블회로(30a,30b) 각각의 구성은 전술한 제1도의 종래의 리던던트 인에이블회로의 구성과 동일하며 참조 부호도 동일하다.
제3도의 동작을 전술한 제2도의 리던던트 프리디코오더의 회로도를 참조하여 상세히 설명한다. 우선 제3도의 제1리던던트 인에이블회로(30a)에서 발생되는 리던던트 인에이블신호 ψRE는 제2도의 노아게이트(22) 에 인가되는 동시에 이의 반전신호와 함께 전달 트랜지스터(10-15)에 인가된다. 이때 주 메모리셀 어레이에서 불량셀이 발생하지 않았을 경우에는 휴즈(4)를 절단하지 않음에 따라 상기 리던던트 인에이블신호 ψRE는 하이레벨로 출력되므로, 제2도에 도시한 리던던트 프리디코오더는 디스에이블되어 동작하지 않는다.
반면에, 주 메모리셀 어레이에서 불량 메모리셀이 발생하였을 경우, 전술한 바와 동일하게, 리던던트 열로 대치히기 위해 제1리던던트 인에이블회로(30a)의 휴즈(4)를 절단하여 리던던트 인에이블신호 ψRE를 인에이블상태인 로우레벨로 만들어 주고, 상기 불량 메모리셀이 소속된 주 메모리셀 어레이의 열을 선택하는 열 어드레스신호에 대응되는 휴즈를 제외한 나머지 휴즈를 절단함으로써, 리던던트 제어신호 ψR이 로우레벨로 인에이블되어 리던던트 열로 대치된다.
상기한 동작에 따라 결함 메모리셀을 대치한 다음 검사한 결과, 대치된 리던던트 열에 대응된 리던던트 메모리셀중 불량 메모리셀이 포함되어 있는 것으로 판정되면, 제2리던던트 인에이블회로(30b)의 휴즈(4)를 절단함으로써 엔모오스 트랜지스터(32)의 게이트 단자에 하이레벨이 인가되도록 한다. 그 결과로 엔모오스 트랜지스터(32)가 턴온됨에 따라, 제1리던던트 인에이블회로(30a)에서 출력되는 리던던트 인에이블신호 ψRE가 디스에이블상태인 하이레벨로 천이된다. 따라서 종래와 달리 제2도의 리던던트 프리디코오더에서 한번 대치된 불량 어드레스에 해당하는 휴즈들을 모두 절단하지 않아도 노아게이트(22)의 입력인 리던던트 인에이블신호 ψRE가 하이레벨이 되므로, 리던던트 제어신호 ψR는 디스에이블상태가 된다.
제4도는 본발명에 따든 리던던트 인에이블회로의 다른 실시예로서, 각각이 전원전압에 일단이 연결된 휴즈(44)와 접지전압에 일단이 연결된 고저항 성분(42)을 가지며 상기 휴즈(44)의 타단과 고저항 성분(42)의 타단의 접속점에서 리던던트 인에이블신호 ψRE를 출력하는 제1 및 제2리던던트 인에이블회로(40a,40b)와, 드레인단자가 상기 제1리던던트 인에이블회로(40a)의 고저항 성분(42)과 휴즈(44)의 접속점에 접속되고 게이트단자가 상기 제2리던던트 인에이블회로(40b)의 고저항 성분(42)과 휴즈(44)의 접속점에 접속되며 소오스단자가 전원전압에 연결되는 피모오스 트랜지스터로 구성되어 있다. 상기 제4도의 회로에서, 불량 대치에 따른 리던던트 인에이블신호 ψRE의 발생은, 전술한 제3도의 회로에서와 같이, 1차적으로 제1리던던트 인에이블회로(40a)의 휴즈(44)가 절단되는 것에 따라 발생하고, 불량 재대치 과정도 전술한 제3도의 그것과 동일하게, 1차적으로 제1리던던트 인에이블회로(40a)의 휴즈(44)가 절단된 후 다시 2차적으로 제2리던던트 인에이블회로(40b)의 휴즈(44)가 절단되어 이루어진다. 상기 제4도의 동작은 제3도의 동작을 참조한 당분야의 통상지식인에게는 자명하므로 설명을 생략한다.
제5도는 본발명에 따른 리던던트 인에이블신호의 또다른 실시예로서, 전술한 제3도의 회로에서 제1 및 제2 리던던트회로(30a,30b)의 피모오스 트랜지스터(6)를 엔모오스 트랜지스터(54)로 바꾸고, 제 1리던던트 인에이블회로(30a)의 제어를 위한 엔모오스 트랜지스터(32)를 피모오스 트랜지스터(60)로 바꾸어 사용할수도 있음을 보인 것이다.
상술한 바와 같이, 본발명은 주 메모리셀 어레이의 불량 열을 대치한 리던던트 열의 메모리셀이 다시 불량으로 판명되었을때 간단하게 불량인 리던던트 열의 리던던트 프리디코오더를 동작시키지 않을 수 있으며, 여분의 다른 리던던트 열로 불량셀의 재대치를 가능하게 함으로써 반도체 메모리소자의 수율을 증가시키는 효과를 갖을 뿐만아니라, 불량재대치의 과정이 간단해짐에 따라 스루우-풋 시간을 단축시킬 수 있는 잇점이 있다.
Claims (4)
- 주 메모리셀 어레이의 결함이 있는 불량 열을 대치하기 위한 리던던트 열을 가지는 반도체 메모리 장치에 있어서, 적어도 직렬 접속되는 고저항 성분과 휴즈를 각각 가지며 상기 휴즈를 절단하는 것에 의해 일정논리신호를 상기 고저항 성분과 휴즈의 접속점으로 발생하는 제1 및 제2리던던트 인에이블수단과, 상기 제1및 제2리던던트 인에이블수단의 상기 고저항 성분과 휴즈의 각 접속점 사이에 접속되어 상기 리던던트 열 선택을 인에이블시키기 위한 상기 제1리던던트 인에이블수단의 신호발생을 상기 제2리던던트 인에이블수단의 발생신호에 의해 제어하는 제어수단으로 구성하는 것을 특징으로 하는 불량 메모리셀 재대치 회로.
- 제1항에 있어서, 상기 제1리던던트 인에이블수단이 휴즈 절단에 의해 인에이블된 상태에서 상기 제2리던던트 인에이블수단의 휴즈를 절단하는 것에 의해 디스에이블됨을 특징으로 하는 불량 메모리셀 재대치 회로.
- 제 2 항에 있어서, 상기 제어수단이 상기 제1리던딘트 인에이블수단의 고저항 성분과 휴즈의 접속점에 드레인 단자가 접속되고 상기 제2리던던트 인에이블수단의 고저항 성분의 휴즈의 접속점에 게이트 단자가 접속되며 소오스단자가 접지전압에 접속되는 엔모오스 트랜지스터임을 특징으로 하는 불량 메모리셀 재대치회로.
- 제 2항에 있어서, 상기 제어수단이 드레인단자가 상기 제1리던던트 인에이블수단의 고저항 성분과 휴즈의 접속점에 접속되고 게이트단자가 상기 제2리던던트 인에이블수단의 고저항 성분과 휴즈의 접속점에 접속되며 소오스단자가 전원전압에 연결되는 피모오스 트랜지스터임을 특징으로 하는 불량 메모리셀 재대치회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910007978A KR940006921B1 (ko) | 1991-05-16 | 1991-05-16 | 반도체 메모리장치의 불량 메모리셀 재대치 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910007978A KR940006921B1 (ko) | 1991-05-16 | 1991-05-16 | 반도체 메모리장치의 불량 메모리셀 재대치 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920022312A KR920022312A (ko) | 1992-12-19 |
| KR940006921B1 true KR940006921B1 (ko) | 1994-07-29 |
Family
ID=19314542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910007978A KR940006921B1 (ko) | 1991-05-16 | 1991-05-16 | 반도체 메모리장치의 불량 메모리셀 재대치 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006921B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370142B1 (ko) * | 2001-03-29 | 2003-01-30 | 주식회사 하이닉스반도체 | 와이드(ｗｉｄｅ) 입/출력 데이타라인에 적합한 결함구제회로 |
-
1991
- 1991-05-16 KR KR1019910007978A patent/KR940006921B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022312A (ko) | 1992-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100376265B1 (ko) | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 | |
| US5058059A (en) | Memory circuit having a redundant memory cell array for replacing faulty cells | |
| US7609580B2 (en) | Redundancy program circuit and methods thereof | |
| EP0355768B1 (en) | Semiconductor memory cells and semiconductor memory device employing the semiconductor memory cells | |
| EP0477809A2 (en) | High speed redundant rows and columns for semiconductor memories | |
| EP0110636B1 (en) | Improvements in or relating to semiconductor memories | |
| EP0090332B1 (en) | Semiconductor memory device | |
| KR890001847B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| JPH0444359B2 (ko) | ||
| KR100287541B1 (ko) | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 | |
| JPS61123169A (ja) | 半導体集積回路 | |
| US4571706A (en) | Semiconductor memory device | |
| KR100616215B1 (ko) | 안티퓨즈를 이용한 리페어 회로 | |
| KR940006921B1 (ko) | 반도체 메모리장치의 불량 메모리셀 재대치 회로 | |
| US5481498A (en) | Redundancy circuit for semiconductor memory device | |
| JP3952259B2 (ja) | 半導体メモリ装置の欠陥アドレス貯蔵回路 | |
| JPS6350799B2 (ko) | ||
| KR100341155B1 (ko) | 반도체 기억 장치 | |
| JP2000285693A (ja) | 半導体記憶装置 | |
| JPS6138560B2 (ko) | ||
| KR100631912B1 (ko) | 반도체 메모리장치에 적용되는 리던던시 디코더 | |
| JPH0462160B2 (ko) | ||
| KR930003163A (ko) | 리던던시 회로를 구비하는 반도체 메모리 장치 | |
| KR100526454B1 (ko) | 앤티퓨즈의 프로그래밍장치를 갖는 리페어회로 | |
| KR880002124B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060630 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |