JPH02161698A - 半導体記憶装置の冗長回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、主メモリセルアレイと冗長メモリセルアレイ
とを有し、主メモリセルアレイの一部が欠陥部となって
いる場合に、その欠陥部に代えて冗長メモリセルアレイ
に対するアドレス選択を行うＭＯ５型ダイナミックＲＡ
Ｍ　（ランダム・アクセス・メモリ）、スタティックＲ
ＡＭ、　ＲＯＭ（リード・オンリ・メモリ）等の半導体
記憶装置の冗長回路に関するものである。

（従来の技術） 従来、半導体記憶装置の冗長回路としては、例えば特開
昭６１−９９９号公報等に記載されるように、種々のも
のが提案されている。その−例を第２図及び第３図に示
す。

第２図は、従来の冗長回路を有する半導体記憶装置の概
略構成図である。

この半導体記憶装置は、ＭＯ８型スタティックＲ１４を
示すもので、ＭＯＳトランジスタからなる多数のメモリ
セルがマトリクス状に配列された主メモリセルアレイ１
を備え、その主メモリセルアレイ１には、アドレス信号
Ａ１〜Ａｉ解読用の行アドレスデコーダ２、及びアドレ
ス信号Ａ（ｉモ１）〜Ａ　Ｊ　ｇｆｆｌ用の列アドレス
デコーダ３が接続されている。さらに、主メモリセルア
レイ１には、読出しデータＤｏｕｔと書込みデータＤｉ
ｎの入出力を行うリード／ライト入出力回路（以下、Ｒ
／Ｗ入出力回路という）４が接続されている。

主メモリセルアレ、イ１の近傍には、Ｍ　ＯＳ　ｌ”ラ
ンジスタからなる複数のメモリセルが配列された冗長メ
モリセルアレイ５が設けられ、その冗長メモリセルアレ
イ５に冗長回路１０が接続されている。また、冗長回路
〕０と行アドレスデコーダ２及び列アドレスデコーダ３
とは、禁止信号８６出力川のアドレス切換回路６を通し
て接続さノ１−でいる。

冗長回路１０は、冗長メモリセルアレイ５のアドレスを
選択制御するしので、冗長アドレスの個数１１のヒユー
ズ回路２０−１へ２０−ｎと、それと同一回路構成の１
個の冗長モード選択回路３０とを備えている。ヒユーズ
回路２０−１〜２〇−ｎの出力側には、ｎ個の冗長アド
レス設定回路４０−１〜４０−ｎ、冗長列アドレスデコ
ーダ５０、及び必要に応じて設けられる冗長行アドレス
デフ１−ダ５１が接続されている。ヒユーズ回路２０−
１〜２０〜ｎは、チップ選択信号てπによりラッチ初期
設定を行い、冗長アドレスをヒユーズの接続状態で決め
、冗長アドレス設定回路４０１−へ−４０−ｎを制御す
る回路である。冗長モード選択回路３０は、チップ選択
信号丁によって、ラッチ初期設定を行い、ヒユーズの接
続状態により、冗長列アドレスデコーダ５０あるいは冗
長行アドレスデコーダ５１をオン、オフ制御する回路で
ある。冗長アドレス設定回路４０−１〜４〇−ｎは、ヒ
ユーズ回路２０−１へ−２０−ｎの出力と、アドレス入
力回路から出力されるアドレス信号ＡＤＩ、″′Ｋｒ５
１〜ＡＤｎ、ＡＤｎとを入力し、冗長アドレス信号ＲＡ
ＤＩ−ＲＡＤｎを出力する回路である。冗長列アドレス
デコーダ５０は、冗長アドレス信号ＲＡＤ１〜ＲＡＤｎ
を解読して冗長信号π八を生成し、その冗長信号■λに
より冗長メモリセルアレイ５のメモリセル列を選択する
機能を有している。茗・要に応じて設けられる冗長行ア
ドレスデコーダ５１は、冗長列アドレスデコーダ５０と
ほぼ同一の回路構成をなし、冗長アドレス設定回路４０
−１−〜４０−ｎの出力を解読して冗長メモリセルアレ
イ５のメモリセル行を選択する機能を有している。

次に、動作を説明する。

主メモリセルアレイ１に対してデータＤｉｎの書込み、
またはデータＤｏｕｔの読出を行う場合、行アドレスデ
コーダ２はアドレス信号Ａ１〜Ａｉを解読し、主メモリ
セルアレイ１のメモリセル行を選択する。次に、列アド
レスデコーダ３はアドレス信号Ａ（ｉ＋１．）〜Ａｊを
解読し、主メモリセルアレイ１のメモリセル列を選択す
る。すると。

書込みデータＤｉｎがＲ／Ｗ入出力回路４を通して、選
択されたメモリセルに書込まれる。また、選択されたメ
モリセルのデータは、Ｒ／Ｗ入出力回路４を通して外部
へ読出される。

ここで、主メモリセルアレイ１中に不良メモリセルがあ
る場合、その不良メモリセルを含む例えばメモリセル列
が冗長メモリセルアレイに置き換られてアクセスされる
。即ち、列アドレスデコーダ３で選択されたメモリセル
列の中に不良メモリセルが含まれる場合、列アドレス信
号ＡＤＩ。

、４［）１−−ＡＤｎ、耶ｎ及びヒユーズ回路２０１〜
２０−ｎよって、冗長アドレス設定回路４０−１−ｍ−
４０−ｎから、冗長アドレス信号ＲＡＤ　１〜ＲＡＤｎ
が出力され、その冗長アドレス信号ＲＡＤＩ〜ＲＡＤｎ
が、冗長モード選択回路３０の出力によりオン状態とな
った冗長列アドレスデコーダ５０で解読され、その解読
結果である冗長信号■λにより冗長メモリセルアレイ５
中のメモリセル列が選択されてアクセスされることにな
る。

この時、冗長信号■λは、アドレス切換回路６にも入力
される。すると、アドレス切換回路６は禁止信号Ｓ６を
出力し、主メモリセルアレイ１の列アドレスデコーダ３
をオフ状態にさせる。

第３図は、第２図中の冗長回路１０の一構成例を示す回
路図である。なお、この第３図では、説明を簡単にする
ために冗長行アドレスデコーダ５１が省略されている。

この冗長回路１．０において、各ヒユーズ回路２０−１
−〜２０−ｎ及び冗長選択回路３０は、チップ選択信号
”［の制御によるラッチ初期設定用のＰチャネル型ＭＯ
３トランジスタ（以下、ＰＭＯ８という）２１と、冗長
アドレス設定用のヒユーズ２２と、ＰＭＯ８２１のソー
ス側ノードＮ１上の電位を保持するラッチ回路２３と、
そのラッチ回路２３の出力側ノードＮ２に接続された高
抵抗２６及びインバータ２７とで、それぞれ構成されて
いる。各ヒユーズ回路２０−１〜２０−ｎの出力側ノー
ドＮ３にそれぞれ接続された冗長アトｌメス設定回路４
０−１〜４０−ｎは、ノードＮ３の電位を反転するイン
バータ４１と、ノードＮ３とインバータ４１の出力側ノ
ードＮ４によってアドレス信号ＡＤＩ〜ＡＤｎの入力を
制御する第１のトランスファゲート４２と、ノードＮ３
．Ｎ４によりアドレス信号″ＡＤＩ〜ＡＤｎの入力を制
御する第２のトランスファゲート４３とで、それぞれ構
成されている。各冗長アドレス設定回路４０１〜４０−
ｎの出力ｆｉ１ノードＮ５と、冗長モード選択回路３０
の出力側ノードＮ６とは、（ｎ＋１）入力ＮＡＮＤゲー
トからなる冗長列アドレスデコーダ５０に接続されてい
る。

次に、第３図の冗長回路の動作を説明する。

この冗長回路を使用する必要がある場合には、冗長モー
ド選択回路３０中のヒユーズ（２２）を切断する。する
と、その冗長モード選択回路３０の出力側ノードＮ６が
高レベル（以下、“’　Ｈ”という）となり、冗長列ア
ドレスデコーダ５０がオン状態となって出力可能状態に
なる。第２図の冗長メモリセルアレイ５に対するアドレ
スの設定は、各ヒユーズ回路２０−１〜２０−ｎ中のヒ
ユーズ２２の接続状態及び切断状態の組合わせと、その
出力側の冗長アドレス設定回路４０−１〜４０−ｎの動
作とにより、行われる。

半導体記憶装置のアクセス時（アクティブ動作時）にチ
ップ選択値引σ「が低レベル（以下、ＩＩ　Ｌ　ＩＩと
いう）になると、ヒユーズ回路２０−１〜２０−ｎ中の
ＰＭＯ３２１がオンし、そのソース四ノードＮ１が、ヒ
ユーズ２２の接続状態または切断状態に応じて“Ｉ　ｌ
＝　１１またはＨ”になる。

この１１　Ｌ“°または“Ｈ”はラッチ回８２３でラッ
チされ、そのラッチ回路２３の出力データに基づき、ト
ランスファゲート４２．４３が制御され、各対のアドレ
ス信号ＡＤＩ、π１へ−ＡＤｎ。

■ｎのうちのいずれか一方が冗長アドレス信号ＲＡＤ１
〜ＲＡＤｎとして出力される。この冗長アドレス信号Ｒ
ＡＤ１〜ＲＡＤｎは、冗長列アドレスデコーダ５０で解
読され、そのデコーダ５０から出力される冗長信号πＸ
によって冗長メモリセルアレイ５中のメモリセルが選択
されることになる。

ここで、ヒユーズ回路２０−１〜２０−ｎ及び冗長選択
回路３０において、ＰＭＯ８２１がない場合を考える。

例えば、ヒユーズ２２が切断されている場合、電源を投
入すると、ノードＮ１、が接地電位Ｖｓｓから浮いてい
るため、ラッチ回路２３によるラッチ動作が不安定にな
る。そこで、ＰＭＯ３２１を設け、チップ選択信号で「
によりノードＮ１をＨ°°に設定して確実にラッチ状態
を決定し、電源投入時の誤動作を防止している。

（発明が解決しようとする課題〉 しかしながら、上記構成の冗長回路１０では、ヒユーズ
回路２０−１〜２０−■及び冗長モード選択回路３０中
のヒユーズ２２を切断しない場合には、アクティブ動作
時にチップ選択信号了が＋１１−ＩＩになってＰＭＯ８
２１が常にオン状態になるため、電源電位Ｖｅｅ、ＰＭ
Ｏ８２１、ヒユーズ２２及び接地電位Ｖｓｓという経路
で貫通電流が流れることになる。そして、冗長アドレス
の個数ｎに対応したｎ個のヒユーズ回路２０−１〜２０
−　ｎと１個の冗長選択回路３０とに、それぞれヒｊ−
”””−ズ２２が設けられているので、冗長アドレスの
設定条件にもよるが、各接続状態のヒユーズ２１を通し
て前記貫通電流が流ね、るため、消費電力が増大し７、
それを解決することが困難であった。

本発明は前記従来技術が持っていた課題として、アクテ
ィブ時に消費電力が増大するという点について解決した
半導体記憶装置の冗長回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するなめに、デコーダにより解
読されたアドレス信号によりメモリセルが選択される主
メモリセルアレイと、冗長メモリセルアレイとを有し、
前記主メモリセルアレイの一部の欠陥部に代えて前記冗
長メモリセルアレイに対するアドレス選択を行う半導体
記憶装置の冗長回路において、チップ選択信号によるラ
ッチ初期設定機能を有する冗長モード選択回路と、複数
の冗長アドレス設定回路と、前記冗長モード選択回路に
よりオン、オフ制御され前記第１と第２のヒユーズの接
続点から出力されるアドレス信号を解読して前記冗長メ
王リセルアレイのアドレスを選択する冗長アドレス信号
・−ダとを、備えたものである。ここで、各冗長アドレ
ス設定回路は、前記冗長モード選択回路の出力に基づき
前記アドレス信号の入力が制御される第１のトランスフ
ァゲート、前記第１の１〜ランスファゲート・に直列接
続された第１と第２のヒユーズ、及び前記第２のヒユー
ズに対して前記アドレス信号を入力する第２のＩ〜シラ
ンファゲートをそれぞれ有している。

（作用） 本発明によれば、以上のように半導体記憶装置の冗長回
路を構成したので、冗長モード選択回路は冗長アドレス
デコーダの動作を制御する働きを有し、また冗長アドレ
ス設定回路はその内部の第１、第２のヒユーズ等のみで
冗長アドレスを決定して従来のヒユーズ回路を不要にす
る働きかある。

従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の一実施例を示す冗長回路の概略の回路
図である。

この冗長回路は、従来の第３図の回路に対応するもので
、例えば従来の第２図の半導体記憶装置に設けられる。

この冗長回路は、冗長モード選択のための１個の冗長モ
ード選択回路６０を備え、その出力側には、インバータ
７０、冗長アトｌメスｎの個数の冗長アドレス設定回路
８０〜１〜８０−ｎ、及び冗長列デコーダ９０が接続さ
れている。

冗長モー　ド設定回路６０は、チップ選択信号で了−に
よるラッチ初期設定機能をもっており、チップ選択信号
百「制御によるラッチ初期設定用のＰ　ＭＯＳ　６１、
ヒユーズ６２、ラッチ回路６３、高抵抗６６、及びイン
バータ６７より構成されている。Ｐｉｔ。１０Ｓ６１の
ソース・ドレインは電源電位Ｖｃｃ・とノードＮｉｌに
接続され、そのノードＮ１．Ｉが、ヒユーズ６２を介し
て接地電位Ｖ　Ｓ　Ｓに接続さ１１るど共に、ラッチ回
路６３に接続されている。ラッチ回路６３は、ＰＭＯ８
６４ａ及びＮ　Ｍ　ＯＳ　６４　ｂからなるインバータ
６４と、ＰＭＯ８６５とて゛構成され、そのラッチ回路
６３の出力側ノードＮ　１２が、高抵抗６６を介して接
地電位Ｖｓｓに接続されると共に、インバータ６７を介
してノードＮ１３に接続されている。

ノードＮ１３は信号反転用のインバータ７０を介してノ
ードＮ］−４に接続され、それらのノードＮ　１．３お
よびＮ　］、　４が各冗長アドレス設定回路８０−１〜
８０−ｎにそれぞれ接続されている。

また、ノードＮ　１．３は、（ｎ＋１）入力ＮＡＮＤゲ
ー１へからなる冗長列アドレスデコーダ９０に接続され
ている。

各冗長アドレス設定回路８０−１”８０−ｎは、第１−
１第２のト・ランスフアゲ−ｔ−８１，８２及び第１．
第２のヒユーズ８３．８４を有している。

第１のトランスファゲート８１−は、ゲー１−がノード
Ｎ１−４に接続されたＰ　Ｍ　ＯＳ　８１　ａと、ゲー
トがノードＮ１３に接続されたＮＭＯ８８１ｂとの並列
回路で構成され、第２図の各アドレス信号ＡＤＩへ−Ａ
Ｄｎの入力を制御する回路である。第１のトランスファ
ゲート８１は第１のヒユーズ８３を介して出力側ノード
Ｎ１−５に接続されている。第２のトランスファゲート
８２は、ゲートが電源電位Ｖｃｅに接続されたＮＭＯ８
８２ａと、ゲートが接地電位Ｖｓｓに接続されたＰＭＯ
８８２ｂとの並列回路で構成され、常時オン状態となっ
て第２図の各アドレス信号″ＡＤ１〜πｎを入力する機
能を有している。第２のトランスファゲート８２は第２
のヒユーズ８４を介して出力側ノードＮ　１．５に接続
されている。各冗長アドレス設定回路８０−１−〜８０
−ｎの出力側ノードは、冗長アドレス信号ＲＡＤ１〜Ｒ
ＡＤｎをそれぞれ出力する機能を有し、冗長列アドレス
デコーダ９０に接続されている。

冗長列アドレスデコーダ９０は、ノードＮ１３の”　Ｈ
”によりオン状態となり、冗長アドレス信号ＲＡＤＩ〜
ＲＡＤｎを解読して、第２図の冗長メモリセルアレイ５
に供給する冗長信号■を出力する回路である。

以」二のように構成される冗長回路の動作を説明する。

冗長回路を使用しない場合は、冗長モード選択回路６０
中のヒユーズ６２を切断しない。この時、ノードＮｉｌ
はｉｉ　Ｌ　＋＋であるため、インバータ６４．６７を
通してノードＮ１３も１１　Ｌ　＋＋となり、冗長列ア
ドレスデコーダ９０がオフ状態となっている。また、ノ
ードＮ１３の１１　Ｌ　！ｌはインバータ７０で反転さ
れているなめ、その出力側ノードＮ１４が“°Ｈパとな
り、各冗長アドレス設定回路８０−１−〜８０−ｎ中の
第１のトランスフアゲ−１−８１もオフ状態になってい
る。

冗長回路を使用する場合には、冗長モード選択口ＦＩ４
ｆＩ６０中のヒユーズ６２を切断すると共に、設定すべ
き冗長アドレスに応じて各冗長アドレス設定回路８０−
１〜８０−ｎ中のヒユーズ８３または８４のいずれか一
方を切断する。そして、アクセス時にチップ選択信号子
がＢ　Ｌ　＋＋になると、冗長モード選択回路６０中の
ＰＭＯ８６１がオンし、そのソース側ノードＮｉｌが“
’Ｈ”となり、その”　Ｈ”がラッチ回路６３にラッチ
されるため、電源投入時のラッチ初期設定ミスが防止さ
れる。

ラッチ回路６３の出力側ノードＮ１２はＬ″で、それが
インバータ６７で反転されてノードＮ１３がＨ１１とな
り、さらにインバータ７０で反転されてノードＮ１．４
がｉｔ　Ｌ　＋＋となる。そのため、各冗長アドレス設
定回路８０−１〜８０・−ｎ中の第１のトランスファゲ
ート８１がオンすると共に、冗長列アドレスデコーダ９
０も動作状態となる。

従って、各冗長アドレス設定回路８０−１〜８０−ｎ中
のヒユーズ８３または８４の切断、接続状態に応じて各
アドレス信号ＡＤＩ〜ＡＤｎ、π１〜τ［）ｎ対のいず
れか一方が各出力側ノードＮ１５から冗長アドレス信号
Ｒ，ＡＤ　１ヘーＲＡＤ　ｎの形で出力される。この冗
長アドレス信号ＲＡＤ１〜ＲＡＤｎは、冗長列アドレス
デコーダ９０で解読され、その解読結果である冗長信号
Ｔｕにより、第２図の冗長メモリセルアレイ中のメモリ
セルが選択され、それに対するデータの読出し、あるい
は書込みが行われる。

本実施例では、次のような利点を有している。

冗長モード選択回路６０は、チップ選択信号で「による
電源投入時の誤動作防止機能を有しているため、ヒユー
ズ６２を切断しない時には、アクティブ時において、電
源電位Ｖｃｅ−＋ＰＭＯ８６１→ヒユーズ６２→接地電
位Ｖｓｓという経路で貫通電流が流れる。ところが、冗
長アドレス設定回路８０−１〜８０−ｎ中にヒユーズ８
３゜８４等を設け、その冗長アドレス設定回路８０１〜
８０−ｎのみで冗長アドレスを決定するようにしたので
、従来の第３図のヒユーズ回路２〇−１〜２０−ｎを省
略でき、貫通電流の流れる箇所の削除によって消費電力
の大幅な減少が図れる。

その上、構成素子数も減少するため、冗長回路形成のた
めのパターン面積も縮小できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ＞　　第１図中のＮＭＯ８をＦ）　Ｍ　ＯＳで、Ｐ
ＭＯ８をＮＭＯ８でそれぞれ構成したり、あるいはそれ
らのＮＭＯ８及びＰＭＯ８を他のトランジスタで構成し
てもよい。さらに、冗長モード選択回路６０、冗長アド
レス設定回路８Ｏ−１−８Ｏｎ、及び冗長列アドレスデ
コーダ９０を他の回路で構成してもよい。

（ｂ）　　第１図の冗長回路は、行アドレス用の冗長回
路としても適用できる。

（Ｃ）　　第１図の冗長回路は、第２図のスタティック
Ｒ，ＡＭ以外に、ダイナミックＲＡＭやＲＯＭ等の他の
半導体記憶装置にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、電源投入
時の誤動作防止機能を有する冗長モード選択回路と、第
１．第２のヒユーズを有する冗長アドレス設定回路とを
設け、その冗長アドレス設定回路のみで冗長アドレスを
決定する構成にしたので、電源投入時の誤動作防止機能
を備えながら、貫通電流の流れる箇所、つまり従来のヒ
ユーズ回路を削減でき、それによってアクティブ時の消
費電力を減少できる。その上、回路構成素子数の減少に
より、パターン面積の縮小化も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す冗長回路の回路図、第２
図は従来の冗長回路を有する半導体記憶装置の概略椹成
因、第３図は第２図中の冗長回路の回路図である。 １・・・・・・主メモリセルアレイ、２・・・・・・行
アドレスデコーダ、３・・・・・・列アドレスデコーダ
、５・・・・・・冗長メモリセルアレイ、６０・・・・
・・冗長モード選択回路、８０−１〜８０−ｎ・・・・
・・冗長アドレス設定回路、８１．８２・・・・・・第
１−１第２のトランスファゲート、８３．８４・・・・
・・第１．第２のヒユーズ、９０・・・・・・冗長列ア
ドレスデコーダ。 出り６入　沖電気工業株式会社 代理人　　柿　　本　　恭　　成

Claims (1)

1. 【特許請求の範囲】 デコーダにより解読されたアドレス信号によりメモリセ
   ルが選択される主メモリセルアレイと、冗長メモリセル
   アレイとを有し、前記主メモリセルアレイの一部の欠陥
   部に代えて前記冗長メモリセルアレイに対するアドレス
   選択を行う半導体記憶装置の冗長回路において、 チップ選択信号によるラッチ初期設定機能を有する冗長
   モード選択回路と、 前記冗長モード選択回路の出力に基づき前記アドレス信
   号の入力が制御される第１のトランスファゲート、前記
   第１のトランスファゲートに直列接続された第１と第２
   のヒューズ、及び前記第２のヒューズに対して前記アド
   レス信号を入力する第２のトランスファゲートをそれぞ
   れ有する複数の冗長アドレス設定回路と、 前記冗長モード選択回路によりオン、オフ制御され前記
   第１と第２のヒューズの接続点から出力されるアドレス
   信号を解読して前記冗長メモリセルアレイのアドレスを
   選択する冗長アドレスデコーダとを、 備えたことを特徴とする半導体記憶装置の冗長回路。