JPS63138599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63138599A JPS63138599A JP61284848A JP28484886A JPS63138599A JP S63138599 A JPS63138599 A JP S63138599A JP 61284848 A JP61284848 A JP 61284848A JP 28484886 A JP28484886 A JP 28484886A JP S63138599 A JPS63138599 A JP S63138599A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- gate
- address signal
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000015654 memory Effects 0.000 claims abstract description 17
- 230000002950 deficient Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、冗長メモリセルを有する半導体メモリ装置
に関し、特にその冗長デコーダの構成に関するものであ
る。
に関し、特にその冗長デコーダの構成に関するものであ
る。
第４図はＩＭダイナミックＲＡＭの正規のコラムデコー
ダの一例であり、図中、４０１はコラムデコーダ本体で
ある。
ダの一例であり、図中、４０１はコラムデコーダ本体で
ある。
第５図はこのコラムデコーダと組み合わせて使い得る冗
長コラムデコーダの一例で、図において、５０１は冗長
コラムデコーダ本体、５０２は冗長デコーダの使用／不
使用を決定するためのヒユーズランチ、５０３〜５０６
は冗長コラムデコーダ５０１に入力するアドレスを決定
するアドレスセレクタである。
長コラムデコーダの一例で、図において、５０１は冗長
コラムデコーダ本体、５０２は冗長デコーダの使用／不
使用を決定するためのヒユーズランチ、５０３〜５０６
は冗長コラムデコーダ５０１に入力するアドレスを決定
するアドレスセレクタである。
第６図はヒユーズラッチの回路の一構成例で、６０１は
レーザ等によって溶断されるプログラミングヒユーズ、
６０３〜６０５はリンクが溶断されているか否かの情報
をラッチするラッチ回路本体５０２ａを構成するトラン
ジスタである。
レーザ等によって溶断されるプログラミングヒユーズ、
６０３〜６０５はリンクが溶断されているか否かの情報
をラッチするラッチ回路本体５０２ａを構成するトラン
ジスタである。
また第７図はアドレスセレクタの回路の一構成例で、７
０１．７０５はアドレスを決定するアドレスヒユーズラ
ッチ、７０２，７０６はアドレスヒユーズラッチ７０１
，７０５の出力を反転させるインバータ、７１０〜７１
３，７２０〜７２３゜７３０〜７３３．７４０〜７４３
はそれぞれトランスファゲートである。
０１．７０５はアドレスを決定するアドレスヒユーズラ
ッチ、７０２，７０６はアドレスヒユーズラッチ７０１
，７０５の出力を反転させるインバータ、７１０〜７１
３，７２０〜７２３゜７３０〜７３３．７４０〜７４３
はそれぞれトランスファゲートである。
次に動作について説明する。第４図の正規のデコーダに
はコラムアドレスバッファの出力ＣＡ、。
はコラムアドレスバッファの出力ＣＡ、。
ｖ【＼ＣＡｚ 、 Ｃ，肩、・・・、ＣＡＢ、ミロをプ
リデコードした信号Ｙ０〜Ｙｓ 、Ｙａ〜Ｙ７゜Ｙ ｍ
”” Ｙ ＋ ｒ ｒ Ｙ ＋ ｔ −Ｙ ＋ ｓの
うちから１本づつ、計４本のアドレス信号が入力され、
４本のアドレス信号が全てアクティブなレベルになるデ
コーダが選択される。尚、このようなアドレスのプリデ
コードはデコーダの簡単化の為にＣＭＯＳメモリではよ
く用いられる方法である。
リデコードした信号Ｙ０〜Ｙｓ 、Ｙａ〜Ｙ７゜Ｙ ｍ
”” Ｙ ＋ ｒ ｒ Ｙ ＋ ｔ −Ｙ ＋ ｓの
うちから１本づつ、計４本のアドレス信号が入力され、
４本のアドレス信号が全てアクティブなレベルになるデ
コーダが選択される。尚、このようなアドレスのプリデ
コードはデコーダの簡単化の為にＣＭＯＳメモリではよ
く用いられる方法である。
一方冗長デコーダは第５図のように構成されており、デ
コーダ本体５０１への入力は５０７〜５１１の５本であ
って、このうち５０７はヒユーズラッチ５０２に内蔵さ
れレーザ等で溶断されるプログラミングヒユーズが溶断
されているときにのみアクティブレベルとなる信号であ
り、５０８〜５１１はそれぞれアドレスセレクタ５０３
〜５０６に内蔵されたプログラミングヒユーズの状態に
よりＹ０〜Ｙ３ 、Ｙ、〜Ｙ７ 、Ｙａ 〜ＹＩＩ、Ｙ
１□〜Ｙｌｓの各々１つのアドレス信号を伝達する信号
線である。
コーダ本体５０１への入力は５０７〜５１１の５本であ
って、このうち５０７はヒユーズラッチ５０２に内蔵さ
れレーザ等で溶断されるプログラミングヒユーズが溶断
されているときにのみアクティブレベルとなる信号であ
り、５０８〜５１１はそれぞれアドレスセレクタ５０３
〜５０６に内蔵されたプログラミングヒユーズの状態に
よりＹ０〜Ｙ３ 、Ｙ、〜Ｙ７ 、Ｙａ 〜ＹＩＩ、Ｙ
１□〜Ｙｌｓの各々１つのアドレス信号を伝達する信号
線である。
ヒユーズラッチ５０２の回路は第６図に示す通りであっ
て、プログラミングヒユーズ６０１が溶断されていない
ときにはその電気抵抗は抵抗素子６０２に比べてはるか
に小さくノード６０６は“Ｈルベルとなるので、トラン
ジスタ６０４，６０５で構成されたインバータを介した
ヒユーズラッチの出力ツードロ０７は“Ｌ”レベルにな
り、プログラミングヒユーズ６０１を溶断すると、ノー
ド６０６は“Ｌ”レベル、ノード６０７は“Ｈ”レベル
、即ちアクティブレベルになる。ここでトランジスタ６
０３はプログラミングヒユーズ６０１を溶断したときの
ノード６０６の浮き上がり防止用のものである。
て、プログラミングヒユーズ６０１が溶断されていない
ときにはその電気抵抗は抵抗素子６０２に比べてはるか
に小さくノード６０６は“Ｈルベルとなるので、トラン
ジスタ６０４，６０５で構成されたインバータを介した
ヒユーズラッチの出力ツードロ０７は“Ｌ”レベルにな
り、プログラミングヒユーズ６０１を溶断すると、ノー
ド６０６は“Ｌ”レベル、ノード６０７は“Ｈ”レベル
、即ちアクティブレベルになる。ここでトランジスタ６
０３はプログラミングヒユーズ６０１を溶断したときの
ノード６０６の浮き上がり防止用のものである。
またアドレスセレクタの回路は第７図に示す通りであり
、アドレスヒユーズラッチ７０１．７０５は第６図の回
路と同じもので、内蔵のプログラミングヒユーズを溶断
していないときにはノード７０３．７０７はＬ″、ノー
ド７０４，７０８はＨ”になり、また溶断したときはそ
の逆になる。いまアドレスヒユーズランチ７０１．７０
５のプログラミングヒユーズがともに溶断されていると
きにはノード７０３と７０７とは“Ｈｍ、ノード７０４
と７０８とは”Ｌ”なので、トランジスタ７１０〜７１
３及び７３０，７３２，７２１゜７２３が導通し、Ｙ４
Ｌ （ｉ＝０． １． ２． ３）の信号７１４が出力
ツードア０９に伝達される。同様にしてプログラミング
ヒユーズ７０５のみを溶断ずればＹ、ｔ、Ｉ、 ７０
１のみであればＹ ４１ ＊ １、両方のプログラミン
グヒユーズを溶断しないとするとＹ ａ ｉ ＊ ３の
信号が出力ツードア０９に伝達される。
、アドレスヒユーズラッチ７０１．７０５は第６図の回
路と同じもので、内蔵のプログラミングヒユーズを溶断
していないときにはノード７０３．７０７はＬ″、ノー
ド７０４，７０８はＨ”になり、また溶断したときはそ
の逆になる。いまアドレスヒユーズランチ７０１．７０
５のプログラミングヒユーズがともに溶断されていると
きにはノード７０３と７０７とは“Ｈｍ、ノード７０４
と７０８とは”Ｌ”なので、トランジスタ７１０〜７１
３及び７３０，７３２，７２１゜７２３が導通し、Ｙ４
Ｌ （ｉ＝０． １． ２． ３）の信号７１４が出力
ツードア０９に伝達される。同様にしてプログラミング
ヒユーズ７０５のみを溶断ずればＹ、ｔ、Ｉ、 ７０
１のみであればＹ ４１ ＊ １、両方のプログラミン
グヒユーズを溶断しないとするとＹ ａ ｉ ＊ ３の
信号が出力ツードア０９に伝達される。
従来の冗長メモリセルを有する半導体メモリ装置は以上
のように構成されているので、パターンレイアウト上不
利なヒユーズラッチやトランスファゲートが多数必要と
なり、特に冗長デコーダの数が増すと、チップサイズが
大きくなるという問題点があった。
のように構成されているので、パターンレイアウト上不
利なヒユーズラッチやトランスファゲートが多数必要と
なり、特に冗長デコーダの数が増すと、チップサイズが
大きくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、冗長メモリセルを有するメモリ装置において
、チップサイズの増大を最小限に抑えることのできる半
導体メモリ装置を得ることを目的とする。
たもので、冗長メモリセルを有するメモリ装置において
、チップサイズの増大を最小限に抑えることのできる半
導体メモリ装置を得ることを目的とする。
この発明に係る半導体メモリ装置は、冗長デコーダのア
ドレスセレクタ内のアドレスヒユーズラッチを廃止し、
かつアドレス信号の伝達経路上にプログラミングヒユー
ズを設けるようにしたちのである。
ドレスセレクタ内のアドレスヒユーズラッチを廃止し、
かつアドレス信号の伝達経路上にプログラミングヒユー
ズを設けるようにしたちのである。
この発明においては、冗長デコーダのアドレスセレクタ
は、アドレス信号を受けるバッファ回路とその出力ノー
ドに接続されたプログラミングヒユーズにより構成され
ており３．アドレスセレクタ内のアドレスヒユーズラッ
チが除去されているから、冗長デコーダの面積が小さく
なり、ひいてはチップ面積が小さくなる。
は、アドレス信号を受けるバッファ回路とその出力ノー
ドに接続されたプログラミングヒユーズにより構成され
ており３．アドレスセレクタ内のアドレスヒユーズラッ
チが除去されているから、冗長デコーダの面積が小さく
なり、ひいてはチップ面積が小さくなる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体メモリ装置に設
けられた冗長デコーダのアドレスセレクタの回路で、図
において、１０１−１０３．１１１〜１１３．１２１〜
１２３，１３１〜１３３はバッファ回路３０１，３１１
，３２１．３３１を構成するトランジスタ、１０４，１
１４，１２４゜１３４はレーザ等で溶断されるプログラ
ミングヒユーズ、１４１は冗長デコーダの使用／不使用
を示すＳ Ｄ Ｒ（ｊｐａｒｅ ｊ７ｅｃｏｄｅｒ Ｅ
ｎａｂｌｅ）信号である。
けられた冗長デコーダのアドレスセレクタの回路で、図
において、１０１−１０３．１１１〜１１３．１２１〜
１２３，１３１〜１３３はバッファ回路３０１，３１１
，３２１．３３１を構成するトランジスタ、１０４，１
１４，１２４゜１３４はレーザ等で溶断されるプログラ
ミングヒユーズ、１４１は冗長デコーダの使用／不使用
を示すＳ Ｄ Ｒ（ｊｐａｒｅ ｊ７ｅｃｏｄｅｒ Ｅ
ｎａｂｌｅ）信号である。
第２図は冗長デコーダの全体構成を示す図で、２０１は
冗長デコーダ本体、２０２〜２０５は第１図に示したも
のと同様のアドレスセレクタ、５０２は従来例のものと
同様のヒユーズラッチであり、上記ＳＤＥ信号を出力す
るものである。
冗長デコーダ本体、２０２〜２０５は第１図に示したも
のと同様のアドレスセレクタ、５０２は従来例のものと
同様のヒユーズラッチであり、上記ＳＤＥ信号を出力す
るものである。
次に動作について説明する。まずアドレス信号Ｙ、（ｎ
＝０〜１５）はアクティブＨゝ、即ち選択されたアドレ
ス信号のみが“Ｈ”になり、他のアドレス信号はＬ”、
またスタンバイ状態では全アドレス信号が“Ｌ”である
とする。まず該冗長デコーダが未使用のとき、即ちヒユ
ーズラッチ５０２のプログラミングヒユーズが溶断され
ていないときはＳＤＥ信号は“Ｌ″であり、トランジス
タ１０３，１１３，１２３．１３３は非導通状態にある
。従ってｙｎｌ−’ｋ”４１゜、のアドレス信号のうち
１つが１Ｈ″レベルになってもそのアドレス信号に関す
るバッファの出力は“Ｌ″になりえず、また他の３つの
アドレス信号は”Ｌ″なので、それに関するバッファの
Ｐチャネルトランジスタ、即ち１０１，１１１，１２１
，１３１のうちの３つが導通し、また本記憶装置がスタ
ンバイ状態では１０１，１１１，１２１，１３１の４つ
のトランジスタが全て導通しているので、出力ノード１
４０は常に“Ｈ′になる。即ちアドレスセレクタ２０２
〜２０５の出力２０６〜２０９全てが常に“Ｈ”なので
デコーダ２０１の出力は常に“Ｌ″、即ち非選択になる
。
＝０〜１５）はアクティブＨゝ、即ち選択されたアドレ
ス信号のみが“Ｈ”になり、他のアドレス信号はＬ”、
またスタンバイ状態では全アドレス信号が“Ｌ”である
とする。まず該冗長デコーダが未使用のとき、即ちヒユ
ーズラッチ５０２のプログラミングヒユーズが溶断され
ていないときはＳＤＥ信号は“Ｌ″であり、トランジス
タ１０３，１１３，１２３．１３３は非導通状態にある
。従ってｙｎｌ−’ｋ”４１゜、のアドレス信号のうち
１つが１Ｈ″レベルになってもそのアドレス信号に関す
るバッファの出力は“Ｌ″になりえず、また他の３つの
アドレス信号は”Ｌ″なので、それに関するバッファの
Ｐチャネルトランジスタ、即ち１０１，１１１，１２１
，１３１のうちの３つが導通し、また本記憶装置がスタ
ンバイ状態では１０１，１１１，１２１，１３１の４つ
のトランジスタが全て導通しているので、出力ノード１
４０は常に“Ｈ′になる。即ちアドレスセレクタ２０２
〜２０５の出力２０６〜２０９全てが常に“Ｈ”なので
デコーダ２０１の出力は常に“Ｌ″、即ち非選択になる
。
次にヒユーズラッチ５０２のプログラミングヒユーズを
溶断すると、ＳＤＲ信号１４１は“Ｈ”になるのでバッ
ファの出力ノード１４２〜１４５はそれぞれアドレス信
号Ｙ４１〜Ｙ ４４ ＋ ２の反転データとなるが、こ
のうちプログラミングヒユーズを溶断したノードのデー
タは出力ノード１４０に伝達されず、結局プログラミン
グヒユーズを溶断しなかった系のアドレス信号の反転デ
ータが出力ノード１４０に現れる。従ってアドレスセレ
クタの出力２０６〜２０９にはそれぞれＹ０〜Ｙ３．Ｙ
。
溶断すると、ＳＤＲ信号１４１は“Ｈ”になるのでバッ
ファの出力ノード１４２〜１４５はそれぞれアドレス信
号Ｙ４１〜Ｙ ４４ ＋ ２の反転データとなるが、こ
のうちプログラミングヒユーズを溶断したノードのデー
タは出力ノード１４０に伝達されず、結局プログラミン
グヒユーズを溶断しなかった系のアドレス信号の反転デ
ータが出力ノード１４０に現れる。従ってアドレスセレ
クタの出力２０６〜２０９にはそれぞれＹ０〜Ｙ３．Ｙ
。
〜Ｙ？、Ｙ、〜Ｙ１８．Ｙ、ｔ〜Ｙｌｓのうち各々１つ
のアドレス信号の反転データが現れ、デコーダ２０１は
その状態に従って選択／非選択状態となる。
のアドレス信号の反転データが現れ、デコーダ２０１は
その状態に従って選択／非選択状態となる。
なお、該冗長デコーダが特定アドレスブロックの不良メ
モリセルのみを置換し得る構成になっている場合にはア
ドレスブロックのデコーダにヒユーズラッチの出力も加
え、そのデコーダ出力をＳＤＲ信号としても良い。第３
図（ａ）は冗長デコーダがＲＡｅ ＝“１”のブロック
のいずれかしか置換できない構成の場合の例である。但
しＲＡ、とはロウアドレスのＡ８のことである。
モリセルのみを置換し得る構成になっている場合にはア
ドレスブロックのデコーダにヒユーズラッチの出力も加
え、そのデコーダ出力をＳＤＲ信号としても良い。第３
図（ａ）は冗長デコーダがＲＡｅ ＝“１”のブロック
のいずれかしか置換できない構成の場合の例である。但
しＲＡ、とはロウアドレスのＡ８のことである。
また上記実施例ではバッファ回路は第３図（ｂ）〜第３
図（ｒｌのような形でもよく、またｎチャネルトランジ
スタのみ、あるいはＰチャネルトランジスタのみで構成
してもよい。
図（ｒｌのような形でもよく、またｎチャネルトランジ
スタのみ、あるいはＰチャネルトランジスタのみで構成
してもよい。
また、上記実施例ではダイナミックＲＡＭのコラムデコ
ーダについて説明したが、ダイナミックＲＡＭのロウデ
コーダやスタティックＲＡＭのデコーダにも勿論適用で
きる。
ーダについて説明したが、ダイナミックＲＡＭのロウデ
コーダやスタティックＲＡＭのデコーダにも勿論適用で
きる。
以上のように、この発明に係る半導体記憶装置によれば
、アドレスセレクタ内のアドレスヒユーズラッチを廃止
し、アドレスセレクタをバッファ回路とその出力ノード
に接続されたプログラミングヒユーズとにより構成した
ので、冗長メモリセルを有する半導体メモリ装置におい
てチップサイズの増大を最小限に抑えることができる効
果がある。
、アドレスセレクタ内のアドレスヒユーズラッチを廃止
し、アドレスセレクタをバッファ回路とその出力ノード
に接続されたプログラミングヒユーズとにより構成した
ので、冗長メモリセルを有する半導体メモリ装置におい
てチップサイズの増大を最小限に抑えることができる効
果がある。
第１図は本発明の一実施例による半導体メモリ装置の冗
長デコーダのアドレスセレクタの回路図、第２図は本発
明の一実施例による半導体メモリ装置の冗長デコーダの
構成図、第３図（ａ）〜第３図（ｆｌは本発明の他の実
施例を示す図、第４図は正規のデコーダを示す図、第５
図は従来の冗長デコーダの構成図、第６図はヒユーズラ
ッチ回路の回路図、第７図は従来のアドレスセレクタの
回路図である。 図において、３０１，３１１，３２１，３３１はバッフ
ァ回路、１０１，１１１，１２１，１３１はＰチャネル
トランジスタ、１０２，１０３゜１１２．１１３，１２
２，１２３，１３２．１３３はＮチャネルトランジスタ
、１０４，１１４゜１２４．１３４はプログラミングヒ
ユーズである。
長デコーダのアドレスセレクタの回路図、第２図は本発
明の一実施例による半導体メモリ装置の冗長デコーダの
構成図、第３図（ａ）〜第３図（ｆｌは本発明の他の実
施例を示す図、第４図は正規のデコーダを示す図、第５
図は従来の冗長デコーダの構成図、第６図はヒユーズラ
ッチ回路の回路図、第７図は従来のアドレスセレクタの
回路図である。 図において、３０１，３１１，３２１，３３１はバッフ
ァ回路、１０１，１１１，１２１，１３１はＰチャネル
トランジスタ、１０２，１０３゜１１２．１１３，１２
２，１２３，１３２．１３３はＮチャネルトランジスタ
、１０４，１１４゜１２４．１３４はプログラミングヒ
ユーズである。
Claims (9)
- （１）複数の正規のメモリセルと、 少なくとも１個の冗長メモリセルとを備え、前記複数の
正規のメモリセル中に不良のメモリセルがある場合、該
不良メモリセルへのアクセスを禁止しかつ当該不良メモ
リセルを前記冗長メモリセルで置換できるように構成さ
れた半導体記憶装置において、 入力されるアドレス信号をデコードする正規のデコーダ
と、 該正規のデコーダの入力側に設けられ、前記アドレス信
号のうち前記不良メモリセルに対応するアドレス信号を
入力するための各アドレス信号毎に設けられたバッファ
回路、 該バッファ回路を介して入力されるアドレス信号をデコ
ードするための冗長メモリセル用の冗長デコーダ本体、 及び上記バッファ回路と冗長デコーダ本体間に各アドレ
ス信号毎に設けられ上記不良メモリセルに対応するアド
レス信号が入力された時当該冗長デコーダ出力がアクテ
ィブになるように適宜切断されるプログラム素子からな
る冗長デコーダとを備えたことを特徴とする半導体メモ
リ装置。 - （２）前記バッファ回路は、 前記冗長デコーダが未使用の際には常に該冗長デコーダ
が非選択となるレベルを出力するものであることを特徴
とする特許請求の範囲第１項記載の半導体メモリ装置。 - （３）前記バッファ回路は、 前記冗長デコーダが未使用かつ本半導体記憶装置への入
力アドレスが該冗長デコーダにより置換されないブロッ
クのアドレスである場合には常に該冗長デコーダが非選
択となるレベルを出力するものであることを特徴とする
特許請求の範囲第１項記載の半導体メモリ装置。 - （４）前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、ドレインが前記第１
のトランジスタのソースに接続されゲートが前記アドレ
ス信号に接続された第２のトランジスタと、 ドレインが前記第２のトランジスタのソースに接続され
ソースが接地された第３のトランジスタとからなり、 該バッファ回路の出力点は第１のトランジスタのソース
と第２のトランジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し非使用時には導通しな
いような信号が入力されるよう構成されていることを特
徴とする特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体メモリ装置。 - （５）前記バッファ回路は、 ソースが接地されゲートが前記アドレス信号に接続され
た第１のトランジスタと、 ソースが前記第１のトランジスタのドレインに接続され
ゲートが前記アドレス信号に接続された第２のトランジ
スタと、 ソースが前記第２のトランジスタのドレインに接続され
ドレインが電源に接続された第３のトランジスタとから
なり、 該バッファ回路の出力点は前記第２のトランジスタのド
レインと第３のトランジスタのソースとの接続点であり
、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し、非使用時には導通し
ないような信号が入力されるように構成されていること
を特徴とする特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体メモリ装置。 - （６）前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、ソースが接地されゲ
ートが前記アドレス信号に接続された第２のトランジス
タと、 ドレインが前記第１のトランジスタのソースに接続され
ソースが前記第２のトランジスタのドレインに接続され
た第３のトランジスタとからなり、該バッファ回路の出
力点は前記第１のトランジスタのソースと第２のトラン
ジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには冗長デコーダ使用
時には該トランジスタが導通し非使用時には導通しない
ような信号が入力されるように構成されていることを特
徴とする特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体メモリ装置。 - （７）前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、ドレインが前記第１
のトランジスタのソースに接続されゲートが前記アドレ
ス信号に接続された第２のトランジスタと、 ドレインが前記第２のトランジスタのソースに接続され
ソースが接地された第３のトランジスタとからなり、 該バッファ回路の出力点は第２のトランジスタのソース
と第３のトランジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し未使用時には導通しな
いような信号が入力されるように構成されていることを
特徴とする特許請求の範囲第１項ないし第３項のいずれ
かに記載の半導体メモリ装置。 - （８）前記バッファ回路は、 ソースが接地されゲートが前記アドレス信号に接続され
た第１のトランジスタと、 ソースが前記第１のトランジスタのドレインに接続され
ゲートが前記アドレス信号に接続された第２のトランジ
スタと、 ソースが前記第２のトランジスタのドレインに接続され
ドレインが電源に接続された第３のトランジスタとから
なり、 該バッファ回路の出力点は第１のトランジスタのドレイ
ンと第２のトランジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し未使用時には導通しな
いような信号が入力されるように構成されていることを
特徴とする特許請求の範囲第１項ないし第３項のいずれ
に記載の半導体記憶装置。 - （９）前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、 ソースが接地されゲートが前記アドレス信号に接続され
た第２のトランジスタと、 ドレインが前記第１のトランジスタのソースに接続され
ソースが前記第２のトランジスタのドレインに接続され
た第３のトランジスタとからなり、該バッファ回路の出
力点は第２のトランジスタのドレインと第３のトランジ
スタのソースとの接続点であり、 前記第３のトランジスタのゲートには冗長デコーダ使用
時には該トランジスタが導通し非使用時には導通しない
ような信号が入力されるように構成されていることを特
徴とする特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284848A JP2695411B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体記憶装置 |
| US07/126,349 US4837747A (en) | 1986-11-29 | 1987-11-30 | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284848A JP2695411B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63138599A true JPS63138599A (ja) | 1988-06-10 |
| JP2695411B2 JP2695411B2 (ja) | 1997-12-24 |
Family
ID=17683809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284848A Expired - Lifetime JP2695411B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695411B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63302499A (ja) * | 1987-05-08 | 1988-12-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | メモリ |
| JPH0283898A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH02161698A (ja) * | 1988-12-13 | 1990-06-21 | Oki Electric Ind Co Ltd | 半導体記憶装置の冗長回路 |
| US5907513A (en) * | 1997-02-21 | 1999-05-25 | Nec Corporation | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151398A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-11-29 JP JP61284848A patent/JP2695411B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151398A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63302499A (ja) * | 1987-05-08 | 1988-12-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | メモリ |
| JPH0283898A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH02161698A (ja) * | 1988-12-13 | 1990-06-21 | Oki Electric Ind Co Ltd | 半導体記憶装置の冗長回路 |
| US5907513A (en) * | 1997-02-21 | 1999-05-25 | Nec Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695411B2 (ja) | 1997-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5274593A (en) | High speed redundant rows and columns for semiconductor memories | |
| KR950004872B1 (ko) | 정규 메모리 셀 어레이와 동시에 억세스가능한 용장 메모리 셀 컬럼을 갖고 있는 반도체 메모리 디바이스 | |
| US5812466A (en) | Column redundancy circuit for a semiconductor memory device | |
| US5402377A (en) | Semiconductor memory device having a controlled auxiliary decoder | |
| JPH0574191A (ja) | 半導体記憶装置 | |
| JP2544020B2 (ja) | プログラマブル論理素子 | |
| JPH1011993A (ja) | 半導体記憶装置 | |
| US6477072B2 (en) | Layout design method on semiconductor chip for avoiding detour wiring | |
| US6269033B1 (en) | Semiconductor memory device having redundancy unit for data line compensation | |
| JPH03113899A (ja) | メモリ冗長回路 | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| US5327381A (en) | Redundancy selection apparatus and method for an array | |
| US6639855B2 (en) | Semiconductor device having a defect relief function of relieving a failure | |
| JPS63138599A (ja) | 半導体記憶装置 | |
| US7639557B1 (en) | Configurable random-access-memory circuitry | |
| KR100252735B1 (ko) | 블럭 기입 동작시 리던던시 기능을 갖는 반도체 메모리 | |
| KR100271744B1 (ko) | 반도체 메모리 장치 | |
| US20030026124A1 (en) | Semiconductor memory device | |
| US5936269A (en) | Semiconductor memory device including a redundant circuit | |
| US4611131A (en) | Low power decoder-driver circuit | |
| US4910712A (en) | Memory cell with a plurality of pass gates | |
| KR940003084B1 (ko) | 프로그래머블 로직 어레이 | |
| KR0166496B1 (ko) | 반도체 기억소자의 리던던시 장치 | |
| JP3638757B2 (ja) | 半導体集積回路 | |
| JPH09198898A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |