JPH0283898A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0283898A JPH0283898A JP63235694A JP23569488A JPH0283898A JP H0283898 A JPH0283898 A JP H0283898A JP 63235694 A JP63235694 A JP 63235694A JP 23569488 A JP23569488 A JP 23569488A JP H0283898 A JPH0283898 A JP H0283898A
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- fuse
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000002950 deficient Effects 0.000 abstract description 10
- 230000004927 fusion Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101001077374 Oryza sativa subsp. japonica UMP-CMP kinase 3 Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
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- 238000002844 melting Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
本発明の一実施例 （第１図）
本発明の他の実施例 （第２．３図）発明の効果
〔概要〕
半導体メモリ装置に関し、
冗長プログラムの作業性および動作安定性を改善するこ
とを目的とし、 外部アドレス信号をプリデコードするプリデコーダと、
複数の冗長ヒユーズを選択的に溶断して予めプログラム
された冗長アドレス信号と上記データとを比較し、両者
が一致したときに冗長メモリセルへの切換を促す冗長判
定回路とを備え、前記冗長ヒユーズをプリデコード出力
毎にグループ化し、各グループ単位に冗長アドレスのプ
ログラムを行うように構成している。
とを目的とし、 外部アドレス信号をプリデコードするプリデコーダと、
複数の冗長ヒユーズを選択的に溶断して予めプログラム
された冗長アドレス信号と上記データとを比較し、両者
が一致したときに冗長メモリセルへの切換を促す冗長判
定回路とを備え、前記冗長ヒユーズをプリデコード出力
毎にグループ化し、各グループ単位に冗長アドレスのプ
ログラムを行うように構成している。
本発明は、半導体メモリ装置に関し、特に、冗長構成を
採用した半導体メモリ装置に関する。
採用した半導体メモリ装置に関する。
一般に、半導体メモリ装置の容量が増大して設計ルール
が厳しくなると、製造された半導体メモリ装置内部に不
良セルの出現率が高まり、歩留りを低下させる。そこで
、常用メモリセルアレイの他に、冗長メモリセルアレイ
をチップ内に作り込み、不良セルを含む常用メモリセル
アレイの一部と冗長メモリセルアレイとを置換して歩留
り低下を回避することが行われる。
が厳しくなると、製造された半導体メモリ装置内部に不
良セルの出現率が高まり、歩留りを低下させる。そこで
、常用メモリセルアレイの他に、冗長メモリセルアレイ
をチップ内に作り込み、不良セルを含む常用メモリセル
アレイの一部と冗長メモリセルアレイとを置換して歩留
り低下を回避することが行われる。
ここで、不良セルを示す冗長アドレスは、予めチップ内
にプログラムされ、このプログラムは複数の冗長ヒユー
ズを選択的に溶断することで行われる。
にプログラムされ、このプログラムは複数の冗長ヒユー
ズを選択的に溶断することで行われる。
従来のこの種のプログラムを要する半導体メモリ装置と
しては、外部アドレスのビット数分（例えば１バイトア
ドレスの場合８本）の冗長ヒユーズを備え、不良セルの
アドレスに従って冗長ヒユーズを溶断し、各ヒユーズの
溶断／非溶断で表現された冗長アドレス（２進数データ
）と、外部アドレスとを比較して、不良セルを含む常用
メモリセルアレイの一部と冗長メモリセルアレイとを置
換するか否かを判定している。
しては、外部アドレスのビット数分（例えば１バイトア
ドレスの場合８本）の冗長ヒユーズを備え、不良セルの
アドレスに従って冗長ヒユーズを溶断し、各ヒユーズの
溶断／非溶断で表現された冗長アドレス（２進数データ
）と、外部アドレスとを比較して、不良セルを含む常用
メモリセルアレイの一部と冗長メモリセルアレイとを置
換するか否かを判定している。
しかしながら、このような従来の半導体メモリ装置にあ
っては、冗長アドレスが２進数表現であったため、例え
ば不良セルの位置がアドレス最大値にある場合には全て
の冗長ヒユーズを溶断する作業を要し、作業性の面で問
題があった。
っては、冗長アドレスが２進数表現であったため、例え
ば不良セルの位置がアドレス最大値にある場合には全て
の冗長ヒユーズを溶断する作業を要し、作業性の面で問
題があった。
また、冗長ヒユーズの溶断数の増大に伴って、−度溶断
されたヒユーズが再び溶接してしまういわゆるグローバ
ック現象の発生確率が高くなり、誤った冗長判定が行わ
れることから動作安定性の面でも問題がある。
されたヒユーズが再び溶接してしまういわゆるグローバ
ック現象の発生確率が高くなり、誤った冗長判定が行わ
れることから動作安定性の面でも問題がある。
本発明は、このような問題点に鑑みてなされたもので、
一般に大容量の半導体メモリ装置では、入力された２進
数の外部アドレス信号をｎ進数（但し、ｎは２を超えた
数）のデータに変換するプリデコーダが備えられている
ことに着目し、上記データの記数表現に対応させてｎ進
数の冗長アドレスを発生させることにより、冗長ヒユー
ズの溶断数を削減して、冗長プログラムの作業性および
動作安定性を改善することを目的としている。
一般に大容量の半導体メモリ装置では、入力された２進
数の外部アドレス信号をｎ進数（但し、ｎは２を超えた
数）のデータに変換するプリデコーダが備えられている
ことに着目し、上記データの記数表現に対応させてｎ進
数の冗長アドレスを発生させることにより、冗長ヒユー
ズの溶断数を削減して、冗長プログラムの作業性および
動作安定性を改善することを目的としている。
本発明では、上記目的を達成するために、外部アドレス
信号をプリデコードするプリデコーダと、複数の冗長ヒ
ユーズを選択的に溶断して予めプログラムされた冗長ア
ドレス信号と上記データとを比較し、両者が一致したと
きに冗長メモリセルへの切換を促す冗長判定回路とを備
え、前記冗長ヒユーズをプリデコーダ出力毎にグループ
化し、各グループ単位に冗長アドレスのプログラムを行
うように構成している。
信号をプリデコードするプリデコーダと、複数の冗長ヒ
ユーズを選択的に溶断して予めプログラムされた冗長ア
ドレス信号と上記データとを比較し、両者が一致したと
きに冗長メモリセルへの切換を促す冗長判定回路とを備
え、前記冗長ヒユーズをプリデコーダ出力毎にグループ
化し、各グループ単位に冗長アドレスのプログラムを行
うように構成している。
本発明では、冗長ヒユーズの溶断数が最大でｎ進数の桁
数となり、例えば、１バイトの２進数データを８進数で
表現した場合の桁数は８ｚ、８Ｉ、８°の３桁になるか
ら、冗長ヒユーズは３本溶断すればよい。すなわち、こ
の場合には８本から３本へと溶断数を削減することがで
きる。
数となり、例えば、１バイトの２進数データを８進数で
表現した場合の桁数は８ｚ、８Ｉ、８°の３桁になるか
ら、冗長ヒユーズは３本溶断すればよい。すなわち、こ
の場合には８本から３本へと溶断数を削減することがで
きる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体メモリ装置の一実施例
を示す図である。
を示す図である。
まず、構成を説明する。第１図において、１はプリデコ
ーダである。プリデコーダ１は２進数で表現された外部
アドレス信号を２進数以外のｎ進数のデータ（以下内部
アドレスという）に変換して出力するもので、プリデコ
ーダ１の出力側にはｎ進数の各重み桁（ｎ ’ 、ｎ
’・・・・・・ｎ″）毎にグループ分けされた複数のア
ドレスバスＢ１、Ｂ２・・・・・・Ｂイが接続されてい
る。アドレスバスＢ＋ 、Ｂ２・・・・・・Ｂ、はデコ
ーダ２に接続されるとともに、冗長判定回路３にも接続
されている。
ーダである。プリデコーダ１は２進数で表現された外部
アドレス信号を２進数以外のｎ進数のデータ（以下内部
アドレスという）に変換して出力するもので、プリデコ
ーダ１の出力側にはｎ進数の各重み桁（ｎ ’ 、ｎ
’・・・・・・ｎ″）毎にグループ分けされた複数のア
ドレスバスＢ１、Ｂ２・・・・・・Ｂイが接続されてい
る。アドレスバスＢ＋ 、Ｂ２・・・・・・Ｂ、はデコ
ーダ２に接続されるとともに、冗長判定回路３にも接続
されている。
ここで、上記ｎ進数を便宜上８進数として説明すると、
８進数の場合、Ｂ、 、Ｂ２・・・・・・Ｂ、の各グル
ープ内の総締数は各々８本づつとなる。また、外部アド
レスを８ビツトの２進数（すなわち１ハイド）データと
すると、Ｂ＋ＸＢｚ・・・・・・Ｂｏは３グループとな
る。この理由は、１バイトのデータで表現される最大の
数は、 ＩＸ２’ ＋ＩＸ２’・・・・・・１×２°−２５５で
あり、この２５５は３桁の８進数、すなわち、８×８２
＋８×８′＋８×８゜ で充分に表現されるからである。
８進数の場合、Ｂ、 、Ｂ２・・・・・・Ｂ、の各グル
ープ内の総締数は各々８本づつとなる。また、外部アド
レスを８ビツトの２進数（すなわち１ハイド）データと
すると、Ｂ＋ＸＢｚ・・・・・・Ｂｏは３グループとな
る。この理由は、１バイトのデータで表現される最大の
数は、 ＩＸ２’ ＋ＩＸ２’・・・・・・１×２°−２５５で
あり、この２５５は３桁の８進数、すなわち、８×８２
＋８×８′＋８×８゜ で充分に表現されるからである。
冗長判定回路３はＢ＋、Ｂｚ・・・・・・Ｂ、を介して
送られてきた内部アドレスと冗長アドレス（後述する）
とを比較し、アドレス一致を検出すると、冗長切換信号
３１．Ｂ２を出力する。冗長切換信号ＳＩは冗長ドライ
バ４に送られ、冗長ドライバ４はＳ、に従って動作し、
メモリセルアレイ５内の冗長メモリセル５ａに接続され
たワード線若しくはビット線を活性化させる。また、冗
長切換信号Ｓ２は常用ドライバ６に送られ、常用ドライ
バ６は通常、デコーダ２からの内部アドレスデコード結
果に従って動作し、メモリセルアレイ５内の常用メモリ
セル５ｂに接続された複数のワード線若しくはビット線
のうち１つを活性化させるが、Ｂ２が入力されたときに
は、この活性化の動作を停止する。
送られてきた内部アドレスと冗長アドレス（後述する）
とを比較し、アドレス一致を検出すると、冗長切換信号
３１．Ｂ２を出力する。冗長切換信号ＳＩは冗長ドライ
バ４に送られ、冗長ドライバ４はＳ、に従って動作し、
メモリセルアレイ５内の冗長メモリセル５ａに接続され
たワード線若しくはビット線を活性化させる。また、冗
長切換信号Ｓ２は常用ドライバ６に送られ、常用ドライ
バ６は通常、デコーダ２からの内部アドレスデコード結
果に従って動作し、メモリセルアレイ５内の常用メモリ
セル５ｂに接続された複数のワード線若しくはビット線
のうち１つを活性化させるが、Ｂ２が入力されたときに
は、この活性化の動作を停止する。
一方、８は冗長ヒユーズ群であり、冗長ヒユーズ群８は
、アドレスバスＢ＋ 、Ｂｚ・・・・・・ＢＩＩの各グ
ループに対応した冗長ヒユーズグループＦ８、Ｆ２・・
・・・・Ｆｌｌを有し、Ｆ’＋ 、Ｆｚ・・・・・・Ｆ
ＩＩの各々に含まれる冗長ヒユーズＦの数は、アドレス
バスＢ＋、Ｂｚ・・・・・・Ｂ、の各々の線数に等しい
。ずなわち、ｎ＝８の場合には各々８本づつとなる。
、アドレスバスＢ＋ 、Ｂｚ・・・・・・ＢＩＩの各グ
ループに対応した冗長ヒユーズグループＦ８、Ｆ２・・
・・・・Ｆｌｌを有し、Ｆ’＋ 、Ｆｚ・・・・・・Ｆ
ＩＩの各々に含まれる冗長ヒユーズＦの数は、アドレス
バスＢ＋、Ｂｚ・・・・・・Ｂ、の各々の線数に等しい
。ずなわち、ｎ＝８の場合には各々８本づつとなる。
冗長ヒユーズ群８内の各々のヒユーズの状態すなわち各
ヒユーズの溶断／非溶断で表わされた冗長アドレスは冗
長アドレスバスＡ ＋ 、Ａ ｚ・・・・・・Ａ１１を
介して冗長判定回路３に送られる。なお、Ａ。
ヒユーズの溶断／非溶断で表わされた冗長アドレスは冗
長アドレスバスＡ ＋ 、Ａ ｚ・・・・・・Ａ１１を
介して冗長判定回路３に送られる。なお、Ａ。
、Ａｚ・・・・・・Ａ１はそのグループ数および線数と
もに、Ｂ＋、Ｂｚ・・・・・・Ｂ、と等しい。
もに、Ｂ＋、Ｂｚ・・・・・・Ｂ、と等しい。
因に、第２図は冗長ヒユーズ群８内の１ビツト分のヒユ
ーズ回路を示す図である。この回路は、外部アドレス信
号から作られた切断信号によってトランジスタＴ、をオ
ンさせ、切断電流ｉをヒユーズＦに流して溶断するもの
で、ヒユーズＦが溶断されると、ノードＡが“Ｌ”レベ
ルとなる一方、非溶断時にはノードＡは゛Ｈ′ルベル（
ＶＣＣ）となる。このように、ヒユーズＦの状態に応じ
てプログラムされた“ＩＬＩＩＩ“Ｈ”データはインバ
ータＩＮＶを介し、冗長アドレスの１ビツトとして出力
されるものである。
ーズ回路を示す図である。この回路は、外部アドレス信
号から作られた切断信号によってトランジスタＴ、をオ
ンさせ、切断電流ｉをヒユーズＦに流して溶断するもの
で、ヒユーズＦが溶断されると、ノードＡが“Ｌ”レベ
ルとなる一方、非溶断時にはノードＡは゛Ｈ′ルベル（
ＶＣＣ）となる。このように、ヒユーズＦの状態に応じ
てプログラムされた“ＩＬＩＩＩ“Ｈ”データはインバ
ータＩＮＶを介し、冗長アドレスの１ビツトとして出力
されるものである。
このような構成において、例えば、外部アドレス信号を
“１１．１１１１１１□″（但し、添字２は２進数を表
わす）とすると、この外部アドレス信号は、プリデコー
ダ１によって３７７１”（但し、添字、は８進数を表わ
す）に変換される。
“１１．１１１１１１□″（但し、添字２は２進数を表
わす）とすると、この外部アドレス信号は、プリデコー
ダ１によって３７７１”（但し、添字、は８進数を表わ
す）に変換される。
すなわち、
”３７７ｅ ＝３ｘ８” ＋７ｘ８’ ＋７ｘ８゜と
なり、３つの桁（８°、８Ｉ、８２）でグルブ化された
内部アドレス信号はデコーダ２によってデコードされ、
このデコード結果に従って常用メモリセル５ｂの１つの
ワード線若しくは１つのビット線が選択される。
なり、３つの桁（８°、８Ｉ、８２）でグルブ化された
内部アドレス信号はデコーダ２によってデコードされ、
このデコード結果に従って常用メモリセル５ｂの１つの
ワード線若しくは１つのビット線が選択される。
ここで、当該選択ワード線若しくはビット線に不良セル
が接続されている場合、この不良セルを示すアドレスを
冗長アドレスとして予めプログラムするが、このプログ
ラムは次のようにすればよい。すなわち、不良セルの内
部アドレスが“３７７、パの場合で説明すると、まず、
Ｆ、の１つのヒユーズ（３７７Ｂの上位桁の３に対応）
を溶断し、Ｆ２の１つのヒユーズ（３７７，の中位桁の
７に対応）を溶断し、そして、Ｆ、の１つのヒユーズ（
３７’Ｌの下位桁の７に対応）を溶断する。
が接続されている場合、この不良セルを示すアドレスを
冗長アドレスとして予めプログラムするが、このプログ
ラムは次のようにすればよい。すなわち、不良セルの内
部アドレスが“３７７、パの場合で説明すると、まず、
Ｆ、の１つのヒユーズ（３７７Ｂの上位桁の３に対応）
を溶断し、Ｆ２の１つのヒユーズ（３７７，の中位桁の
７に対応）を溶断し、そして、Ｆ、の１つのヒユーズ（
３７’Ｌの下位桁の７に対応）を溶断する。
これにより、Ａ、 、Ａ、・・・・・・Ａ、を介して冗
長判定回路３に送られる冗長アドレスは、上記内部アド
レスと同じ“３７７８”となり、冗長判定回路３におい
てアドレス一致を検出することができる。
長判定回路３に送られる冗長アドレスは、上記内部アド
レスと同じ“３７７８”となり、冗長判定回路３におい
てアドレス一致を検出することができる。
その結果、冗長判定回路３からＳｔ、Ｓｔが出力され、
冗長メモリセル５ａへの置換が行われる。
冗長メモリセル５ａへの置換が行われる。
このように本実施例では、プリデコーダ１で２進数から
ｎ進数にデータ変換された内部アドレスに対応させて冗
長アドレスを発生するようにしているので、冗長ヒユー
ズの溶断本数がｎ進数の桁数分に削減され、溶断作業を
簡素化して作業性を改善することができる。また、溶断
本数の削減によってグローバック現象の発生確率を少な
くすることができ、動作安定性を改善することもできる
なお、上記実施例では通常の半導体メモリ装置に適用し
た例を示したが、本発明はこれに限るものではなく、例
えばシリアルアクセスメモリを備えた半導体メモリ装置
にも適用できる。
ｎ進数にデータ変換された内部アドレスに対応させて冗
長アドレスを発生するようにしているので、冗長ヒユー
ズの溶断本数がｎ進数の桁数分に削減され、溶断作業を
簡素化して作業性を改善することができる。また、溶断
本数の削減によってグローバック現象の発生確率を少な
くすることができ、動作安定性を改善することもできる
なお、上記実施例では通常の半導体メモリ装置に適用し
た例を示したが、本発明はこれに限るものではなく、例
えばシリアルアクセスメモリを備えた半導体メモリ装置
にも適用できる。
第３．４図はその適用例を示す他の実施例の図である。
第３図において、１０は半導体メモリ装置であり、半導
体メモリ装置１０はランダムアクセスメモリ（ＲＡＭ）
部１１と、シリアルアクセスメモリ（ＳＡＭ）部１２と
を有している。ランダムアクセスメモリ部は、外部ロウ
アドレス信号をデコードしてメモリセルアレイ１３の１
つのワード線を選択するロウデコーダ１４と、外部コラ
ムアドレス信号をデコードしてメモリセルアレイ１３の
１つのビット線を選択するとともに、選択ビット線を介
してランダムデータを読み書きするコラムデコーダ１５
とを有し、コラムデコーダ１５は外部コラムアドレス信
号（２進数のデータ）をｎ進数のデータ（以下、内部ア
ドレス信号）に変換するプリデコーダ１５ａと、内部ア
ドレス信号をデコードするデコーダ１５ｂとを含んでい
る。なお、１６はランダムデータの人出力バッファであ
る。
体メモリ装置１０はランダムアクセスメモリ（ＲＡＭ）
部１１と、シリアルアクセスメモリ（ＳＡＭ）部１２と
を有している。ランダムアクセスメモリ部は、外部ロウ
アドレス信号をデコードしてメモリセルアレイ１３の１
つのワード線を選択するロウデコーダ１４と、外部コラ
ムアドレス信号をデコードしてメモリセルアレイ１３の
１つのビット線を選択するとともに、選択ビット線を介
してランダムデータを読み書きするコラムデコーダ１５
とを有し、コラムデコーダ１５は外部コラムアドレス信
号（２進数のデータ）をｎ進数のデータ（以下、内部ア
ドレス信号）に変換するプリデコーダ１５ａと、内部ア
ドレス信号をデコードするデコーダ１５ｂとを含んでい
る。なお、１６はランダムデータの人出力バッファであ
る。
一方、シリアルアクセスメモリ部１２は、必要に応じて
プリデコーダ１５ａからの内部アドレス信号を取込んで
その初期値をセントし、初期値を順次カウントアツプし
てシリアルアクセスアドレスを発生するアドレスカウン
タ１７と、アドレスカウンタ１７からのシリアルアクセ
スアドレスをデコードしてデータレジスタ１８の１つの
セルを順次アクセスし、あるいは後述の冗長切換信号Ｓ
、が入力されると冗長セルをアクセスするデコーダ１９
と、メモリセルアレイ１３の１ワ一ド分に相当するレジ
スタセルを持ち、少なくともそのうちの１つのセルが冗
長セルとして割当てられているデータレジスタ１８と、
アドレスカウンタ１７で発生したシリアルアクセスアド
レスと冗長アドレス発生回路２０で発生した冗長アドレ
スとを比較してアドレス一致が検出されると冗長切換信
号Ｓ、を出力する冗長判定回路２１と、データレジスタ
１８と外部Ｉ１０との間でシリアルアクセスデータをや
りとりするデータ人出力バッファ２２とを有している。
プリデコーダ１５ａからの内部アドレス信号を取込んで
その初期値をセントし、初期値を順次カウントアツプし
てシリアルアクセスアドレスを発生するアドレスカウン
タ１７と、アドレスカウンタ１７からのシリアルアクセ
スアドレスをデコードしてデータレジスタ１８の１つの
セルを順次アクセスし、あるいは後述の冗長切換信号Ｓ
、が入力されると冗長セルをアクセスするデコーダ１９
と、メモリセルアレイ１３の１ワ一ド分に相当するレジ
スタセルを持ち、少なくともそのうちの１つのセルが冗
長セルとして割当てられているデータレジスタ１８と、
アドレスカウンタ１７で発生したシリアルアクセスアド
レスと冗長アドレス発生回路２０で発生した冗長アドレ
スとを比較してアドレス一致が検出されると冗長切換信
号Ｓ、を出力する冗長判定回路２１と、データレジスタ
１８と外部Ｉ１０との間でシリアルアクセスデータをや
りとりするデータ人出力バッファ２２とを有している。
第４図は上記アドレスカウンタ１７の一例を示す概念図
であり、ｎ進数を３桁の８進数としたものである。アド
レスカウンタ１７はこの例では３組のシフトレジスタ１
７ａ、１７ｂ、１７ｃを有して構成されている。シフト
レジスタ１７ａは内部アドレスの下位桁（８°）に対応
し、シフトレジスタ１７ｂは内部アドレスの中位桁（８
′）に対応し、シフトレジスタ１７ｃは内部アドレスの
上位桁（８２）に対応している。そして、各シフトレジ
スタ１７ａ〜１７ｃの内容は、常に１つだけ１がセット
されるようになっており、その初期位置は内部アドレス
信号によってセットされる。
であり、ｎ進数を３桁の８進数としたものである。アド
レスカウンタ１７はこの例では３組のシフトレジスタ１
７ａ、１７ｂ、１７ｃを有して構成されている。シフト
レジスタ１７ａは内部アドレスの下位桁（８°）に対応
し、シフトレジスタ１７ｂは内部アドレスの中位桁（８
′）に対応し、シフトレジスタ１７ｃは内部アドレスの
上位桁（８２）に対応している。そして、各シフトレジ
スタ１７ａ〜１７ｃの内容は、常に１つだけ１がセット
されるようになっており、その初期位置は内部アドレス
信号によってセットされる。
シフトレジスタ１７ａはクロック信号ＣＫによってその
内容を右方向に順次シフトさせていき、これをサイクリ
ックに繰返す。また、シフトレジスタ１７ｂおよび１７
ｃは、各々、下位側のシフトレジスタからの桁上げに相
当する信号（例えばキャリ）を受けてシフト動作を行う
。すなわち、シフトレジスタ１７ａ〜１７ｃは、その内
容を内部アドレス信号に従ってセントされた後は、ＣＫ
の入力の毎に順次カウントアツプするような３桁（８°
、８’ 、８” ）のシリアルアクセスアドレス信号を
発生する。したがって、シリアルアクセスアドレス信号
も内部アドレスと同様な８進数のデータとなり、このシ
リアルアクセアドレス信号に対応させて冗長アドレスを
８進数でプログラムすると、前述の実施例と同様にヒユ
ーズの溶断本数を削減することができる。すなわち、本
実施例における冗長アドレス発生回路２０には前述の一
実施例における冗長ヒユーズ群８と同様な思想が適用で
きる。
内容を右方向に順次シフトさせていき、これをサイクリ
ックに繰返す。また、シフトレジスタ１７ｂおよび１７
ｃは、各々、下位側のシフトレジスタからの桁上げに相
当する信号（例えばキャリ）を受けてシフト動作を行う
。すなわち、シフトレジスタ１７ａ〜１７ｃは、その内
容を内部アドレス信号に従ってセントされた後は、ＣＫ
の入力の毎に順次カウントアツプするような３桁（８°
、８’ 、８” ）のシリアルアクセスアドレス信号を
発生する。したがって、シリアルアクセスアドレス信号
も内部アドレスと同様な８進数のデータとなり、このシ
リアルアクセアドレス信号に対応させて冗長アドレスを
８進数でプログラムすると、前述の実施例と同様にヒユ
ーズの溶断本数を削減することができる。すなわち、本
実施例における冗長アドレス発生回路２０には前述の一
実施例における冗長ヒユーズ群８と同様な思想が適用で
きる。
本発明によれば、ｎ進数の冗長アドレスを発生させてい
るので、冗長ヒユーズの溶断本数をｎ進数の桁数分に削
減させることができ、プログラムの作業性および動作安
定性を改善することができる。
るので、冗長ヒユーズの溶断本数をｎ進数の桁数分に削
減させることができ、プログラムの作業性および動作安
定性を改善することができる。
他の実施例を示す図であり、
第３図はその構成図、
第４図はそのアドレスカラ
念構成図である。
ンタの一例を示す概
Ｆ・・・・・・冗長ヒユーズ、
１．１５ａ・・・・・・プリデコーダ、２０・・・・・
・冗長アドレス発生回路、３．２１・・・・・・冗長判
定回路、 ５ａ・・・・・・冗長メモリセル。
・冗長アドレス発生回路、３．２１・・・・・・冗長判
定回路、 ５ａ・・・・・・冗長メモリセル。
代 理 人 弁理士 井 桁
第１．２図は本発明に係る半導体メモリ装置の一実施例
を示す図であり、 第１図はその構成図、 第２図はその１ビット分のヒユーズ回路を示す図、 第３．４図は本発明に係る半導体メモリ装置のアドレス
カウンタの一例を示す概念構成図第 図
を示す図であり、 第１図はその構成図、 第２図はその１ビット分のヒユーズ回路を示す図、 第３．４図は本発明に係る半導体メモリ装置のアドレス
カウンタの一例を示す概念構成図第 図
Claims (1)
- 【特許請求の範囲】 外部アドレス信号をプリデコードするプリデコーダと、 複数の冗長ヒューズを選択的に溶断して予めプログラム
された冗長アドレス信号と上記データとを比較し、両者
が一致したときに冗長メモリセルへの切換を促す冗長判
定回路とを備え、 前記冗長ヒューズをプリデコード出力毎にグループ化し
、 各グループ単位に冗長アドレスのプログラムを行うよう
に構成したことを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235694A JPH0283898A (ja) | 1988-09-20 | 1988-09-20 | 半導体メモリ装置 |
| DE68919404T DE68919404T2 (de) | 1988-09-20 | 1989-09-14 | Halbleiterspeicher mit Serieneingang/Serienausgang. |
| EP89309321A EP0363031B1 (en) | 1988-09-20 | 1989-09-14 | Serial input/output semiconductor memory |
| KR1019890013537A KR950000027B1 (ko) | 1988-09-20 | 1989-09-20 | 시리얼 입출력 반도체 메모리 |
| US07/762,046 US5117388A (en) | 1988-09-20 | 1991-09-18 | Serial input/output semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235694A JPH0283898A (ja) | 1988-09-20 | 1988-09-20 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283898A true JPH0283898A (ja) | 1990-03-23 |
Family
ID=16989837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235694A Pending JPH0283898A (ja) | 1988-09-20 | 1988-09-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JPS6379300A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS63138599A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-09-20 JP JP63235694A patent/JPH0283898A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JPS6379300A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS63138599A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
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