KR950013398B1

KR950013398B1 - 판독 전용 반도체 메모리 장치

Info

Publication number: KR950013398B1
Application number: KR1019920007153A
Authority: KR
Inventors: 겐지 고우다; 다이꼬 고려
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1991-05-02
Filing date: 1992-04-28
Publication date: 1995-11-08
Also published as: JP2632753B2; DE4213574C2; DE4213574A1; JPH04333000A; US5467457A; KR920022307A

Abstract

내용 없음.

Description

판독 전용 반도체 메모리 장치

제 1 도는 이 발명의 1 실시예인 판독 전용 반도체 메모리 장치의 전체 구성을 개략적으로 표시하는 도면.

제 2 도는 제 1 도에 표시하는 판독 전용 반도체 메모리 장치의 데이터 치환 동작을 설명하는 도면.

제 3 도는 제 1 도에 표시하는 어드레스 일치 검출 회로 및 우선 순위 회로의 구체적 구성의 1예를 표시하는 도면.

제 4 도는 제 3 도에 표시하는 어드레스 일치 검출 회로의 동작을 일람으로하여 표시하는 도면.

제 5 도는 제 1 도에 표시하는 전환 회로의 구체적 구성의 1예를 표시하는 도면.

제 6 도는 제 5 도에 표시하는 전환 회로의 동작을 일람하여 표시하는 도면.

제 7 도는 제 1 도에 표시하는 우선 순위 회로의 타의 구성예를 표시하는 도면.

제 8 도는 제 7 도에 표시하는 우선 순위 회로의 동작을 일람하여 표시하는 도면.

제 9 도는 제 7 도에 표시하는 우선 순위 회로를 3개의 어드레스 영역에 확장했을 때의 구성을 표시하는 도면.

제 10 도는 제 9 도에 표시하는 우선 순위 회로의 동작을 설명하는 도면.

제 11 도는 제 7 도에 표시하는 우선 순위 회로를 3개의 어드레스 영역에 확장했을 때의 구성을 표시하는 도면.

제 12 도는 이 발명의 타의 실시예인 판독 전용 반도체 메모리 장치의 전체 구성을 개략적으로 표시하는 도면.

제 13 도는 이 발명의 더욱 타의 실시예인 판독 전용 반도체 메모리 장치의 동작을 설명하는 도면.

제 14 도는 종래의 마스크 ROM에 있어 비트 맵핑의 1예를 표시하는 도면.

제 15 도는 종래의 마스크 ROM의 전체 구성을 개략적으로 표시하는 도면.

제 16 도는 종래의 마스크 ROM의 용장 회로가 가지는 문제점을 설명하는 도면.

제 17 도는 제 15 도에 표시하는 종래의 마스크 ROM의 더욱 다른 문제점을 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 어드레스 버퍼 2 : X 디코더

3 : Y 디코더 4 : Y 게이트

5 : 메모리 어레이 6 : 센스 엠프

9-1∼9-K : 어드레스 일치 검출 회로 20 : 우선 순위 회로

21 : 전환 회로 70 : 출력 버퍼

10 : 어드레스 입력 단자 11 : 데이터 출력 단자

이 발명은 판독 전용 반도체 메모리 장치(ROM)에 관한 것이다. 마스크 ROM에 있어 결합 비트를 구제하기 위해서의 구성에 관한 것이다.

반도체 메모리 장치의 한 개에 고정 데이터를 기억하는 판독 전용 반도체 메모리 장치(이하, ROM이라 한다)가 있다. ROM은, 1비트가 1트랜지스터로 구성되기 때문에 고집적화에 적합한 구조를 가지고, 또한 비트단자가 저가라고 하는 특징을 구비하고 있고, 각종 용도에 있어 폭넓게 사용되고 있다.

ROM을 효과적으로 이용하기 위해, 일반적으로, 그의 메모리 공간(어드레스 공간)의 모두에 유효 데이터가 기록된다.

그러나, 이 용도에 의해서는 ROM의 메모리 공간의 1부가 미사용(또는 미정) 상태로 된다. 이와 같은 예로서는, 일본 공업 규격에 따른 한자 캐릭터 제어 레이터가 있다.

제 14 도는 상기 한자 캐릭터 제어 데이터에 사용되는 ROM의 메모리 공간의 맵핑을 표시하는 도면이다.

제 14 도에 있어서, ROM의 메모리 공간 100은, 유효 데이터가 기록되는 영역 101 및 103과, 미정의 영역(102)을 포함한다. 일본 공업 규격에 따른 한자 캐릭터의 코드 할당에 있어서는, X 어드레스를 표시하는 제 1 바이트(구)와 Y 어드레스를 표시하는 제 2 바이트(점)로 1개의 한자 캐릭터가 정의된다. 이 경우, 제 8 구 내지 제 15 구는 미정의 상태이다. 마스크 ROM에 있어서는, 제조시에 데이터의 기록이 행하여진다. 이 때문에 미정의 영역(또는 미사용 영역)에는 논리 "0" 또는 "1"의 소정 논리의 데이터가 기록된다.

경제성의 관점에서, 제 14 도에 표시하는 맵핑을 가지는 ROM과, 이 미정의 영역 102에 유효 데이터를 기록한 ROM을 동일 칩으로 실현하기 위해, 영역(102)의 어드레스가 지정되었을 때에는 논리 "0" 또는 "1"의 소정 논리 레벨의 데이터를 출력하는 용장 회로를 구비한 마스크 ROM이 제안되어있다.

이와 같은 마스크 ROM의 일예는, 특공소 63-53639호 공보 및 특공소 64-5397호 공보에 표시되고 있다.

제 15 도는 종래의 마스크 ROM의 전체 구성을 개략적으로 표시하는 도면이다. 제 15 도에 있어서, 마스크 ROM은, 행 및 열로 되는 매트릭스상에 배열된 복수의 메모리셀을 구비하는 메모리 어레이(5)와, 어드레스 입력 단자(10)에 제공되는 어드레스 신호를 파형 정리하고 또한 증폭하여 내부 어드레스 신호를 발생하는 어드레스 버퍼(1)과, 어드레스 버퍼(1)에서의 내부 행 어드레스 신호를 디코드 하여 메모리 어레이(5)의 행을 선택하는 X 디코더(2)와, 어드레스 버퍼(1)에서의 내부 열 어드레스 신호를 디코드하여 메모리 어레이(5)의 열을 선택하기 위해서의 신호를 발생하는 Y디코더(3)과, Y디코더(3)에서의 열 선택 신호에 응답하고 메모리 어레이(5)의 대응의 열을 센스 엠프(6)에 접속하는 Y 게이트(4)로 포함한다. 어드레스 입력 단자(10)에 제공되는 어드레스 신호는 어드레스 비트(A0∼An)을 포함한다.

통상, ROM에 있어서는, 메모리 어레이(5)에서 1워드의 비트의 데이터가 판독되기 때문에, Y 디코더(3)에서 출력되는 열 선택 신호는 메모리 어레이(5)의 복수열을 지정한다. 센스 엠프(6)은, Y게이트(4)에 의해 선택된 메모리셀의 데이터를 검지하여 증폭한다.

ROM은 더욱, 어드레스 버퍼(1)에서의 내부 어드레스 신호를 받고, 행 내부 어드레스 신호가 메모리 어레이(5)의 특정의 영역에 포함되는 어드레스를 지정하고 있는가 또는 아닌가를 판별하는 어드레스 일치 검출 회로(9)와, 어드레스 일치 검출 회로(9)에서의 검출 신호에 응답하고, 데이터 출력 단자(11)에 전달되는 데이터를 센스 엠프(6)에서 출력되어 메모리셀 데이터 및 미리 정해진 논리 레벨의 데이터의 어느 것에 설정하는 출력 회로(7)을 포함한다.

일치 검출 회로(9)는 메모리 어레이(5)의 특정 메모리 영역을 표시하는 어드레스 신호(영역 어드레스 신호)를 기억하고 있고, 어드레스 버퍼(1)에서의 내부 어드레스 신호와의 일치/불일치를 검출한다.

출력 회로(7)은 도면에 표시되지 않으나 소정 레벨 고정 회로를 포함하고 있고, 어드레스 일치 검출 회로(9)에서 일치 검출 신호가 발생된 경우, 이 소정 레벨 고정회로가 활성화되어, 출력 단자(11)의 전위 레벨을 소정의 전위로 설정한다.

ROM은 더욱, 외부에서 제공되는 칩 이네이블 신호 /CE 및 아웃트프트 이네이블 신호 /OE를 받고, 각종 내부 제어 신호를 발생하는 제어 회로(8)을 포함한다.

통상, 어드레스 버퍼(1)은 스테틱형 회로로 구성되어 있고, 어드레스 버퍼(1)은 외부에서 제공되는 어드레스 신호 비트 A0∼An에 따라 내부 어드레스 신호를 발생하고 있다. 제어 회로(8)은, 센스 엠프(6)은 활성화 타이밍 및 출력 회로(7)의 데이터 출력 타이밍을 규정하는 내부 제어 신호를 발생한다.

센스 엠프(6)의 활성화 타이밍은, 칩 이네이블 신호 /CE에 의해 결정되어, 출력 회로(7)의 데이터 출력 타이밍은 아웃트프트 이네이블 신호 /OE에 따라 결정된다.

다음은 동작에 대해 설명한다.

어드레스 일치 검출 회로(9)에는, 미리 메모리어레이(5)의 특정 메모리 영역(즉 어드레스 영역)을 표시하는 영역 어드레스 신호가 프로그램된다.

어드레스 버퍼(1)은, 어드레스 입력 단자(10)에 제공된 외부 어드레스 신호 비트 A0∼An에서 내부 어드레스 신호를 발생한다. 내부 어드레스 신호는, 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 포함한다.

X 디코더(2)는, 어드레스 버퍼(1)에서의 내부 행 어드레스 신호를 디코드하고, 메모리 어레이(5)에서 대응의 행을 선택한다. 그것에 의해, 메모리 어레이(5)에 있어, 선택 된 행에 접속되는 메모리셀이 대응의 열에 접속된다. 이 X 디코더(2)에 의해 행 선택 동작과 병행하여, Y 디코더(3)가, 어드레스 버퍼(1)에서의 내부 열 어드레스 신호를 디코드하여 열 선택 신호를 발생한다. Y 게이트(4)는, 이 열 선택 신호에 응답하고 메모리 어레이(5)의 대응의 열을 센스 엠프(6)에 접속한다. 메모리 어레이(5)에 있어서, Y 게이트(4)의 열 선택 동작 시점에 있어서, 각 열의 전위는 관련의 메모리셀이 기억하는 데이터에 따라 변화하고 있다.

센스 엠프(6)은, Y 게이트(4)에 의해 선택된 열상의 신호 전위를 검지하고 증폭한다. 센스 엠프(6)의 검지, 증폭된 메모리셀의 데이터는 출력 회로(7)로 전달된다. 어드레스 신호 비트 A0 ∼An가, 어드레스 일치 검출 회로(9)에 기억된 어드레스 영역내의 어드레스를 지정하고 있는 경우, 어드레스 일치 검출 회로(9)는 일치 검출 신호를 발생한다.

출력 회로(7)은, 이 어드레스 일치 검출 신호가 발생 되었을 때, 거기에 포함되는 소정 레벨 고정 회로를 활성화하고, 또한 센스 엠프(6)에서 전달된 메모리셀의 데이터를 무시하고, 데이터 출력 단자(11)의 전위 레벨을 논리 "1" 또는 "0"의 미리 정해진 논리에 설정한다. 이때, 출력 데이터 D0 ∼Dn은 데이터 "1…1"또는 "0…0"이 된다.

어드레스 일치 검출 회로(9)가 일치 검출 신호를 발생하지 않는 경우, 출력 회로(7)은 거기에 포함되는 소정의 레벨 회로를 불활성 상태로 하고, 센스 엠프(6)에서 전달된 메모리셀 데이터를 데이터 출력 단자(11)에 전달한다.

상기 구성에 의해 어드레스 일치 검출 회로(9)가 지정하는 메모리 공간(또는 어드레스 영역)의 기억 데이터를 모두 논리 "1" 또는 "0"으로 변경할 수가 있다.

제 15 도에 표시하는 ROM의 구성은, 메모리 어레이(5)가 구성하는 메모리 공간중 임의의 영역을 모두 "0" 또는 "1"의 데이터를 기억하는 영역으로 변경할 수가 있다. 이 구성을 마스크 ROM의 결함 비트 구제용의 용장 회로에 적용한 예가, 호리다(堀田)등에 의한, 전자 정보 통신 학회 기술 연구 보고, 제 88권 제 125의 1988년 7월 발행의 제 13페이지 내지 제 18페이지의 「뱅크 선택 기술을 고밀도 마스크 ROM 메모리셀 및 마스크 ROM의 신용장 기술」에 표시되어 있다.

호리다등은, 모두 "0" 또는 "1"의 데이터가 연속하는 메모리 영역의 어드레스가 지정되었을 때 메모리셀의 판독 데이터를 무효로 하고, 미리 프로그램된 "0" 또는 "1"의 데이터를 직접 출력한다.

이 용장 회로 구성에 따르면, 어드레스 일치 검출 회로가 기억하는 메모리 영역의 결함 비트가 구제된다. 호리다등은 2KByte 이상 연속하는 모든 "0" 또는 "1"의 데이터 영역의 데이터를 이 회로를 사용하여 미리 프로그램된 데이터로 대치하면, 16MBit 마스크 ROM에 있어서 약 5%의 생산율의 향상이 기대될 수 있다고 설명하고 있다. 호리다등은 또, 마스크 ROM의 대용량화에 수반하여 모두 "0" 또는 "1"의 데이터가 연속하는 영역이 증대하는 경향이 있고, 16Mbit 마스크 ROM에서는 이와 같은 데이터 연속 영역이 약 100KByte로 되는 것도 표시하고 있다.

상기와 같은 마스크 ROM의 구성을 사용하면, 제 14 도에 표시하는 것과 같이 연속 영역(102)에 대한 "0" 또는 "1"데이터의 대치를 용이하게 실현할 수가 있다. 그러나, 예를 들면 제 16에 표시하는 것과 같이, 모두 "1"의 데이터가 기억된 영역(152)도중에 그의 반대의 데이터, 즉 "0"의 데이터가 격납된 영역(154)가 존재하는 경우, 유효하게 이 데이터의 대치를 행할 수가 없다.

이것은, 영역(152)의 모두 "0"의 데이터를 기억하고 있고, 영역(154)가 모두 "0"의 데이터를 기억하고 있는 경우도 동일하다. 더욱 제 17 도에 표시하는 것과 같이, 메모리 공간(160)에 있어 유효 영역(유효 데이터를 기억하는 영역(162,166,168)가 존재하여도, 미사용 영역(164)중에 유효 영역(166 및 168)이 포함되는 경우에 있어서도 유효한 데이터 대치를 행할 수 없다는 문제가 발생한다.

이 제 17 도에 표시하는 것과 같은 맵핑을 구비하는 경우, 미사용 영역(164)를 영역 A,B,C,D 및 E의 5개 영역으로 분할하고, 각각의 영역에 대해 어드레스의 일치 검출을 행할 필요가 있고, 효율적인 데이터 대치를 간이한 회로 구성으로 행할 수가 없다. 더욱, 통산, 마스크 ROM의 출력 데이터는 복수 Bit로 구성되어 있다.

이 경우, 데이터 출력 단자, 즉 메모리 블록 마다에 "1", "0"가 연속하는 어드레스 영역이 다를 경우에는, 상기 용장 구성으로서는 데이터 대치는 행하여지지 않는 것이 된다. 또, 마스크 ROM의 데이터가 16Bit의 경우, 16Bit 데이터와 8Bit 데이터가 격납되는 경우가 있다. 8Bit 데이터가 필요하게 되는 경우, 각 메모리 블록에 있어 무효 영역을 구성하는 어드레스 영역이 다르다. 이 경우에 있어서도, 상기 종래의 용장 구성으로는 유효한 데이터 대치를 행할 수 없게 된다.

즉, 종래의 마스크 ROM의 용장 구성에서는, 모두 "0" 또는 "1" 데이터가 연속하는 영역에 대해서만 소정 데이터에의 대치를 하고 있기 때문에, 그 데이터의 기억 영역에 따라 유연하게 데이터의 대치를 행할 수 없고, 대폭적인 생산율의 향상을 얻을 수 없다고 하는 문제가 있었다.

그래서, 이 발명의 목적은 상기와 같은 종래의 마스크 ROM의 용장 회로를 가지는 결점을 제고하고, 데이터 대치를 효율적으로 행할 수 있는 판독 전용 반도체 메모리 장치를 제공하는 것이다.

이 발명의 타의 목적은 결함 비트 구체를 보다 효과적으로 행할 수 있는 판독 전용 반도체 메모리 장치를 제공하는 것이다.

이 발명의 더욱 다른 목적은, 제품 생산율을 대폭 향상할 수 있는 판독 전용 반도체 메모리 장치를 제공하는 것이다.

제 1의 발명에 관한 판독 전용 반도체 메모리 장치는, 복수의 어드레스 일치 검출 회로와, 이들의 복수 어드레스 일치 검출 회로에서의 일치 검출 신호에 우선 순위를 붙히는 우선 순위 회로를 포함한다. 복수의 어드레스 일치 검출 회로의 각각에는 ROM 어드레스 공간의 특정 어드레스 영역이 할당된다. 각 어드레스 일치 검출 회로는, 입력된 어드레스 신호가 거기에 할당된 어드레스 영역에 포함되는 메모리 어드레스를 지정하고 있을 때에 일치 검출 신호를 출력한다.

제 1의 발명에 관한 판독 전용 반도체 메모리 장치는 더욱, 우선 순위 회로의 출력 신호에 응답하고, 미리 정해진 논리의 데이터 비트를 데이터 출력 단자에 전달하기 위해서는 전환 회로를 포함한다.

제 2 의 발명에 관한 판독 전용 반도체 메모리 장치는, 복수의 어드레스 일치 검출 회로와 복수의 어드레스 일치 검출 회로에서의 일치 검출 신호에 우선 순위를 붙히는 우선 순위 회로를 포함한다.

복수의 어드레스 일치 검출 회로의 각각에는 ROM 어드레스 공간의 미리 정해진 어드레스 영역이 할당된다. 각 어드레스 일치 검출 회로는, 입력된 어드레스 신호가 거기에 할당된 어드레스 영역에 포함되는 어드레스를 지정하고 있을 때에는 일치 검출 신호를 출력한다.

제 2 의 발명에 관한 판독 전용 반도체 메모리 장치는, 더욱 우선 순위 회로에서의 출력 신호에 응답하고, 데이터 출력 단자에 미리 정해진 논리의 데이터나 또는 ROM 메모리 어레이에서 판독된 메모리 셀 데이터의 어느 한쪽을 데이터 출력 단자에 전달하는 전환 회로를 구비한다.

제 1의 발명에 관한 판독 전용 반도체 메모리 장치에 있어서는, 우선 순위에 따라 데이터 출력 단자가 소정의 논리 데이터에 설정되기 때문에, "1" 또는 "0" 이 연속하는 데이터 영역의 사이에 역의 "0"또는 "1"의 데이터 영역이 존재하여도 효율적으로 대응의 데이터로 대치된다.

제 2의 발명에 관한 판독 전용 반도체 메모리 장치에 있어서는, "1" 또는 "0"의 데이터의 연속 영역중에 유효 메모리셀 데이터 영역이 존재하여도 전환 회로의 기능에 의해 용이하게 원래의 메모리셀 데이터를 출력할 수가 있다.

제 1 도는 이 발명의 1실시예인 판독 전용 반도체 메모리 장치의 전체 구성을 개략적으로 표시하는 블록도이다. 제 1 도에 있어서, 제 15 도에 표시하는 종래의 판독 전용 반도체 메모리 장치의 부분과 대응하는 부분에는 동일의 참조 번호가 부착된다.

제 1 도에 있어서, 판독 전용 반도체 메모리 장치(이하 마스크 ROM이라 한다.)는, 어드레스 버퍼(1), X디코더(2), Y디코더(3), Y게이트(4), 메모리 어레이(5), 센스 엠프(6), 제어회로(8), 및 출력 버퍼(70)를 포함한다.

제 1 도에 표시하는 마스크 ROM은 더욱, 어드레스 버퍼(1)에서의 내부 어드레스 신호를 받는 복수의 어드레스 일치 검출 회로(9-1∼9-K)와, 어드레스 일치 검출 회로(9-1∼9-K)에서의 일치 검출 신호를 받고, 받은 일치 검출 신호에 우선 순위를 붙혀서 출력하는 우선 순위 회로(20)과, 센스 엠프(6)과 출력 회로(7)과의 사이에 설치하고, 우선 순위 회로(20)에서의 출력 신호에 응답하고 출력 회로(7)에 미리 정해진 논리의 데이터를 전달하는 전환 회로(21)을 포함한다.

전환 회로(21)은, 또, 우선 순위 회로(20)에서의 출력 신호에 응답하고, 센스 엠프(6)에서의 메모리셀 데이터를 출력 회로(7)에 전달하는 기능을 구비한다. 출력 버퍼(70)은, 전환 회로(21)의 출력 신호를 파형 정형하고, 또한 증폭하여 데이터 출력 단자(11)에 전달된다. 어드레스 일치 검출 회로(9-1, 9-K)의 각각에는, 메모리 어레이(5)가 형성하는 어드레스 공간(메모리 공간)중 특정의 어드레스 영역이 할당된다.

어드레스 일치 검출 회로 9-1∼9-K의 각각은, 어드레스 버퍼(1)에서 제공되는 내부 어드레스 신호중 소정조의 어드레스 신호 비트의 값을 보는 것에 의해, 이 어드레스 신호(A0∼An)이 자신에 할당된 어드레스 영역에 포함되는 메모리 어드레스를 지정하고 있는가 또는 아닌가를 판별하고, 그 할당된 어드레스 영역에 포함되는 메모리 어드레스가 지정되어 있을 때에는, 일치 검출 신호를 출력한다.

제 2 도는, 메모리 어레이(5)의 비트 맵을 표시하는 도면이다. 설명을 간단히 하기 위해 제 2 도에 표시하는 메모리 어드레스 공간(20)는, 1Bit에 대응하는 1개의 메모리 블록이 제공하는 메모리 어드레스 공간이라고 상정한다. 메모리 공간 즉 어드레스 공간(220)은, 유효 메모리 셀 데이터가 기록된 영역(223a 및 223b)와, 논리 "1"이 기록된 영역(222)와, 논리 "0"이 기록된 영역(221)을 포함한다.

이하, 제 1 도 및 제 2도를 참조하여 이 발명의 1실시예인 마스크 ROM의 동작에 대해 설명한다. 지금 어드레스 일치 검출 회로(9-1)에는 영역(221)이 형성하는 어드레스 영역이 할당되어 있고, 어드레스 일치 검출 회로(9-2)(도면에 표시되지 않음)에는 영역(221 및 222)에 대응하는 어드레스 영역이 할당되어있다고 한다.

어드레스 신호 비트(A0∼An)으로 되는 어드레스가 영역(223a 또는 223b)의 어드레스를 지정한 경우, 어드레스 일치 검출 회로(9-1 및 9-2)는 일치 검출 신호를 발생하지 않는다. 이때, 우선 순위 회로(20)은 어떤 우선권 순위를 붙여서 행하지 않고, 어드레스 일치가 검출되어 있지 않은 것을 표시하는 신호를 발생하여 전환 회로(21)에 제공한다.

X 디코더(2) 및 Y 디코더(3)에 의해 메모리 어레이(5)에서 대응의 메모리셀의 데이터가 판독되어, Y 게이트 및 센스 엠프(6)을 통하여 이 선택된 메모리셀 데이터가 전환 회로(21)에 전달된다.

전환 회로(21)은, 우선 순위 회로(20)에서는 일치 검출 신호가 발생되어 있지 않는 것이 알려져있기 때문에, 이 센스 엠프(6)에서 전달된 메모리셀 데이터를 출력 버퍼(70)에 전달한다.

이것에 의해 데어터 출력 단자(11)에는, 메모리 어레이(5)에서의 메모리 데이터가 출력 데이터(D0∼Dn)로서 출력된다. 지금, 어드레스 신호 비트(A0∼An)으로 되는 어드레스가 영역(222)의 메모리 어드레스를 지지산 경우를 생각한다. 이때, 어드레스 일치 검출 회로(9-2)는 일치 검출 신호를 출력한다. 어드레스 일치 검출 회로(9-1)은 어드레스 일치 검출 신호를 발생하지 않는다. 이때, 우선 순위 회로(20)은 전환 회로(21)에 어드레스 일치 검출 회로(9-2)가 지정하는 일치 검출 신호를 우선되게 하는 신호를 발생한다.

전환 회로(21)은 이 우선 순위 회로(20)에서의 우선 신호에 따라, 센스 엠프(6)에서의 메모리셀 데이터를 무시하고, 거기에 포함되는 논리 "1" 출력 회로를 활성화하고, 논리 "1"의 데이터를 출력 버퍼(70)에 전달한다. 이것에 의해, 데이터 출력 단자(11)에는 논리 "1"에 강제적으로 설정된 출력 데이터 D0∼Dn이 출력된다. 어드레스 신호 비트 A0∼An로 되는 어드레스가 영역(221)의 메모리 어드레스를 지정한 경우를 생각한다. 이때, 어드레스 일치 검출 회로(9-1 및 9-2)는 함께 어드레스 일치 검출 신호를 발생한다.

우선 순위 회로(20)은 이때 어드레스 일치 검출 회로(9-1)에서의 일치 검출 신호를 우선되게 하여 전환 회로(21)에 전달한다. 전환 회로(21)은 이 우선 순위 회로(20)에서의 우선 일치 검출 신호에 따라, 센스 엠프(6)에서 전달된 메모리셀 데이터를 무시하고, 논리 "0"을 출력하는 회로를 활성화하여 논리 "0"의 데이터를 출력 버퍼(70)에 제공한다.

이것에 의해, 데이터 출력 단자(11)에서는 메모리 어레이(5)에서의 메모리셀 데이터는 아니고 전환 회로(21)에 발생한 논리 "0"의 데이터가 출력 데이터(D0∼Dn)으로서 출력된다.

상기와 같이, 우선 순위 회로(20)에서 일치 검출 신호에 우선 순위를 붙히는 것에 의해, 어드레스 영역(220)의 고정 데이터가 연속하는 영역의 데이터를 용이하게 "1"에서 "0" 또는 역으로 "0"에서 "1"에 전환할 수가 있다.

이 구성에 의하면, 영역(221 및 222)의 출력 데이터로서는, 메모리셀에서 판독된 데이터는 아니고, 전환 회로(21)에 의해 설정된 데이터가 출력되기 때문에, 이 어드레스(212 및 222)에 포함되는 결함비트의 구제가 행하여 진다.

다음은 전환 회로의 구체적 구성에 의해 설명한다.

제 3 도는 제 1 도에 표시하는 어드레스 일치 검출 회로 및 우선 순위 회로의 구체적 구성의 1 예를 표시하는 도면이다.

제 3 도에 있어서는, 어드레스 일치 검출 회로(9-1)은 NAND형 디코더의 구성을 구비한다. 즉 거기에 할당된 어드레스 영역에 포함되는 어드레스가 지정된 경우에, "L"로 되는 일치 검출 신호 /MD1을 출력한다. 이 어드레스 일치 검출 회로(9-1)은, 특정 어드레스 영역을 할당하기 위함이 MOS(절연 게이트형 전계 효과) 트랜지스터(QO1, QO2…Qn1 및 Qn2)를 포함한다. 이 트랜지스터(QO1∼Qn2)를 디프렉션형 또는 인핸스멘트 형으로 설정하는 것에 의해 어드레스 영역의 설정이 행하여진다.

제 3 도에 있어서, 트랜지스터(QO1 및 Qn2)가 디프렉션형 트랜지스터로 구성되고, 트랜지스터(QO2 및 Qn1)이 인핸스멘트형으로 구성되는 경우가 일예로서 표시된다. 트랜지스터(QO1 및 QO2)의 게이트에는 각각 내부 어드레스 신호 비트(aO 및 /aO)가 제공된다. 트랜지스터(Qn1 및 Qn2)의 게이트에는 내부 어드레스 신호 비트(an 및 /an)가 각각 제공된다.

어드레스 일치 검출 회로(9-1)은 더욱, 칩이네이블 신호(/CE)에 응답하고 ON 상태로 되고, 노드(N10)을 "H"에 충전하는 P채널 MOS 트랜지스터(Q1)과, 칩이네이블 신호 /CE에 응답하고 노드(N10)을 "L"에 프리챠지하는 n채널 MOS 트랜지스터(Q3)과, 트랜지스터(Q1)과 노드(N10)과의 사이에 설정되고, 부하 저항으로서 기능하는 P채널 MOS트랜지스터(Q2)와, 노드(N10)의 전위를 반전하는 인버터 회로(G1)을 포함한다.

트랜지스터(Q2)의 게이트는 예를 들면 접지 전위인 전위 "L"에 고정적으로 접속된다.

트랜지스터(Q1)은 칩이네이블 신호 /CE가 "L"의 활성 상태로 되었을 때에 ON 상태로 되고, 트랜지스터(Q3)은 칩이네이블 신호 /CE가 "H"의 불활성 상태로 되었을 때에 ON 상태로 된다.

트랜지스터(QO1∼Qn2)의 인핸스멘트형 및 디프렉션 제어 프로그램은, 제 1 도에 표시하는 메모리 어레이(5)에 있어 메모리셀의 데이터 기록 공정과 동일 고정으로 행하여진다.

즉 메모리 어레이(5)에 있어 메모리셀은 1개의 메모리 트랜지스터를 비치하고, 통상 인핸스멘트형 MOS트랜지스터로 구성된다.

데이터 기록시에 있어, 기록 데이터에 따라 인핸스멘트형 트랜지스터를 디프렉션형 트랜지스터로 하고, 메모리 트랜지스터의 한계치 전압을 부전위에 설정하는 것이 행하여진다. 이 메모리 어레이(5)에 있어 메모리셀의 데이터 기록을 하기 위해서의 이온 주입 공정과 동일 공정으로 트랜지스터 QO1∼Qn2의 프로그램이 행하여진다.

메모리 어레이(5)에 포함되는 메모리 트랜지스터가 모두 인핸스멘트형 MOS 트랜지스터이고, 그의 한계치 전압의 저한계치 전압과 고한계치 전압에의 조정에 의한 데이터의 기록이 행하여지는 경우에는, 이 트랜지스터(QO1∼Qn2)는 함께 인핸스멘트형 트랜지스터로 구성되고, 그의 한계치 전압의 조정이 메모리 어레이(5)에 포함되는 메모리 트랜지스터의 한계치 조정을 위한 이온 주입과 동일 공정으로 행하여진다.

어드레스 일치 검출 회로(9-2)는 이 어드레스 일치 검출 회로(9-1)와 같은 구성을 구비하고, 오로지 거기에 포함되는 어드레스 영역 할당용 트랜지스터(QO1∼Qn2)의 타이프가 다를 뿐이다.

우선 순위 회로(20)은, 어드레스 일치 검출 회로(9-1)에서의 일치 검출 신호 MD1을 반전하는 인버터 회로(G3)과, 어드레스 일치 검출 회로(9-2)에서의 일치 검출 신호 MD2와 인버터 회로(G3)의 출력 신호를 받는 NOR 회로(G5)와, 인버터 회로(G3)의 출력과 NOR 회로(G5)의 출력을 받는 NOR 회로(G6)과, NOR회로(G5)의 출력을 반전하는 인버터 회로(G4)를 포함한다.

NOR 회로(G6)에서, 특정 어드레스 영역내의 어드레스가 지정된 것을 표시하고, 또한 메모리셀 데이터의 전달을 금지하기 위해서의 신호 /EN이 출력된다. 인버터 회로(G4)에서 우선 순위가 붙은 신호 /EN2가 출력된다. 어드레스 일치 검출 신호 /MD1은 우선 순위가 붙혀진 신호 /EN1로서 출력된다. 다음은 동작에 대해 설명한다. 어드레스 일치 검출 회로(9-1)에는 어드레스 버퍼(1)에서의 내부 어드레스 신호 a0/a0∼an, /an이 제공된다.

트랜지스터(QO1∼Qn2)의 각각 프로그램이 된 상태와 제공된 어드레스 신호 비트에 따라 ON 또는 OFF 상태로 된다. 트랜지스터(QO1∼Qn2)의 ON/OFF 동작을 제 4 도를 참조하여 이하 설명한다.

제 4 도는 어드레스 신호 비트 An에 대한 트랜지스터(Qn1 및 Qn2)로 되는 회로의 동작을 표시하는 도면이다.

(1) 트랜지스터(Qn1)이 디프렉션형(D형), 트랜지스터(Qn2)가 인핸스멘트형(E)형에 프로그램된 경우, 트랜지스터(Qn1)은 사이 ON상태이고, 트랜지스터(Qn2)가 입력된 어드레스 신호 An의 전위에 따라 ON/OFF한다.

내부 어드레스 신호 an은 외부 어드레스 신호 비트 An과 동일 논리이고, 내부 어드레스 비트/an은 외부 어드레스 신호 비트 An의 반전 신호이다.

따라서 어드레스 신호 An이 "0"일 때, 내부 어드레스 신호 /an이 "1"로 되고, 인핸스멘트형 트랜지스터(Qn2)가 ON 상태가 되어, 트랜지스터(Qn1 및 Qn2)가 함께 ON 상태로 된다.

여기서, 논리 "0"을 전위 "L"에, 논리 "1"을 전위 "H"에 대응되게 하고 있다.

(2)트랜지스터(Qn1)이 인핸스멘트형에, 트랜지스터(Qn2)가 디프렉션형으로 프로그램된 경우(제 3 도에 표시하는 경우), 트랜지스터(Qn2)는 상시 ON 상태이고, 트랜지스터(Qn1)은 어드레스 신호 비트 An이 "1"일때에 ON 상태로 된다. 따라서, 어드레스 신호 비트 An이 "1"일때에는 이 트랜지스터(Qn1 및 Qn2)가 함께 ON 상태로 된다.

(3) 트랜지스터(Qn1 및 Qn2)가 함께 디프렉션형의 경우 : 이 경우, 트랜지스터(Qn1 및 Qn2)는 어드레스 신호 비트 An의 논리치에 관계없이 상시 ON 상태로 된다.

(4) 트랜지스터(Qn1 및 Qn2)가 함께 인핸스멘트형의 경우, 이 경우, 트랜지스터(Qn1 및 Qn2)는 어드레스 신호 비트 An의 논리치에 관계없이 항상 한쪽이 OFF 상태로 된다. 따라서 이 경우 어드레스 신호 비트 An은 임의의 상태를 취할 수가 있는 "don't care"(돈트케어) 상태로 된다. 동작시에 있어서, 우선 칩이네이블 신호/CE가 "H"에 있고, 트랜지스터(Q3)이 ON상태, 트랜지스터(Q1)이 OFF 상태에 있다. 이 상태에 있어서는, 노드(N10)은 트랜지스터(Q3)을 통하여 "L"에 프리챠지된다. 마스크 ROM이 동작 사이클에 들어가면, 이 칩이네이블 신호/CE는 활성 상태의 "L"로 되고, 트랜지스터(Q3)이 OFF 상태, 트랜지스터(Q1)이 ON 상태로 된다.

트랜지스터(Q1)이 ON 상태로 되는 것에 의해, 노드(N10)이 "H"에 충전된다. 이때, 내부 어드레스 신호 aO/aO-an과 트랜지스터(QO1∼Qn2)의 프로그램 상태에 따라 노드(10)의 전위 레벨이 "H" 또는 "L"로 된다. 제 3 도에 표시하는 구성에 있어서는, 어드레스 신호 비트 A1∼An-1을 돈트케어 상태로 했을 경우, 트랜지스터(QO1 및Qn2)가 디프렉션형이고, 트랜지스터(QO2 및 Qn1)이 인핸스멘트형이기 때문에, 어드레스 신호 비트 AO이 "1"에 있고, 또한 어드레스 신호 비트 An이 "O"의 경우에만 이 디코더 회로는 피선택 상태로 되고, 노드(N10)의 전위는 트랜지스터(Q1 및 Q2)에 의해 충전된 "H"로 된다. 이때 인버터 회로(G1)에서 출력되는 어드레스 일치 검출 신호/MD1은 활성 상태의 "L"로 된다. 즉 이 제 3 도에 표시하는 구성에 있어, 어드레스 신호 비트 A0 및 An이 지정하는 어드레스 영역은 어드레스 An…A0의 "Oxxx1"(x : 임의)로 지정되는 것이 되어, 이 어드레스 영역에 포함되는 어드레스가 지정된 경우에 일치 검출 신호/MD1은 활성 상태의 "L"로 된다. 어드레스 일치 검출 회로(9-2)도 같은 구성이고, 거기에 할당된 어드레스 영역에 포함되는 어드레스가 지정된 경우에 어드레스 일치 검출 신호/MD2가 출력된다.

다음에 우선 순위 회로(20)의 동작에 대해 설명한다. 우선 일치 검출 신호/MD1이 발생되어, 일치 검출 신호/MD2가 발생되어 있지 않을 경우를 생각한다. 이 경우, 우선 신호/EN1은 "L"로 된다. 인버터 회로(G3)은 이 "L"의 일치 검출 신호/MD1을 반전하기 위해 NOR 회로(G5 및 G6)의 한쪽 입력에는 "H"의 신호가 제공된다. 이것에 의해, NOR 회로(G5 및 G6)의 출력을 함께 "L"로 된다. NOR 회로(G6)에서는 어느 특정의 어드레스 영역의 어드레스가 지정된 것을 표시하는 신호/EN이 출력된다. 인버터 회로(G4)에서는 "H"의 신호/EN2가 출력된다. 이 경우, 어드레스 일치 검출 신호/MD1에 따라 미리 정해진 논리치를 가지는 고정 데이터가 메모리 셀 데이터에 바꾸어 출력된다.

다음은 일치 검출 신호/MD2만이 발생된 경우를 생각한다. 이때, 인버터 회로(G3)의 출력은 "L"에 있다. 따라서 NOR 회로(G5)는 그의 양입력에 "L"의 신호를 받기 위해, "H"의 신호를 출력한다. 이것에 의해 NOR 회로(G6)에서의 신호/EN은 "L"로 되고, 인버터 회로(G4)의 출력은 "L"로 된다. 이 경우, 일치 검출 신호/M2가 지정하는 어드레스 영역에 따라, 메모리셀 데이터에 바꾸어 미리 정해진 논리치의 데이터가 출력된다.

다음은 일치 검출 신호/MD1 및 /MD2가 함께 발생된 경우를 생각한다. 이때에 인버터 회로(G3)의 출력은 "H"로 되고, NOR 회로(G5)는 일치 검출 신호/MD2의 논리 레벨에 관계없이 "L"을 출력한다.

NOR 회로(G6)에는 인버터 회로(G3)을 통하여 "H"의 신호가 제공되기 때문에, 신호/EN은 "L"로 된다. 이때, 인버터 회로(G4)의 출력 신호/EN2는 "H"로 된다. 따라서, 이 경우 일치 검출 신호/MD1이 지정되는 어드레스 영역에 따라, 메모리셀 데이터의 대체가 행하여 진다. 이 제 3 도에 표시하는 구성에 있어서는, 일치 검출 신호/MD1 및 /MD2에 우선 순위를 붙혀, 우선 순위가 붙혀진 신호/EN1 및 /EN2가 출력되어, 이 우선 순위가 붙혀진 신호/EN1 및 /EN2에 따라 메모리셀 데이터의 대체가 행하여지고 있다. 이때, 일치 검출 신호/MD1의 우선 순위가 일치 검출 신호/MD2의 우선 순위 보다도 높게 되어 있다.

제 5 도는 제 1 도에 표시하는 전환 회로(21)의 구체적 구성의 1예를 표시하는 도면이다. 제 5 도에 있어서 전환 회로(21)은, 신호/EN에 응답하고 센스 엠프(6)에서 전달된 메모리셀 데이터의 전달/비전달을 행하는 회로 블록(21a)와, 우선 신호/EN1에 응답하고, 출력 버퍼(70)에 "L"의 신호(논리 "0"의 데이터)를 전달하는 회로부분(21b)와, 우선 신호/EN2에 응답하고, 출력 버퍼(70)에 전위 "H"의 신호(논리 "1"의 데이터)를 출력하는 회로 부분(21c)를 포함한다.

제 1의 회로 부분(21a)는, 상호 접속되어, 각각의 게이트에 센스 엠프(6)에서 판독된 메모리셀 데이터를 받는 P채널 MOS 트랜지스터(Q16) 및 n채널 MOS 트랜지스터(Q17)와, 트랜지스터(Q16)과 전원 전위 Vcc와의 사이에 설정되고, 신호/EN을 인버터 회로(G1)를 통하여 그 게이트에 받는 P채널 MOS 트랜지스터(Q15)와, 트랜지스터(Q17)과 접지 전위 Vss와의 사이에 설치되어, 그 게이트에 신호/EN을 받는 n채널 MOS 트랜지스터(Q18)을 포함한다.

제 2의 회로 부분(21b)는, 노드(N20)에 그은 한쪽 도통 단자가 접속되고, 그 게이트가 접지 전위 Vss에 접속되는 디프렉션형 MOS 트랜지스터(Q11)과, 노드(N20)에 그의 한쪽 도통 단자가 접속되고, 그 게이트가 접지 전위 Vss에 접속되는 인핸스멘트형 n채널 MOS 트랜지스터(Q12)와, 트랜지스터(Q11)과 전원 전위 Vcc와의 사이에 설정되어, 그 게이트에 우선 신호/EN1을 받는 P채널 MOS 트랜지스터(Q19)와, 트랜지스터(Q12)와 접지 전위 VsS간에 설정되어, 그 게이트에 인버터 회로(G12)를 통하여 우선 신호/EN1을 받는 n출력 MOS 트랜지스터(Q20)을 포함한다.

제 3의 회로 부분(21c)는, 노드(N20)에 그의 한쪽 도통 단자가 접속되고, 그 게이트가 접지 전위 Vss에 접속되는 인핸스멘트형 n채널 MOS 트랜지스터(Q13)과, 그의 한쪽 도통 단자가 노드(N20)에 접속되어, 그 게이트가 접지 전위 Vss에 접속되는 디프렉션형 MOS 트랜지스터(Q14)와, 트랜지스터(Q13)과 전원 전위 Vcc와의 사이에 접속되고, 그 게이트에 우선 신호/EN2를 받는 P채널 MOS 트랜지스터(Q21)과, 트랜지스터(Q14)와 접지 전위 Vss와의 사이에 설정되어, 그 게이트에 인버터 회로(G13)을 통하여 우선 신호/EN2를 받는 인핸드멘트형 n채널 MOS 트랜지스터(Q22)를 포함한다.

노드(N20)의 신호 전위는 인버터 회로(G14)를 통하여 출력 버퍼(70)에 전달된다.

트랜지스터(Q11, Q12, Q13 및 Q14)의 인헨스멘트형/디프렉션 형의 프로그램은, 상기 어드레스 일치 검출회로와 동일하게, 메모리 제조 공정중에 행하여진다. 이 트랜지스터(Q11∼Q14)의 프로그램 상태에 의해, 우선 신호/EN1 및 /EN2에 따른 고정 데이터가 출력된다. 제 6 도에, 제 2의 회로 부분(21b)에 포함되는 트랜지스터(Q11 및 Q12)의 프로그램 상태와 이 때의 전환 회로(21)에서의 출력 신호와의 관계를 일람으로 하여 표시한다.

제 6 도에 표시하는 것과 같이, 트랜지스터(Q11)이 디프렉션형, 트랜지스터(Q12)가 인핸스멘트형으로 프로그램된 경우, 트랜지스터(Q11)은 상시 ON 상태, 트랜지스터(Q12)는 상기 OFF 상태로 되기 때문에, 우선 신호/EN1이 발생되었을 때, 트랜지스터(Q19 및 Q11)을 통하여 노드(N20)은 "H"에 충전되어, 이 전환 회로(21)에서의 출력 신호는 "L"(논리 "0")로 된다.

트랜지스터(Q11)이 인핸스멘트형, 트랜지스터(Q12)가 디프렉션형으로 프로그램된 경우, 트랜지스터(Q11)은 상시 OFF 상태, 트랜지스터(Q12)가 상기 ON 상태로 되기 때문에, 우선 신호/EN1이 발생된 경우 노드(N20)은 트랜지스터(Q12 및 Q20)을 통하여 접지 전위 Vss에 방전되어, 전환 회로(21)의 출력은 "H"(논리 "1")로 된다. 이 트랜지스터(Q11∼Q14)의 인핸스멘트형/디프렉션형의 프로그램은, 우선 신호/EN1 및 /EN2가 대표하는 어드레스 영역의 데이터에 따라 결정된다.

다음은 동작에 대해 간단히 설명한다.

어드레스 일치 검출 신호가 발생된 경우, 신호/EN은 활성 상태의 "L"로 된다. 그것에 의해, 트랜지스터(Q15 및 Q18)은 OFF 상태로 되고, 센스 엠프(6)에서 전달된 메모리셀 데이터의 출력 버퍼(70)에의 전달이 금지된다. 우선 신호/EN1이 발생된 경우, 이 제 15 도에 표시하는 구성에 있어서는, 노드(N20)은 "H"에 충전된다. 따라서, 우선 신호/EN2가 발생되었을 경우에는, 트랜지스터(Q14 및 Q22)에 의해, 노드(N20)은 "L"에 설정되어, 전환 회로(21)에서는 "H"의 신호가 출력된다.

일치 검출 신호가 발생되지 않는 경우, 신호/EN, /EN1 및 /EN2는 모두 "H"의 불활성 상태에 있다. 이때, 트랜지스터(Q15 및 Q18)은 함께 ON 상태로 되고, 또한 제 1 의 회로 부분(21b) 및 제 3 의 회로 부분(21c)는 불활성 상태로 되기위해, 센서 엠프(6)에서 전달된 메모리셀 데이터가 인버터 회로(G14)를 통하여 출력된다. 상기 제 3 도에 표시하는 회로 구성에 의하면, 우선 순위가 붙혀진 신호에 따라 고정 데이터를 출력하고 있다. 이것에 대체하여, 우선 순위가 붙혀진 일치 검출 신호에 따라, 유효 메모리셀 데이터가 무효 영역내에 존재하는 경우에도 효율적으로 고정 데이터와 메모리셀 데이터의 대체를 행할 수도 있다.

제 7 도는 이 발명의 타실시예인 판독 전용 반도체 메모리 장치에 사용되는 우선 순위 회로(20)의 구체적 구성의 1예를 표시하는 도면이다.

제 7 도에 있어, 우선 순위 회로(20)은, 어드레스 일치 검출 회로(9-1)에서의 일치 검출 신호/MD1을 받는 인버터 회로(G31)과, 인버터 회로(G31)의 출력을 그의 한족 입력에 받는 NAND 회로(G34)를 포함한다.

NAND 회로(G34)의 다른 쪽 입력에는, 인핸스멘트형 트랜지스터(Q31) 및 디프렉션형 트랜지스터(Q32)에 의해 결정되는 고정 데이터가 전달된다. 트랜지스터(Q31 및 Q32)는 전원 전위 Vcc와 접지 전위 Vss 사이에 직렬로 접속된다.

우선 순위 회로(20)은 더욱, 어드레스 일치 검출 회로(9-2)에서의 일치 검출 신호(MD2)를 그의 한쪽 입력에 받고, 그의 다른 쪽 입력에 인버터 회로(G31)의 출력을 받는 NOR 회로(G32)와, NOR 회로(G32)의 출력은 이 한쪽 입력에 받는 NAND 회로(G35)를 포함한다.

NAND 회로(G35)의 다른 쪽 입력에는, 디프렉션형 트랜지스터(Q33)과 인핸드멘트형 트랜지스터(Q34)에 의해 결정되는 고정 데이터가 제공된다.

트랜지스터(Q33 및 Q34)는 각각의 게이트가 접지 전위 Vss에 접속되어, 또한 전원 전위 Vcc와 접지 전위 Vss와의 사이에 직렬로 접속된다.

우선 순위 회로(20)은 더욱 NAND 회로(G34)의 출력과 NAND 회로(G35)의 출력을 받는 NAND 회로(G36)과, NAND 회로(G36)의 출력을 받는 인버터 회로(G37)과, NOR 회로(G32)의 출력을 받는 인버터 회로(G33)을 포함한다.

일치 검출 신호/MD1은 그대로 우선 신호/EN1로서 출력된다. 인버터 회로(G37)에서 제어 신호/EN이 출력되고, 인버터 회로(G33)에서 우선 신호/EN2가 출력된다. NAND 회로(G34)의 다른쪽 입력에는, 트랜지스터(Q31 및 Q32)에 의해 "L"이 고정된 전위 레벨의 신호가 노드(N1)을 통하여 제공된다.

NAND 회로(G35)의 다른 쪽 입력에는, 트랜지스터(Q33 및 Q34)에서 "H"에 고정된 데이터가 노드(N2)를 통하여 전달된다. 따라서, 제 8 도에 표시하는 것과 같이, 트랜지스터(Q32 및 Q33)이 디프렉션형이고, 트랜지스터(Q31 및 Q34)가 인핸스멘트형의 경우, NAND 회로(G34)는 불활성 상태로 되고, 그의 출력은 "H"로 된다. 한편, NAND 회로(G35)는 활성 상태로 되고, 인버터 회로로서 동작한다.

제 7 도에 표시하는 우선 순위 회로 구성의 경우 일치 검출 신호/MD1이 "L"로 되었을 경우, NAND 회로(G34)의 출력 신호는 "H"로 된다. 인버터 회로(G31)에는 "H"의 신호가 출력되기 때문에, NOR 회로(G32)의 출력 신호는 일치 검출 신호/MD2의 논리 레벨에 관계없이 "L"이 된다. 따라서 이 경우, NAND 회로(G35)의 출력은 "H"로 되기 때문에, NAND 회로(G36)의 출력 신호가 "L"레벨로 되고, 신호/EN은 "H"로 된다.

일치 검출 신호/MD2만이 발생한 경우, NOR 회로(G32)의 양입력은 "L"로 되기 때문에, NOR 회로(G32)의 출력은 "H"로 되고, NAND 회로(G35)의 출력은 "L"로 된다. 따라서 NAND 회로(G36)의 출력이 "H"로 되어, 인버터 회로(G37)에서의 신호/EN은 "L"로 된다.

신호/EN은 메모리셀 데이터를 출력 버퍼에 전달하는가 또는 아닌가를 결정하는 신호이다. 일치 검출 신호/MD1의 우선 순위는 일치 검출 신호/MD2 보다도 상위이다. 즉, 우선 신호/EN1이 "L"의 경우에는 신호/EN2는 "H"이다. 이 제 7 도에 표시하는 우선 순위 회로(20)의 출력 신호/EN1, /EN 및 /EN2는 제 5 도에 표시하는 전환 회로(21)에 전달된다. 이 제 5 도에 표시하는 전환 회로(21)에 있어서, 트랜지스터(Q11)을 인핸스멘트형으로 프로그램한 경우, 제 2 의 회로(21b)는 불활성 상태로 된다. 그래서 이 경우, 제어신호/EN 및 /EN1이 발생된 경우에는 센스 엠프(6)에서의 메모리셀 데이터가 출력 버퍼(70)에 전달된다. 이것에 의해, 제 16 도에 표시하는 것과 같은 미상용 영역(164)내에 유효 영역(166)이 존재하는 경우에 있어, 이 유효 어드레스(166)의 어드레스가 지정되었을 때에는 일치 검출 신호/MD1을 발생하고, 미사용 영역(164)의 어드레스가 지정된 경우에는 일치 검출 신호/MD2를 발생하는 구성으로 하면, 이 유효 영역(166)의 메모리셀의 유효 데이터가 전환 회로(21)을 통하여 출력 버퍼(70)에 전달된다.

상기의 실시예에 있어서는, 어드레스 일치 검출 회로가 2개 설정되어 있고, 이 2개의 어드레스 영역에 있어 우선 순위에 따라 출력 데이터를 결정하고 있다.

이 구성은, 3개 이상의 어드레스 영역에서도 확장할 수가 있다. 제 9 도는 이 발명의 더욱 타의 실시예인 마스크 ROM에 사용되는 우선 순위 회로 구성의 1예를 표시하는 도면이다.

제 9 도에 있어서, 우선 순위 회로(20)은, 3개의 일치 검출 신호/MD1, /MD2 및 /MD3에 대해 우선 순위를 붙여서 출력한다.

이 우선 순위 회로(20)는, 일치 검출 신호/MD1을 받는 인버터 회로(G51)과, 인버터 회로(G51)의 출력과 일치 검출 신호/MD2의 출력을 받는 NOR 회로(G52)와, NOR 회로(G52)의 출력과 일치 검출 신호/MD3을 받는 NOR 회로(G55)과, 인버터 회로(G51)의 출력, NOR 회로(G52)의 출력 및 NOR 회로(G55)의 출력을 받는 NOR 회로(G53)을 포함한다.

NOR 회로(G53)에서 제어 신호/EN이 출력된다. NOR 회로(G52)의 출력은 인버터 회로(G54)를 통해 우선 신호/EN2로 된다. NOR 회로(G55)의 출력은 인버터 회로(G50)을 통하여 우선 신호/EN3이 된다.

이 회로 구성은 제 3 도에 표시하는 우선 순위 회로를 확장한 것 뿐이고, 우선 순위가 일치 검출 신호/MD1, 일치 검출 신호/MD2 및 일치 검출 신호/MD3의 순으로 되어 있다. 즉, 일치 검출 신호/MD1이 출력된 경우에, 우선 신호/EN1과 제어 신호/EN이 나머지 일치 검출 신호/MD2 및 /MD3의 진위 상태에 관계없이 발생된다.

일치 검출 신호/MD1이 발생되지 않고, 일치 검출 신호/MD2가 발생된 경우에는, 제어 신호/EN과 우선 신호/EN2가 발생된다. 일치 검출 신호/MD3만이 발생된 경우에는, 제어 신호/EN과 우선 신호/EN3이 발생된다.

제 9 도에 표시하는 우선 순위의 회로 구성의 경우, 제 10 도에 표시하는 것과 같이, 메모리 영역(300)에 있어서, 영역(301)이 메모리 영역(302)를 포함하고, 또한 메모리 영역(302)가 메모리 영역(303)을 포함하는 경우에도 용이하게 대처할 수가 있다. 즉, 메모리 영역(303)에 대해 일치 검출 신호/MD1을, 메모리 영역(302)에 대해 일치 검출 신호/MD2를, 메모리 영역(301)에 대해 일치 검출 신호/MD3을 대응되게 하면, 이 3개의 영역 301, 302 및 303의 출력 데이터를, 용이하게 소망의 고정 데이터에 설정할 수가 있다.

이 경우, 제 7 도에 표시하는 우선 순위 회로를 확장하면, 이 3개의 영역 301, 302 및 303에 대응하여 출력되는 데이터를, 소정의 고정 데이터 및 메모리셀에서 판독된 데이터의 어느 한쪽에 설정할 수도 있다.

제 11 도는 제 7 도에 표시하는 우선 순위 회로의 3개의 어드레스에 확장한 경우의 구성을 표시하는 도면이다. 제 11 도에 있어서, 제 7 도에 표시하는 회로 소자와 대응하는 부분에는 동일의 참조 번호를 붙혔다. 제 11 도에 표시하는 우선 순위 회로(20)는, 제 7 도에 표시하는 우선 순위 회로(20)에 가해서, 더욱 NOR 게이트(G32)의 출력과 일치 검출 신호/MD3을 받는 NOR 게이트 회로(G65)와, 트랜지스터(Q54 및 Q55)에 의해 설정되는 고정 데이터를 그의 한쪽 입력에 받고, 기타 입력에 NOR 회로(G65)의 출력을 받는 NAND 회로(G67)과, NOR 회로(G65)의 출력을 반전하는 인버터 회로(G68)을 포함한다.

인버터 회로(G68)에서 우선 신호/EN3이 발생된다. NAND 회로(G67)의 출력은 3입력 NAND 회로(G66)에 제공된다. 이 3입력 NAND 회로(G66)은, NAND 회로(G34 및 G35)의 출력도 받는다.

이 트랜지스터(Q54 및 Q55)는 각각 디프렉션형 및 인핸스멘트형으로 프로그램되어, 이것에 의해 NAND 회로(G67)의 한쪽 입력에는, "H"의 고정 데이터가 전달되기 때문에, NAND 회로(G67)을 인버터로서 기능한다.

제 11 도에 표시하는 우선 순위 회로(20)의 구성에 있어서는 일치 검출 신호/MD1이 출력된 경우, 우선 신호/EN1이 발생되어 또한 신호/EN은 나머지의 일치 검출 신호/MD2 및 /MD3의 상태에 관계없이 "L"로 된다. 일치 검출 신호/MD1이 발생되지 않고, 일치 검출 신호/MD2가 발생된 경우, NAND 회로(G35)의 출력은 "L"로 되기 때문에 NAND 회로(G66)의 출력은 "H"로 되고, 제어 신호/EN은 인버터 회로(G37)에 의해 "L"로 된다. 이때 인버터 회로(G33)에 의해 "L"의 신호 /EN2가 발생된다.

우선 신호/EN3은, NOR 회로(G65)의 한쪽 입력에 NOR 회로(G32)에서 "H"의 신호가 전달되기 때문에, "H"의 불활성 상태로 된다. 일치 검출 신호/MD3만이 발생된 경우에는, NOR 회로(G65)의 출력이 "H"로 되어, NAND 회로(G67)의 출력 신호가 "L"로 되고, 따라서 NAND 회로(G66)의 출력이 "H"로 된다. 이것에 의해 제어 신호/EN이 발생된다.

또, 우선 신호/EN3은 인버터 회로(G63)에 의해, "L"의 활성 상태로 된다. 이 구성에 의하면, 일치 검출 신호/MD1이 발생된 경우에는 제어 신호/EN이 불활성 상태로 되기 때문에, 이 어드레스 일치 검출 신호/MD1이 지정하는 어드레스 영역이 지정된 경우에는 메모리셀 데이터가 출력된다.

제 9 도 및 제 11 도에 표시하는 회로 구성은 더욱 많은 영역에 대응하도록 확장할 수도 있다. 이 회로 구성은, 제 10 도에 표시하는 것과 같이, 메모리 영역(301)내에 메모리 영역(302)이 포함되어 또한 더욱 영역(303)이 포함되는 경우에 한정되지 않고, 메모리 영역(301)내에 영역(302)와 영역(303)이 병렬로 존재하는 경우에도 적용 가능하다.

이 경우의 병렬에 존재하는 어드레스 영역은 동일의 우선 순위를 가지는 것이 된다. 그러나, 이들의 어드레스 영역에 대해서는, 동시에 일치 검출 신호가 발생되지 않기 때문에, 제 9 도 또는 제 11 도에 표시하는 회로 구성을 그대로 적용할 수가 있다.

더욱 상기 실시예 모두에 있어서는 제어 신호/EN 및 우선 신호/EN1등에 따라, 이 출력 버퍼에 전달되는 데이터 비트를 모두 설정하고 있다. 이 경우, 제 12 도에 표시하는 것과 같이 각 출력 데이터 비트마다에 데이터의 대치 및/또는 메모리셀 데이터의 판독을 하는 구성으로 할 수도 있다.

제 12 도는 이 발명의 더욱 타의 실시예인 마스크 ROM 전체의 구성을 개략적으로 표시하는 도면이다. 제 12 도에 있어서는, 출력 데이터가 16비트로 되는 경우를 표시한다. 이 16비트의 출력 데이터 D0∼D15 각각에 대응하여 메모리 어레이(5)는 16개의 메모리 어레이 블록#1∼#16으로 분할된다. 각 메모리 블록 #1∼#16에서 각각 1비트가 병렬로 출력된다. 전환 회로(21)은 각 메모리 블록 #1∼#16 각각에 대응하여 설정되는 전환 회로(SW1∼SW16)을 포함한다. 이들의 전환 회로(SW1∼SW16) 각각에 대해 전환 동작을 제어하기 위해 우선 순위 블록(500)도 동일하게 각 비트 마다에 전환 신호 발생 회로를 포함한다. 이 경우, 어드레스 일치 검출 회로는 각 비트마다에 설정되는 구성이라도 좋고, 또 복수의 메모리 블록에 대해 공통으로 일치 검출 회로가 설치되는 구성이라도 좋다.

출력 버퍼(70)은, 각 비트(D0∼D15)에 대해 설치되는 버퍼 회로(OB1∼OB16)을 포함한다. 이 구성으로 하면, 각 메모리 블록마다에 고정 데이터의 설정 및 메모리 어레이(5)에서의 메모리셀 데이터의 선택적 통과를 독립적으로 할 수가 있고, 더욱 데이터 대치의 자유도가 증대하고, 효율적인 데이터의 치환 및 결함 비트의 구제가 가능하게 된다. 더욱, 메모리 어드레스 영역에 있어서, 데이터가 연속하는 영역이 분산하여 배치되는 경우, 이들의 영역을 메모리 공간내에서 연속하는 메모리 영역에 대치할 수도 있다.

즉, 제13a 도에 표시하는 것과 같이, 메모리 영역 공간(700)에 있어, 메모리 영역(701 및 702)가 각각 "1" 또는 "0"의 데이터가 연속하여 배치된 영역의 경우, 그들의 영역(701 및 702)에 대한 어드레스 신호를 전환하여 제 13b 도에 표시하는 것과 같이 메모리 영역(700)내의 (710 및 711)에 배치한다. 이 영역(701, 702 및 710, 711)은 실제의 메모리 어레이내의 물리적 메모리 위치를 표시하고 있어도 좋고, 또 메모리 어드레스 공간내에 있는 어드레스 영역을 표시하여도 좋다.

즉, 마스트 ROM 내부에서, 어드레스 크랜블 회로에 따라 어드레스 신호를 전환하는 것에 의해, 데이터가 "1" 또는 "0"이 연속하는 어드레스 영역을 형성하고, 이들의 스크랜블을 건 어드레스에 대해 본 실시예에 의한 데이터 전환의 행하는 회로를 적용하는 것에 의해, 보다 효율적인 데이터의 대치를 할 수가 있다. 이 경우, 효과적인 데이터 배열을 작성하기 위해서는, 미리 계산기로 데이터 처리를 하여, 또한 어드레스 변환 등의 데이터 처리를 한다. 이 스크랜블 회로는, 어드레스 버퍼의 전단 또는 출력단에 설정되나, 이 스크랜블 회로는 또 상기와 같은 인핸스멘트형 또는 디프렉션형의 트랜지스터를 사용하여 프로그램 가능한 구성으로 된다. 이때, 어드레스 일치 검출 회로에는 스크랜블에 걸린 후의 어드레스 신호가 전달된다.

이상과 같이 제 1 및 제 2 의 발명에 의하면, 복수의 어드레스 일치 검출 회로를 설정해, 이 복수의 어드레스 일치 검출 회로에서의 일치 검출 신호에 우선 순위를 붙혀, 이 우선 순위에 따라 출력 데이터의 설정을 행하고 있기 때문에, 연속 데이터 영역이 어떠한 형상을 하고 있어도, 데이터의 대치를 효율적 또한 용이하게 실행할 수가 있고, 결합 비트의 구제 영역을 대폭으로 증대되게 할 수 있고, 생산 양품율이 높은 판독전용 반도체 메모리 장치를 얻을 수 있다.

Claims

복수의 판독 전용 메모리셀을 갖는 메모리셀 영역(5)을 가지며, 각 메모리셀이 할당된 어드레스를 구비하고 있는 판독 전용 반도체기억장치에 있어서, 수신되는 어드레스신호에 응답하여 메모리셀을 선택하고 상기 선택된 메모리셀의 데이터를 데이터출력 접속부(11)로 출력하는 선택수단(2,3,4,6)과, 상기 어드레스신호가 그의 할당된 어드레스 범위들중 어느 한 범위에 있는 어드레스를 호출하는지를 판정하기 위해, 각각 특수한 어드레스 범위가 할당되어 있는 복수의 어드레스일치 판정수단(9-1 내지 9-k)과, 상기 복수의 어드레스일치 판정수단(9-1 내지 9-k)의 출력신호에 응답하여, 어드레스일치 판정수단(9-1 내지 9-k)이 상기 어드레스신호가 그이 할당된 어드레스 범위에 있는 어드레스를 호출하는 것을 인식한 경우 상기 출력신호에 대한 우선순서를 제공하는 선행순서수단(20,500) 및, 상기 우선순서수단에 응답하여 상기 할당된 메모리셀의 데이터를 내보내고 상기 우선 순서에 따라서 소정의 논리레벨값("0" 또는 "1")을 데이터출력 접속부(11)로 송출하는 조정수단(21,21a,21b,21c; SW1 내지 SW16)을 가지는 것을 특징으로 하는 판독 전용 반도체기억장치.
제 1 항에 있어서, 상기 어드레스일치 판정수단(9-1 내지 9-k)은 관련된 특수한 어드레스 범위를 표시(제 3 도)하는 어드레스의 메모리에 누산형 및 처리형으로 프로그램 가능한 전계효과 트랜지스터(Q01 내지 Qn2)를 구비하는 것을 특징으로 하는 판독 전용 반도체기억장치.
제 1 항 또는 제 2 항에 있어서, 상기 우선순서수단(20,500)은 상기 출력신호에 응답하여 상기 어드레스 일치의 판정을 상기 보구의 어드레스일치 판정수단(9-1 내지 9-k)중 한 어드레스 일치 판정수단에서 표시하는 지시신호를 발생하는 지시수단(66,G37,G66)을 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 우선순서수단은 상기 어드레스일치 판정수단(9-1 내지 9-k)의 출력신호들중 한 출력신호에 대응하는 순차배열을 위해 우선수단(G3,G4,G5 ; G32,G33 ; G65,G68)을 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 조정수단(21)은 관련된 특수한 어드레스범위를 표시하는 어드레스의 메모리에 누산형 및 처리형으로 프로그램한 전계효과 트랜지스터(Q11 내지 Q14)를 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 조정수단(21)은 상기 우선순서수단(20,500)의 출력신호에 응답하여 우선적으로 출력신호에 의해서 호출되고 있는 어드레스범위에 대응하는 상기 소정의 논리레벨값을 상기 출력접속부(11)로 내보내기 위한 조정수단(21b,21c)을 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 조정수단(21)은 상기 지시신호에 응답하여 상기 메모리 영역(5)에 있는 어떤 선택된 메모리셀로부터 판독된 데이터를 상기 데이터출력접속부(11)로 전송하는 것을 차단하거나 통과시키기 위한 차단수단(21a)을 구비하는 것을 특징으로 하는 판독전용 반도체 기억장치.
제 1 항에 있어서, 상기 데이터출력접속부(11)는 복수의 핀접속부를 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 메모리영역(5)은 병렬로 억세스되는 복수의 메모리 블록(#1 내지 #16)을 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 9 항에 있어서, 상기 메모리 블록(#1 내지 #16)은 상기 복수의 핀접속부에 대응하게 제공되는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항 또는 제 10 항에 있어서, 상기 우선순서수단(500)은 각각의 대응되는 메모리 블록(#어레이 내지 #16)에 대응하게 제공되는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 선택수단(2,3,4,5)은 각 메모리블럭에서 1비트메모리를 선택하고, 상기 조정수단(21)은 각 메모리블럭(#1 내지 #16)에 제공되며 상기 우선순서수단(500)의 출력신호에 응답하여 상호순서에 무관하게 설정능력을 송출(제 12 도)하기 위한 스위칭수단(SW1 내지 SW16)을 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 특수한 어드레스범위는 같은 논리레벨("0" 또는 "1")의 데이터순차를 포함하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 특수한 어드레스범위는 복수의 어드레스영역(301,302)을 갖는 제 1 특수화 어드레스범위(301,302)를 구비하고, 상기 조정수단(21,21b,21c)은 상기 어드레스일치 판정수단(9-1 내지 9-1k)의 출력신호에 응답하여 상기 어드레스신호가 상기 선행의 소정 순서에 따라서 상기 이미 수신된 출력신호하에서 상기 최우선권을 갖는 출력신호를 인식하기 위하여 상기 제 1 특수화 어드레스범위(301,302)를 호출하는지를 판정하기 위한 수단(21)을 구비하며, 상기 최우선권을 갖는 상기 인식된 출력신호에 응답하여 상기 최우선권을 갖는 상기 출력신호에 대응하는 소정의 논리레벨값을 발생하고 송출하는 수단(21b,21c)이 제공되는 것을 특징으로 하는 판독 전용 반도체 기억장치.
제 1 항에 있어서, 상기 어드레스신호를 수신하여, 상기 어드레스신호가 상기 메모리 영역에 있는 n개의 메모리셀에 대한 어드레스에 일치하는 경우에 일치를 표시하는 신호를 발생하고, 상기 어드레스신호가 상기 n개의 메모리셀에 대한 상기 어드레스에 일치하지 않는 경우에 비일치를 표시하는 신호를 발생하는 제 1 어드레스일치 판정수단(9-2) 및, 상기 어드레스신호를 수신하며, 상기 어드레스신호가 상기 n개의 메모리셀에 포함되어 있는 m개의 메모리셀에 대한 어드레스에 일치하는 경우에 일치를 표시하는 신호를 발생하고, 상기 어드레스신호가 상기 m개의 메모리셀에 대한 상기 어드레스에 일치하지 않는 경우에 비일치를 표시하는 신호를 발생하는 제 2 어드레스일치 판정수단(9-1)을 구비하며, 상기 조정수단(21)은 상기 제1 및 제 2 판정수단(9-2,9-1)에 응답하여, 상기 일치를 표시하는 상기 신호를 상기 제1 및 제 2 어드레스일치 판정수단(9-2,9-1)에 의해서 수신하는 경우에 제 1 논리레벨을 수신하고, 상기 일치를 표시하는 상기 신호를 상기 제 1 어드레스일치 판정수단(9-2)에 의해서 수신하고 상기 비일치를 표시하는 상기 신호를 제 2 어드레스일치 판정수단(9-1)에 의해서 수신하는 경우에 제 2 논리레벨을 진행하며, 상기 비일치를 표시하는 신호들을 상기 제1 및 제 2 어드레스일치 판정수단(9-1)에 의해서 수신하는 경우에 상기 선택수단(2,3,4,6)을 통해서 선택되는 메모리셀의 데이터를 진행하는 것을 특징으로 하는 판독 전용 반도체 기억장치.
복수의 메모리셀을 갖는 판독 전용 반도체기억장치의 동작방법에 있어서, 어드레스신호에 대한 반응으로서 복수의 메모리셀에서 한 메모리셀을 선택하는 단계와, 상기 어드레스신호가 하나 또는 그 이상의 특정한 어드레스범위에 있는 어드레스를 표시하는지의 여부를 판정하는 단계와, 상기 어드레스가 상기 하나 또는 그 이상의 특정한 어드레스범위에 있는 어드레스를 표시하고 있음이 판정되는 경우 이 상기 어드레스범위를 기초로 하여 우선순서를 진행하는 단계 및, 상기 수신 어드레스신호가 단일의 특정 어드레스 범위안에 포함되어 있는 어드레스를 지시하는 경우에는 상기 특정 어드레스범위에 대응하고, 또는 상기 어드레스를 지시하는 경우에는 최우선권을 갖는 특정 어드레스범위에 대응하는 선택된 메모리셀의 데이터를 관찰하여 소정의 논리레벨값의 데이터출력 접속부(11)로 발생해서 내보내는 단계를 구비하는 것을 특징으로 하는 판독 전용 반도체기억장치의 동작방법.
제 1 항에 있어서, 복수의 판독 전용 메모리셀로 구성되어 있는 반도체 어드레스공간(701)에서 동일한 논리레벨의 일련의 각 데이터들을 포함하고 있는 분리된 제 1 및 제 2 어드레스범위(701,702)가 연속하는 어드레스범위(710,711)로 연결되도록 어드레스를 변경하는 단계, 및 상기 변경에 의해 수신된 어드레스신호를 판정하는 단계를 포함하는 것을 특징으로 하는 판독 전용 반도체기억장치의 동작방법.
제 16 항 또는 제 17 항에 있어서, 상기 어드레스신호가 제 2 의 특정 어드레스범위를 지시하는 경우 상기 선택된 메모리셀의 데이터가 무시되고 있는 동안 소정의 논리레벨값을 발생하고 송출하는 단계를 구비하고, 상기 제 1 특정 어드레스범위는 상기 제 2 어드레스범위안에 있는 것을 특징으로 하는 판독 전용 반도체 기억장치의 동작방법.
제 18 항에 있어서, 상기 제 2 특정 어드레스범위는 복수의 특정 어드레스영역을 포함하고 있고, 상기 발생 및 송출단계는 상기 복수의 특정 어드레스 영역하에서 우선순서의 진행단계 및, 최우선권을 갖는 상기 하나의 특정 어드레스 영역에 대응하는 소정의 논리 레벨값을 발생하고 송출하는 단계를 구비하는 것을 특징으로 하는 판독 전용 반도체 기억장치의 동작방법.