KR20030047794A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20030047794A
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Abstract

불휘발성 반도체 메모리 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀에 의해 구성되며 그 일부가 메모리 동작 조건을 규정하는 복수의 초기 설정 데이터를 기억하기 위한 초기 설정 데이터 영역으로서 설정된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 상기 초기 설정 데이터 영역으로부터 판독된 각 초기 설정 데이터를 보존하는 데이터 래치 회로와, 상기 메모리 셀 어레이의 데이터 기입 및 소거의 동작을 제어하는 제어 회로와, 상기 제어 회로의 동작 타이밍을 규정하는 클럭을 발생하는 클럭 주기 가변의 클럭 발생 회로를 구비하고, 상기 제어 회로는, 전원 투입 또는 커맨드 입력을 받아 상기 초기 설정 데이터 영역에 기억된 복수의 초기 설정 데이터를 순차 판독하여 대응하는 상기 데이터 래치 회로에 전송하는 초기 설정 동작을 행하도록 구성되어 있으며, 상기 초기 설정 동작은, 상기 영역에 기억된 복수의 초기 설정 데이터 중 클럭 주기 조정 데이터를 최초로 판독하고, 그 클럭 주기 조정 데이터에 의해 상기 클럭 발생 회로가 출력하는 클럭의 주기를 조정하며, 그 조정된 클럭에 기초하여 잔여 초기 설정 데이터를 판독한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것이다.
대규모화한 반도체 메모리에서는, 불량 구제를 위한 용장 회로를 설치하는 일이 행해진다. 전기적 재기입 가능한 불휘발성 반도체 메모리(EEPROM)에서도 마찬가지이다. 통상의 용장 회로 방식에서는, 메모리 셀 어레이에 용장 로우 셀 어레이와 용장 컬럼 셀 어레이가 설치되고, 또한 불량 어드레스를 기억하기 위해 퓨즈 회로가 설치된다. 퓨즈 회로는 대표적으로는 레이저 용단형의 퓨즈에 의해 구성된다.
웨이퍼 테스트에서 불량 셀이 발견되면, 그 불량 어드레스를 퓨즈 회로에 프로그래밍한다. 퓨즈 회로가 프로그래밍되면, 그 후 불량 어드레스가 입력되었을 때에는, 퓨즈 회로가 기억하는 불량 어드레스와의 일치 검출에 의해, 디코드 회로가 제어되고, 불량 셀 대신에 용장 셀을 선택한다는 치환 제어가 이루어진다.
퓨즈 회로는, 상술한 불량 구제를 위한 불량 어드레스 데이터 외에, 메모리의 동작 조건을 결정하기 위해 각종 초기 설정 데이터를 기입하는 용도로도 이용된다. 이와 같은 초기 설정 데이터로서는 예를 들면, 칩 사이, 웨이퍼 사이의 프로세스 변동에 따른 칩 내부 발생 전압의 조정 데이터, 기입 전압의 설정 데이터, 기입 및 소거의 제어 루프 횟수의 제어 파라미터 등이 있다.
그러나, 퓨즈 회로는, 일단 프로그래밍하면 재시도가 불가능하다. 또한 웨이퍼 테스트 단계에서의 테스터 장치에 의한 불량 개소 추출과, 레이저에 의한 용단과는 별도의 공정으로 되어, 이들을 일련의 공정으로서 실시할 수 없다. 따라서, 퓨즈 소자를 대신하는 초기 설정 데이터 기억 회로로서, EEPROM의 메모리 셀과동일한 전기적 재기입 가능한 불휘발성 메모리 셀을 이용하는 방식도 제안되어 있다. 불휘발성 메모리 셀을 이용하면, 퓨즈 용단에 비하여 데이터 기입은 용이하며, 데이터의 재기입도 가능하다.
그러나, 불량 어드레스 등을 기억하기 위한 메모리 셀 어레이를, 통상의 데이터 기억에 이용되는 메모리 셀 어레이와 다른 영역에 배치하면, 각 메모리 셀 어레이마다 디코드 회로나 감지 증폭기 회로를 필요로 한다. 따라서, 회로 구성이 복잡하게 되어, 칩 면적이 증대할 뿐만 아니라, 기입 후의 검증이나 수정까지 고려하면, 동작 제어도 용이하지 않다.
이러한 문제를 해결하는 것으로서, 본 발명자 들은, 통상의 메모리 셀 어레이 내에 초기 설정 데이터를 기입하기 위한 초기 설정 데이터 영역을 설정하는 방식을 제안하고 있다(특개2001-176290호 공보 참조). 메모리 셀 어레이에 설정된 초기 설정 데이터 영역에 기억된 초기 설정 데이터는, 전원 투입 후 자동적으로, 통상의 데이터 판독과 동일한 디코드 회로와 감지 증폭기 회로에 의해 판독되고, 초기 설정 데이터 래치 회로에 입력된다. 이후, 이 초기 설정 데이터 래치 회로의 출력에 의해, 메모리 동작 조건이 결정된다.
이러한 방식에 의하면, 회로 구성은 간단하며 칩 면적도 작아지고, 또한 초기 설정 데이터의 검증이나 수정도 용이하다. 단, 이 방식은 전원 투입 후, 초기 설정 데이터의 판독이 종료되기까지의 동안은, 통상의 데이터 판독 및 기입이 금지되는 대기 시간으로 된다. 따라서, 초기 설정 데이터의 양이 많은 경우나 검증 동작을 행하는 경우에는, 될 수 있는 한 이 대기 시간을 짧게 하는 것이 바람직하다.
이 대기 시간이 길어지는 다른 요인으로서, 초기 설정 데이터의 판독이 칩 내부에서 생성된 내부 클럭에 기초하여 행해진다는 것을 예로 들 수 있다. 이 내부 클럭은, 프로세스 변동을 캔슬하기 위한 트리밍 데이터에 의한 조정을 받고 있지 않으면 주기의 변동이 크고, 특히 긴 주기측에 변동이 생긴 경우에는 대기 시간이 길어지게 된다. 또한, 초기 설정 데이터 판독 시에는 전원 투입 후 얼마 되지 않기 때문에 전원 전압이 불안정하며, 이 점도 대기 시간의 장시간화를 초래한다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 전원을 투입하고 나서 통상의 메모리 기입 및 판독 동작을 행할 수 있을 때까지의 시간을 단축할 수 있는 불휘발성 반도체 기억 장치를 제공하는 데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 EEPROM의 구성을 도시한 도면.
도 2는 본 발명의 실시예에 따른 메모리 셀 어레이의 구성을 도시한 도면.
도 3의 (a) 내지 (c)는 본 발명의 실시예에 따른 승압 회로(19)의 구성을 도시한 도면.
도 4의 (a) 및 (b)는 본 발명의 실시예에 따른 클럭 발생 회로의 구성을 도시한 도면.
도 5는 본 발명의 실시예에 따른 초기 설정 데이터 래치 회로의 구성을 도시한 도면.
도 6의 (a) 및 (b)는 본 발명의 실시예에 따른 초기 설정 데이터 판독 동작의 흐름도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리 셀 어레이
2a, 2b : 용장 셀 어레이
3 : 초기 설정 데이터 영역
4 : 로우 디코더
5 : 감지 증폭기 회로
6 : 데이터 레지스터
7 : 컬럼 디코더
8 : 승압 회로
9 : I/O 버퍼
10 : 커맨드 레지스터
11 : 제어 회로
12 : 어드레스 레지스터
13 : 불량 어드레스 데이터 래치 회로
15 : 전압 조정 데이터 래치 회로
14 : 일치 검출 회로
16 : 레디/비지 버퍼
17 : 파워 온 리세트 회로
18 : 칩 정보 데이터 래치 회로
19 : 승압 회로
20 : 클럭 발생 회로
21 : 선택 회로
22 : 클럭 주기 조정 데이터 래치 회로
불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀에 의해 구성되며 그 일부가 메모리 동작 조건을 규정하는 복수의 초기 설정 데이터를 기억하기 위한 초기 설정 데이터 영역으로서 설정된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 상기 초기 설정 데이터 영역으로부터 판독된 각 초기 설정 데이터를 보존하는 데이터 래치 회로와, 상기 메모리 셀 어레이의 데이터 기입 및 소거의 동작을 제어하는 제어 회로와, 상기 제어 회로의 동작 타이밍을 규정하는 클럭을 발생하는 클럭 주기 가변의 클럭 발생 회로를 구비하고, 상기 제어 회로는, 전원 투입 또는 커맨드 입력을 받아 상기 초기 설정 데이터 영역에 기억된 복수의 초기 설정 데이터를 순차 판독하여 대응하는 상기 데이터 래치 회로에 전송하는 초기설정 동작을 행하도록 구성되어 있으며, 상기 초기 설정 동작은, 상기 초기 설정 데이터 영역에 기억된 복수의 초기 설정 데이터 중 클럭 주기 조정 데이터를 최초로 판독하고, 그 클럭 주기 조정 데이터에 의해 상기 클럭 발생 회로가 출력하는 클럭의 주기를 조정하며, 그 조정된 클럭에 기초하여 잔여 초기 설정 데이터를 판독한다.
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
도 1은 제1 실시예에 따른 EEPROM의 구성을 도시한다. 메모리 셀 어레이(1)는, 전기적 재기입 가능한 불휘발성 메모리 셀을 매트릭스 형상으로 배열하여 구성된다. 불휘발성 메모리 셀은 부유 게이트와 제어 게이트가 적층된 스택 게이트형의 MOS 트랜지스터 구조를 갖는다. 메모리 셀 어레이(1)에는 결함 셀을 치환하기 위한 용장 로우 셀 어레이(2a)와 용장 컬럼 셀 어레이(2b)가 설치되어 있다. 또한 메모리 셀 어레이(1)의 초기 설정 데이터 영역(3)은, 메모리의 동작 조건을 결정하기 위한 초기 설정 데이터를 기입하는 영역으로서 미리 정해져 있다.
도 2는 메모리 셀 어레이(1)의 구체적인 구성 예를 도시한다. 이 예에서는, 16개의 워드선 WL(WL0∼WL15)에 의해 구동되는 16개의 메모리 셀 MC0∼MC15이 직렬 접속된 NAND 셀 유닛을 구성하고 있다. NAND 셀 유닛의 일단은, 선택 게이트 트랜지스터 SG1를 통해 비트선 BL에 접속되며, 타단은 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 SL에 접속된다.
워드선 WL을 따라 배치된 복수의 NAND 셀 유닛은, 데이터 소거의 최소 단위가 되는 셀 블록을 구성한다. 도면에서는, 복수의 셀 블록 B0, B1,∼, Bn이 비트선 BL을 공통으로 하여 배치되어 있다. 이와 같은 메모리 셀 어레이(1) 중, 예를 들면 도 2의 비트선의 말단에 배치된 셀 블록 Bn이, 초기 설정 데이터를 기억하기 위한 초기 설정 데이터 영역(3)으로서 정해진다.
초기 설정 데이터 영역(3)은, 비트선 BL 및 워드선 WL의 선택 구동에 의해, 데이터의 기입, 소거 및 판독이 가능하지만, 후에 설명하는 바와 같이, EEPROM의 통상의 동작에서는 외부로부터는 액세스되지 않는다. 따라서, 데이터의 일괄 소거 혹은 블록 단위의 소거 시에도, 이 초기 설정 데이터 영역(3)은 소거 조건으로 설정되지 않는다.
초기 설정 데이터 영역(3)의 최소 단위는, 본 실시예와 같은 NAND형 EEPROM에서는, 소거 최소 단위인 NAND 셀 블록으로 한다. 이것은, 초기 설정 데이터 영역(3)의 레이아웃이나 회로 동작 조건이 다른 NAND 셀 블록과 마찬가지로 되어, 설계상 바람직하다. 단, 초기 설정 데이터 영역에 기억되는 데이터의 사이즈가 작은 경우 등은, 통상의 NAND 셀 블록에 비하여 워드선 수가 적은 셀 블록 구성으로 하여도 된다. 이에 의해, 칩 면적을 작게 할 수 있다.
메모리 셀 어레이(1)의 비트선 BL은, 감지 증폭기 회로(5)를 통해 데이터 레지스터(6)에 접속된다. 통상적으로 감지 증폭기 회로(5)와 데이터 레지스터(6)는, 공통의 데이터 래치 회로를 이용하여 일체의 것으로 하여 구성된다. 메모리 셀 어레이(1)의 비트선 BL 및 워드선 WL을 선택하기 위해, 컬럼 디코더(7) 및 로우 디코더(4)가 설치되어 있다. 어드레스 AD 및 커맨드 CMD는 I/O 버퍼(9)를 통해 각각, 어드레스 레지스터(12), 커맨드 레지스터(10)에 입력된다. 기입 데이터 DA는, I/O버퍼(9)를 통하고, 데이터 버스 BUS를 통하여, 데이터 레지스터(6)에 입력된다.
어드레스 레지스터(12)로부터 출력되는 로우 어드레스, 컬럼 어드레스는 각각 로우 디코더(4), 컬럼 디코더(7)에서 디코드되어, 메모리 셀 선택이 이루어진다. 데이터 판독, 기입 및 소거에 이용되는 각종 고전압은 승압 회로(8)에 의해 발생된다. 커맨드 레지스터(10)에 입력된 커맨드는 예를 들면 제어 회로(11)에서 디코드되고, 이 제어 회로(11)에 의해 데이터 기입, 소거의 시퀀스 제어가 이루어진다.
데이터 기입 시에는, 선택된 메모리 셀에서의 기입 동작, 기입 상태를 확인하기 위한 검증 동작을 행하고, 기입 불충분의 메모리 셀에는 재차 기입을 행한다는 제어가 이루어진다. 데이터 소거 시에도 마찬가지로, 선택된 블록에서의 소거 동작, 소거 상태를 확인하기 위한 검증 동작을 행하고, 소거 불충분의 경우에는 재차 소거를 행한다는 제어가 이루어진다. 기입 모드 또는 소거 모드의 설정에 의해, 상술한 일련의 기입 또는 소거의 제어를 행하는 것이, 제어 회로(11)이다. 제어 회로(11)의 동작 클럭은 클럭 발생 회로(20)로부터 발생되고, 제어 회로(11)에 공급된다.
메모리 셀 어레이(1)의 초기 설정 데이터 영역(3)에 기입되는 초기 설정 데이터는, 많게는 웨이퍼 테스트 결과 결정되는 것으로, 다음과 같은 것이다.
(1) 불량 어드레스 데이터
(2) 데이터 기입 및 소거의 각종 제어 데이터(전압값 데이터, 기입, 소거의 제어 루프 수 등)
(3) 메모리 용량이나 사양에 관한 코드, 메이커 코드 등의 칩 정보(ID 코드)
(4) 클럭 주기 조정 데이터
이들 초기 설정 데이터의 초기 설정 데이터 영역(3)에의 기입은, 칩을 패키징한 후, 제품 출하 전에, 예를 들면, 특정한 커맨드 입력에 의해 행해진다. 즉, 로우 디코더(4) 및 컬럼 디코더(7)는, 초기 설정 데이터 영역(3)을 포함하여 메모리 셀 어레이(1)의 전체를 액세스 가능하게 구성되어 있지만, 통상의 데이터 기입, 판독 동작에서는, 초기 설정 데이터 영역(3)에는 어드레스가 할당되어 있지 않아, 외부 어드레스에 의해 초기 설정 데이터 영역(3)을 지정하는 것은 불가능하다. 특정한 커맨드를 입력했을 때에만, 제어 회로(11)는 어드레스 레지스터(12)를 제어하여 초기 설정 데이터 영역(3)을 선택하는 내부 어드레스를 발생시키고, 이에 따라 초기 설정 데이터 영역(3)에 초기 설정 데이터를 기입할 수 있도록 되어 있다.
레디(Ready)/비지(Busy) 레지스터(16)는, 초기 설정 데이터의 판독 상황에 기초하여, 통상의 메모리 셀 어레이에의 액세스를 허가 또는 금지하기 위한 R/B 신호를 출력하는 것이다.
파워 온 리세트 회로(17)는 전원 투입 검지 회로로서, 전원 투입을 검출하여 파워 온 리세트 신호 PWR를 출력한다. 제어 회로(11)는 파워 온 리세트 신호 PWR에 의해 기동되어, 미리 프로그램된 제어 동작을 개시한다.
본 실시예에서는, 기입 및 소거의 동작 모드에 따라서 필요한 고전압을 발생하는 승압 회로(8)와는 별도로, 전원 투입 후 빠른 시기에, 클럭 발생 회로(20)가 발생하는 클럭을 안정화시키기 위한 승압 회로(19)가 설치되어 있다. 이 승압 회로(19)는, 파워 온 리세트 신호 PWR를 받아 클럭 발생 회로(20)의 전원 단자에 공급하여야 할 내부 전원 전압을 발생시킨다.
도 3의 (a)는 승압 회로(19)의 구체적 구성의 일례를 도시한다. 승압 회로(19)는 MOSFET 열(31)과, 복수의 캐패시터(32)와, 복수의 드라이버(33)와, 발진 회로(40)와, 출력 검지 회로(50)를 구비하여 구성된다. MOSFET 열(31)과 캐패시터(32)에 의해 차지 펌프 회로가 구성되어 있다.
MOSFET 열(31)은, 다이오드 접속된 MOSFET(31a-31e)이 직렬 접속되고, 그 각 접속 노드에 캐패시터(32a-32d)의 각 일단이 접속되어 있다. 캐패시터(32a-32d)의 타단은, 발진 회로(40)의 출력에 의해 구동된다. 구체적으로, 발진 회로(40)의 출력은, 홀수단의 인버터로 이루어지는 드라이버(33a, 33c)와, 짝수단의 인버터로 이루어지는 드라이버(33b, 33d)를 통해, 캐패시터(32a-32d)에 공급된다. 이에 따라, 캐패시터(32a-32d)는 교대로 역상으로 구동되도록 되어 있다.
발진 회로(40)는, 도 3의 (b)에 도시한 바와 같이, NAND 회로(41)와 인버터 회로(42, 43)를 링 형상으로 접속하여 구성된 링 오실레이터이다. NAND 회로(41)의 입력에는, 파워 온 리세트 신호 PWR와 출력 검지 회로(50)의 검지 출력 B, 및 발진 회로(40)의 출력을 피드백한 신호가 입력된다. 이에 따라, 신호 PWR, B가 모두 "H" 레벨일 때, 발진 회로(40)는 발진을 계속한다.
출력 검지 회로(50)는, 도 3의 (c)에 도시한 바와 같이, 소스가 차지 펌프 회로의 출력 단자에 접속된, 다이오드 접속된 PMOSFET(51)과 그 드레인과 접지 단자 Vss의 사이에 접속된 저항(52)과, 양자의 접속점을 입력으로 한 인버터(53)로 구성된다. 이에 따라, 차지 펌프 회로의 출력 전압 Vout이 소정값 이상으로 되면, 출력 검지 회로(50)의 출력 B는, "L" 레벨로 된다.
전원 투입 시, 출력 전압 Vout은 저 레벨에 있으며, 출력 검출 회로(50)의 출력은, B="H"이다. 전원 투입이 검출되어 파워 온 리세트 신호 PWR="H"가 출력되면, 발진 회로(40)가 발진 동작을 개시하고, 이에 따라 차지 펌프 회로가 동작하여, 서서히 출력 전압 Vout이 크게 된다. 출력 검지 회로(50)는, Vout이 소정값 이상으로 되면, 출력 신호 B="L"을 출력한다. 이에 따라 발진 회로(40)가 오프 상태로 되어, 승압 동작은 정지한다. 출력 전압 Vout이 소정값 이하까지 저하하면, 발진 회로(40)의 발진이 재개된다. 이상에 의해, 승압 회로(19)의 출력 전압 Vout이 일정값으로 유지된다.
도 4는 클럭 발생 회로(20)의 구성예를 도시한다. 이 클럭 발생 회로(20)는, 파워 온 리세트 신호 PWR를 받아 발진 동작하는 링 오실레이터를 갖는다. 즉 NAND 회로(61), 인버터(62, 65)를 링 형상으로 접속하여 링 오실레이터가 구성되어 있다. 인버터(62 및 65)의 사이에는, 가변 저항(63)과 가변 캐패시터(64)로 이루어지는 CR 시상수 회로(66)가 지연 회로로서 삽입되어 있다. 이 시상수 회로(66)의 가변 저항(63) 및 가변 캐패시터(64)는, 클럭 주기 조정용 데이터 래치 회로(22)에 판독된 클럭 주기 조정 데이터에 기초하여, 그 저항값 및 용량값이 최적값으로 설정된다. 이에 따라, 클럭 발생 회로(20)의 출력 클럭의 주기가 최적으로 설정된다.
클럭 발생 회로(20)의 전원 단자(67)에는, 승압 회로(19)의 승압 출력 전압 Vout이 전원 전압으로서 공급된다. 승압 회로(19)는 상술한 바와 같이, 전원 투입과 동시에 전원 전압의 승압 동작을 개시한다. 따라서 클럭 발생 회로(20)는, 전원 투입 직후에, 승압된 충분한 값의 전원 전압이 공급되게 된다.
가변 저항(63)은, 구체적으로는, 도 4의 (b)에 도시한 바와 같이, 직렬 접속된 저항(63a-63e)과, 이들 저항을 단락하는 스위치 SW1-SW4를 구비하여 구성된다. 클럭 주기 조정용 데이터 래치(22)로부터의 4비트의 신호 OUT1-OUT4의 "H", "L" 레벨에 기초하여, 스위치 SW1-SW의 온, 오프 상태가 결정된다. 이에 따라, 가변 저항(63)의 저항값이 결정되고, 시상수 회로(66)의 시상수, 따라서 지연량이 결정된다. 도면에는 도시하지 않았지만, 가변 캐패시터(64)도, 마찬가지로 복수의 캐패시터와 스위치에 의해 구성할 수 있다.
클럭 주기 조정 데이터 래치 회로(22)는, 도 5에 도시한 바와 같이, 필요한 데이터 비트 수의 래치 회로 LA1∼LAm에 의해 구성된다. 각 래치 회로 LA는, 래치 본체(32)와, 데이터 버스 BUS를 통해 입력 단자 IN에 공급되는 데이터를 입력하기 위한 클럭드 인버터(31)를 갖는다. 이 래치 회로 LA의 출력 OUT, /OUT이 클럭 주기 조정 데이터로서, 클럭 발생 회로(20)에 공급된다. 각 래치 회로 LA는, 보존하고 있는 데이터를, 입력 단자 IN로부터 데이터 버스 BUS로 추출하기 위한 클럭드인버터(33)를 갖는다. 이 클럭드 인버터(33)는 테스트 시에 활성화된다. 데이터 래치 회로(22)는 전원 투입 시나 테스트 모드 등에 발생되는 리세트 신호 RST에 의해 리세트되지만, 통상의 메모리 동작에서는 리세트되지 않는다.
불량 어드레스 데이터 래치 회로(13), 전압 조정 데이터 래치 회로(15) 및 칩 정보 데이터 래치 회로(18)도, 클럭 주기 조정 데이터 래치 회로(22)와 마찬가지로 구성된다. 그리고 전원 투입 시, 메모리 셀 어레이(1)의 초기 설정 데이터 영역(3)으로부터 순차 판독되는 데이터를, 각각 데이터 래치 회로(13, 15, 18, 22)에 전송하기 위해, 선택 회로(21)가 설치되어 있다.
이하, 본 실시예의 EEPROM의 초기화 동작을 구체적으로 설명한다.
전원 투입 후, 파워 온 리세트 회로(17)가 동작하여 파워 온 리세트 신호 PWR가 출력된다. 제어 회로(11)는 이 파워 온 리세트 신호 PWR를 받아 판독 모드로 설정되고, 초기 설정 데이터 영역(3)을 스캔하기 위한, 순차 인크리먼트되는 내부 어드레스를 어드레스 레지스터(12)로부터 발생시킨다. 내부 어드레스는 로우 디코더(4) 및 컬럼 디코더(7)에 보내진다. 이에 따라, 초기 설정 데이터 영역(3) 내의 초기 설정 데이터가 순차 판독되어, 각각 대응하는 데이터 래치 회로(22, 13, 15, 18)에 전송된다.
이 초기화 동작에서, 초기 설정 데이터 영역(3)으로부터 최초로 판독되는 것은, 클럭 주기 조정 데이터이다. 이 클럭 주기 조정 데이터는, 클럭 주기 조정 데이터 래치 회로(22)에 전송 보존되며, 그 출력에 의해 클럭 발생 회로(20)의 출력 클럭의 주기 조정이 이루어진다. 이후, 주기 조정된 클럭이 제어 회로(11)에 공급된다. 그리고. 주기 조정된 클럭에 기초하여 발생되는 내부 어드레스에 의해, 불량 어드레스 데이터, 승압 회로(8)를 제어하기 위한 전압 조정 데이터, 칩 정보 데이터가 순차 판독되어, 각각, 데이터 래치 회로(13, 15. 18)에 전송된다.
이상의 초기화 동작의 동안, 레디/비지 레지스터(16)는, 칩 외부에 액세스 금지를 알리는 레디/비지 신호(R/B)="L"(비지 상태)를 출력한다.
이상과 같이 본 실시예에서는, 메모리 셀 어레이(1) 내에 초기 설정 데이터가 기억되어 있어, 전원 투입 시, 자동적으로 초기 설정 데이터가 메모리 셀 어레이(1)로부터 판독되어 초기 설정 데이터 래치 회로(13, 15, 18, 22)에 전송 보존된다. 이 초기화 동작에서, 메모리 셀 어레이(1)로부터 최초로 판독되는 것은, 클럭 주기 조정 데이터로서, 이에 따라 주기 조정된 클럭에 의해, 잔여 초기 설정 데이터가 판독되도록 되어 있다. 따라서, 안정된 클럭에 의해 초기 설정 데이터의 판독이 행해져, 메모리의 초기화에 요하는 시간이 단축된다.
또한 본 실시예에서는, 기입이나 소거에 이용되는 고전압을 발생하는 승압 회로(8)와는 별도로, 클럭 발생 회로(20)의 전원 전압을 발생하는 승압 회로(19)가 준비되어 있다. 이 승압 회로(19)에 의해, 전원 전압이 불안정한 전원 투입 직후부터 충분하게 안정된 내부 전원 전압이 클럭 발생 회로(20)에 인가된다. 이 때문에, 메모리의 초기화에 요하는 시간의 단축을 가능하게 한다.
도 6의 (a), (b)는, 상술한 초기 설정 동작의 제어 회로(11)에 의한 제어 흐름의 예를 설명한다. 도 6의 (a)에 도시한 바와 같이, 전원 투입을 검출하면, 파워 온 리세트가 걸리고(단계 S1), 일정 시간의 대기(단계 S2) 후, 레디/비지 레지스터가 비지 상태로 세트된다(단계 S3). 그리고, 최초의 초기 설정 데이터 판독을 실행하고, 판독된 클럭 주기 조정 데이터를 클럭 주기 조정 데이터 래치(22)에 전송한다(단계 S4). 계속해서 클럭 발생 회로(20)에서 클럭 주기 조정 데이터를 출력하여 클럭 주기의 조정을 행한다(단계 S5). 계속해서 불량 어드레스 데이터를 판독하여 세트하는 초기 설정 데이터 판독을 행하고(단계 S6), 이하 순차적으로 그 밖의 초기 설정 데이터 판독의 동작을 행한다(단계 S7, S8). 모든 초기 설정 데이터 판독이 종료하면, 레디/비지 레지스터를 레디 상태(스탠바이 상태)로 세트한다(단계 S9).
도 6의 (b)는, 초기 설정 데이터 판독의 단계 S4, S6, S7, S8의 보다 구체적인 동작 흐름을, 대표적으로 단계 S4를 예로 들어 설명한다. 이 예에서는, 초기 설정 데이터 영역(3)의 임의의 로우 어드레스로 지정되는 페이지(1 워드선으로 선택되는 메모리 셀의 범위)에 클럭 주기 조정 데이터가 기억된다. 따라서 먼저, 로우 어드레스가 클럭 주기 조정 데이터의 기억 영역으로 세트되고, 컬럼 어드레스는 리세트된다(단계 S11). 그리고, 로우 어드레스로 지정된 페이지 판독을 행하고, 판독 데이터를 데이터 레지스터(6)에 저장한다(단계 S12).
1 페이지분의 데이터는, 서로 다른 컬럼 어드레스가 할당된 복수 바이트분으로 이루어진다. 또한, 1 바이트씩의 조정 데이터는, 그 조정 데이터가 유효한지의 여부를 나타내는 1 바이트분의 인덱스 데이터에 후속하여 기억되도록 되어 있다. 즉, 1 페이지분의 데이터는, 1 바이트의 인덱스 데이터와 그것에 의해 유효성이 판정되는 1 바이트분의 조정 데이터가 교대로 배열되어 있다.
따라서, 데이터 레지스터(6)에 저장된 1 페이지분의 데이터 중, 최초의 1 바이트의 인덱스 데이터 D0∼D7를 추출하여(단계 S13), 데이터 종료 판정을 행한다(단계 S14). 이 단계 S14의 판정은, 상술한 바와 같이 유효 데이터의 유무를 판정하는 것으로, 유효 데이터가 없다고 판정된 경우에는, 이 초기 설정 데이터 판독은 종료하여, 다른 로우 어드레스에 의한 다음의 초기 설정 데이터 판독으로 이행한다. 유효 데이터가 있다고 판정된 경우에는, 컬럼 어드레스를 인크리먼트하여(단계 S15), 다음의 1 바이트분의 조정 데이터 D0∼D7를 데이터 래치 회로(22)에 전송하여 저장한다(단계 S16). 그리고, 컬럼 어드레스를 인크리먼트하여(단계 S17), 이하 마찬가지의 동작을 유효 데이터가 없어질 때까지 반복한다.
이상과 같이 하여, 전원 투입 후 자동적으로, 초기 설정 데이터를 판독하여 이것을 대응하는 데이터 래치 회로에 전송 보존하는 동작이 행해진다. 상술한 초기화 동작은, 전원 투입에 의해 자동적으로 제어 회로(11)가 실행하는 방식 외에, 예를 들면 특정한 커맨드를 입력함으로써, 제어 회로(11)가 이것을 디코드하여 초기화 동작을 개시하도록 하여도 된다.
초기화 동작이 종료하면, R/B="H"(레디 상태)로 되고, 통상의 판독, 기입 및 소거가 가능하게 된다. 통상 동작 모드에서는, 어드레스가 입력되면, 어드레스 레지스터(12)에 입력된 어드레스와, 불량 어드레스 데이터 래치 회로(12)에 보존되어 있는 불량 어드레스와의 일치가, 일치 검출 회로(14)에 의해 검출된다. 일치 검출되면, 치환 제어 신호 a, b가 출력되고, 이에 따라 로우 디코더(4), 컬럼 디코더(7)가 제어되어, 불량 셀의 용장 셀 어레이에 의한 치환이 행해진다. 또한,기입, 소거, 판독의 각 모드에 따라서, 전압 조정 데이터 래치 회로(15)에 보존된 제어 데이터에 의해 승압 회로(8)가 제어되어, 필요한 전압이 발생된다.
본 실시예에서는 또한, 메모리칩 내의 각종초기 설정 데이터를 체크하거나, 혹은 재기입하는 다음과 같은 테스트 모드를 갖는다.
테스트 모드 1 : 메모리 셀 어레이(1)의 초기 설정 데이터 영역(3)에 기억되어 있는 초기 설정 데이터를 체크한다.
테스트 모드 2 : 메모리 셀 어레이(1)의 초기 설정 데이터 영역(3)에 기억되어 있는 초기 설정 데이터를 재기입한다.
테스트 모드 3 : 초기 설정 데이터 래치 회로(13, 15, 18, 22)에 기억되어 있는 초기 설정 데이터를 체크한다.
테스트 모드 4 : 초기 설정 데이터 래치 회로(13, 15, 18, 22)에 기억되어 있는 초기 설정 데이터를 재기입한다.
이들 테스트 모드는, 미리 정해진 커맨드의 입력에 의해 설정되도록, 제어 회로(11)가 프로그램되어 있다. 즉 테스트 모드 1을 선택하는 커맨드가 입력되면, 제어 회로(11)는 이 커맨드를 디코드하여, 상술한 초기화 동작과 마찬가지로 순차 인크리먼트되는 내부 어드레스를 발생시키고, 초기 설정 데이터 영역(3)의 초기 설정 데이터를 감지 증폭기 회로(5)에 의해 판독한다. 그리고 제어 회로(11)는, 감지 증폭기 회로(5)에 의해 판독된 초기 설정 데이터를, I/O 버퍼(9)를 통해 외부로 출력하도록 제어한다. 이에 의해, 칩 외부에서 초기 설정 데이터를 체크할 수 있다.
테스트 모드 2는, 별도의 커맨드 입력에 의해 설정된다. 이 때 제어 회로(11)는, 데이터 재기입을 행하는 데이터 영역(3) 전체 혹은 그 일부의 셀 블록에 대하여 데이터 소거를 실행한다. 계속해서 기입 모드로 설정되고, 제어 회로(11)는, 초기 설정 데이터 영역(3)을 순차적으로 액세스하는 내부 어드레스를 발생한다. 외부로부터 공급되는 초기 설정 데이터는 데이터 레지스터(6)에 일단 보존되고, 제어 회로 (11)로부터의 기입 제어 신호에 의해, 초기 설정 데이터 영역(3)에 기입된다.
테스트 모드 3은 또 다른 커맨드 입력에 의해 설정된다. 이 때 제어 회로(11)는, 불량 어드레스 데이터 래치 회로(13), 전압 조정 데이터 래치 회로(15), 칩 정보 데이터 래치 회로(18) 또는 클럭 주기 조정 데이터(22)에 보존된 데이터를 판독하여 체크하는 테스트 모드로 설정된다. 도 5에서 설명한 바와 같이, 초기 설정 데이터 래치 회로(13, 15, 18, 22)는, 그 보존 데이터를 입력 측의 데이터 버스 BUS로 추출하는 클럭드 인버터(33)가 설치되어 있다. 테스트 모드 3에서는, 제어 회로(11)는 이들 초기 설정 데이터 래치 회로(13, 15, 18, 22)에 순차적으로 판독 및 클럭 φ2="H"를 출력한다. 이에 따라, 보존된 데이터는 데이터 버스 BUS 및, I/O 버퍼(9)를 통하여 외부로 추출되어, 체크 가능해진다.
테스트 모드(4)는 또 다른 커맨드 입력에 의해 설정된다. 이 테스트 모드 4에서는, 초기 설정 데이터 영역(3)의 재기입을 행하지 않고, 초기 설정 데이터 래치 회로(13, 15, 18, 22)에 대하여, 칩 외부로부터 데이터 버스를 통해 데이터를 기입할 수 있다. 이에 의해, 전원을 온 상태로 하고, 초기 설정 데이터를 변경하여, 메모리의 동작 조건 테스트를 행할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 전원을 투입하고 나서 통상의 메모리 기입 및 판독 동작을 행할 수 있을 때까지의 시간을 단축할 수 있다.

Claims (20)

  1. 불휘발성 반도체 기억 장치에 있어서,
    전기적 재기입 가능한 불휘발성 메모리 셀에 의해 구성되며 그 일부가 메모리 동작 조건을 규정하는 복수의 초기 설정 데이터를 기억하기 위한 초기 설정 데이터 영역으로서 설정된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 상기 초기 설정 데이터 영역으로부터 판독된 각 초기 설정 데이터를 보존하는 복수의 데이터 래치 회로와,
    상기 메모리 셀 어레이의 데이터 기입 및 소거의 동작을 제어하는 제어 회로와,
    상기 제어 회로의 동작 타이밍을 규정하는 클럭을 발생하는 클럭 주기 가변의 클럭 발생 회로
    를 포함하며,
    상기 제어 회로는, 전원 투입 또는 커맨드 입력을 받아 상기 초기 설정 데이터 영역에 기억된 복수의 초기 설정 데이터를 순차 판독하여 대응하는 상기 데이터 래치 회로에 전송하는 초기 설정 동작을 행하도록 구성되어 있으며, 상기 초기 설정 동작은, 상기 초기 설정 데이터 영역에 기억된 복수의 초기 설정 데이터 중 클럭 주기 조정 데이터를 최초로 판독하고, 그 클럭 주기 조정 데이터에 의해 상기 클럭 발생 회로가 출력하는 클럭의 주기를 조정하며, 그 조정된 클럭에 기초하여 잔여 초기 설정 데이터를 판독하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    전원 투입을 검지하고, 그 검지 출력에 의해 상기 제어 회로를 기동하여 상기 초기 설정 동작을 실행시키는 전원 투입 검지 회로
    를 더 포함하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 클럭 발생 회로는,
    링 오실레이터와,
    상기 링 오실레이터의 신호 경로에 삽입되어, 그 지연량이 상기 클럭 주기 조정 데이터에 의해 결정되는 지연 회로
    를 포함하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 지연 회로는, 저항과 캐패시터에 의해 구성되며 그 적어도 한쪽이 상기 클럭 주기 조정 데이터에 따라서 가변 제어되는 CR 시상수 회로인 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    전원 투입을 검지하여 전원 전압의 승압 동작을 개시하고, 그 승압 출력 전압이 상기 클럭 발생 회로의 전원 단자에 공급되는 승압 회로
    를 더 포함하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 메모리 셀 어레이의 초기 설정 데이터 영역에 기억된 초기 설정 데이터를 체크하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 메모리 셀 어레이의 초기 설정 데이터 영역에 기억된 초기 설정 데이터를 재기입하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 데이터 래치 회로에 보존된 초기 설정 데이터를 체크하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 데이터래치 회로에 보존된 초기 설정 데이터를 재기입하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는, 각각 서로 다른 워드선에 의해 구동되는 복수개 직렬 접속된 메모리 셀과 그 일단을 비트선에 접속하기 위한 선택 게이트 트랜지스터를 구비한 복수의 NAND 셀 유닛을 갖는 불휘발성 반도체 기억 장치.
  11. 불휘발성 반도체 기억 장치에 있어서,
    전기적 재기입 가능한 불휘발성 메모리 셀에 의해 구성되며 그 일부가 메모리 동작 조건을 규정하는 복수의 초기 설정 데이터를 기억하기 위한 초기 설정 데이터 영역으로서 설정된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 상기 초기 설정 데이터 영역으로부터 판독된 상기 각 초기 설정 데이터를 보존하는 데이터 래치 회로와,
    상기 메모리 셀 어레이의 데이터의 기입 및 소거의 동작을 제어하는 제어 회로와,
    상기 제어 회로의 동작 타이밍을 규정하는 클럭을 발생시키는 클럭 주기 가변의 클럭 발생 회로와,
    상기 메모리 셀 어레이의 데이터 판독, 기입 또는 소거 동작에 필요한 승압 전압을 발생하기 위한 제1 승압 회로와,
    전원 투입을 검지하여 전원 전압의 승압 동작을 개시하고 그 승압 전압이 상기 클럭 발생 회로의 전원 단자에 공급되는 제2 승압 회로
    를 포함하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 제어 회로는, 전원 투입 또는 커맨드 입력을 받아 상기 초기 설정 데이터 영역에 기억된 복수의 초기 설정 데이터를 순차 판독하여 대응하는 상기 데이터 래치 회로에 전송하는 초기화 동작을 행하도록 구성되어 있으며, 상기 초기화 동작은, 상기 복수의 초기 설정 데이터 중 클럭 주기 조정 데이터를 최초로 판독하고, 그 클럭 주기 조정 데이터에 의해 상기 클럭 발생 회로가 출력하는 클럭의 주기를 조정하며, 그 조정된 클럭에 기초하여 잔여 초기 설정 데이터를 판독하는 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서,
    전원 투입을 검지하고, 그 검지 출력에 의해 상기 제어 회로를 기동하여 상기 초기 설정 동작을 실행시키는 전원 투입 검지 회로
    를 더 포함하는 불휘발성 반도체 기억 장치.
  14. 제11항에 있어서,
    상기 클럭 발생 회로는,
    링 오실레이터와,
    상기 링 오실레이터의 신호 경로에 삽입되며, 그 지연량이 상기 클럭 주기 조정 데이터에 의해 결정되는 지연 회로
    를 포함하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 지연 회로는, 저항과 캐패시터에 의해 구성되며 그 적어도 한쪽이 상기 클럭 주기 조정 데이터에 따라서 가변 제어되는 CR 시상수 회로인 불휘발성 반도체 기억 장치.
  16. 제11항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 메모리 셀 어레이의 초기 설정 데이터 영역에 기억된 초기 설정 데이터를 체크하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  17. 제11항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 메모리 셀 어레이의 초기 설정 데이터 영역에 기억된 초기 설정 데이터를 재기입하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  18. 제11항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 데이터 래치 회로에 보존된 초기 설정 데이터를 체크하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  19. 제11항에 있어서,
    상기 제어 회로는, 외부 단자로부터 공급되는 커맨드를 받아, 상기 데이터 래치 회로에 보존된 초기 설정 데이터를 재기입하기 위한 테스트 모드가 프로그램되어 있는 불휘발성 반도체 기억 장치.
  20. 제11항에 있어서,
    상기 메모리 셀 어레이는, 각각 서로 다른 워드선에 의해 구동되는 복수개 직렬 접속된 메모리 셀과 그 일단을 비트선에 접속하기 위한 선택 게이트 트랜지스터를 구비한 복수의 NAND 셀 유닛을 갖는 불휘발성 반도체 기억 장치.
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