JP2000285685A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 フラッシュメモリ等の高速化及び利便性向上
を図り、フラッシュメモリを含むデジタルシステム等の
マシンサイクルの高速化を図る。 【解決手段】 シリアルクロック信号ＳＣに従って同期
動作しシリアル入出力機能を有するフラッシュメモリ等
に、入出力開始サイクル又は入出力ピッチサイクルを保
持し、起動コマンドが入力された後のシリアルクロック
信号のサイクル数を計数し、入出力開始サイクル又は入
出力ピッチサイクルと上記サイクル数とを比較照合し
て、入出力開始サイクル一致信号ＳＣＭ又は入出力ピッ
チサイクル一致信号ＰＣＭをそれぞれ選択的に有効レベ
ルとするデータ入出力サイクル制御回路ＮＣを設け、ラ
イトデータ又はリードデータの入力又は出力動作を開始
すべき入出力開始サイクルと、入力又は出力動作を繰り
返すべき入出力ピッチサイクルとを任意に設定できるよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、フラッシュメモリのサイクルタイムの高
速化及び使い勝手の向上ならびにフラッシュメモリを含
むデジタルシステムのマシンサイクルの高速化に利用し
て特に有効な技術に関する。

【０００２】

【従来の技術】２層ゲート構造型メモリセルが格子配置
されてなるメモリアレイをその基本構成要素とするフラ
ッシュメモリがあり、このようなフラッシュメモリを含
むパーソナルコンピュータ等のデジタルシステムがあ
る。フラッシュメモリは、所定のシリアルクロック信号
に従って同期動作し、ワード線つまりセクタを単位とす
る記憶データの書き込み及び読み出し機能を有する。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のようなフラッシュメモリの開発
に従事し、次の問題点に気付いた。すなわち、セクタ単
位の書き込み及び読み出し機能を有する従来のフラッシ
ュメモリは、例えば８個のデータ入出力端子を備え、セ
クタ単位で書き込まれ又は読み出されるデータは、これ
らのデータ入出力端子からシリアルクロック信号に従っ
て８ビットずつシリアルに入力又は出力される。このた
め、フラッシュメモリは、例えば８個のデータ入出力端
子からデータ入力バッファを介して８ビット単位でシリ
アル入力されるライトデータを、セクタ単位のセンスア
ンプレジスタに伝達するとともに、メモリアレイの選択
ワード線に結合される所定数のメモリセルからセクタ単
位で読み出され、センスアンプレジスタにより保持され
るリードデータを、８ビット単位で順次選択してデータ
出力バッファに伝達するＹゲート回路とを備える。

【０００４】周知のように、データ入出力端子からデー
タ入力バッファ，データ出力バッファならびにＹゲート
回路を介してセンスアンプレジスタに至る信号経路、な
らびにＹゲート回路によるカラム選択動作を制御するＹ
アドレスデコーダ等は、比較的複雑な論理構成とされ、
比較的大きな伝達遅延時間を有する。このため、フラッ
シュメモリ及びこれを含むデジタルシステムのシリアル
クロック信号の周期に対応するサイクルタイムは、上記
伝達遅延時間により制限され、これによってフラッシュ
メモリひいてはデジタルシステムの高速化が制約を受け
る。

【０００５】一方、フラッシュメモリに代表されるメモ
リ集積回路装置では、起動コマンドが入力されてからデ
ータ入出力端子にライトデータが入力され、又はリード
データが出力されるまでのタイミングが、例えばその仕
様書等に一元的に決められている場合が多い。このた
め、フラッシュメモリ等をアクセスするデジタルシステ
ムの中央処理ユニット等は、そのハードウェア及びソフ
トウェア構成に時間的制約を受け、これによってフラッ
シュメモリ等の利便性が低下する。

【０００６】この発明の目的は、フラッシュメモリ等の
サイクルタイムの高速化及び利便性の向上を図ることに
ある。この発明の他の目的は、フラッシュメモリを含む
デジタルシステム等のマシンサイクルの高速化を図るこ
とにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シリアルクロック信号に従っ
て同期動作しセクタ単位のシリアル入出力機能を有する
フラッシュメモリ等に、入出力開始サイクル又は入出力
ピッチサイクルをそれぞれ保持する入出力開始サイクル
レジスタ又は入出力ピッチサイクルレジスタと、起動コ
マンドが入力された後のシリアルクロック信号のサイク
ル数を計数するサイクルカウンタと、入出力開始サイク
ルレジスタ又は入出力ピッチサイクルレジスタにより保
持される入出力開始サイクル又は入出力ピッチサイクル
とサイクルカウンタの計数値とを比較照合し、入出力開
始サイクル一致信号又は入出力ピッチサイクル一致信号
をそれぞれ選択的に有効レベルとするサイクル比較回路
とを含むデータ入出力サイクル制御回路を設け、ライト
データの入力動作又はリードデータの出力動作を開始す
べき入出力開始サイクルと、ライトデータの入力動作又
はリードデータの出力動作を繰り返すべき入出力ピッチ
サイクルとを任意に設定できるようにする。

【０００９】また、デジタルシステム等に、並列結合さ
れる複数のフラッシュメモリ等を設け、それぞれ異なる
入出力開始サイクル及び入出力ピッチサイクルを設定し
て、複数のフラッシュメモリ等によるライトデータの入
力動作又はリードデータの出力動作を、シリアルクロッ
ク信号のサイクルごとに交互に行わせる。

【００１０】上記した手段によれば、フラッシュメモリ
等の利便性を高め、そのアクセス装置を、データの入力
又は出力タイミングに関する制約から解放して、そのハ
ードウェア及びソフトウェア構成を簡素化することがで
きる。

【００１１】また、デジタルシステム等に複数のフラッ
シュメモリ等を設け、その入力動作又は出力動作をサイ
クルごとに交互に行わせることで、フラッシュメモリ等
の記憶データの直並列変換に関与する信号経路の伝達遅
延時間を見えなくすることができるため、デジタルシス
テム等のマシンサイクルに比較して遅いサイクルタイム
のフラッシュメモリ等をもとに、デジタルシステム等の
マシンサイクルに追随して高速動作可能なメモリを構成
できるとともに、相応してフラッシュメモリ等を含むデ
ジタルシステム等のマシンサイクルを高速化できる。

【００１２】

【発明の実施の形態】図１には、この発明が適用された
フラッシュメモリ（半導体記憶装置）の一実施例のブロ
ック図が示され、図２には、そのデータ入出力サイクル
制御回路ＮＣの一実施例のブロック図が示されている。
これらの図をもとに、まず本実施例のフラッシュメモリ
の構成及び動作の概要について説明する。なお、図１及
び図２の各ブロックを構成する回路素子は、特に制限さ
れないが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電
界効果トランジスタ。この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
集積回路の製造技術により、単結晶シリコンのような１
個の半導体基板面上に形成される。

【００１３】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図の水平方向に平行して配置される所定
数のワード線と、図の垂直方向に平行して配置される所
定数のビット線とを含む。これらのワード線及びビット
線の交点には、フローティングゲート及びコントロール
ゲートを備える多数の２層ゲート構造型メモリセルが格
子状に配置される。

【００１４】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてＸアドレスデコーダＸＤに結合さ
れ、ビット線は、その下方においてセンスアンプレジス
タＳＡＲＧに結合される。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢから例えば１４ビットの内
部Ｘアドレス信号が供給され、メモリ制御回路ＭＣから
書き込みパルスＷＰが供給される。また、Ｘアドレスバ
ッファＸＢには、外部のアクセス装置から８個のデータ
入出力端子ＩＯ０〜ＩＯ７ならびに入出力マルチプレク
サＭＸの第１の出力端子を介して例えば１４ビットのＸ
アドレス信号つまりセクタアドレス信号が２回の起動サ
イクルに分けて時分割的に供給され、メモリ制御回路Ｍ
Ｃから内部制御信号ＸＬ１及びＸＬ２が供給される。

【００１５】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からデータ入出力端子ＩＯ０〜ＩＯ７及び入出力
マルチプレクサＭＸを介して供給される例えば８ビット
の下位セクタアドレス信号を内部制御信号ＸＬ１に従っ
て取り込み、６ビットの上位セクタアドレス信号を内部
制御信号ＸＬ２に従って取り込んで、保持する。そし
て、これらのセクタアドレス信号をもとに非反転及び反
転信号からなる内部Ｘアドレス信号を形成して、Ｘアド
レスデコーダＸＤに供給する。

【００１６】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部Ｘアドレス信号をデコー
ドして、メモリアレイＭＡＲＹの対応するワード線を所
定の選択又は非選択レベルとする。なお、ワード線の選
択及び非選択レベルは、フラッシュメモリの動作モード
に応じて選択的に変化する。

【００１７】次に、センスアンプレジスタＳＡＲＧは、
メモリアレイＭＡＲＹの各ビット線に対応して設けられ
る所定数のセンスアンプ，ライトアンプならびにデータ
レジスタを含む。このうち、各センスアンプ及びライト
アンプの一方の入出力ノードは、メモリアレイＭＡＲＹ
の対応するビット線にそれぞれ結合され、その他方の入
出力ノードは、対応するデータレジスタの一方の入出力
ノードにそれぞれ結合される。各データレジスタの他方
の入出力ノードは、Ｙゲート回路ＹＧを介して８ビット
ずつ選択的にデータ入力バッファＩＢの出力端子に接続
され、あるいはデータ出力バッファＯＢの入力端子に接
続される。データ入力バッファＩＢの入力端子及びデー
タ出力バッファＯＢの出力端子は、入出力マルチプレク
サＭＸの第２の出力端子及び入力端子にそれぞれ結合さ
れ、入出力マルチプレクサＭＸの他方の入力端子は、デ
ータ入出力端子ＩＯ０〜ＩＯ７に結合される。

【００１８】Ｙゲート回路ＹＧには、Ｙアドレスデコー
ダＹＤから所定ビットのビット線選択信号が供給され
る。また、ＹアドレスデコーダＹＤには、Ｙアドレスカ
ウンタＹＣから所定ビットの内部Ｙアドレス信号が供給
され、ＹアドレスカウンタＹＣには、メモリ制御回路Ｍ
Ｃから内部クロック信号ＹＣＣが供給される。データ入
力バッファＩＢには、メモリ制御回路ＭＣから入力制御
信号ＩＣが供給され、データ出力バッファＯＢには、出
力制御信号ＯＣが供給される。

【００１９】ＹアドレスカウンタＹＣは、フラッシュメ
モリが選択状態とされるとき、内部クロック信号ＹＣＣ
に従って歩進動作を行い、所定ビットの内部Ｙアドレス
信号を順次形成して、ＹアドレスデコーダＹＤに供給す
る。また、ＹアドレスデコーダＹＤは、Ｙアドレスカウ
ンタＹＣから供給される内部Ｙアドレス信号をデコーダ
し、ビット線選択信号の対応するビットを順次択一的に
ハイレベルとする。Ｙゲート回路ＹＧは、ビット線選択
信号の択一的なハイレベルを受けてセンスアンプレジス
タＳＡＲＧの対応する８個のデータレジスタとデータ入
力バッファＩＢ又はデータ出力バッファＯＢとの間を順
次選択的に接続状態とする。

【００２０】一方、データ入力バッファＩＢは、フラッ
シュメモリが書き込みモードとされるとき、外部のアク
セス装置からデータ入出力端子ＩＯ０〜ＩＯ７及び入出
力マルチプレクサＭＸを介して８ビット単位でシリアル
入力されるライトデータを、入力制御信号ＩＣに従って
順次取り込み、Ｙゲート回路ＹＧを介してセンスアンプ
レジスタＳＡＲＧの選択された８個のデータレジスタに
伝達する。また、データ出力バッファＯＢは、フラッシ
ュメモリが読み出しモードとされるとき、センスアンプ
レジスタＳＡＲＧの選択された８個のデータレジスタか
らＹゲート回路ＹＧを介して８ビット単位で出力される
リードデータを、出力制御信号ＯＣに従って順次取り込
み、入出力マルチプレクサＭＸからデータ入出力端子Ｉ
Ｏ０〜ＩＯ７を介して外部のアクセス装置にシリアル出
力する。

【００２１】これにより、外部のアクセス装置から８ビ
ット単位でシリアル入力されるライトデータは、センス
アンプレジスタＳＡＲＧのデータレジスタに順次取り込
まれた後、メモリアレイＭＡＲＹの選択ワード線に結合
される所定数のメモリセルに対してセクタ単位で一斉に
書き込まれる。また、メモリアレイＭＡＲＹの選択ワー
ド線に結合される所定数のメモリセルからワード線単位
つまりセクタ単位で読み出されるリードデータは、セン
スアンプレジスタＳＡＲＧのセンスアンプにより一斉に
増幅され、そのデータレジスタにパラレルに取り込まれ
た後、順次８ビットずつデータ出力バッファＯＢに伝達
され、データ入出力端子ＩＯ０〜ＩＯ７から外部のアク
セス装置にシリアル出力される。なお、フラッシュメモ
リの書き込み及び読み出し動作については、後で詳細に
説明する。

【００２２】フラッシュメモリは、さらにコントロール
バッファＣＢ，データ入出力サイクル制御回路ＮＣなら
びにメモリ制御回路ＭＣを備える。このうち、コントロ
ールバッファＣＢには、外部のアクセス装置から外部端
子ＣＥＢ，ＷＥＢ，ＯＥＢ，ＣＤＥＢ，ＳＣ，ＲＥＳ
Ｂ，ならびにＲ／ＢＢを介してチップイネーブル信号Ｃ
ＥＢ（ここで、それが有効とされるとき選択的にロウレ
ベルとされるいわゆる反転信号等については、その名称
の末尾にＢを付して表す。以下同様），ライトイネーブ
ル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，コマンドイ
ネーブル信号ＣＤＥＢ，クロック信号つまりシリアルク
ロック信号ＳＣ，リセット信号ＲＥＳＢならびにレディ
ー／ビジー信号Ｒ／ＢＢがそれぞれ供給される。

【００２３】また、データ入出力サイクル制御回路ＮＣ
には、入出力マルチプレクサＭＸからｉ＋１ビットのサ
イクル数データＣＮ０〜ＣＮｉが供給されるとともに、
コントロールバッファＣＢからシリアルクロック信号Ｓ
Ｃに対応する内部信号が供給され、メモリ制御回路ＭＣ
から内部制御信号ＳＣＮ及びＰＣＮが供給される。さら
に、メモリ制御回路ＭＣには、コントロールバッファＣ
Ｂから上記起動制御信号に対応する複数の内部信号が供
給されるとともに、データ入出力サイクル制御回路ＮＣ
からその出力信号たる入出力開始サイクル一致信号ＳＣ
Ｍ及び入出力ピッチサイクル一致信号ＰＣＭが供給され
る。

【００２４】コントロールバッファＣＢは、外部のアク
セス装置から供給されるチップイネーブル信号ＣＥＢ，
ライトイネーブル信号ＷＥＢ，出力イネーブル信号ＯＥ
Ｂ，コマンドイネーブル信号ＣＤＥＢ，クロック信号つ
まりシリアルクロック信号ＳＣならびにリセット信号Ｒ
ＥＳＢを取り込み、データ入出力サイクル制御回路ＮＣ
及びメモリ制御回路ＭＣに伝達するとともに、メモリ制
御回路ＭＣから出力されるレディー／ビジー信号Ｒ／Ｂ
Ｂを外部のアクセス装置に伝達する。

【００２５】データ入出力サイクル制御回路ＮＣは、図
２に示されるように、入出力開始サイクルレジスタＳＣ
ＲＮ，入出力ピッチサイクルレジスタＰＣＮＲ，サイク
ルカウンタＳＣＴＲならびにサイクル比較回路ＮＣＭＰ
を含む。このうち、入出力開始サイクルレジスタＳＣＲ
Ｎ及び入出力ピッチサイクルレジスタＰＣＮＲは、外部
のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ７及
び入出力マルチプレクサＭＸを介してサイクル数データ
ＣＮ０〜ＣＮｉとして入力される入出力開始サイクルＳ
ＣＮ又は入出力ピッチサイクルＰＣＮを、内部制御信号
ＳＣＮＬ又はＰＣＮＬに従ってそれぞれ取り込み、保持
する。また、サイクルカウンタＳＣＴＲは、コントロー
ルバッファＣＢから供給されるシリアルクロック信号Ｓ
Ｃ（実際には対応する内部信号）に従って歩進動作し、
サイクル数を計数する。

【００２６】データ入出力サイクル制御回路ＮＣのサイ
クル比較回路ＮＣＭＰは、入出力開始サイクルレジスタ
ＳＣＲＮ又は入出力ピッチサイクルレジスタＰＣＮＲに
より保持される入出力開始サイクルＳＣＮ及び入出力ピ
ッチサイクルＰＣＮとサイクルカウンタＳＣＴＲの計数
値ＣＴＮとをそれぞれ比較照合して、入出力開始サイク
ル一致信号ＳＣＭ又は入出力ピッチサイクル一致信号Ｐ
ＣＭを選択的に有効レベルつまりハイレベルとする。入
出力開始サイクル一致信号ＳＣＭ及び入出力ピッチサイ
クル一致信号ＰＣＭは、メモリコントローラＲＯＭＣに
供給される。なお、サイクル比較回路ＮＣＭＰにより生
成される入出力開始サイクル一致信号ＳＣＭ及び入出力
ピッチサイクル一致信号ＰＣＭの作用や、その有効レベ
ルを受けて行われるフラッシュメモリの具体的動作につ
いては、後で説明する。

【００２７】この実施例において、入出力開始サイクル
ＳＣＮ及び入出力ピッチサイクルＰＣＮは、特に制限さ
れないが、外部のアクセス装置により、フラッシュメモ
リのデータ入出力サイクル制御回路ＮＣの入出力開始サ
イクルレジスタＳＣＲＮ及び入出力ピッチサイクルレジ
スタＰＣＮＲに予め書き込まれるとともに、メモリアレ
イＭＡＲＹの所定アドレスにも書き込まれる。メモリア
レイＭＡＲＹの該アドレスに書き込まれた入出力開始サ
イクルＳＣＮ及び入出力ピッチサイクルＰＣＮは、フラ
ッシュメモリの電源投入が行われるごとに、その当初の
時点でメモリアレイＭＡＲＹから読み出され、入出力開
始サイクルレジスタＳＣＲＮ及び入出力ピッチサイクル
レジスタＰＣＮＲにそれぞれ転写される。

【００２８】次に、メモリ制御回路ＭＣは、外部のアク
セス装置からコントロールバッファＣＢを介して供給さ
れるチップイネーブル信号ＣＥＢ，ライトイネーブル信
号ＷＥＢ，出力イネーブル信号ＯＥＢ，コマンドイネー
ブル信号ＣＤＥＢ，シリアルクロック信号ＳＣならびに
リセット信号ＲＥＳＢ又はその対応する内部信号と、デ
ータ入出力サイクル制御回路ＮＣから供給される入出力
開始サイクル一致信号ＳＣＭ及び入出力ピッチサイクル
一致信号ＰＣＭとをもとに、上記各種内部制御信号を選
択的に形成し、フラッシュメモリの各部に供給する。ま
た、例えばセクタ単位で行われ比較的長い時間を要する
フラッシュメモリの書き込みモードが終了した時点でレ
ディー／ビジー信号Ｒ／ＢＢをロウレベルとし、対応す
る一連の動作が終了したことを外部のアクセス装置に知
らせる。

【００２９】図３には、図１のフラッシュメモリの書き
込みモード時の一実施例の信号波形図が示され、図４に
は、その読み出しモード時の一実施例の信号波形図が示
されている。両図をもとに、この実施例のフラッシュメ
モリの書き込みモード時及び読み出しモード時の具体的
動作及びその特徴について説明する。なお、フラッシュ
メモリの具体的動作に関する以下の説明は、図３の書き
込みモードを中心に進めるが、図４の読み出しモードに
ついては、基本的に図３の書き込みモードを踏襲するも
のであるため、これと異なる部分についてのみ説明を追
加する。以下の信号波形図において、各信号は、特に制
限されないが、電源電圧ＶＣＣをそのハイレベルとし、
接地電位ＶＳＳをそのロウレベルとする。

【００３０】図３において、チップイネーブル信号ＣＥ
Ｂがハイレベルの無効レベルとされフラッシュメモリが
非選択状態とされるとき、ライトイネーブル信号ＷＥ
Ｂ，出力イネーブル信号ＯＥＢならびにコマンドデータ
イネーブル信号ＣＤＥＢはハイレベルの無効レベルとさ
れ、シリアルクロック信号ＳＣはロウレベルに固定され
る。このとき、データ入出力サイクル制御回路ＮＣのサ
イクルカウンタＳＣＴＲはリセット状態とされ、その計
数値ＣＴＮはゼロとされる。また、データ入出力サイク
ル制御回路ＮＣのサイクル比較回路ＮＣＭＰの出力信号
たる入出力開始サイクル一致信号ＳＣＭ及び入出力ピッ
チサイクル一致信号ＰＣＭはともにロウレベルの無効レ
ベルとされ、入力制御信号ＩＣもロウレベルとされる。

【００３１】データ入出力サイクル制御回路ＮＣの入出
力開始サイクルレジスタＳＣＲＮ及び入出力ピッチサイ
クルレジスタＰＣＮＲには、前述のように、外部のアク
セス装置により、例えば１０進値『４』の入出力開始サ
イクルＳＣＮと１０進値『２』の入出力ピッチサイクル
ＰＣＮが予め書き込まれ、又は転写される。なお、入出
力開始サイクルＳＣＮは、データ入出力端子ＩＯ０〜Ｉ
Ｏ７に最初のライトデータＤ０が入力されるシリアルク
ロック信号ＳＣのサイクル数を指定するものであり、入
出力ピッチサイクルＰＣＮは、残りのライトデータＤ１
〜Ｄｐが入力されるシリアルクロック信号ＳＣのピッチ
を指定するものである。したがって、この実施例の場
合、データ入出力端子ＩＯ０〜ＩＯ７には、シリアルク
ロック信号ＳＣの第４サイクルで最初のライトデータＤ
０が入力された後、２サイクルのピッチをおいて残りの
ライトデータＤ１〜Ｄｐが順次入力される。

【００３２】次に、フラッシュメモリは、チップイネー
ブル信号ＣＥＢのロウレベル変化を受けて選択状態とさ
れる。データ入出力端子ＩＯ０〜ＩＯ７には、まずライ
トイネーブル信号ＷＥＢの当初の３回の立ち上がりエッ
ジに同期して、書き込みモードを指定するライトコマン
ドＷＣと書き込みセクタを指定する下位セクタアドレス
ＡＬ及び上位セクタアドレスＡＨが順次入力される。ま
た、上記のように、シリアルクロック信号ＳＣの第４サ
イクルでライトデータＤ０が供給された後、２サイクル
のピッチをおいてライトデータＤ１〜Ｄｐが順次供給さ
れ、さらにライトイネーブル信号ＷＥＢの４回目の立ち
上がりエッジに同期して、書き込み動作の開始を指定す
るライトスタートコマンドＷＳが供給される。

【００３３】コマンドデータイネーブル信号ＣＤＥＢ
は、データ入出力端子ＩＯ０〜ＩＯ７にライトコマンド
ＷＣが供給される時点でロウレベルの有効レベルとされ
た後、ハイレベルに戻される。また、データ入出力端子
ＩＯ０〜ＩＯ７にライトデータＤ０〜Ｄｐが供給される
時点で再度ロウレベルとされた後、ライトスタートコマ
ンドＷＳが入力される時点で再々度ロウレベルとされ
る。シリアルクロック信号ＳＣは、コマンドデータイネ
ーブル信号ＣＤＥＢが２回目のロウレベルとされる間、
所定の周期及びデューティで繰り返しハイレベルとされ
る。

【００３４】フラッシュメモリでは、ライトイネーブル
信号ＷＥＢの最初の立ち上がりエッジを受けてライトコ
マンドＷＣが図示されないコマンドレジスタに取り込ま
れ、これによってフラッシュメモリの動作モードが書き
込みモードに設定される。また、ライトイネーブル信号
ＷＥＢの第２及び第３の立ち上がりエッジを受けて前記
内部制御信号ＸＬ１及びＸＬ２がハイレベルとされ、下
位セクタアドレスＡＬ及び上位セクタアドレスＡＨがＸ
アドレスバッファＸＢに取り込まれる。これにより、メ
モリアレイＭＡＲＹの下位セクタアドレスＡＬ及び上位
セクタアドレスＡＨに対応するワード線が択一的に所定
の選択レベルとされ、この選択ワード線に結合される所
定数のメモリセルが一斉に選択状態とされる。

【００３５】次に、コマンドデータイネーブル信号ＣＤ
ＥＢが２回目のロウレベルとされ、シリアルクロック信
号ＳＣが入力されると、フラッシュメモリでは、シリア
ルクロック信号ＳＣの立ち上がりから所定時間遅れてデ
ータ入出力サイクル制御回路ＮＣのサイクルカウンタＳ
ＣＴＲがカウントアップされ、その計数値ＣＴＮが順次
１ないしｓに変化する。そして、サイクルカウンタＳＣ
ＴＲの計数値ＣＴＮが１０進値『４』となった時点で、
データ入出力サイクル制御回路ＮＣのサイクル比較回路
ＮＣＭＰの出力信号たる入出力開始サイクル一致信号Ｓ
ＣＭがまず１サイクル期間だけハイレベルとされるとと
もに、以後、サイクルカウンタＳＣＴＲの計数値ＣＴＮ
が『２』増えるごとに、入出力ピッチサイクル一致信号
ＰＣＭが繰り返し１サイクル期間ずつハイレベルとされ
る。また、これらの入出力開始サイクル一致信号ＳＣＭ
及び入出力ピッチサイクル一致信号ＰＣＭのハイレベル
とシリアルクロック信号ＳＣのハイレベルとを受けて、
データ入力バッファＩＢに対する入力制御信号ＩＣが繰
り返しハイレベルとされる。

【００３６】フラッシュメモリでは、入力制御信号ＩＣ
の各立ち上がりエッジを受けて、データ入出力端子ＩＯ
０〜ＩＯ７上のライトデータＤ０〜Ｄｐが順次８ビット
ずつデータ入力バッファＩＢに取り込まれ、Ｙゲート回
路ＹＧを介してセンスアンプレジスタＳＡＲＧに伝達さ
れる。また、例えば入力制御信号ＩＣの立ち下がりエッ
ジを受けて、図示されない内部制御信号ＹＣＣが繰り返
しハイレベルとされ、ＹアドレスカウンタＹＣがカウン
トアップされて、ＹアドレスデコーダＹＤに対する内部
Ｙアドレス信号が更新される。そして、１セクタに対応
するライトデータＤ０〜Ｄｐがすべてセンスアンプレジ
スタＳＡＲＧに取り込まれ、ライトスタートコマンドＷ
Ｓが入力された時点で、センスアンプレジスタＳＡＲＧ
のライトアンプによるセクタ単位の書き込み動作が開始
される。

【００３７】周知のように、フラッシュメモリのセクタ
単位の書き込み動作は、ベリファイ動作を含めて例えば
１ｍｓ（ミリ秒）程度、つまりシリアルクロック信号Ｓ
Ｃの例えば２０，０００サイクル分に相当するような比
較的長い時間を必要とする。このため、フラッシュメモ
リのメモリ制御回路ＭＣは、ライトスタートコマンドＷ
Ｓを受けた時点で、図示されないレディー／ビジー信号
Ｒ／ＢＢをロウレベルとした後、一連の書き込み及びベ
リファイ動作が終了した時点で、レディー／ビジー信号
をハイレベルに戻し、アクセス装置に知らせる。したが
って、外部のアクセス装置は、ライトスタートコマンド
ＷＳを発行してからレディー／ビジー信号Ｒ／ＢＢがハ
イレベルに戻されるまでの間、フラッシュメモリの書き
込み制御に関する処理から離れ、他の処理を実行するこ
とができる。

【００３８】一方、読み出しモードの場合、図４に示さ
れるように、データ入出力端子ＩＯ０〜ＩＯ７には、ま
ずライトイネーブル信号ＷＥＢの当初の３回の立ち上が
りエッジに同期して、読み出しモードを指定するリード
コマンドＲＣと書き込みセクタを指定する下位セクタア
ドレスＡＬ及び上位セクタアドレスＡＨが順次入力され
る。コマンドデータイネーブル信号ＣＤＥＢは、データ
入出力端子ＩＯ０〜ＩＯ７にリードコマンドＲＣが供給
される時点でロウレベルとされる。また、上位セクタア
ドレスＡＨが入力されてから所定時間が経過した時点で
出力イネーブル信号ＯＥＢがロウレベルとされ、この出
力イネーブル信号がロウレベルとされる間、シリアルク
ロック信号ＳＣが繰り返しハイレベルとされる。

【００３９】フラッシュメモリでは、ライトイネーブル
信号ＷＥＢの最初の立ち上がりエッジを受けてリードコ
マンドＲＣが図示されないコマンドレジスタに取り込ま
れ、これによってフラッシュメモリの動作モードが読み
出しモードに設定される。また、ライトイネーブル信号
ＷＥＢの第２及び第３の立ち上がりエッジを受けて前記
内部制御信号ＸＬ１及びＸＬ２がハイレベルとされ、下
位セクタアドレスＡＬ及び上位セクタアドレスＡＨがＸ
アドレスバッファＸＢに取り込まれる。これにより、メ
モリアレイＭＡＲＹの下位セクタアドレスＡＬ及び上位
セクタアドレスＡＨに対応するワード線が択一的に所定
の選択レベルとされ、この選択ワード線に結合される所
定数のメモリセルが一斉に選択状態とされる。また、メ
モリアレイＭＡＲＹの各ビット線には、選択メモリセル
の保持データに対応する読み出し信号がそれぞれ出力さ
れ、センスアンプレジスタＳＡＲＧの対応するセンスア
ンプにより増幅された後、データレジスタに取り込まれ
る。

【００４０】次に、出力イネーブル信号ＯＥＢがロウレ
ベルとされ、シリアルクロック信号ＳＣが入力される
と、フラッシュメモリでは、シリアルクロック信号ＳＣ
の立ち上がりから所定時間遅れてデータ入出力サイクル
制御回路ＮＣのサイクルカウンタＳＣＴＲがカウントア
ップされ、その計数値ＣＴＮが順次１ないしｓに変化す
る。そして、サイクルカウンタＳＣＴＲの計数値ＣＴＮ
が１０進値『４』となった時点で、入出力開始サイクル
一致信号ＳＣＭがまず１サイクル期間だけハイレベルと
されるとともに、以後、サイクルカウンタＳＣＴＲの計
数値ＣＴＮが『２』増えるごとに、入出力ピッチサイク
ル一致信号ＰＣＭが繰り返し１サイクル期間ずつハイレ
ベルとされる。また、入出力開始サイクル一致信号ＳＣ
Ｍ及び入出力ピッチサイクル一致信号ＰＣＭのハイレベ
ルを受けて、データ出力バッファＯＢに対する出力制御
信号ＯＣが繰り返しハイレベルとされる。

【００４１】フラッシュメモリでは、出力制御信号ＯＣ
のハイレベルを受けて、センスアンプレジスタＳＡＲＧ
の指定された８個のデータレジスタに保持されるリード
データが、Ｙゲート回路ＹＧにより順次８ビットずつ選
択され、データ出力バッファＯＢから入出力マルチプレ
クサＭＸ及びデータ入出力端子ＩＯ０〜ＩＯ７を介して
外部のアクセス装置に出力される。また、例えば出力制
御信号ＯＣの立ち下がりエッジを受けて、図示されない
内部制御信号ＹＣＣが繰り返しハイレベルとされ、Ｙア
ドレスカウンタＹＣがカウントアップされて、Ｙアドレ
スデコーダＹＤに対する内部Ｙアドレス信号が更新され
る。そして、１セクタに対応するリードデータＤ０〜Ｄ
ｐが出力動作がすべて終了した時点で、出力イネーブル
信号ＯＥＢがハイレベルに戻され、一連の読み出し動作
が終了する。

【００４２】なお、この実施例の場合、外部のアクセス
装置は、フラッシュメモリから出力されるリードデータ
Ｄ０〜Ｄｐのバイト数を計数して、１セクタ分のリード
データＤ０〜Ｄｐが出力されたことを識別する必要があ
るが、書き込みモードの場合と同様に、１セクタ分のリ
ードデータＤ０〜Ｄｐの出力動作が終了した時点でフラ
ッシュメモリによりレディー／ビジー信号Ｒ／ＢＢをハ
イレベルに戻し、読み出し動作の終了をアクセス装置に
知らせることも可能である。

【００４３】以上のように、この実施例のフラッシュメ
モリは、入出力開始サイクルレジスタＳＣＲＮ，入出力
ピッチサイクルレジスタＰＣＮＲ，サイクルカウンタＳ
ＣＴＲならびにサイクル比較回路ＮＣＭＰを含むデータ
入出力サイクル制御回路ＮＣを備え、最初のライトデー
タ又はリードデータが入力又は出力されるシリアルクロ
ック信号ＳＣのサイクル数と残りのライトデータ又はリ
ードデータが入力又は出力されるピッチを、入出力開始
サイクルＳＣＮ又は入出力ピッチサイクルＰＣＮとして
任意に設定しうる構成とされる。このため、外部のアク
セス装置は、そのソフトウェア構成に応じて、フラッシ
ュメモリの入出力開始サイクルＳＣＮ及び入出力ピッチ
サイクルＰＣＮを自由に設定し、最適化することがで
き、これによって効率的な制御形態をとることができる
ものとなる。

【００４４】一方、フラッシュメモリのデータ入出力端
子ＩＯ０〜ＩＯ７から入出力マルチプレクサＭＸ，デー
タ入力バッファＩＢ又はデータ出力バッファＯＢ，Ｙア
ドレスカウンタＹＣ及びＹアドレスデコーダＹＤならび
にＹゲート回路ＹＧを含むライトデータ及びリードデー
タの入出力経路は、比較的大きな論理構造となり、その
伝達遅延時間が比較的大きなものとなる。このため、フ
ラッシュメモリは、これを含むデジタルシステムのマシ
ンサイクルが高速化され、シリアルクロック信号ＳＣの
周期が短縮されるにしたがって、シリアルクロック信号
ＳＣに同期した書き込み又は読み出し動作を行うことが
困難となり、これによってフラッシュメモリひいてはデ
ジタルシステム全体の高速化が制約を受ける。

【００４５】上記のように、入出力開始サイクルＳＣＮ
及び入出力ピッチサイクルＰＣＮを任意に設定可能とす
ることで、ライトデータ及びリードデータの入力又は出
力動作を例えば２サイクルごとに行うことができるた
め、入出力経路に対する時間的な制約を緩和することが
でき、これによってフラッシュメモリひいてはこれを含
むデジタルシステムの高速化を推進できるものとなる。

【００４６】図５には、図１のフラッシュメモリを含む
デジタルシステムの一実施例のブロック図が示されてい
る。また、図６及び図７には、図５のデジタルシステム
の書き込みモード及び読み出しモード時の一実施例の信
号波形図がそれぞれ示されている。これらの図をもと
に、この発明が適用されたフラッシュメモリを含むデジ
タルシステムの構成及び動作ならびにその特徴について
説明する。

【００４７】なお、この実施例は、前記図１ないし図４
の実施例を基本的に踏襲するものであるため、これと異
なる部分についてのみ説明を追加する。また、この実施
例では、フラッシュメモリＦＭ１のデータ入出力サイク
ル制御回路ＮＣの入出力開始サイクルレジスタＳＣＲＮ
及び入出力ピッチサイクルレジスタＰＣＮＲに対する入
出力開始サイクルＳＣＮ及び入出力ピッチサイクルＰＣ
Ｎが、それぞれ１０進値『４』及び『２』とされ、フラ
ッシュメモリＦＭ２のデータ入出力サイクル制御回路Ｎ
Ｃの入出力開始サイクルレジスタＳＣＲＮ及び入出力ピ
ッチサイクルレジスタＰＣＮＲに対する入出力開始サイ
クルＳＣＮ及び入出力ピッチサイクルＰＣＮが、それぞ
れ１０進値『５』及び『２』とされる。

【００４８】図５において、この実施例のデジタルシス
テムは、いわゆるストアドプログラム方式の中央処理ユ
ニットＣＰＵと、バスコントローラＢＣＴＬと、前記図
１ないし図４のフラッシュメモリからなる２個のフラッ
シュメモリＦＭ１〜ＦＭ２とを備える。このうち、中央
処理ユニットＣＰＵは、所定のシステムバスを介してバ
スコントローラＢＣＴＬに結合される。また、バスコン
トローラＢＣＴＬは、８ビットのデータ入出力線ＩＯ０
〜ＩＯ７と、チップイネーブル信号線ＣＥＢ，ライトイ
ネーブル信号線ＷＥＢ，出力イネーブル信号線ＯＥＢ，
シリアルクロック信号線ＳＣならびにリセット信号線Ｒ
ＥＳＢとを介してフラッシュメモリＦＭ１及びＦＭ２に
共通結合されるとともに、コマンドデータイネーブル信
号線ＣＤＥ１Ｂ及びレディー／ビジー信号線Ｒ／Ｂ１Ｂ
を介してフラッシュメモリＦＭ１に結合され、コマンド
データイネーブル信号線ＣＤＥ２Ｂ及びレディー／ビジ
ー信号線Ｒ／Ｂ２Ｂを介してフラッシュメモリＦＭ２に
結合される。

【００４９】フラッシュメモリＦＭ１及びＦＭ２は、中
央処理ユニットＣＰＵのステップ制御に必要なプログラ
ムや固定データを格納する。また、バスコントローラＢ
ＣＴＬは、中央処理ユニットＣＰＵ等からシステムバス
を介するフラッシュメモリＦＭ１及びＦＭ２へのアクセ
スを制御する。さらに、中央処理ユニットＣＰＵは、フ
ラッシュメモリＦＭ１及びＦＭ２から読み出された制御
プログラムに従って各種の演算処理を実行し、デジタル
システムの各部を制御・統轄する。

【００５０】フラッシュメモリＦＭ１及びＦＭ２に対す
る書き込み動作が行われるとき、データ入出力線ＩＯ０
〜ＩＯ７には、図６に示されるように、まずライトイネ
ーブル信号ＷＥＢの最初の３回の立ち上がりエッジに同
期して、フラッシュメモリＦＭ１に対するライトコマン
ドＷＣと下位セクタアドレスＡＬ及び上位セクタアドレ
スＡＨが順次入力され、ライトイネーブル信号ＷＥＢの
次の３回の立ち上がりエッジに同期して、フラッシュメ
モリＦＭ２に対するライトコマンドＷＣと下位セクタア
ドレスＡＬ及び上位セクタアドレスＡＨが順次入力され
る。

【００５１】一方、フラッシュメモリＦＭ１に対するコ
マンドデータイネーブル信号ＣＤＥ１Ｂは、データ入出
力線ＩＯ０〜ＩＯ７にフラッシュメモリＦＭ１に対する
ライトコマンドＷＣが入力される時点でロウレベルとさ
れる。また、フラッシュメモリＦＭ２に対するコマンド
データイネーブル信号ＣＤＥ２Ｂは、データ入出力線Ｉ
Ｏ０〜ＩＯ７にフラッシュメモリＦＭ２に対するライト
コマンドＷＣが入力される時点でロウレベルとされる。
そして、フラッシュメモリＦＭ２に対する上位セクタア
ドレスＡＨが入力されてから所定時間が経過した時点
で、コマンドデータイネーブル信号ＣＤＥ１Ｂ及びＣＤ
Ｅ２Ｂが再度ロウレベルとされ、コマンドデータイネー
ブル信号ＣＤＥ１Ｂ及びＣＤＥ２Ｂがロウレベルとされ
る間、シリアルクロック信号ＳＣが繰り返しハイレベル
とされる。データ入出力端子ＩＯ０〜ＩＯ７には、シリ
アルクロック信号ＳＣの第４サイクル目から、ライトデ
ータＤ０〜Ｄｐが途切れることなく連続してシリアル入
力される。

【００５２】フラッシュメモリＦＭ１では、ライトイネ
ーブル信号ＷＥＢの最初の立ち上がりエッジを受けてラ
イトコマンドＷＣがコマンドレジスタに取り込まれ、こ
れによってフラッシュメモリＦＭ１の動作モードが書き
込みモードに設定される。また、ライトイネーブル信号
ＷＥＢの第２及び第３の立ち上がりエッジを受けて内部
制御信号ＸＬ１及びＸＬ２がハイレベルとされ、下位セ
クタアドレスＡＬ及び上位セクタアドレスＡＨがＸアド
レスバッファＸＢに取り込まれる。同様に、フラッシュ
メモリＦＭ２では、ライトイネーブル信号ＷＥＢの第４
の立ち上がりエッジを受けてライトコマンドＷＣがコマ
ンドレジスタに取り込まれ、これによってフラッシュメ
モリＦＭ２の動作モードが書き込みモードに設定され
る。また、ライトイネーブル信号ＷＥＢの第５及び第６
の立ち上がりエッジを受けて内部制御信号ＸＬ１及びＸ
Ｌ２がハイレベルとされ、下位セクタアドレスＡＬ及び
上位セクタアドレスＡＨがＸアドレスバッファＸＢに取
り込まれる。

【００５３】これにより、フラッシュメモリＦＭ１及び
ＦＭ２では、それぞれのメモリアレイＭＡＲＹの下位セ
クタアドレスＡＬ及び上位セクタアドレスＡＨに対応す
るワード線が択一的に所定の選択レベルとされ、この選
択ワード線に結合される所定数の２層ゲート構造型メモ
リセルが一斉に選択状態とされる。

【００５４】次に、コマンドデータイネーブル信号ＣＤ
Ｅ１Ｂ及びＣＤＥ２Ｂが２回目のロウレベルとされ、シ
リアルクロック信号ＳＣが入力されると、フラッシュメ
モリＦＭ１及びＦＭ２では、シリアルクロック信号ＳＣ
の立ち上がりから所定時間遅れてデータ入出力サイクル
制御回路ＮＣのサイクルカウンタＳＣＴＲがカウントア
ップされ、その計数値ＣＴＮが順次１ないしｓに変化す
る。

【００５５】そして、フラッシュメモリＦＭ１では、そ
のサイクルカウンタＳＣＴＲの計数値ＣＴＮが１０進値
『４』となった時点で、入出力開始サイクル一致信号Ｓ
ＣＭがまず１サイクル期間だけハイレベルとされ、以
後、サイクルカウンタＳＣＴＲの計数値ＣＴＮが『２』
増えるごとに、入出力ピッチサイクル一致信号ＰＣＭが
繰り返し１サイクル期間ずつハイレベルとされる。ま
た、これらの入出力開始サイクル一致信号ＳＣＭ及び入
出力ピッチサイクル一致信号ＰＣＭのハイレベルとシリ
アルクロック信号ＳＣのハイレベルとを受けて、データ
入力バッファＩＢに対する入力制御信号ＩＣが繰り返し
ハイレベルとされる。

【００５６】同様に、フラッシュメモリＦＭ２では、そ
のサイクルカウンタＳＣＴＲの計数値ＣＴＮが１０進値
『５』となった時点で、入出力開始サイクル一致信号Ｓ
ＣＭがまず１サイクル期間だけハイレベルとされ、以
後、サイクルカウンタＳＣＴＲの計数値ＣＴＮが『２』
増えるごとに、入出力ピッチサイクル一致信号ＰＣＭが
繰り返し１サイクル期間ずつハイレベルとされる。ま
た、これらの入出力開始サイクル一致信号ＳＣＭ及び入
出力ピッチサイクル一致信号ＰＣＭのハイレベルとシリ
アルクロック信号ＳＣのハイレベルとを受けて、データ
入力バッファＩＢに対する入力制御信号ＩＣが繰り返し
ハイレベルとされる。

【００５７】フラッシュメモリＦＭ１では、入力制御信
号ＩＣの第１の立ち上がりエッジを受けて、データ入出
力線ＩＯ０〜ＩＯ７上の最初のライトデータＤ０がデー
タ入力バッファＩＢに取り込まれ、その例えば第２ない
し第４の立ち上がりエッジを受けて、偶数番号のライト
データＤ２，Ｄ４ならびにＤ６等がデータ入力バッファ
ＩＢに順次取り込まれる。また、フラッシュメモリＦＭ
２では、入力制御信号ＩＣの第１の立ち上がりエッジを
受けて、データ入出力線ＩＯ０〜ＩＯ７上の最初のライ
トデータＤ１がデータ入力バッファＩＢに取り込まれ、
その例えば第３及び第５の立ち上がりエッジを受けて、
奇数番号のライトデータＤ３及びＤ５等がデータ入力バ
ッファＩＢに取り込まれる。そして、１セクタに対応す
るライトデータＤ０〜ＤｐがフラッシュメモリＦＭ１及
びＦＭ２のセンスアンプレジスタＳＡＲＧに交互に取り
込まれ終わると、コマンドデータイネーブル信号ＣＤＥ
１Ｂ及びＣＤＥ２Ｂが再度一斉にロウレベルとされ、ラ
イトスタートコマンドＷＳが入力されて、センスアンプ
レジスタＳＡＲＧのライトアンプによるセクタ単位の書
き込み動作が両フラッシュメモリで一斉に開始される。

【００５８】次に、フラッシュメモリＦＭ１及びＦＭ２
の読み出し動作が行われるとき、データ入出力線ＩＯ０
〜ＩＯ７には、図７に示されるように、まずライトイネ
ーブル信号ＷＥＢの最初の３回の立ち上がりエッジに同
期して、フラッシュメモリＦＭ１に対するリードコマン
ドＲＣと下位セクタアドレスＡＬ及び上位セクタアドレ
スＡＨが順次入力され、ライトイネーブル信号ＷＥＢの
次の３回の立ち上がりエッジに同期して、フラッシュメ
モリＦＭ２に対するリードコマンドＲＣと下位セクタア
ドレスＡＬ及び上位セクタアドレスＡＨが順次入力され
る。

【００５９】フラッシュメモリＦＭ１に対するコマンド
データイネーブル信号ＣＤＥ１Ｂはデータ入出力線ＩＯ
０〜ＩＯ７にフラッシュメモリＦＭ１に対するリードコ
マンドＲＣが供給される時点でロウレベルとされ、フラ
ッシュメモリＦＭ２に対するコマンドデータイネーブル
信号ＣＤＥ２Ｂは、データ入出力線ＩＯ０〜ＩＯ７にフ
ラッシュメモリＦＭ２に対するリードコマンドＲＣが供
給される時点でロウレベルとされる。そして、フラッシ
ュメモリＦＭ２に対する上位セクタアドレスＡＨが入力
されてから所定時間が経過した時点で、出力イネーブル
信号ＯＥＢがロウレベルとされ、この出力イネーブル信
号ＯＥＢがロウレベルとされる間、シリアルクロック信
号ＳＣが繰り返しハイレベルとされる。

【００６０】フラッシュメモリＦＭ１では、ライトイネ
ーブル信号ＷＥＢの最初の立ち上がりエッジを受けてリ
ードコマンドＲＣがコマンドレジスタに取り込まれ、こ
れによってフラッシュメモリＦＭ１の動作モードが読み
出しモードに設定される。また、ライトイネーブル信号
ＷＥＢの第２及び第３の立ち上がりエッジを受けて内部
制御信号ＸＬ１及びＸＬ２がハイレベルとされ、下位セ
クタアドレスＡＬ及び上位セクタアドレスＡＨがＸアド
レスバッファＸＢに取り込まれる。同様に、フラッシュ
メモリＦＭ２では、ライトイネーブル信号ＷＥＢの第４
の立ち上がりエッジを受けてリードコマンドＲＣがコマ
ンドレジスタに取り込まれ、これによってフラッシュメ
モリＦＭ２の動作モードが読み出しモードに設定され
る。また、ライトイネーブル信号ＷＥＢの第５及び第６
の立ち上がりエッジを受けて内部制御信号ＸＬ１及びＸ
Ｌ２がハイレベルとされ、下位セクタアドレスＡＬ及び
上位セクタアドレスＡＨがＸアドレスバッファＸＢに取
り込まれる。

【００６１】これにより、フラッシュメモリＦＭ１及び
ＦＭ２のそれぞれのメモリアレイＭＡＲＹでは、下位セ
クタアドレスＡＬ及び上位セクタアドレスＡＨに対応す
るワード線が択一的に所定の選択レベルとされ、この選
択ワード線に結合される所定数のメモリセルがそれぞれ
一斉に選択状態とされる。また、各メモリアレイＭＡＲ
Ｙのビット線には、選択メモリセルの保持データに対応
した読み出し信号がそれぞれ出力され、センスアンプレ
ジスタＳＡＲＧの対応するセンスアンプにより増幅され
た後、対応するデータレジスタに一斉に取り込まれる。

【００６２】次に、出力イネーブル信号ＯＥＢがロウレ
ベルとされ、シリアルクロック信号ＳＣが入力される
と、フラッシュメモリＦＭ１及びＦＭ２では、シリアル
クロック信号ＳＣの立ち上がりから所定時間遅れて各デ
ータ入出力サイクル制御回路ＮＣのサイクルカウンタＳ
ＣＴＲがカウントアップされ、その計数値ＣＴＮが順次
変化する。そして、フラッシュメモリＦＭ１では、その
サイクルカウンタＳＣＴＲの計数値ＣＴＮが１０進値
『４』となった時点で、入出力開始サイクル一致信号Ｓ
ＣＭが１サイクル期間だけハイレベルとされ、以後、サ
イクルカウンタＳＣＴＲの計数値ＣＴＮが『２』増える
ごとに、入出力ピッチサイクル一致信号ＰＣＭが繰り返
し１サイクル期間ずつハイレベルとされる。また、入出
力開始サイクル一致信号ＳＣＭ及び入出力ピッチサイク
ル一致信号ＰＣＭのハイレベルを受けて、図示されない
出力制御信号ＯＣが繰り返しハイレベルとされる。

【００６３】同様に、フラッシュメモリＦＭ２では、そ
のサイクルカウンタＳＣＴＲの計数値ＣＴＮが１０進値
『５』となった時点で、入出力開始サイクル一致信号Ｓ
ＣＭが１サイクル期間だけハイレベルとされ、以後、サ
イクルカウンタＳＣＴＲの計数値ＣＴＮが『２』増える
ごとに、入出力ピッチサイクル一致信号ＰＣＭが繰り返
し１サイクル期間ずつハイレベルとされる。また、これ
らの入出力開始サイクル一致信号ＳＣＭ及び入出力ピッ
チサイクル一致信号ＰＣＭのハイレベルを受けて、図示
されない出力制御信号ＯＣが繰り返しハイレベルとされ
る。

【００６４】フラッシュメモリＦＭ１では、出力制御信
号ＯＣの第１のハイレベルを受けて第１のリードデータ
Ｄ０がデータ入出力線ＩＯ０〜ＩＯ７に出力され、その
例えば第２ないし第４の立ち上がりエッジを受けて、偶
数番号のリードデータＤ２，Ｄ４ならびにＤ６等がデー
タ入出力線ＩＯ０〜ＩＯ７から出力される。また、フラ
ッシュメモリＦＭ２では、出力制御信号ＯＣの第１のハ
イレベルを受けて第２のリードデータＤ１がデータ入出
力線ＩＯ０〜ＩＯ７に出力され、その例えば第２及び第
３の立ち上がりエッジを受けて、奇数番号のリードデー
タＤ３及びＤ７等がデータ入出力線ＩＯ０〜ＩＯ７から
出力される。そして、１セクタに対応するリードデータ
Ｄ０〜ＤｐがフラッシュメモリＦＭ１及びＦＭ２のデー
タ入出力端子ＩＯ０〜ＩＯ７から交互に出力され終わる
と、出力イネーブル信号ＯＥＢがハイレベルに戻され、
読み出しモードが終了する。

【００６５】以上の記述から明らかなように、この実施
例のデジタルシステムでは、フラッシュメモリＦＭ１に
対して偶数番号のカラムアドレスが割り当てられ、フラ
ッシュメモリＦＭ２に対して奇数番号のカラムアドレス
が割り当てられる形で、２個のフラッシュメモリＦＭ１
及びＦＭ２に対して連続するカラムアドレスが順次交互
に割り当てられる。また、フラッシュメモリＦＭ１に対
する入出力開始サイクルＳＣＮ及び入出力ピッチサイク
ルＰＣＮがそれぞれ『４』及び『２』とされ、フラッシ
ュメモリＦＭ２に対する入出力開始サイクルＳＣＮ及び
入出力ピッチサイクルＰＣＮがそれぞれ『５』及び
『２』とされることで、フラッシュメモリＦＭ１及びＦ
Ｍ２は、ライトデータ又はリードデータの入力又は出力
動作をシリアルクロック信号ＳＣのサイクルごとに交互
に行うものとされる。この結果、この実施例のデジタル
システムでは、そのマシンサイクルに比較して遅いサイ
クルタイムのフラッシュメモリＦＭ１及びＦＭ２をもと
に、そのマシンサイクルに追随して高速動作可能なメモ
リを構成することができるものとなる。

【００６６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）シリアルクロック信号に従って同期動作しセクタ
単位のシリアル入出力機能を有するフラッシュメモリ等
に、入出力開始サイクル又は入出力ピッチサイクルをそ
れぞれ保持する入出力開始サイクルレジスタ又は入出力
ピッチサイクルレジスタと、起動コマンドが入力された
後のシリアルクロック信号のサイクル数を計数するサイ
クルカウンタと、入出力開始サイクルレジスタ又は入出
力ピッチサイクルレジスタにより保持される入出力開始
サイクル又は入出力ピッチサイクルとサイクルカウンタ
の計数値とを比較照合し、入出力開始サイクル一致信号
又は入出力ピッチサイクル一致信号をそれぞれ選択的に
有効レベルとするサイクル比較回路とを含むデータ入出
力サイクル制御回路を設け、ライトデータの入力動作又
はリードデータの出力動作を開始すべき入出力開始サイ
クルと、ライトデータの入力動作又はリードデータの出
力動作を繰り返すべき入出力ピッチサイクルとを任意に
設定できるようにすることで、フラッシュメモリ等の利
便性を高めることができるという効果が得られる。 （２）上記（１）項により、フラッシュメモリ等のアク
セス装置を、データの入力又は出力タイミングに関する
制約から解放し、最適化して、そのハードウェア及びソ
フトウェア構成を簡素化できるという効果が得られる。

【００６７】（３）デジタルシステム等に、並列結合さ
れる複数の上記フラッシュメモリ等を設け、それぞれに
異なる入出力開始サイクル及び入出力ピッチサイクルを
設定して、複数のフラッシュメモリ等によるライトデー
タの入力動作又はリードデータの出力動作を、シリアル
クロック信号のサイクルごとに交互に行わせることで、
フラッシュメモリ等の記憶データの直並列変換に関与す
る信号経路の伝達遅延時間を実質的に見えなくすること
ができるという効果が得られる。 （４）上記（３）項により、デジタルシステム等のマシ
ンサイクルに比較して遅いサイクルタイムのフラッシュ
メモリ等をもとに、そのマシンサイクルに追随して高速
動作可能なメモリを構成できるという効果が得られる。

【００６８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
冗長素子を含むことができるし、メモリアレイＭＡＲＹ
ならびにその直接周辺部は、任意数のメモリマットに分
割することができる。フラッシュメモリは、例えば×４
又は×１６ビット等、任意のビット構成を採りうる。さ
らに、例えば、データ入出力サイクル制御回路ＮＣは、
メモリ制御回路ＭＣの一部とすることができるし、フラ
ッシュメモリのブロック構成や起動制御信号の名称及び
組み合わせ等は、種々の実施形態を採りうる。

【００６９】図２において、入出力開始サイクルレジス
タＳＣＲＮ及び入出力ピッチサイクルレジスタＰＣＮＲ
は、例えばヒューズのような読み出し専用メモリに置き
換えることができるし、データ入出力サイクル制御回路
ＮＣのブロック構成は、この実施例による制約を受ける
ことなく種々の実施形態をとりうる。

【００７０】図５において、デジタルシステムは、任意
数のフラッシュメモリを含むことができるし、他の各種
の機能ブロックを含むこともできる。図３及び図４なら
びに図６及び図７において、シリアルクロック信号ＳＣ
は、常時所定の周期でハイレベルとすることができる。
この場合、入出力開始サイクルＳＣＮ及び入出力ピッチ
サイクルＰＣＮは、例えばライトコマンドＷＣ又はリー
ドコマンドＲＣが入力されたサイクルを基準に設定すれ
ばよい。各信号の絶対的なレベル及び時間関係は、本発
明の主旨に何ら影響を与えないし、コマンド，アドレス
ならびにデータ等の入出力タイミング等は、任意に設定
することが可能である。

【００７１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリならびにこれを含むデジタルシステムに適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、シンクロナスＤＲＡＭ（ダイナミッ
ク型ランダムアクセスメモリ）等の各種メモリ集積回路
装置やこのようなメモリ集積回路装置を含む各種デジタ
ルシステムにも適用できる。この発明は、少なくともク
ロック信号に従って同期動作する半導体記憶装置ならび
にこれを含む装置又はシステムに広く適用できる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シリアルクロック信号に従
って同期動作しセクタ単位のシリアル入出力機能を有す
るフラッシュメモリ等に、入出力開始サイクル又は入出
力ピッチサイクルを保持する入出力開始サイクルレジス
タ又は入出力ピッチサイクルレジスタと、起動コマンド
が入力された後のシリアルクロック信号のサイクル数を
計数するサイクルカウンタと、入出力開始サイクルレジ
スタ又は入出力ピッチサイクルレジスタにより保持され
る入出力開始サイクル又は入出力ピッチサイクルとサイ
クルカウンタの計数値とを比較照合し、入出力開始サイ
クル一致信号又は入出力ピッチサイクル一致信号をそれ
ぞれ選択的に有効レベルとするサイクル比較回路とを含
むデータ入出力サイクル制御回路を設け、ライトデータ
の入力動作又はリードデータの出力動作を開始すべき入
出力開始サイクルと、ライトデータの入力動作又はリー
ドデータの出力動作を繰り返すべき入出力ピッチサイク
ルとを任意に設定できるようにすることで、フラッシュ
メモリ等の利便性を高めることができ、これによってフ
ラッシュメモリ等のアクセス装置を、データの入力又は
出力タイミングに関する制約から解放して、そのハード
ウェア及びソフトウェア構成を簡素化できる。

【００７３】また、デジタルシステム等に、並列結合さ
れる複数の上記フラッシュメモリ等を設け、それぞれ異
なる入出力開始サイクル及び入出力ピッチサイクルを設
定して、複数のフラッシュメモリ等によるライトデータ
の入力動作又はリードデータの出力動作を、シリアルク
ロック信号のサイクルごとに交互に行わせることで、フ
ラッシュメモリ等の記憶データの直並列変換に関与する
信号経路の伝達遅延時間を実質的に見えなくすることが
できるため、デジタルシステム等のマシンサイクルに比
較して遅いサイクルタイムのフラッシュメモリ等をもと
に、そのマシンサイクルに追随して高速動作可能なメモ
リを構成できる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるデータ入出
力サイクル制御回路の一実施例を示すブロック図であ
る。

【図３】図１のフラッシュメモリの書き込みモード時の
一実施例を示す信号波形図である。

【図４】図１のフラッシュメモリの読み出しモード時の
一実施例を示す信号波形図である。

【図５】図１のフラッシュメモリを含むデジタルシステ
ムの一実施例を示すブロック図である。

【図６】図５のデジタルシステムの書き込みモード時の
一実施例を示す信号波形図である。

【図７】図５のデジタルシステムの読み出しモード時の
一実施例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＡＲＧ……センス
アンプレジスタ、ＹＧ……Ｙゲート回路、ＹＤ……Ｙア
ドレスデコーダ、ＹＣ……Ｙアドレスカウンタ、ＩＢ…
…データ入力バッファ、ＯＢ……データ出力バッファ、
ＭＸ……入出力マルチプレクサ、ＣＢ……コントロール
バッファ、ＮＣ……データ入出力サイクル制御回路、Ｍ
Ｃ……メモリ制御回路。ＣＥＢ……チップイネーブル信
号、ＷＥＢ……ライトイネーブル信号、ＯＥＢ……出力
イネーブル信号、ＣＤＥＢ……コマンドデータイネーブ
ル信号、ＳＣ……シリアルクロック信号、ＲＥＳＢ……
リセット信号、Ｒ／ＢＢ……レディー／ビジー信号、Ｉ
Ｏ０〜ＩＯ７……データ入出力端子。ＳＣＮＲ……入出
力開始サイクルレジスタ、ＰＣＮＲ……入出力ピッチサ
イクルレジスタ、ＳＣＴＲ……サイクルカウンタ、ＮＣ
ＭＰ……サイクル比較回路、ＳＣＮＬ，ＰＣＮＬ……内
部制御信号、ＣＮ０〜ＣＮｉ……サイクル数データ、Ｓ
ＣＮ……入出力開始サイクル、ＰＣＮ……入出力ピッチ
サイクル、ＣＴＮ……サイクルカウンタ出力、ＳＣＭ…
…入出力開始サイクル一致信号、ＰＣＭ……入出力ピッ
チサイクル一致信号。ＷＣ……ライトコマンド、ＷＳ…
…ライトスタートコマンド、ＲＣ……リードコマンド、
ＡＨ……上位セクタアドレス、ＡＬ……下位セクタアド
レス、Ｄ０〜Ｄｐ……ライトデータ又はリードデータ、
ＩＣ……入力制御信号、ＯＣ……出力制御信号。ＣＰＵ
……中央処理ユニット、ＢＣＴＬ……バスコントロー
ラ、ＦＭ１〜ＦＭ２……フラッシュメモリ、ＣＤＥ１Ｂ
〜ＣＤＥ２Ｂ……コマンドデータイネーブル信号、Ｒ／
Ｂ１Ｂ〜Ｒ／Ｂ２Ｂ……レディー／ビジー信号。

フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD15 AE00 AE05

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号に従って同期動作し、か
   つ、ライトデータの入力動作又はリードデータの出力動
   作を開始すべきサイクルを、入出力開始サイクルとして
   任意に設定しうることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記半導体記憶装置は、上記ライトデータの入力動作又
   はリードデータの出力動作を繰り返すべきピッチを、入
   出力ピッチサイクルとして設定しうるものとされること
   を特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、 上記入出力開始サイクル又は入出力ピッチサイクルをそ
   れぞれを保持する入出力開始サイクルレジスタ又は入出
   力ピッチサイクルレジスタと、 起動コマンドが入力された後の上記クロック信号のサイ
   クル数を計数するサイクルカウンタと、 上記入出力開始サイクルレジスタ又は入出力ピッチサイ
   クルレジスタにより保持される入出力開始サイクル又は
   入出力ピッチサイクルと上記サイクルカウンタの計数値
   とをそれぞれ比較照合して、入出力開始サイクル一致信
   号又は入出力ピッチサイクル一致信号をそれぞれ選択的
   に有効レベルとするサイクル比較回路とを含むデータ入
   出力サイクル制御回路と、 上記入出力開始サイクル一致信号又は入出力ピッチサイ
   クル一致信号の有効レベルを受けて、データ入出力端子
   を介して入力されるライトデータを選択的に取り込むデ
   ータ入力バッファと、 上記入出力開始サイクル一致信号又は入出力ピッチサイ
   クル一致信号の有効レベルを受けて、リードデータをデ
   ータ入出力端子から選択的に出力するデータ出力バッフ
   ァとを具備するものであることを特徴とする半導体記憶
   装置。
4. 【請求項４】 請求項３において、 上記入出力開始サイクル又は入出力ピッチサイクルは、
   上記半導体記憶装置のメモリアレイ内の所定の領域に格
   納されるものであり、かつ、所定の時点で上記入出力開
   始サイクルレジスタ又は入出力ピッチサイクルレジスタ
   に転写されるものであることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体記憶装置は、所定のデジタルシステムに複数
   個設けられるものであり、かつ、その上記入出力開始サ
   イクルレジスタに異なる上記入出力開始サイクルが設定
   され、その上記入出力ピッチサイクルレジスタに同一の
   上記入出力ピッチサイクルが設定されることで、上記ラ
   イトデータの入力動作又はリードデータの出力動作を交
   互に行うものであることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記半導体記憶装置は、２層ゲート構造型メモリセルが
   格子配列されてなるメモリアレイを具備し、かつ、セク
   タ単位の書き込み及び読み出し機能を有するフラッシュ
   メモリであることを特徴とする半導体記憶装置。