JP2000339982A - 半導体記憶装置及びそれを用いたセンサ - Google Patents
半導体記憶装置及びそれを用いたセンサInfo
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Abstract
(57)【要約】
【課題】消費電流を低減し、同時にデコーダの消費電流
も低減可能な半導体記憶装置を提供する。 【解決手段】半導体記憶装置において、プリチャージ用
トランジスタのドレインとデータ線とをＹスイッチを介
して接続し、メモリセルアレイのワード線を選択するＸ
デコーダにアドレスの下位ビット信号を、Ｙスイッチ制
御信号線を選択するＹデコーダにアドレスの上位ビット
信号を入力し、メモリセルアレイのアドレスをデータ線
方向に順次配置する。
も低減可能な半導体記憶装置を提供する。 【解決手段】半導体記憶装置において、プリチャージ用
トランジスタのドレインとデータ線とをＹスイッチを介
して接続し、メモリセルアレイのワード線を選択するＸ
デコーダにアドレスの下位ビット信号を、Ｙスイッチ制
御信号線を選択するＹデコーダにアドレスの上位ビット
信号を入力し、メモリセルアレイのアドレスをデータ線
方向に順次配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びこれを適用したセンサに関し、特に低消費電流のＲＯ
ＭまたはＲＡＭ及びこれを適用した圧力センサに関す
る。
びこれを適用したセンサに関し、特に低消費電流のＲＯ
ＭまたはＲＡＭ及びこれを適用した圧力センサに関す
る。
【０００２】
【従来の技術】近年、各種演算処理を行うマイクロコン
ピュータなどの集積回路は、高速化，大規模化する傾向
にあり、これらを達成しながら同時に消費電流を低減す
るという課題を有する。これに伴い、ＲＯＭあるいはＲ
ＡＭといったチップ内蔵の半導体記憶装置に関しても低
消費電流化が要求されている。以下に、半導体記憶装置
の一例として特にＲＯＭについて従来例を説明する。
ピュータなどの集積回路は、高速化，大規模化する傾向
にあり、これらを達成しながら同時に消費電流を低減す
るという課題を有する。これに伴い、ＲＯＭあるいはＲ
ＡＭといったチップ内蔵の半導体記憶装置に関しても低
消費電流化が要求されている。以下に、半導体記憶装置
の一例として特にＲＯＭについて従来例を説明する。
【０００３】図１０に従来のプリチャージ方式を用いた
ＲＯＭの代表的な構成例を示す。
ＲＯＭの代表的な構成例を示す。
【０００４】ＲＯＭは、制御プログラム，演算プログラ
ムなど不揮発のデータを記憶するための半導体記憶装置
である。以下説明するＲＯＭにおいて、メモリ部は、メ
モリ容量ｎ×ｍビット、つまりワード線がｎ本，データ
線がｍ本のｎ行×ｍ列のマトリックスで構成されている
ものとする。
ムなど不揮発のデータを記憶するための半導体記憶装置
である。以下説明するＲＯＭにおいて、メモリ部は、メ
モリ容量ｎ×ｍビット、つまりワード線がｎ本，データ
線がｍ本のｎ行×ｍ列のマトリックスで構成されている
ものとする。
【０００５】図１０に示したＲＯＭは、メモリセル５０
から成りデータが不揮発に記憶されるメモリセルアレイ
５，アドレスラッチ４からＲＯＭに送られるアドレス信
号４４に応じて、メモリセルアレイのｎ本のワード線１
０の中から１本を選択するＸデコーダ１，ｍ本のデータ
線３０をプリチャージするｍ個のプリチャージ用トラン
ジスタ９０，データ線のデータを読み出す出力回路７，
この出力回路とデータ線を接続するｍ個のパストランジ
スタ６０から成るＹスイッチ６，アドレスラッチ４から
ＲＯＭに送られるアドレス信号４４に応じて、ｍ本のＹ
スイッチ制御信号線２０の中から１本を選択するＹデコ
ーダ２により構成される。
から成りデータが不揮発に記憶されるメモリセルアレイ
５，アドレスラッチ４からＲＯＭに送られるアドレス信
号４４に応じて、メモリセルアレイのｎ本のワード線１
０の中から１本を選択するＸデコーダ１，ｍ本のデータ
線３０をプリチャージするｍ個のプリチャージ用トラン
ジスタ９０，データ線のデータを読み出す出力回路７，
この出力回路とデータ線を接続するｍ個のパストランジ
スタ６０から成るＹスイッチ６，アドレスラッチ４から
ＲＯＭに送られるアドレス信号４４に応じて、ｍ本のＹ
スイッチ制御信号線２０の中から１本を選択するＹデコ
ーダ２により構成される。
【０００６】図１０の半導体記憶装置の回路動作につい
て、クロック及び各信号線の電位変化を表わす図１１の
タイミングチャートを用いて説明する。
て、クロック及び各信号線の電位変化を表わす図１１の
タイミングチャートを用いて説明する。
【０００７】まず、クロック（ＣＬＫ）がローレベル
（以下、Ｌと記す）からハイレベル（以下、Ｈと記す）
に変わるとき、つまりクロックの立ち上がりにおいて、
アドレスラッチ４からアドレス信号４４がＸデコーダ１
及びＹデコーダ２に送られ、デコードが開始される。ア
ドレスのデコードはクロックがＨの期間には完了し、ｍ
本のＹスイッチ制御信号線２０のうち１本が選択され、
Ｈになる。
（以下、Ｌと記す）からハイレベル（以下、Ｈと記す）
に変わるとき、つまりクロックの立ち上がりにおいて、
アドレスラッチ４からアドレス信号４４がＸデコーダ１
及びＹデコーダ２に送られ、デコードが開始される。ア
ドレスのデコードはクロックがＨの期間には完了し、ｍ
本のＹスイッチ制御信号線２０のうち１本が選択され、
Ｈになる。
【０００８】また、同じくクロックの立ち上がりに伴
い、プリチャージ制御信号９がＬになり、プリチャージ
用トランジスタ９０がオンになる。これによりｍ本のデ
ータ線３０が電源電圧ＶDDまで、つまりＨにプリチャー
ジされる。クロックがＨの期間は、Ｘデコーダ１には、
クロックの逆相信号、つまりＬが入力されているので、
ワード線１０はいずれもＨにならず、データ線にプリチ
ャージした電荷を引き抜くことはない。
い、プリチャージ制御信号９がＬになり、プリチャージ
用トランジスタ９０がオンになる。これによりｍ本のデ
ータ線３０が電源電圧ＶDDまで、つまりＨにプリチャー
ジされる。クロックがＨの期間は、Ｘデコーダ１には、
クロックの逆相信号、つまりＬが入力されているので、
ワード線１０はいずれもＨにならず、データ線にプリチ
ャージした電荷を引き抜くことはない。
【０００９】次にクロックがＬになると、ｎ本のワード
線１０のうち１本が選択され、Ｈになる。この時、Ｎチ
ャネルトランジスタが形成されているメモリセルを選択
した場合は、データ線の電荷が引き抜かれてデータ線は
Ｌになり、出力回路７を通って出力信号８が出力され
る。一方、Ｎチャネルトランジスタが形成されていない
メモリセルを選択した場合は、データ線の電荷が引き抜
かれずにデータ線はＨを維持し、出力回路７を通って出
力信号８が出力される。このように、メモリセルアレイ
５の各メモリセル５０には、Ｎチャネルトランジスタの
有無によって製造時にデータ“１”または“０”をプロ
グラムする。
線１０のうち１本が選択され、Ｈになる。この時、Ｎチ
ャネルトランジスタが形成されているメモリセルを選択
した場合は、データ線の電荷が引き抜かれてデータ線は
Ｌになり、出力回路７を通って出力信号８が出力され
る。一方、Ｎチャネルトランジスタが形成されていない
メモリセルを選択した場合は、データ線の電荷が引き抜
かれずにデータ線はＨを維持し、出力回路７を通って出
力信号８が出力される。このように、メモリセルアレイ
５の各メモリセル５０には、Ｎチャネルトランジスタの
有無によって製造時にデータ“１”または“０”をプロ
グラムする。
【００１０】以上説明したように、プリチャージ方式の
ＲＯＭにおいては、クロックがＨの期間に“アドレスの
デコード”と“データ線のプリチャージ”という二つの
動作を完了させることが必須である。
ＲＯＭにおいては、クロックがＨの期間に“アドレスの
デコード”と“データ線のプリチャージ”という二つの
動作を完了させることが必須である。
【００１１】上記の従来例の他に、改良されたビット線
プリチャージ方式を用いた半導体記憶装置の公知例とし
て、例えば、特開平6−119793 号が開示されている。
プリチャージ方式を用いた半導体記憶装置の公知例とし
て、例えば、特開平6−119793 号が開示されている。
【００１２】また、ＲＯＭあるいはＲＡＭをセンサ、特
に圧力センサの補正手段の一部として用いている公知例
には、特開平9−113310号，特開平10−281912 号がある
が、これらの半導体記憶装置の具体的な回路構成につい
ては特に記されていない。
に圧力センサの補正手段の一部として用いている公知例
には、特開平9−113310号，特開平10−281912 号がある
が、これらの半導体記憶装置の具体的な回路構成につい
ては特に記されていない。
【００１３】
【発明が解決しようとする課題】図１０に示した従来の
半導体記憶装置は上記のように構成されているため、実
際に選択されたアドレスに関係なくｍ本全てのデータ線
が、クロックがＨの期間にプリチャージされる。これ
は、図１１のタイミングチャートに示すように、クロッ
クがＨの期間にプリチャージとデコードをパラレルに行
うため、この期間内には、アドレスに応じた１本のデー
タ線を選択することができず、全てのデータ線をプリチ
ャージしておく必要があるためである。
半導体記憶装置は上記のように構成されているため、実
際に選択されたアドレスに関係なくｍ本全てのデータ線
が、クロックがＨの期間にプリチャージされる。これ
は、図１１のタイミングチャートに示すように、クロッ
クがＨの期間にプリチャージとデコードをパラレルに行
うため、この期間内には、アドレスに応じた１本のデー
タ線を選択することができず、全てのデータ線をプリチ
ャージしておく必要があるためである。
【００１４】上記のように、クロックがＬの期間にワー
ド線が１本Ｈになるが、選択されていないデータ線にお
いても、このデータ線と、Ｈになっているワード線の交
点に位置するメモリセルにＮチャネルトランジスタが形
成されている場合は、電荷の引き抜きが起こってしま
う。このデータ線は、次のサイクルにおいて、再度プリ
チャージしなくてはならない。このように、全てのデー
タ線をプリチャージするという従来の回路構成では、無
駄な消費電流が多くなり、結果としてメモリセルアレイ
における消費電流が増大するという問題がある。
ド線が１本Ｈになるが、選択されていないデータ線にお
いても、このデータ線と、Ｈになっているワード線の交
点に位置するメモリセルにＮチャネルトランジスタが形
成されている場合は、電荷の引き抜きが起こってしま
う。このデータ線は、次のサイクルにおいて、再度プリ
チャージしなくてはならない。このように、全てのデー
タ線をプリチャージするという従来の回路構成では、無
駄な消費電流が多くなり、結果としてメモリセルアレイ
における消費電流が増大するという問題がある。
【００１５】この問題を解決するために、例えば、特開
平6−119793 号では、選択されたアドレスのデータ線だ
けをプリチャージするデータ線選択プリチャージ方式を
提案している。
平6−119793 号では、選択されたアドレスのデータ線だ
けをプリチャージするデータ線選択プリチャージ方式を
提案している。
【００１６】この方式は、クロックがＨの期間の比較的
前半においてアドレスのデコードが完了するため、この
動作が完了した後で、選択されたデータ線をプリチャー
ジする、つまりクロックがＨの期間でデコードとプリチ
ャージをシリアルに行うことが可能であるということを
利用している。これにより、プリチャージ用トランジス
タのドレインとメモリセルアレイのデータ線とをＹスイ
ッチを介して接続する回路構成をとり、選択されたアド
レスのデータ線をプリチャージすることができる。この
ように、本方式は、上記の全てのデータ線をプリチャー
ジするという従来方式に比べて、プリチャージ時の消費
電流の大幅な低減を実現できる。
前半においてアドレスのデコードが完了するため、この
動作が完了した後で、選択されたデータ線をプリチャー
ジする、つまりクロックがＨの期間でデコードとプリチ
ャージをシリアルに行うことが可能であるということを
利用している。これにより、プリチャージ用トランジス
タのドレインとメモリセルアレイのデータ線とをＹスイ
ッチを介して接続する回路構成をとり、選択されたアド
レスのデータ線をプリチャージすることができる。この
ように、本方式は、上記の全てのデータ線をプリチャー
ジするという従来方式に比べて、プリチャージ時の消費
電流の大幅な低減を実現できる。
【００１７】しかし、特開平6−119793 号の回路方式で
は、アドレスのデコードとデータ線のプリチャージが、
クロックの立ち上がりから同時に行われるため、デコー
ド完了前にプリチャージ用トランジスタがオンになる可
能性がある。このため、実際には、プリチャージ用トラ
ンジスタがオンになってから、デコードが完全に完了す
る、つまり選択された１つのパストランジスタのみがオ
ンになるまでの期間は、そのサイクルで選択されていな
いアドレスのデータ線をプリチャージしてしまうという
問題がある。特に、特開平6−119793 号では、メモリセ
ルのアドレスをワード線に沿って配置しているので、連
続したアドレスをアクセスする際にも、１サイクル毎に
異なったデータ線につながるパストランジスタをオンし
ていかなくてはならないため、上記の理由により、前の
サイクルで選択したアドレスのデータ線を再度プリチャ
ージしてしまう。また、Ｘデコーダのみならず、Ｙデコ
ーダの出力も毎サイクル変化することになり、デコーダ
の消費電流も増加してしまう。
は、アドレスのデコードとデータ線のプリチャージが、
クロックの立ち上がりから同時に行われるため、デコー
ド完了前にプリチャージ用トランジスタがオンになる可
能性がある。このため、実際には、プリチャージ用トラ
ンジスタがオンになってから、デコードが完全に完了す
る、つまり選択された１つのパストランジスタのみがオ
ンになるまでの期間は、そのサイクルで選択されていな
いアドレスのデータ線をプリチャージしてしまうという
問題がある。特に、特開平6−119793 号では、メモリセ
ルのアドレスをワード線に沿って配置しているので、連
続したアドレスをアクセスする際にも、１サイクル毎に
異なったデータ線につながるパストランジスタをオンし
ていかなくてはならないため、上記の理由により、前の
サイクルで選択したアドレスのデータ線を再度プリチャ
ージしてしまう。また、Ｘデコーダのみならず、Ｙデコ
ーダの出力も毎サイクル変化することになり、デコーダ
の消費電流も増加してしまう。
【００１８】本発明は以上のような事情を鑑みてなされ
たものであり、その主たる目的は、そのサイクルで選択
されたアドレスのデータ線を１本だけプリチャージする
ことにより、プリチャージ時の消費電流を１／ｍ（ｍは
データ線の本数）にまで低減でき、同時にデコーダの消
費電流も低減可能な半導体記憶装置を提供することにあ
る。
たものであり、その主たる目的は、そのサイクルで選択
されたアドレスのデータ線を１本だけプリチャージする
ことにより、プリチャージ時の消費電流を１／ｍ（ｍは
データ線の本数）にまで低減でき、同時にデコーダの消
費電流も低減可能な半導体記憶装置を提供することにあ
る。
【００１９】また、本発明の別の目的は、センサ毎にそ
の特性を補正するための補正手段を有するセンサに上記
のような低消費電流の半導体記憶装置を適用することに
より、低消費電流のセンサを実現することにある。
の特性を補正するための補正手段を有するセンサに上記
のような低消費電流の半導体記憶装置を適用することに
より、低消費電流のセンサを実現することにある。
【００２０】
【課題を解決するための手段】本発明は、上記のような
課題を解決するためになされたものであり、情報を記憶
する複数のメモリセルと、複数のワード線及びデータ線
と、記憶したデータを出力する出力回路と、アドレス信
号に対応して前記ワード線のうち１本を選択する第１の
デコーダと、前記データ線と前記出力回路を接続する複
数のパストランジスタと、アドレス信号に対応して前記
パストランジスタのうち１つを選択してオンにする第２
のデコーダと、データ読み出し前に前記データ線をあら
かじめチャージするためのプリチャージ用トランジスタ
から構成した半導体記憶装置において、前記第１のデコ
ーダにアドレスの下位ビット信号を入力し、前記第２の
デコーダにアドレスの上位ビット信号を入力することに
よって、メモリセルアレイのアドレスをデータ線方向に
順次配置したことを特徴とする。
課題を解決するためになされたものであり、情報を記憶
する複数のメモリセルと、複数のワード線及びデータ線
と、記憶したデータを出力する出力回路と、アドレス信
号に対応して前記ワード線のうち１本を選択する第１の
デコーダと、前記データ線と前記出力回路を接続する複
数のパストランジスタと、アドレス信号に対応して前記
パストランジスタのうち１つを選択してオンにする第２
のデコーダと、データ読み出し前に前記データ線をあら
かじめチャージするためのプリチャージ用トランジスタ
から構成した半導体記憶装置において、前記第１のデコ
ーダにアドレスの下位ビット信号を入力し、前記第２の
デコーダにアドレスの上位ビット信号を入力することに
よって、メモリセルアレイのアドレスをデータ線方向に
順次配置したことを特徴とする。
【００２１】本発明の他の特徴は、アクセスされるアド
レスが連続的に変化する半導体記憶装置において、前記
第１のデコーダにアドレスの下位ビット信号を入力し、
前記第２のデコーダにアドレスの上位ビット信号を入力
することにある。
レスが連続的に変化する半導体記憶装置において、前記
第１のデコーダにアドレスの下位ビット信号を入力し、
前記第２のデコーダにアドレスの上位ビット信号を入力
することにある。
【００２２】また、前記プリチャージ用トランジスタを
オンにするタイミングを遅延手段を用いて制御すること
によって上記課題を解決することができる。
オンにするタイミングを遅延手段を用いて制御すること
によって上記課題を解決することができる。
【００２３】また、本発明は、前記プリチャージ用トラ
ンジスタのドレインと前記データ線とを前記パストラン
ジスタを介して接続することを特徴としている。
ンジスタのドレインと前記データ線とを前記パストラン
ジスタを介して接続することを特徴としている。
【００２４】さらに、上記のような構成の半導体記憶装
置を、センサ毎にその特性を補正するための補正手段を
有するセンサに適用することによって、低消費電流のセ
ンサを実現できる。
置を、センサ毎にその特性を補正するための補正手段を
有するセンサに適用することによって、低消費電流のセ
ンサを実現できる。
【００２５】
【発明の実施の形態】本発明の半導体記憶装置及びそれ
を用いたセンサの実施例を、図面を用いて詳細に説明す
る。
を用いたセンサの実施例を、図面を用いて詳細に説明す
る。
【００２６】図１に本発明の半導体記憶装置に係わる第
１の実施例を示す。本実施例は、アドレス信号が、この
半導体記憶装置のみにアドレス信号を送るプログラムカ
ウンタから入力され、アドレスの下位ビット信号をＸデ
コーダに、上位ビット信号をＹデコーダに入力する半導
体記憶装置に関する。
１の実施例を示す。本実施例は、アドレス信号が、この
半導体記憶装置のみにアドレス信号を送るプログラムカ
ウンタから入力され、アドレスの下位ビット信号をＸデ
コーダに、上位ビット信号をＹデコーダに入力する半導
体記憶装置に関する。
【００２７】図１の実施例は特にＲＯＭについて記した
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。以下説明するのは
プリチャージ方式のＲＯＭであり、そのメモリ部は、メ
モリ容量ｎ×ｍビット、つまりワード線がｎ本，データ
線がｍ本のｎ行×ｍ列のマトリックスで構成されてい
る。
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。以下説明するのは
プリチャージ方式のＲＯＭであり、そのメモリ部は、メ
モリ容量ｎ×ｍビット、つまりワード線がｎ本，データ
線がｍ本のｎ行×ｍ列のマトリックスで構成されてい
る。
【００２８】図１に示したＲＯＭ１００は、このＲＯＭ
１００のみにアドレス信号を送るプログラムカウンタ２
００に接続されており、データが記憶されるメモリセル
アレイ５，プログラムカウンタ２００からＲＯＭ１００
に送られるアドレス信号４１に応じて、メモリセルアレ
イのｎ本のワード線１０の中から１本を選択するＸデコ
ーダ１，データ線３０をプリチャージするプリチャージ
用トランジスタ９０，データ線のデータを読み出す出力
回路７，この出力回路とデータ線を接続するｍ個のパス
トランジスタ６０から成るＹスイッチ６，プログラムカ
ウンタ２００からＲＯＭ１００に送られるアドレス信号
４２に応じて、ｍ本のＹスイッチ制御信号線２０の中か
ら１本を選択するＹデコーダ２により構成される。
１００のみにアドレス信号を送るプログラムカウンタ２
００に接続されており、データが記憶されるメモリセル
アレイ５，プログラムカウンタ２００からＲＯＭ１００
に送られるアドレス信号４１に応じて、メモリセルアレ
イのｎ本のワード線１０の中から１本を選択するＸデコ
ーダ１，データ線３０をプリチャージするプリチャージ
用トランジスタ９０，データ線のデータを読み出す出力
回路７，この出力回路とデータ線を接続するｍ個のパス
トランジスタ６０から成るＹスイッチ６，プログラムカ
ウンタ２００からＲＯＭ１００に送られるアドレス信号
４２に応じて、ｍ本のＹスイッチ制御信号線２０の中か
ら１本を選択するＹデコーダ２により構成される。
【００２９】従来のマイコンとは異なり、プログラムカ
ウンタがＲＯＭのみにアドレス信号を送る構成とするこ
とにより、プログラムカウンタがレジスタ，ＲＡＭなど
のＲＯＭ以外のハードモジュールの実行アドレスを指定
することがなくなり、常に何らかの処理を行うためのプ
ログラムが実行されるため、電源投入時の初期設定のた
めの回路や暴走対策のためのリセット回路が不要にな
る。
ウンタがＲＯＭのみにアドレス信号を送る構成とするこ
とにより、プログラムカウンタがレジスタ，ＲＡＭなど
のＲＯＭ以外のハードモジュールの実行アドレスを指定
することがなくなり、常に何らかの処理を行うためのプ
ログラムが実行されるため、電源投入時の初期設定のた
めの回路や暴走対策のためのリセット回路が不要にな
る。
【００３０】プリチャージ用トランジスタ９０のドレイ
ンは、Ｙスイッチ６を介してメモリセルアレイのデータ
線３０と接続されている。このため、Ｙデコーダ２にお
いて選択したパストランジスタのみをオンにして、選択
されたアドレスのデータ線をプリチャージすることがで
き、全てのデータ線をプリチャージするという従来方式
に比べて、プリチャージ時の大幅な消費電流低減を実現
できる。また、プリチャージ用トランジスタの数も１／
ｍ（ｍはデータ線の本数）にまで減らすことができる。
ンは、Ｙスイッチ６を介してメモリセルアレイのデータ
線３０と接続されている。このため、Ｙデコーダ２にお
いて選択したパストランジスタのみをオンにして、選択
されたアドレスのデータ線をプリチャージすることがで
き、全てのデータ線をプリチャージするという従来方式
に比べて、プリチャージ時の大幅な消費電流低減を実現
できる。また、プリチャージ用トランジスタの数も１／
ｍ（ｍはデータ線の本数）にまで減らすことができる。
【００３１】さらに、本実施例の重要な特徴は、Ｘデコ
ーダ１にアドレスの下位ビット信号４１を、Ｙデコーダ
２にアドレスの上位ビット信号４２を入力するところに
ある。これにより、特開平6−119793 号とは異なり、図
１に示すようにデータ線方向にメモリセルアレイ５のア
ドレスをから順次配置することができる。このような
回路方式は、一般的にプログラムには局所性があり、こ
れに応じてＲＯＭのアドレスは、例えば→→→…
のように連続的にアクセスされる頻度が高いということ
を利用して考案されたものである。
ーダ１にアドレスの下位ビット信号４１を、Ｙデコーダ
２にアドレスの上位ビット信号４２を入力するところに
ある。これにより、特開平6−119793 号とは異なり、図
１に示すようにデータ線方向にメモリセルアレイ５のア
ドレスをから順次配置することができる。このような
回路方式は、一般的にプログラムには局所性があり、こ
れに応じてＲＯＭのアドレスは、例えば→→→…
のように連続的にアクセスされる頻度が高いということ
を利用して考案されたものである。
【００３２】本発明によって、選択されていないアドレ
スのデータ線をプリチャージすることがなくなり、特開
平6−119793 号の回路方式に比べて消費電流が低減可能
であることを、ＲＯＭ１００の各信号線の電位変化を示
した図２のタイミングチャートを用いて説明する。
スのデータ線をプリチャージすることがなくなり、特開
平6−119793 号の回路方式に比べて消費電流が低減可能
であることを、ＲＯＭ１００の各信号線の電位変化を示
した図２のタイミングチャートを用いて説明する。
【００３３】まず、クロック（ＣＬＫ）がローレベル
（Ｌ）からハイレベル（Ｈ）に変わるとき、つまりクロ
ックの立ち上がりで、プログラムカウンタ２００におい
てそのサイクルで選択するアドレスデータがセットさ
れ、アドレスの下位ビット信号４１がＸデコーダ１に、
アドレスの上位ビット信号４２がＹデコーダ２に入力さ
れデコードが開始される。アドレスのデコードはクロッ
クがＨの期間には完了し、ｍ本のＹスイッチ制御信号２
０のうち１本が選択され、Ｈになる。
（Ｌ）からハイレベル（Ｈ）に変わるとき、つまりクロ
ックの立ち上がりで、プログラムカウンタ２００におい
てそのサイクルで選択するアドレスデータがセットさ
れ、アドレスの下位ビット信号４１がＸデコーダ１に、
アドレスの上位ビット信号４２がＹデコーダ２に入力さ
れデコードが開始される。アドレスのデコードはクロッ
クがＨの期間には完了し、ｍ本のＹスイッチ制御信号２
０のうち１本が選択され、Ｈになる。
【００３４】また、同じくクロックの立ち上がりに伴
い、プリチャージ制御信号９がＬになり、プリチャージ
用トランジスタ９０がオンになる。これにより選択され
たデータ線３０が電源電圧ＶDDまで、つまりＨにプリチ
ャージされる。クロックがＨの期間は、Ｘデコーダ１に
は、クロックの逆相信号、つまりＬが入力されているの
で、ワード線１０はいずれもＨにならず、データ線にプ
リチャージした電荷を引き抜くことはない。
い、プリチャージ制御信号９がＬになり、プリチャージ
用トランジスタ９０がオンになる。これにより選択され
たデータ線３０が電源電圧ＶDDまで、つまりＨにプリチ
ャージされる。クロックがＨの期間は、Ｘデコーダ１に
は、クロックの逆相信号、つまりＬが入力されているの
で、ワード線１０はいずれもＨにならず、データ線にプ
リチャージした電荷を引き抜くことはない。
【００３５】この時、前サイクルと同一のデータ線のア
ドレスが選択されたときは、Ｙデコーダの出力に全く変
化はなく、選択されていないデータ線にプリチャージさ
れることが回避でき、消費電流を低減することができ
る。
ドレスが選択されたときは、Ｙデコーダの出力に全く変
化はなく、選択されていないデータ線にプリチャージさ
れることが回避でき、消費電流を低減することができ
る。
【００３６】次にクロックがＬになると、ｎ本のワード
線１０のうち１本が選択され、Ｈになる。この時、Ｎチ
ャネルトランジスタが形成されているメモリセルを選択
した場合は、データ線の電荷が引き抜かれてデータ線は
Ｌになり、出力回路７を通って出力信号８が出力され
る。一方、Ｎチャネルトランジスタが形成されていない
メモリセルを選択した場合は、データ線の電荷が引き抜
かれずにデータ線はＨを維持し、出力回路７を通って出
力信号８が出力される。このように、メモリセルアレイ
５の各メモリセル５０には、Ｎチャネルトランジスタの
有無によって製造時にデータ“１”または“０”をプロ
グラムする。
線１０のうち１本が選択され、Ｈになる。この時、Ｎチ
ャネルトランジスタが形成されているメモリセルを選択
した場合は、データ線の電荷が引き抜かれてデータ線は
Ｌになり、出力回路７を通って出力信号８が出力され
る。一方、Ｎチャネルトランジスタが形成されていない
メモリセルを選択した場合は、データ線の電荷が引き抜
かれずにデータ線はＨを維持し、出力回路７を通って出
力信号８が出力される。このように、メモリセルアレイ
５の各メモリセル５０には、Ｎチャネルトランジスタの
有無によって製造時にデータ“１”または“０”をプロ
グラムする。
【００３７】以上のように、本発明の回路方式は、一般
的にプログラムに局所性があることを利用しているが、
さらに、図３に示すように分岐命令をなくし、命令を順
次実行させるようにプログラムを作成することによっ
て、より低消費電流化を実現することができる。この場
合、プログラムカウンタが常に１つずつ加算されるた
め、図２のタイミングチャートに示すように、Ｙデコー
ダの出力はｎサイクルの期間確定している。このため、
ｎサイクルの期間は、例えばパストランジスタ６０−１
がオンしているだけで、これ以外のパストランジスタ
(６０−２〜６０−ｍ)はオフしているため、選択された
データ線３０−１のみがプリチャージされ、これ以外の
データ線（３０−２〜３０−ｍ）がプリチャージされる
ことは確実に回避できる。もっとも、ｎ＋１サイクル目
に隣のデータ線３０−２にアドレスが移るときには、前
述したように、Ｙデコーダの出力が変化するため、前サ
イクルまで選択されていたデータ線３０−１を再度プリ
チャージしてしまう可能性があるが、一般にｎは１に比
べて十分に大きいため、このようなことが起こる頻度は
極めて少ない。
的にプログラムに局所性があることを利用しているが、
さらに、図３に示すように分岐命令をなくし、命令を順
次実行させるようにプログラムを作成することによっ
て、より低消費電流化を実現することができる。この場
合、プログラムカウンタが常に１つずつ加算されるた
め、図２のタイミングチャートに示すように、Ｙデコー
ダの出力はｎサイクルの期間確定している。このため、
ｎサイクルの期間は、例えばパストランジスタ６０−１
がオンしているだけで、これ以外のパストランジスタ
(６０−２〜６０−ｍ)はオフしているため、選択された
データ線３０−１のみがプリチャージされ、これ以外の
データ線（３０−２〜３０−ｍ）がプリチャージされる
ことは確実に回避できる。もっとも、ｎ＋１サイクル目
に隣のデータ線３０−２にアドレスが移るときには、前
述したように、Ｙデコーダの出力が変化するため、前サ
イクルまで選択されていたデータ線３０−１を再度プリ
チャージしてしまう可能性があるが、一般にｎは１に比
べて十分に大きいため、このようなことが起こる頻度は
極めて少ない。
【００３８】上記のようなプログラムを格納するＲＯＭ
に本発明の方式を適用することにより、全データ線をプ
リチャージする従来方式のＲＯＭと比較して、プリチャ
ージ時の消費電流を１／ｍ（ｍはデータ線の本数）にま
で低減できる。さらに、Ｙデコーダの消費電流を特開平
6−119793 号の回路方式と比べて１／ｎ（ｎはワード線
の本数）にまで低減できる。以上の消費電流低減は、プ
リチャージ回路あるいはＹデコーダ以外の部分の消費電
流を増やさずに、またメモリ全体の回路面積を大きくす
ることなく実現できる。
に本発明の方式を適用することにより、全データ線をプ
リチャージする従来方式のＲＯＭと比較して、プリチャ
ージ時の消費電流を１／ｍ（ｍはデータ線の本数）にま
で低減できる。さらに、Ｙデコーダの消費電流を特開平
6−119793 号の回路方式と比べて１／ｎ（ｎはワード線
の本数）にまで低減できる。以上の消費電流低減は、プ
リチャージ回路あるいはＹデコーダ以外の部分の消費電
流を増やさずに、またメモリ全体の回路面積を大きくす
ることなく実現できる。
【００３９】さて、分岐命令のないプログラムは、例え
ば無限ループに入ることにより暴走するといったことを
避けられるという特徴を有する。このため、リセット回
路が不要になり、マイクロコンピュータ自体を小型化す
ることができる。このような分岐命令のないプログラム
は、高い信頼性が要求され、かつ、小型化，低消費電流
が要求される機器、例えば人体に入って患部の治療を行
うマイクロロボット等の医療機器に搭載するマイクロコ
ンピュータのプログラムとして利用できる。このような
ことを実現する場合、上記プログラムを格納するＲＯＭ
として、本発明のＲＯＭが最適である。
ば無限ループに入ることにより暴走するといったことを
避けられるという特徴を有する。このため、リセット回
路が不要になり、マイクロコンピュータ自体を小型化す
ることができる。このような分岐命令のないプログラム
は、高い信頼性が要求され、かつ、小型化，低消費電流
が要求される機器、例えば人体に入って患部の治療を行
うマイクロロボット等の医療機器に搭載するマイクロコ
ンピュータのプログラムとして利用できる。このような
ことを実現する場合、上記プログラムを格納するＲＯＭ
として、本発明のＲＯＭが最適である。
【００４０】図４に本発明の半導体記憶装置に係わる第
２の実施例を示す。本実施例は、アドレス信号が、メモ
リ，レジスタなどの各種ハードモジュール共通のアドレ
スバスから入力され、アドレスの下位ビット信号をＸデ
コーダに、上位ビット信号をＹデコーダに入力する半導
体記憶装置に関する。
２の実施例を示す。本実施例は、アドレス信号が、メモ
リ，レジスタなどの各種ハードモジュール共通のアドレ
スバスから入力され、アドレスの下位ビット信号をＸデ
コーダに、上位ビット信号をＹデコーダに入力する半導
体記憶装置に関する。
【００４１】図４の実施例は特にＲＯＭについて記した
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。アドレス信号４１
あるいは４２がアドレスバス１５０からＲＯＭ１００に
入力されている以外は、図１に示した第１の実施例のＲ
ＯＭと同様の回路構成となっている。ＲＯＭも含めて全
てのハードモジュールの実行アドレスを１本のアドレス
バスによって指定する構成は、従来のマイクロコンピュ
ータにおいて一般的に採用されている。
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。アドレス信号４１
あるいは４２がアドレスバス１５０からＲＯＭ１００に
入力されている以外は、図１に示した第１の実施例のＲ
ＯＭと同様の回路構成となっている。ＲＯＭも含めて全
てのハードモジュールの実行アドレスを１本のアドレス
バスによって指定する構成は、従来のマイクロコンピュ
ータにおいて一般的に採用されている。
【００４２】本実施例においてもＸデコーダ１にアドレ
スの下位ビット信号４１を、Ｙデコーダ２にアドレスの
上位ビット信号４２を入力する構成としている。回路動
作は本発明第１の実施例で説明したものと同じである
が、ＲＯＭのアドレスが選択されている期間だけＲＯＭ
を動作させるために、クロック信号とＣＥ（チップイネ
ーブル）信号の論理積をとっている。例えば、ＲＯＭが
選択されたときはＣＥ信号がＨになり、ＲＯＭが選択さ
れていない期間はＣＥ信号がＬになり、ＲＯＭの全ての
動作は停止する。
スの下位ビット信号４１を、Ｙデコーダ２にアドレスの
上位ビット信号４２を入力する構成としている。回路動
作は本発明第１の実施例で説明したものと同じである
が、ＲＯＭのアドレスが選択されている期間だけＲＯＭ
を動作させるために、クロック信号とＣＥ（チップイネ
ーブル）信号の論理積をとっている。例えば、ＲＯＭが
選択されたときはＣＥ信号がＨになり、ＲＯＭが選択さ
れていない期間はＣＥ信号がＬになり、ＲＯＭの全ての
動作は停止する。
【００４３】本実施例の特徴は、Ｙデコーダ２の前段に
アドレスバス１５０から送られてくるアドレスの上位ビ
ット信号４２を保持するためのアドレスラッチ４を設け
たことにある。アドレスラッチ４は、ＲＯＭが非選択の
期間も、最後に選択されたＲＯＭのアドレスの上位ビッ
ト信号を保持し、この時に選ばれた例えばパストランジ
スタ６０−１はオンし続ける。このため、次にＲＯＭが
選ばれたときに、前回選択されたデータ線(例えば３０
−１)と同じデータ線３０−１が選択された場合は、Ｙ
デコーダの出力はすでに確定しているため、非選択のデ
ータ線をプリチャージすることを回避できる。前述した
ように、一般的にＲＯＭあるいはＲＡＭのアドレスは、
例えば→→→…のように連続的にアクセスされる
頻度が高いため、アドレスバスからアドレス信号を受け
取るＲＯＭ、あるいはＲＡＭについても、本発明による
回路構成とすることで消費電流を低減することができ
る。Ｙデコーダ２の前段にアドレスラッチ４を設けない
場合は、Ｙデコーダはアドレスバス１５０に直接接続さ
れることになり、ＲＯＭが選択されていない期間もＹデ
コーダの入力信号は、他のハードモジュールのアドレス
を選択する信号に応じて変化してしまう。また、同じく
Ｙデコーダ２の前段にアドレスラッチ４を設けない場合
において、Ｙデコーダの入力信号を変化させないように
アドレス信号４２とＣＥの論理積をＹデコーダ２に入力
する回路構成としても、ＲＯＭ非選択の期間、Ｙデコー
ダの入力信号は全てＬに固定されてしまう。いずれの場
合も、次にＲＯＭが選択されたとき、Ｙデコーダの出力
が確定するまでの時間が長くなり、この不確定の期間に
そのサイクルで選択しないアドレスのデータ線がプリチ
ャージされ、消費電流が増大するという問題を有する。
アドレスバス１５０から送られてくるアドレスの上位ビ
ット信号４２を保持するためのアドレスラッチ４を設け
たことにある。アドレスラッチ４は、ＲＯＭが非選択の
期間も、最後に選択されたＲＯＭのアドレスの上位ビッ
ト信号を保持し、この時に選ばれた例えばパストランジ
スタ６０−１はオンし続ける。このため、次にＲＯＭが
選ばれたときに、前回選択されたデータ線(例えば３０
−１)と同じデータ線３０−１が選択された場合は、Ｙ
デコーダの出力はすでに確定しているため、非選択のデ
ータ線をプリチャージすることを回避できる。前述した
ように、一般的にＲＯＭあるいはＲＡＭのアドレスは、
例えば→→→…のように連続的にアクセスされる
頻度が高いため、アドレスバスからアドレス信号を受け
取るＲＯＭ、あるいはＲＡＭについても、本発明による
回路構成とすることで消費電流を低減することができ
る。Ｙデコーダ２の前段にアドレスラッチ４を設けない
場合は、Ｙデコーダはアドレスバス１５０に直接接続さ
れることになり、ＲＯＭが選択されていない期間もＹデ
コーダの入力信号は、他のハードモジュールのアドレス
を選択する信号に応じて変化してしまう。また、同じく
Ｙデコーダ２の前段にアドレスラッチ４を設けない場合
において、Ｙデコーダの入力信号を変化させないように
アドレス信号４２とＣＥの論理積をＹデコーダ２に入力
する回路構成としても、ＲＯＭ非選択の期間、Ｙデコー
ダの入力信号は全てＬに固定されてしまう。いずれの場
合も、次にＲＯＭが選択されたとき、Ｙデコーダの出力
が確定するまでの時間が長くなり、この不確定の期間に
そのサイクルで選択しないアドレスのデータ線がプリチ
ャージされ、消費電流が増大するという問題を有する。
【００４４】図５に本発明の半導体記憶装置に係わる第
３の実施例を示す。本実施例は、アドレス信号が、この
半導体記憶装置のみにアドレス信号を送るプログラムカ
ウンタから入力され、遅延手段を備えた半導体記憶装置
に関する。
３の実施例を示す。本実施例は、アドレス信号が、この
半導体記憶装置のみにアドレス信号を送るプログラムカ
ウンタから入力され、遅延手段を備えた半導体記憶装置
に関する。
【００４５】図５の実施例は特にＲＯＭについて記した
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。以下説明するのは
プリチャージ方式のＲＯＭであり、そのメモリ部は、メ
モリ容量ｎ×ｍビット、つまりワード線がｎ本，データ
線がｍ本のｎ行×ｍ列のマトリックスで構成されてい
る。
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。以下説明するのは
プリチャージ方式のＲＯＭであり、そのメモリ部は、メ
モリ容量ｎ×ｍビット、つまりワード線がｎ本，データ
線がｍ本のｎ行×ｍ列のマトリックスで構成されてい
る。
【００４６】図５に示したＲＯＭ１００は、このＲＯＭ
１００のみにアドレス信号を送るプログラムカウンタ２
００に接続されており、データが記憶されるメモリセル
アレイ５，プログラムカウンタ２００からＲＯＭ１００
に送られるアドレス信号４４に応じて、メモリセルアレ
イのｎ本のワード線１０の中から１本を選択するＸデコ
ーダ１，データ線３０をプリチャージするプリチャージ
用トランジスタ９０，データ線のデータを読み出す出力
回路７，この出力回路とデータ線を接続するｍ個のパス
トランジスタ６０から成るＹスイッチ６，プログラムカ
ウンタ２００からＲＯＭ１００に送られるアドレス信号
４４に応じて、ｍ本のＹスイッチ制御信号線２０の中か
ら１本を選択するＹデコーダ２、そして遅延手段９５に
より構成される。
１００のみにアドレス信号を送るプログラムカウンタ２
００に接続されており、データが記憶されるメモリセル
アレイ５，プログラムカウンタ２００からＲＯＭ１００
に送られるアドレス信号４４に応じて、メモリセルアレ
イのｎ本のワード線１０の中から１本を選択するＸデコ
ーダ１，データ線３０をプリチャージするプリチャージ
用トランジスタ９０，データ線のデータを読み出す出力
回路７，この出力回路とデータ線を接続するｍ個のパス
トランジスタ６０から成るＹスイッチ６，プログラムカ
ウンタ２００からＲＯＭ１００に送られるアドレス信号
４４に応じて、ｍ本のＹスイッチ制御信号線２０の中か
ら１本を選択するＹデコーダ２、そして遅延手段９５に
より構成される。
【００４７】なお、従来のマイコンとは異なり、プログ
ラムカウンタがＲＯＭのみにアドレス信号を送る構成と
することの利点は、本発明第１の実施例で述べた通りで
ある。
ラムカウンタがＲＯＭのみにアドレス信号を送る構成と
することの利点は、本発明第１の実施例で述べた通りで
ある。
【００４８】また、本実施例ではプリチャージ用トラン
ジスタ９０のドレインは、Ｙスイッチ６を介してメモリ
セルアレイのデータ線３０と接続されている。このた
め、Ｙデコーダ２において選択したパストランジスタの
みをオンにして、選択されたアドレスのデータ線をプリ
チャージすることができ、全てのデータ線をプリチャー
ジするという従来方式に比べて、プリチャージ時の消費
電流の大幅な低減を実現できることも本発明第１の実施
例で述べた通りである。
ジスタ９０のドレインは、Ｙスイッチ６を介してメモリ
セルアレイのデータ線３０と接続されている。このた
め、Ｙデコーダ２において選択したパストランジスタの
みをオンにして、選択されたアドレスのデータ線をプリ
チャージすることができ、全てのデータ線をプリチャー
ジするという従来方式に比べて、プリチャージ時の消費
電流の大幅な低減を実現できることも本発明第１の実施
例で述べた通りである。
【００４９】本実施例の特徴は、プリチャージ制御信号
線９にクロック信号の到達を遅らせる遅延手段９５を設
けたところにある。また、本実施例ではデコーダへのア
ドレス信号の入力の仕方については特に制限する必要が
ない。以下、図６のタイミングチャートを用いて、本実
施例の回路動作と消費電流低減の効果について説明す
る。
線９にクロック信号の到達を遅らせる遅延手段９５を設
けたところにある。また、本実施例ではデコーダへのア
ドレス信号の入力の仕方については特に制限する必要が
ない。以下、図６のタイミングチャートを用いて、本実
施例の回路動作と消費電流低減の効果について説明す
る。
【００５０】まず、クロックがＬからＨに変わるとき、
つまりクロックの立ち上がりで、プログラムカウンタ２
００においてそのサイクルで選択するアドレスデータが
セットされ、アドレス信号４４がＸデコーダ１及びＹデ
コーダ２に入力されデコードが開始される。アドレスの
デコードはクロックがＨの期間には完了し、ｍ本のＹス
イッチ制御信号２０のうち１本が選択され、Ｈになる。
また、同じくクロックの立ち上がりに伴い、プリチャー
ジ制御信号９がＬになり、プリチャージ用トランジスタ
９０がオンになる。これにより選択されたデータ線３０
が電源電圧VDDまで、つまりＨにプリチャージされる。
つまりクロックの立ち上がりで、プログラムカウンタ２
００においてそのサイクルで選択するアドレスデータが
セットされ、アドレス信号４４がＸデコーダ１及びＹデ
コーダ２に入力されデコードが開始される。アドレスの
デコードはクロックがＨの期間には完了し、ｍ本のＹス
イッチ制御信号２０のうち１本が選択され、Ｈになる。
また、同じくクロックの立ち上がりに伴い、プリチャー
ジ制御信号９がＬになり、プリチャージ用トランジスタ
９０がオンになる。これにより選択されたデータ線３０
が電源電圧VDDまで、つまりＨにプリチャージされる。
【００５１】クロックがＬの期間での読み出し動作につ
いては、本発明第１の実施例で述べた通りである。
いては、本発明第１の実施例で述べた通りである。
【００５２】本実施例では、クロックがＨの期間におけ
るデコード，プリチャージという二つの動作をこの順番
でシリアルに行うために遅延手段９５を設けている。つ
まり、図６に示すように、Ｙスイッチ制御信号２０が完
全に確定して、選択されたアドレスのデータ線に接続し
ているパストランジスタのみがオンになった後で、プリ
チャージ用トランジスタ９０をオンにしてプリチャージ
を開始する。このような構成とすることで、確実に選択
されたデータ線のみをプリチャージでき、プリチャージ
時の消費電流を低減することが可能となる。また、アド
レスが不連続にアクセスされたり、連続的にアクセスさ
れても特開平6−119793 号の回路構成のようにメモリセ
ルのアドレスがワード線方向に配置されることによっ
て、選択されるデータ線が前サイクルで選択したデータ
線と異なる場合でも、Ｙデコーダの出力確定後にプリチ
ャージを行うことによって、例えば前サイクルで選択し
たデータ線を再度プリチャージするといったことが回避
でき、消費電流を低減できる。
るデコード，プリチャージという二つの動作をこの順番
でシリアルに行うために遅延手段９５を設けている。つ
まり、図６に示すように、Ｙスイッチ制御信号２０が完
全に確定して、選択されたアドレスのデータ線に接続し
ているパストランジスタのみがオンになった後で、プリ
チャージ用トランジスタ９０をオンにしてプリチャージ
を開始する。このような構成とすることで、確実に選択
されたデータ線のみをプリチャージでき、プリチャージ
時の消費電流を低減することが可能となる。また、アド
レスが不連続にアクセスされたり、連続的にアクセスさ
れても特開平6−119793 号の回路構成のようにメモリセ
ルのアドレスがワード線方向に配置されることによっ
て、選択されるデータ線が前サイクルで選択したデータ
線と異なる場合でも、Ｙデコーダの出力確定後にプリチ
ャージを行うことによって、例えば前サイクルで選択し
たデータ線を再度プリチャージするといったことが回避
でき、消費電流を低減できる。
【００５３】さらに、本実施例は以下のような利点を有
する。一般に、全動作期間を通じて、クロックの立ち上
がりの瞬間は、メモリ以外にもロジックやレジスタ等が
一斉に動作するため、チップ全体の消費電流は最大とな
る。電源ラインには、寄生抵抗も含めて種々の抵抗成分
がついているが、クロックの立ち上がり時には、このピ
ーク電流の値に比例して前記抵抗成分による電圧降下が
生じるため、チップの内部における電源電圧は外部から
このチップに供給している電源電圧に比べて低くなる。
電源電圧の低下は、回路の動作速度の低下を招き、誤動
作を引き起こす可能性があるため、ピーク電流はできる
だけ低減する必要がある。本発明によると、プリチャー
ジをクロックの立ち上がりから遅らせることができるた
め、クロックの立ち上がり時のチップ全体の消費電流を
プリチャージに要する電流分だけ低減できる。これによ
り、他のハードモジュールの電圧降下による動作速度の
低下を緩和することができる。
する。一般に、全動作期間を通じて、クロックの立ち上
がりの瞬間は、メモリ以外にもロジックやレジスタ等が
一斉に動作するため、チップ全体の消費電流は最大とな
る。電源ラインには、寄生抵抗も含めて種々の抵抗成分
がついているが、クロックの立ち上がり時には、このピ
ーク電流の値に比例して前記抵抗成分による電圧降下が
生じるため、チップの内部における電源電圧は外部から
このチップに供給している電源電圧に比べて低くなる。
電源電圧の低下は、回路の動作速度の低下を招き、誤動
作を引き起こす可能性があるため、ピーク電流はできる
だけ低減する必要がある。本発明によると、プリチャー
ジをクロックの立ち上がりから遅らせることができるた
め、クロックの立ち上がり時のチップ全体の消費電流を
プリチャージに要する電流分だけ低減できる。これによ
り、他のハードモジュールの電圧降下による動作速度の
低下を緩和することができる。
【００５４】本実施例において、クロックの立ち上がり
から、プリチャージ制御信号９をアドレスのデコード期
間以上の時間変化させないための遅延手段９５として
は、例えばインバータやＮＡＮＤ，ＮＯＲ等のゲートを
多段にわたって接続した回路を用いれば良い。
から、プリチャージ制御信号９をアドレスのデコード期
間以上の時間変化させないための遅延手段９５として
は、例えばインバータやＮＡＮＤ，ＮＯＲ等のゲートを
多段にわたって接続した回路を用いれば良い。
【００５５】図７に本発明の半導体記憶装置に係わる第
４の実施例を示す。本実施例は、アドレス信号が、メモ
リ，レジスタなどの各種ハードモジュール共通のアドレ
スバスから入力され、遅延手段を備えた半導体記憶装置
に関する。
４の実施例を示す。本実施例は、アドレス信号が、メモ
リ，レジスタなどの各種ハードモジュール共通のアドレ
スバスから入力され、遅延手段を備えた半導体記憶装置
に関する。
【００５６】図７の実施例は特にＲＯＭについて記した
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。アドレス信号４４
がアドレスバス１５０からＲＯＭ１００に入力されてい
る以外は、回路構成の特徴及びその効果は、前記本発明
第３の実施例と同様である。
ものであるが、メモリセルにフリップフロップを用いれ
ばＲＡＭにも適用できるものである。アドレス信号４４
がアドレスバス１５０からＲＯＭ１００に入力されてい
る以外は、回路構成の特徴及びその効果は、前記本発明
第３の実施例と同様である。
【００５７】本実施例では、遅延手段９５を備えている
ため、前記本発明第２の実施例（図４）のようにＹデコ
ーダの前段にアドレスラッチを付加してアドレス信号を
保持しておく必要はない。ＲＯＭが選択されてからアド
レスのデコードを開始しても、このデコードの動作が完
了した後にプリチャージが行われるためである。本実施
例ではアドレスラッチの代わりに、ＲＯＭ非選択のとき
にＹデコーダが無駄な電流を消費しないように、Ｙデコ
ーダに入力されるアドレス信号とＣＥ信号の論理積をと
ることのできるゲートを設けている。
ため、前記本発明第２の実施例（図４）のようにＹデコ
ーダの前段にアドレスラッチを付加してアドレス信号を
保持しておく必要はない。ＲＯＭが選択されてからアド
レスのデコードを開始しても、このデコードの動作が完
了した後にプリチャージが行われるためである。本実施
例ではアドレスラッチの代わりに、ＲＯＭ非選択のとき
にＹデコーダが無駄な電流を消費しないように、Ｙデコ
ーダに入力されるアドレス信号とＣＥ信号の論理積をと
ることのできるゲートを設けている。
【００５８】なお、以上説明した実施例１から４におい
て、クロック信号としては、ノンオーバーラップの２相
クロックを用いても良い。２相クロックを用いると、ク
ロックスキューによる誤動作を避けることができる。
て、クロック信号としては、ノンオーバーラップの２相
クロックを用いても良い。２相クロックを用いると、ク
ロックスキューによる誤動作を避けることができる。
【００５９】図８に本発明の第５の実施例を示す。本実
施例は、実施例１から４に記載した低消費電流の半導体
記憶装置をセンサ、特に圧力センサの補正手段の一部と
して適用した例である。一般にセンサの出力特性は、セ
ンサ毎にばらつき、また同一のセンサでも温度によって
変化する。このような圧力センサのゼロ点，感度，温度
等の特性を所望の出力特性に補正するために補正手段が
必要となる。
施例は、実施例１から４に記載した低消費電流の半導体
記憶装置をセンサ、特に圧力センサの補正手段の一部と
して適用した例である。一般にセンサの出力特性は、セ
ンサ毎にばらつき、また同一のセンサでも温度によって
変化する。このような圧力センサのゼロ点，感度，温度
等の特性を所望の出力特性に補正するために補正手段が
必要となる。
【００６０】図８に示した本実施例における圧力センサ
の補正手段３００の動作について説明する。まず、圧力
センサ３０１からの補正前のアナログ出力信号３０２を
補正手段３００に入力する。この信号３０２をＡ／Ｄ変
換器３０４によって、また補正手段３００の中に含まれ
る温度センサ３０３のアナログ出力信号をＡ／Ｄ変換器
３０５によってデジタル信号に変換し、両方の信号を演
算器３０６に入力する。演算器３０６はＰＲＯＭ（プロ
グラマブルＲＯＭ）３０９から補正係数データ３１１を
読み出し補正演算を行う。補正演算後のデータはＤ／Ａ
変換器３０７でアナログ信号に変換され、特性補正済み
のセンサ出力３０８として出力される。補正係数データ
３１１は、圧力センサ３０１の特性検査後にシリアル・
コミュニケーション・インターフェイス（ＳＣＩ）３１
０を介して、外部からPROM309 に書き込まれる。また、
本補正手段はクロック発生器３１２を内蔵しており、ク
ロック信号を演算器３０６に供給している。
の補正手段３００の動作について説明する。まず、圧力
センサ３０１からの補正前のアナログ出力信号３０２を
補正手段３００に入力する。この信号３０２をＡ／Ｄ変
換器３０４によって、また補正手段３００の中に含まれ
る温度センサ３０３のアナログ出力信号をＡ／Ｄ変換器
３０５によってデジタル信号に変換し、両方の信号を演
算器３０６に入力する。演算器３０６はＰＲＯＭ（プロ
グラマブルＲＯＭ）３０９から補正係数データ３１１を
読み出し補正演算を行う。補正演算後のデータはＤ／Ａ
変換器３０７でアナログ信号に変換され、特性補正済み
のセンサ出力３０８として出力される。補正係数データ
３１１は、圧力センサ３０１の特性検査後にシリアル・
コミュニケーション・インターフェイス（ＳＣＩ）３１
０を介して、外部からPROM309 に書き込まれる。また、
本補正手段はクロック発生器３１２を内蔵しており、ク
ロック信号を演算器３０６に供給している。
【００６１】上記の補正手段３００において、ＲＯＭ、
あるいはＲＡＭといったメモリは、演算器３０６に内蔵
されている。図９に演算器３０６の構成を示す。補正演
算等の演算プログラムは、プログラム格納ＲＯＭ１００
に記憶される。プログラムカウンタ２００は、実行する
命令に応じてプログラム格納ＲＯＭ１００のアドレスを
指定する。本実施例では、プログラムに分岐命令がなく
プログラムカウンタが常時クロック毎に１つずつ加算さ
れ、連続的にＲＯＭのアドレスを指すように構成してい
るため、上記本発明第１の実施例に記載のＲＯＭを用い
ることによってセンサ出力の補正手段３００の低消費電
流化を実現できる。
あるいはＲＡＭといったメモリは、演算器３０６に内蔵
されている。図９に演算器３０６の構成を示す。補正演
算等の演算プログラムは、プログラム格納ＲＯＭ１００
に記憶される。プログラムカウンタ２００は、実行する
命令に応じてプログラム格納ＲＯＭ１００のアドレスを
指定する。本実施例では、プログラムに分岐命令がなく
プログラムカウンタが常時クロック毎に１つずつ加算さ
れ、連続的にＲＯＭのアドレスを指すように構成してい
るため、上記本発明第１の実施例に記載のＲＯＭを用い
ることによってセンサ出力の補正手段３００の低消費電
流化を実現できる。
【００６２】ＲＯＭの指定されたアドレスのデータは、
命令コードバス４００に送られプログラムが実行され
る。例えば、ＲＯＭのデータの最上位ビットは命令コー
ドであり、残りのビットでレジスタ４０１，演算ユニッ
ト(ＡＬＵ)４０２，RAM403等、そのサイクルで動作させ
るデバイスのアドレスを指定する。前記命令コードによ
り、例えば、これが１であれば実行アドレスで指定した
デバイスからレジスタ４０１に、第１のデータバス４０
４を介してデータを転送する動作（読み出し）を、０で
あればレジスタ４０１から実行アドレスで指定したデバ
イスに、第２のデータバス４０５を介してデータを転送
する動作（書き込み）を指定する。以上のように、２本
のデータバスを介して各デバイス間でデータをやり取り
することにより、プログラムに従って補正演算を実行す
る。このような構成においては、ＲＡＭ４０３について
も本発明第２あるいは第４の実施例に記載のＲＡＭを用
いることによってセンサ出力の補正手段３００の低消費
電流化を実現できる。
命令コードバス４００に送られプログラムが実行され
る。例えば、ＲＯＭのデータの最上位ビットは命令コー
ドであり、残りのビットでレジスタ４０１，演算ユニッ
ト(ＡＬＵ)４０２，RAM403等、そのサイクルで動作させ
るデバイスのアドレスを指定する。前記命令コードによ
り、例えば、これが１であれば実行アドレスで指定した
デバイスからレジスタ４０１に、第１のデータバス４０
４を介してデータを転送する動作（読み出し）を、０で
あればレジスタ４０１から実行アドレスで指定したデバ
イスに、第２のデータバス４０５を介してデータを転送
する動作（書き込み）を指定する。以上のように、２本
のデータバスを介して各デバイス間でデータをやり取り
することにより、プログラムに従って補正演算を実行す
る。このような構成においては、ＲＡＭ４０３について
も本発明第２あるいは第４の実施例に記載のＲＡＭを用
いることによってセンサ出力の補正手段３００の低消費
電流化を実現できる。
【００６３】
【発明の効果】本発明は、一般的に半導体記憶装置のア
ドレスは連続的にアクセスされる頻度が高いということ
を利用して考案されたものであり、情報を記憶する複数
のメモリセルと、複数のワード線及びデータ線と、記憶
したデータを出力する出力回路と、アドレス信号に対応
して前記ワード線のうち１本を選択する第１のデコーダ
と、前記データ線と前記出力回路を接続する複数のパス
トランジスタと、アドレス信号に対応して前記パストラ
ンジスタのうち１つを選択してオンにする第２のデコー
ダと、データ読み出し前に前記データ線をあらかじめチ
ャージするためのプリチャージ用トランジスタから構成
した半導体記憶装置において、前記第１のデコーダにア
ドレスの下位ビット信号を入力し、前記第２のデコーダ
にアドレスの上位ビット信号を入力し、メモリセルアレ
イのアドレスをデータ線方向に順次配置することによっ
て、選択したアドレスのデータ線のみをプリチャージで
きるため、従来方式に比べてプリチャージ時の消費電流
を低減することができる。
ドレスは連続的にアクセスされる頻度が高いということ
を利用して考案されたものであり、情報を記憶する複数
のメモリセルと、複数のワード線及びデータ線と、記憶
したデータを出力する出力回路と、アドレス信号に対応
して前記ワード線のうち１本を選択する第１のデコーダ
と、前記データ線と前記出力回路を接続する複数のパス
トランジスタと、アドレス信号に対応して前記パストラ
ンジスタのうち１つを選択してオンにする第２のデコー
ダと、データ読み出し前に前記データ線をあらかじめチ
ャージするためのプリチャージ用トランジスタから構成
した半導体記憶装置において、前記第１のデコーダにア
ドレスの下位ビット信号を入力し、前記第２のデコーダ
にアドレスの上位ビット信号を入力し、メモリセルアレ
イのアドレスをデータ線方向に順次配置することによっ
て、選択したアドレスのデータ線のみをプリチャージで
きるため、従来方式に比べてプリチャージ時の消費電流
を低減することができる。
【００６４】特に、分岐命令がなく、命令を順次実行す
るようなプログラムを格納するROMに本発明の方式を適
用することにより、全データ線をプリチャージする従来
方式のＲＯＭと比較して、プリチャージ時の消費電流を
１／ｍ(ｍはデータ線の本数)にまで低減できる。さら
に、Ｙデコーダの消費電流を特開平6−119793 号の回路
方式と比べて１／ｎ（ｎはワード線の本数）にまで低減
できる。以上の消費電流低減は、プリチャージ回路ある
いはＹデコーダ以外の部分の消費電流を増やさずに、ま
たメモリ全体の回路面積を大きくすることなく実現でき
る。
るようなプログラムを格納するROMに本発明の方式を適
用することにより、全データ線をプリチャージする従来
方式のＲＯＭと比較して、プリチャージ時の消費電流を
１／ｍ(ｍはデータ線の本数)にまで低減できる。さら
に、Ｙデコーダの消費電流を特開平6−119793 号の回路
方式と比べて１／ｎ（ｎはワード線の本数）にまで低減
できる。以上の消費電流低減は、プリチャージ回路ある
いはＹデコーダ以外の部分の消費電流を増やさずに、ま
たメモリ全体の回路面積を大きくすることなく実現でき
る。
【００６５】また、本発明は、アドレスのデコードが完
了した後にプリチャージを行うようにプリチャージ制御
信号線にクロック信号の到達を遅らせる遅延手段を設け
た構成とすることで、アドレスが不連続にアクセスされ
た場合でも、確実に選択されたアドレスのデータ線のみ
をプリチャージでき、消費電流を低減することができ
る。また、本構成は、プリチャージをクロックの立ち上
がりから遅らせることができるため、クロックの立ち上
がり時のチップ全体の消費電流をプリチャージに要する
電流分だけ低減できる。これにより、他のハードモジュ
ールの電圧降下による動作速度の低下を緩和することが
できる。
了した後にプリチャージを行うようにプリチャージ制御
信号線にクロック信号の到達を遅らせる遅延手段を設け
た構成とすることで、アドレスが不連続にアクセスされ
た場合でも、確実に選択されたアドレスのデータ線のみ
をプリチャージでき、消費電流を低減することができ
る。また、本構成は、プリチャージをクロックの立ち上
がりから遅らせることができるため、クロックの立ち上
がり時のチップ全体の消費電流をプリチャージに要する
電流分だけ低減できる。これにより、他のハードモジュ
ールの電圧降下による動作速度の低下を緩和することが
できる。
【００６６】さらに、上記のような低消費電流の半導体
記憶装置をセンサの特性補正手段に適用することによ
り、低消費電流のセンサを実現することができる。
記憶装置をセンサの特性補正手段に適用することによ
り、低消費電流のセンサを実現することができる。
【図面の簡単な説明】
【図１】本発明第１の実施例についての説明図。
【図２】本発明第１の実施例の回路動作を説明するため
のタイミングチャート。
のタイミングチャート。
【図３】分岐命令のないプログラムについての説明図。
【図４】本発明第２の実施例についての説明図。
【図５】本発明第３の実施例についての説明図。
【図６】本発明第３の実施例の回路動作を説明するため
のタイミングチャート。
のタイミングチャート。
【図７】本発明第４の実施例についての説明図。
【図８】本発明第５の実施例についての説明図。
【図９】本発明第５の実施例における演算器の構成につ
いての説明図。
いての説明図。
【図１０】従来例についての説明図。
【図１１】従来例の回路動作を説明するためのタイミン
グチャート。
グチャート。
１…Ｘデコーダ、２…Ｙデコーダ、４…アドレスラッ
チ、５…メモリセルアレイ、６…Ｙスイッチ、７…出力
回路、８…出力信号、９…プリチャージ制御信号、１０
(１０−１〜１０−ｎ)…ワード線、２０(２０−１〜２
０−ｍ)…Ｙスイッチ制御信号線、３０(３０−１〜３０
−ｍ)…データ線、４１…アドレス下位ビット信号、４
２…アドレス上位ビット信号、４４…アドレス信号、５
０…メモリセル、６０(６０−１〜６０−ｍ)…パストラ
ンジスタ、９０…プリチャージ用トランジスタ、９５…
遅延手段、１００…ＲＯＭ、１５０…アドレスバス、２
００…プログラムカウンタ、３００…補正手段、３０１
…圧力センサ、３０２…圧力センサからの特性補正前の
アナログ出力信号、３０３…温度センサ、３０４…Ａ／
Ｄ変換器（圧力センサ用）、３０５…Ａ／Ｄ変換器（温
度センサ用）、３０６…演算器、３０７…Ｄ／Ａ変換
器、３０８…特性補正済みのセンサ出力、３０９…ＰＲ
ＯＭ（プログラマブルＲＯＭ）、３１０…ＳＣＩ（シリ
アル・コミュニケーション・インターフェイス）、３１
１…補正係数データ、３１２…クロック発生器、４００
…命令コードバス、４０１…レジスタ、４０２…ＡＬＵ
（演算ユニット）、４０３…ＲＡＭ、４０４…第１のデ
ータバス、４０５…第２のデータバス。
チ、５…メモリセルアレイ、６…Ｙスイッチ、７…出力
回路、８…出力信号、９…プリチャージ制御信号、１０
(１０−１〜１０−ｎ)…ワード線、２０(２０−１〜２
０−ｍ)…Ｙスイッチ制御信号線、３０(３０−１〜３０
−ｍ)…データ線、４１…アドレス下位ビット信号、４
２…アドレス上位ビット信号、４４…アドレス信号、５
０…メモリセル、６０(６０−１〜６０−ｍ)…パストラ
ンジスタ、９０…プリチャージ用トランジスタ、９５…
遅延手段、１００…ＲＯＭ、１５０…アドレスバス、２
００…プログラムカウンタ、３００…補正手段、３０１
…圧力センサ、３０２…圧力センサからの特性補正前の
アナログ出力信号、３０３…温度センサ、３０４…Ａ／
Ｄ変換器（圧力センサ用）、３０５…Ａ／Ｄ変換器（温
度センサ用）、３０６…演算器、３０７…Ｄ／Ａ変換
器、３０８…特性補正済みのセンサ出力、３０９…ＰＲ
ＯＭ（プログラマブルＲＯＭ）、３１０…ＳＣＩ（シリ
アル・コミュニケーション・インターフェイス）、３１
１…補正係数データ、３１２…クロック発生器、４００
…命令コードバス、４０１…レジスタ、４０２…ＡＬＵ
（演算ユニット）、４０３…ＲＡＭ、４０４…第１のデ
ータバス、４０５…第２のデータバス。
フロントページの続き (72)発明者 山内 辰美 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 松本 昌大 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 村林 文夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山田 弘道 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮▲崎▼ 敦史 茨城県ひたちなか市大字高場2520番地 株 式会社日立製作所自動車機器事業部内 (72)発明者 半沢 恵二 茨城県ひたちなか市高場2477番地 株式会 社日立カーエンジニアリング内 Ｆターム(参考） 5B025 AC01 AD02 AD11 AE06
Claims (5)
- 【請求項１】情報を記憶する複数のメモリセルと、複数
のワード線及びデータ線と、記憶したデータを出力する
出力回路と、アドレス信号に対応して前記ワード線のう
ち１本を選択する第１のデコーダと、前記データ線と前
記出力回路を接続する複数のパストランジスタと、アド
レス信号に対応して前記パストランジスタのうち１つを
選択してオンにする第２のデコーダと、データ読み出し
前に前記データ線をあらかじめチャージするためのプリ
チャージ用トランジスタとを備えた半導体記憶装置にお
いて、 前記第１のデコーダにアドレスの下位ビット信号を入力
し、前記第２のデコーダにアドレスの上位ビット信号を
入力することを特徴とした半導体記憶装置。 - 【請求項２】情報を記憶する複数のメモリセルと、複数
のワード線及びデータ線と、記憶したデータを出力する
出力回路と、アドレス信号に対応して前記ワード線のう
ち１本を選択する第１のデコーダと、前記データ線と前
記出力回路を接続する複数のパストランジスタと、アド
レス信号に対応して前記パストランジスタのうち１つを
選択してオンにする第２のデコーダと、データ読み出し
前に前記データ線をあらかじめチャージするためのプリ
チャージ用トランジスタとを備え、アクセスされるアド
レスが連続的に変化する半導体記憶装置において、前記
第１のデコーダにアドレスの下位ビット信号を入力し、
前記第２のデコーダにアドレスの上位ビット信号を入力
することを特徴とした半導体記憶装置。 - 【請求項３】情報を記憶する複数のメモリセルと、複数
のワード線及びデータ線と、記憶したデータを出力する
出力回路と、アドレス信号に対応して前記ワード線のう
ち１本を選択する第１のデコーダと、前記データ線と前
記出力回路を接続する複数のパストランジスタと、アド
レス信号に対応して前記パストランジスタのうち１つを
選択してオンにする第２のデコーダと、データ読み出し
前に前記データ線をあらかじめチャージするためのプリ
チャージ用トランジスタとを備えた半導体記憶装置にお
いて、 前記プリチャージ用トランジスタをオンにするタイミン
グを遅延させる遅延手段を備えたことを特徴とした半導
体記憶装置。 - 【請求項４】請求項１から３のいずれかにおいて、 前記プリチャージ用トランジスタのドレインと前記デー
タ線とを前記パストランジスタを介して接続することを
特徴とした半導体記憶装置。 - 【請求項５】特性を補正するための補正手段を有するセ
ンサにおいて、 前記補正手段に、上記請求項１から４のいずれか記載の
半導体記憶装置を用いたことを特徴としたセンサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15112299A JP3709302B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置及びそれを用いたセンサ |
| US09/578,854 US6282136B1 (en) | 1999-05-31 | 2000-05-26 | Semiconductor memory devices and sensors using the same |
| DE10027097A DE10027097A1 (de) | 1999-05-31 | 2000-05-31 | Halbleiterspeichervorrichtung und eine solche Halbleiterspeichervorrichtung verwendender Sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15112299A JP3709302B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置及びそれを用いたセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339982A true JP2000339982A (ja) | 2000-12-08 |
| JP3709302B2 JP3709302B2 (ja) | 2005-10-26 |
Family
ID=15511855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15112299A Expired - Fee Related JP3709302B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置及びそれを用いたセンサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6282136B1 (ja) |
| JP (1) | JP3709302B2 (ja) |
| DE (1) | DE10027097A1 (ja) |
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|---|---|---|---|---|
| KR100701892B1 (ko) * | 1999-05-21 | 2007-03-30 | 엘지.필립스 엘시디 주식회사 | 데이터라인 구동방법 및 그를 이용한 액정 표시장치 |
| JP2002100196A (ja) * | 2000-09-26 | 2002-04-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US6556480B2 (en) * | 2000-12-29 | 2003-04-29 | Stmicroelectronics S.R.L. | EEPROM circuit, in particular a microcontroller including read while write EEPROM for code and data storing |
| US6567294B1 (en) * | 2002-02-13 | 2003-05-20 | Agilent Technologies, Inc. | Low power pre-charge high ROM array |
| JP4007239B2 (ja) * | 2003-04-08 | 2007-11-14 | ソニー株式会社 | 表示装置 |
| FR2881565B1 (fr) * | 2005-02-03 | 2007-08-24 | Atmel Corp | Circuits de selection de ligne binaire pour memoires non volatiles |
| US7289373B1 (en) | 2006-06-06 | 2007-10-30 | Arm Limited | High performance memory device |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
| US9916904B2 (en) | 2009-02-02 | 2018-03-13 | Qualcomm Incorporated | Reducing leakage current in a memory device |
| KR102492033B1 (ko) * | 2018-03-26 | 2023-01-26 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06119793A (ja) | 1992-10-07 | 1994-04-28 | Matsushita Electric Ind Co Ltd | 読み出し専用記憶装置 |
| JP3482751B2 (ja) | 1995-10-13 | 2004-01-06 | 株式会社デンソー | センサ装置 |
| JPH09161495A (ja) * | 1995-12-12 | 1997-06-20 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH09231783A (ja) * | 1996-02-26 | 1997-09-05 | Sharp Corp | 半導体記憶装置 |
| US5745401A (en) * | 1997-02-14 | 1998-04-28 | Lucent Technologies Inc. | High-speed programmable read only memory |
| JP3743106B2 (ja) | 1997-04-10 | 2006-02-08 | 株式会社デンソー | 圧力センサ装置 |
| JP3494849B2 (ja) * | 1997-05-29 | 2004-02-09 | 富士通株式会社 | 半導体記憶装置のデータ読み出し方法、半導体記憶装置及び半導体記憶装置の制御装置 |
-
1999
- 1999-05-31 JP JP15112299A patent/JP3709302B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-26 US US09/578,854 patent/US6282136B1/en not_active Expired - Fee Related
- 2000-05-31 DE DE10027097A patent/DE10027097A1/de not_active Ceased
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|---|---|
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| DE10027097A1 (de) | 2001-02-22 |
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