DE10027097A1

DE10027097A1 - Halbleiterspeichervorrichtung und eine solche Halbleiterspeichervorrichtung verwendender Sensor

Info

Publication number: DE10027097A1
Application number: DE10027097A
Authority: DE
Inventors: Kohei Sakurai; Tatsumi Yamauchi; Masahiro Matsumoto; Fumio Murabayashi; Hiromichi Yamada; Atsushi Miyazaki; Keiji Hanzawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-05-31
Filing date: 2000-05-31
Publication date: 2001-02-22
Also published as: JP3709302B2; JP2000339982A; US6282136B1

Abstract

Eine Halbleiterspeichervorrichtung, die einen verringerten Stromverbrauch besitzt und bei der gleichzeitig der Stromverbrauch von Decodierern verringert ist. In dieser Halbleiterspeichervorrichtung ist der Drain des Vorladetransistors (90) mit der Datenleitung (30) über einen Y-Schalter (6) verbunden. Die Signale (41) der niedrigstwertigen Bits der Adresse werden in den X-Decodierer (1) eingegeben, um die Wortleitung (10) in der Speicherzellenmatrix (5) zu wählen. Die Signale (42) der höchstwertigen Bits der Adresse werden in den Y-Decodierer (2) eingegeben, um die Y-Schaltsteuersignalleitungen zu wählen. Die Adressen in der Speicherzellenmatrix (5) sind in Richtung der Datenleitungen (30) nacheinander angeordnet.

Description

Die Erfindung betrifft Halbleiterspeichervorrichtungen und solche Halbleiter speichervorrichtungen verwendende Sensoren und insbesondere Festwertspei cher (ROM) und Schreib-Lese-Speicher (RAM) mit geringem Stromverbrauch und Drucksensoren, die solche Speicher verwenden.

Derzeit besteht bei integrierten Schaltungen für Mikrocomputer und derglei chen, die verschiedene Verarbeitungen ausführen, die Tendenz zu einer Erhöhung ihrer Geschwindigkeit und ihrer Schaltelementdichte, wobei der Bedarf besteht, den Stromverbrauch gleichzeitig mit der Erzielung dieser derzeitigen Tendenzen zu reduzieren. Daher ist auch eine Absenkung des Stromverbrauchs der Halbleiterspeichervorrichtung, die als ROM- oder RAM- Chip ausgebildet ist, erforderlich. Im folgenden wird als herkömmliche Halbleitervorrichtung beispielhaft ein Festwertspeicher (ROM) beschrieben.

Fig. 10 zeigt den Aufbau eines repräsentativen Beispiels eines ROM, der ein herkömmliches Vorladungssystem verwendet.

Der ROM ist eine Halbleiterspeichervorrichtung zum Speichern nichtflüchti ger Daten wie etwa Steuerprogramme, Verarbeitungsprogramme und derglei chen. In dem im folgenden erläuterten ROM besitzt der Speicherabschnitt eine Speicherkapazität von n × m Bits, d. h., der Speicherabschnitt ist als Matrix aus n Wortleitungen (Zeilen) und m Datenleitungen (Spalten) gebildet. Der in Fig. 10 gezeigte ROM umfaßt eine Speicherzellenmatrix 5, die aus Speicher zellen 50 gebildet ist, in denen Daten in nichtflüchtiger Weise gespeichert sind, einen X-Decodierer, der eine von n Wortleitungen 10 der Speicherzel lenmatrix 5, die einem von einem Adressenzwischenspeicher 4 an den ROM übertragenen Adressensignal entspricht, wählt, m Vorladetransistoren 90 zum Vorladen der m Datenleitungen 30, eine Ausgangsschaltung 7 zum Auslesen der Daten auf den Datenleitungen, einen Y-Schalter 6, der aus m Bustransisto ren zum Verbinden der Ausgangsschaltung 7 und der Datenleitungen 30 gebildet ist, und einen Y-Decodierer 2, der eine von m Y-Schaltsteuersignal leitungen, die dem vom Adressenzwischenspeicher an den ROM übertragenen Adressensignal entspricht, wählt.

Der Schaltungsbetrieb der Halbleiterspeichervorrichtung nach Fig. 10 wird im folgenden mit Bezug auf den Zeitablaufplan von Fig. 11 erläutert, der mögli che Übergänge des Takts und der jeweiligen Signalleitungen zeigt.

Wenn der Takt (CLK) vom Tiefpegel zum Hochpegel wechselt, d. h. bei der Anstiegsflanke des Takts, wird das Adressensignal 44 vom Adressenzwischen speicher 4 an den X-Decodierer 1 und an den Y-Decodierer 2 übertragen, woraufhin die Decodierung beginnt. Die Decodierung der Adresse wird während der Periode abgeschlossen, in der der Takt den Hochpegel besitzt, wobei eine von m Y-Schaltsteuersignalleitungen 20 gewählt und auf Hochpe gel gesetzt wird.

Außerdem wird bei der Anstiegsflanke des Takts das Vorladesteuersignal 9 auf Tiefpegel gesetzt, wodurch die Vorladetransistoren 90 durchgeschaltet werden. Daher werden m Datenleitungen 30 auf die Versorgungsspannung V_DD, d. h. auf Hochpegel, vorgeladen. Während der Periode, in der der Takt den Hochpegel besitzt, wird in den X-Decodierer 1 ein zum Takt inverses Signal, d. h. ein Signal mit Tiefpegel, eingegeben. Daher nimmt keine der Wortleitungen 10 den Hochpegel an, so daß keine elektrische Ladung, die in die Datenleitungen 30 vorgeladen worden ist, abgeführt wird.

Wenn anschließend der Takt CLK Tiefpegel annimmt, wird eine der n Wort leitungen 10 gewählt, um den Hochpegel anzunehmen. Falls zu diesem Zeitpunkt eine Speicherzelle 50, in der ein N-Kanal-Transistor ausgebildet ist, gewählt wird, wird die elektrische Ladung der Datenleitung 30 abgeführt und nimmt die Datenleitung 30 Tiefpegel an, wobei über die Ausgangsschaltung 7 Ausgangssignale 8 ausgegeben werden. Falls andererseits eine Speicherzelle 50, in der kein N-Kanal-Transistor ausgebildet ist, gewählt wird, wird die elektrische Ladung der Datenleitung 30 nicht abgeführt, so daß die Datenlei tung 30 auf Hochpegel bleibt und die Ausgangssignale 8 über die Ausgangs schaltung 7 ausgegeben werden. Wie oben erläutert worden ist, werden die Daten "1" oder "0" in entsprechenden Speicherzellen 50 der Speichermatrix 5 während des Herstellungsprozesses in Abhängigkeit vom Vorhandensein oder Fehlen des N-Kanal-Transistors programmiert.

Wie oben erläutert worden ist, müssen in dem ROM des Vorladungstyps unbedingt zwei Operationen wie etwa "Decodieren der Adresse" und "Vorla den der Datenleitungen" während des Hochpegels des Takts abgeschlossen werden.

Ferner ist beispielsweise aus JP 6-119793-A (1994) eine Halbleiterspeicher vorrichtung bekannt, die ein verbessertes Bitleitungs-Vorladungsverfahren verwendet.

Aus JP 9-113310-A (1997) und aus JP 10-281912-A (1998) ist die Verwen dung eines ROM oder eines RAM als Teil einer Korrektureinrichtung eines Drucksensors bekannt, der praktische Schaltungsaufbau dieser Halbleiterspei chervorrichtungen wird jedoch darin nicht offenbart.

Da die herkömmliche Halbleiterspeichervorrichtung nach Fig. 10 wie oben beschrieben beschaffen ist, werden während des Hochpegels des Takts unabhängig von der tatsächlich gewählten Adresse sämtliche m Datenleitun gen vorgeladen. Der Grund hierfür besteht darin, daß, wie im Zeitablaufplan von Fig. 11 gezeigt ist, das Vorladen und das Decodieren gleichzeitig in der Hochpegelperiode des Takts ausgeführt werden, eine der Adresse entspre chende Datenleitung nicht während dieser Periode gewählt werden kann und sämtliche Datenleitungen vorgeladen werden müssen.

Wie oben erläutert worden ist, nimmt eine der Wortleitungen während des Tiefpegels des Takts Hochpegel an. Wenn in der Speicherzelle an einem Kreuzungspunkt einer nicht gewählten Datenleitung und der auf Hochpegel befindlichen Wortleitung ein N-Kanal-Transistor ausgebildet ist, wird von diesen nicht gewählten Wortleitungen elektrische Ladung abgeführt. Die Datenleitung muß für den nächsten Zyklus erneut vorgeladen werden. Wie oben erläutert worden ist, wird in dem herkömmlichen Schaltungsaufbau für die Vorladung aller Datenleitungen der Verbrauch nutzlosen Stroms erhöht, so daß das Problem entsteht, daß der Stromverbrauch für die gesamte Speicher zellenmatrix zunimmt.

Aus JP 6-119793-A (1994) ist ein Vorladungsverfahren für die Wahl der Datenleitung bekannt, bei dem nur eine ausgewählte Adressendatenleitung vorgeladen wird, um dadurch das obige Problem zu lösen.

Dieses Verfahren nutzt das Prinzip, daß, da das Decodieren der Adresse bereits in der ersten Hälfte der Hochpegelperiode des Takts abgeschlossen ist, die gewählte Datenleitung erst nach dem Ende der obigen Operation vorgeladen werden kann, d. h., daß das Decodieren und das Vorladen nacheinander in der Hochpegelperiode des Takts ausgeführt werden können. Daher kann die Datenleitung der ausgewählten Adresse vorgeladen werden, indem die Schaltung in der Weise ausgebildet wird, daß der Drain des Vorladetransistors mit der Datenleitung der Speicherzellenmatrix über einen Y-Schalter verbun den wird. Bei diesem Verfahren kann im Vergleich zum weiter oben erwähn ten Stand der Technik, in dem sämtliche Datenleitungen vorgeladen werden, eine deutliche Abnahme des Stromverbrauchs beim Vorladen erzielt werden.

In dem aus JP 6-119793-A (1994) bekannten Schaltungssystem besteht jedoch die Möglichkeit, daß der Vorladetransistor vor dem Ende des Decodierens durchschaltet, da das Decodieren der Adresse und das Vorladen der Datenlei tung gleichzeitig ab dem Beginn des Takts ausgeführt werden. Daher entsteht in der Praxis das Problem, daß die Datenleitung einer Adresse, die in dem Zyklus nicht gewählt ist, während einer Periode zwischen dem Zeitpunkt des Durchschaltens des Vorladetransistors und dem Zeitpunkt des Abschlusses des Decodierens, d. h. in einer Periode bis zu dem Zeitpunkt, zu dem nur der Tran sistor eines gewählten Pfades durchschaltet, vorgeladen wird. In dem aus JP 6-119793-A (1994) bekannten Schaltungssystem muß, da die Speicherzel len längs der Wortleitung angeordnet sind, insbesondere der mit verschiedenen Datenleitungen verbundene Pfadtransistor in jedem Zyklus durchgeschaltet werden, selbst wenn auf aufeinanderfolgende Adressen zugegriffen wird. Aus diesem Grund wird die Datenleitung bei der im vorhergehenden Zyklus ausgewählten Adresse erneut vorgeladen. Die Ausgangssignale nicht nur des X-Decodierers, sondern auch des Y-Decodierers werden in jedem Zyklus geändert, so daß der Stromverbrauch der Decodierer ebenfalls ansteigt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervor richtung zu schaffen, die den Stromverbrauch beim Vorladen auf 1/m (wobei m die Anzahl der Datenleitungen ist) absenken kann und gleichzeitig den Stromverbrauch der Decodierer absenken kann, indem nur eine Datenleitung an der im momentanen Zyklus gewählten Adresse vorgeladen wird.

Der Erfindung liegt die weitere Aufgabe zugrunde, einen Sensor mit niedrigem Stromverbrauch zu schaffen, indem für den Sensor, der eine Korrekturein richtung zum Korrigieren seiner Charakteristik besitzt, die obige Halbleiter speichervorrichtung mit niedrigem Stromverbrauch verwendet wird.

Diese Aufgaben werden gelöst durch eine Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3 bzw. durch einen Sensor nach Anspruch 5. Weiterbildungen der Erfindung sind im abhängigen Anspruch angegeben.

Erfindungsgemäß wird eine Halbleiterspeichervorrichtung geschaffen, die versehen ist mit mehreren Speicherzellen zum Speichern von Informationen, mehreren Wortleitungen und mehreren Datenleitungen, einer Ausgangsschal tung zum Ausgeben gespeicherter Daten, einem ersten Decodierer zum Auswählen einer der Wortleitungen, die einem Adressensignal entspricht, mehreren Pfadtransistoren zum Verbinden der Datenleitungen mit der Aus gangsschaltung, einem zweiten Decodierer zum Auswählen eines der Pfad transistoren, der dem Adressensignal entspricht, und zum Durchschalten des gewählten Pfadtransistors, und einem Transistor zum Vorladen der Datenlei tungen vor dem Auslesen der Daten. Hierbei werden die Adressen, auf die zugegriffen wird, kontinuierlich geändert, ferner werden Signale der nied rigstwertigen Bits der Adresse in den ersten Decodierer eingegeben und Signale der höchstwertigen Bits der Adresse in den zweiten Decodierer eingegeben.

Gemäß einem Merkmal der Erfindung werden in die Halbleiterspeichervor richtung dann, wenn die Adressen, auf die zugegriffen wird, kontinuierlich geändert werden, die Signale der niedrigstwertigen Bits der Adresse in den ersten Decodierer eingegeben und die Signale der höchstwertigen Bits der Adresse in den zweiten Decodierer eingegeben.

Gemäß einem weiteren Merkmal der Erfindung wird der Zeitpunkt des Durchschaltens des Vorladetransistors mittels einer Verzögerungseinrichtung gesteuert.

Gemäß einem nochmals weiteren Merkmal der Erfindung wird der Drain des Vorladetransistors mit den Datenleitungen über den Pfadtransistor verbunden.

Ein Sensor mit niedrigem Stromverbrauch kann durch Anwenden der Halblei terspeichervorrichtung gemäß der Erfindung auf den Sensor, der eine Korrek tureinrichtung zum Korrigieren seiner Charakteristik besitzt, erhalten werden.

Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die beigefügte Zeichnung Bezug nimmt; es zeigen:

Fig. 1 eine schematische Darstellung zur Erläuterung einer ersten Ausführungsform der Erfindung;

Fig. 2 einen Zeitablaufplan zur Erläuterung des Schaltungsbetriebs der Ausführungsform nach Fig. 1;

Fig. 3 eine erläuternde Darstellung des Programms ohne Verzwei gungsbefehl;

Fig. 4, 5 schematische Darstellungen zur Erläuterung einer zweiten bzw. einer dritten Ausführungsform der Erfindung;

Fig. 6 einen Zeitablaufplan zur Erläuterung des Schaltungsbetriebs der dritten Ausführungsform nach Fig. 5;

Fig. 7, 8 schematische Darstellungen zur Erläuterung einer vierten bzw. einer fünften Ausführungsform der Erfindung;

Fig. 9 eine schematische Darstellung zur Erläuterung des Aufbaus eines Prozessors in der fünften Ausführungsform nach Fig. 8;

Fig. 10 die bereits erwähnte Darstellung zur Erläuterung einer herkömmlichen Halbleiterspeichervorrichtung; und

Fig. 11 den bereits erwähnten Zeitablaufrlan zur Erläuterung des Schaltungsbetriebs der Halbleiterspeichervorrichtung nach Fig. 10.

Fig. 1 zeigt eine erste Ausführungsform einer Halbleiterspeichervorrichtung gemäß der Erfindung. Diese Ausführungsform bezieht sich auf eine Halblei terspeichervorrichtung, bei der die Adressensignale von einem Programmzäh ler eingegeben werden, der die Adressensignale nur an die Halbleiterspeicher vorrichtung überträgt; die Signale der niedrigstwertigen Bits der Adresse werden in einen X-Decodierer eingegeben, während die Signale der höchstwertigen Bits in einen Y-Decodierer eingegeben werden. Die Ausfüh rungsform nach Fig. 1 wird insbesondere für einen Festwertspeicher (ROM) beschrieben, wenn jedoch für jede Speicherzellen ein Flipflop verwendet wird, kann sie auch auf einen Schreib-Lese-Speicher (RAM) angewendet werden. Im folgenden wird ein ROM mit Vorladungssystem erläutert, dessen Speicher abschnitt aus n × m Bits, d. h. aus einer Matrix mit n Zeilen und m Spalten aus n Wortleitungen und m Datenleitungen, gebildet ist. Der ROM 100 von Fig. 1 ist mit dem Programmzähler 200 verbunden, der Adressensignale nur an den ROM 100 überträgt, und umfaßt die Speicherzellenmatrix 5 zum Speichern von Daten, den X-Decodierer 1, der eine von n Wortleitungen 10 der Spei cherzellenmatrix entsprechend den vom Programmzähler 200 an den ROM 100 übertragenen Adressensignalen wählt, den Transistor 90 zum Vorladen der Datenleitung 30, die Ausgangsschaltung 7 zum Auslesen der Daten aus der Datenleitung, den Y-Schalter 6, der aus m Pfadtransistoren 60 zum Verbinden der Ausgangsschaltung mit den Datenleitungen gebildet ist, und den Y-Deco dierer 2, der eine von m Y-Schaltsteuersignalleitungen 20 wählt, die den vom Programmzähler 200 an den ROM 100 übertragenen Adressensignalen 42 entspricht.

Im Unterschied zu herkömmlichen Mikrocomputern werden eine Schaltung zum anfänglichen Setzen beim Einschalten der Stromversorgung und eine Rücksetzschaltung als Gegenmaßnahme eines "Davonlaufens" der Verarbei tung unnötig, indem der Programmzähler so ausgebildet wird, daß die Adres sensignale nur an den ROM übertragen werden, weil der Programmzähler keinerlei Ausführungsadressen von Hardwaremodulen mit Ausnahme des ROM, etwa Register, RAM und dergleichen, angibt, sondern sich stets auf ein Programm zum Ausführen irgendeiner Verarbeitung bezieht.

Der Drain des Vorladetransistors 90 ist mit der Datenleitung 30 der Speicher zellenmatrix über den Y-Schalter 6 verbunden. Daher kann die Datenleitung bei der ausgewählten Adresse vorgeladen werden, indem nur der ausgewählte Pfadtransistor im Y-Decodierer 2 durchgeschaltet wird, so daß eine deutliche Abnahme des Stromverbrauchs beim Vorladen im Vergleich zum herkömmli chen Verfahren, bei dem alle Datenleitungen vorgeladen werden, erzielt werden kann. Darüber hinaus kann die Anzahl der Vorladetransistoren auf 1/m (wobei m die Anzahl der Datenleitungen ist) verringert werden.

Ein weiteres wichtiges Merkmal der Erfindung ist, daß die Signale 41 der niedrigstwertigen Bits der Adresse in den X-Decodierer 1 eingegeben werden und die Signale 42 der höchstwertigen Bits der Adresse in den Y-Decodierer 2 eingegeben werden. Daher kann die Adresse der Speicherzellenmatrix 5 im Unterschied zu JP 6-119793-A (1994) der Reihe nach beginnend bei in Richtung der Datenleitung wie in Fig. 1 gezeigt angeordnet werden. Das obenbeschriebene Schaltungssystem nutzt die Merkmale, daß das Programm im allgemeinen eine Lokalisierung besitzt und daß auf die Adresse des ROM nacheinander häufig zugegriffen wird, beispielsweise in der Reihenfolge → → → . . .

Erfindungsgemäß kann das Vorladen der Datenleitung an einer nicht gewähl ten Adresse beseitigt werden, so daß der Stromverbrauch im Vergleich zum Stand der Technik wie etwa JP 6-119793-A (1994) gesenkt werden kann. Dies wird im folgenden mit Bezug auf den Zeitablaufplan von Fig. 2, der die Potentialänderung in den jeweiligen Signalleitungen des ROM 100 angibt, erläutert.

Wenn der Takt (CLK) vom Tiefpegel zum Hochpegel wechselt, d. h. bei einer Anstiegsflanke des Takts, werden Adressendaten, die in diesem Zyklus gewählt werden sollen, im Programmzähler 200 gesetzt. Das Signal 41 der niedrigstwertigen Bits der Adresse wird in den X-Decodierer 1 eingegeben, während das Signal 42 der höchstwertigen Bits der Adresse in den Y-Decodie rer 2 eingegeben wird. Daraufhin beginnt die Decodierung. Die Decodierung der Adresse wird während des Hochpegels des Takts abgeschlossen, wobei eine von m Y-Schaltsteuersignalleitungen 20 den Hochpegel annimmt.

Bei der Anstiegsflanke des Takts nimmt das Vorladesteuersignal 9 Tiefpegel an, wobei der Vorladetransistor 90 durchgeschaltet wird. Dann wird die gewählte Datenleitung 30 auf die Versorgungsspannung V_DD, d. h. auf Hochpegel, vorgeladen. Während der Hochpegelperiode des Takts wird in den X-Decodierer 1 ein zum Takt inverses Signal, d. h. ein Tiefpegelsignal, eingegeben. Daher nimmt keine der Wortleitungen 10 Hochpegel an, so daß von der Datenleitung 30 keine vorgeladene elektrische Ladung abgeführt werden kann.

Wenn zu diesem Zeitpunkt dieselbe Adresse der Datenleitung wie im vorher gehenden Zyklus gewählt wird, ändert sich das Ausgangssignal des Y-Deco dierers nicht, so daß Strom eingespart werden kann, da das Vorladen der nicht gewählten Datenleitungen beseitigt werden kann.

Wenn der Takt anschließend Tiefpegel annimmt, wird eine von n Wortleitun gen 10 gewählt, die folglich Hochpegel annimmt. Wenn zu diesem Zeitpunkt eine Speicherzelle, in der ein N-Kanal-Transistor ausgebildet ist, gewählt wird, wird die elektrische Ladung der Datenleitung abgeführt, so daß die Datenlei tung Tiefpegel annimmt, wobei das Ausgangssignal 8 über die Ausgangs schaltung 7 ausgegeben wird. Wenn andererseits eine Speicherzelle, in der kein N-Kanal-Transistor ausgebildet ist, gewählt wird, wird keine elektrische Ladung der Datenleitung abgeführt, so daß die Datenleitung auf Hochpegel bleibt und das Ausgangssignal 8 über die Ausgangsschaltung 7 ausgegeben wird. Wie oben erläutert worden ist, werden die Daten "1" oder "0" in den je weiligen Speicherzellen 50 in der Speicherzellenmatrix 5 in Abhängigkeit vom Vorhandensein oder Fehlen des N-Kanal-Transistors während der Herstellung programmiert.

Wie oben erläutert worden ist, verwendet das Schaltungssystem der Erfindung das Merkmal, daß das Programm im allgemeinen eine Lokalisierung besitzt. Ein noch geringerer Stromverbrauch kann jedoch dadurch erzielt werden, daß das Programm in der Weise vorbereitet wird, daß Verzweigungsbefehle entfernt werden und die Befehle nacheinander ausgeführt werden, wie in Fig. 3 gezeigt ist. In diesem Fall bleiben die Ausgangssignale des Y-Decodierers während n Zyklen konstant, da der Programmzähler jeweils um eins inkre mentiert wird, wie im Zeitablaufplan von Fig. 2 gezeigt ist. Daher werden während dieser n Zyklen nur die gewählten Datenleitungen 30-1 vorgeladen, während das Vorladen anderer Datenleitungen (30-2 bis 30-m) sicher vermie den werden kann, da beispielsweise nur der Pfadtransistor 60-1 durchgeschal tet wird, während die anderen Transistoren 60-2 bis 60-m gesperrt bleiben. Falls die Adresse im (n + 1)-ten Zyklus an die benachbarte Datenleitung 30-2 übertragen wird, wird das Ausgangssignal des Y-Decodierers geändert, so daß es möglich ist, die vorher gewählte Datenleitung 30-1 wie oben beschrieben erneut vorzuladen. Im allgemeinen ist jedoch n ausreichend größer als 1, ferner ist die Häufigkeit dieses Vorladens äußerst gering.

Wenn das System der Erfindung auf den ROM angewendet wird, der wie oben erwähnt ein Programm speichert, kann der Stromverbrauch im Vergleich zu dem herkömmlichen Vorladungssystem, in dem alle Datenleitungen vorgela den werden, auf 1/m (wobei m die Anzahl der Datenleitungen ist) gesenkt werden. Ferner kann der Stromverbrauch des Y-Decodierers im Vergleich zu dem Schaltungssystem, das aus JP 6-119793-A (1994) bekannt ist, auf 1/n (wobei n die Anzahl der Wortleitungen ist) gesenkt werden. Die Abnahme des Stromverbrauchs wie oben erwähnt kann ohne Erhöhung des Stromverbrauchs in von der Vorladeschaltung oder vom Y-Decodierer verschiedenen Ab schnitten und ohne Erhöhung der Schaltungsfläche des gesamten Speichers erzielt werden.

Das Programm ohne Verzweigungsbefehl besitzt das Merkmal, daß ein "Davonlaufen" des Programmablaufs, das beispielsweise durch den Eintritt in eine Endlosschleife verursacht wird, vermieden werden kann. Daher ist jegliche Rücksetzschaltung unnötig, so daß die Größe des Mikrocomputers selbst verringert werden kann. Das Programm ohne Verzweigungsbefehl kann als Programm für Mikrocomputer verwendet werden, die in Vorrichtungen enthalten sind, die eine hohe Zuverlässigkeit erfordern, eine kleine Größe besitzen und einen geringen Stromverbrauch haben, beispielsweise in medizi nischen Vorrichtungen wie etwa einem Mikroroboter, der eine medizinische Behandlung betroffener Teile durch Eindringen in den menschlichen Körper ausführt. Bei einer solchen Verwendung ist der ROM der Erfindung zum Speichern eines solchen Programms am besten geeignet.

In Fig. 4 ist eine zweite Ausführungsform der Halbleiterspeichervorrichtung der Erfindung gezeigt. Diese Ausführungsform bezieht sich auf eine Halblei terspeichervorrichtung, in die Adressensignale von einem Adressenbus eingegeben werden, der verschiedenen Hardwaremodulen wie etwa Speichern, Registern und dergleichen gemeinsam ist, und bei der die Signale der nied rigstwertigen Bits der Adresse in den X-Decodierer eingegeben werden und die Signale der höchstwertigen Bits der Adresse in den Y-Decodierer eingege ben werden.

Die in Fig. 4 gezeigte Ausführungsform wird insbesondere für einen ROM beschrieben, wenn jedoch für jede Speicherzelle ein Flipflop verwendet wird, kann sie auch auf einen RAM angewendet werden. Diese Ausführungsform umfaßt die gleichen Schaltungen wie der ROM der ersten Ausführungsform nach Fig. 1, mit der Ausnahme, daß die Adressensignale 41 oder 42 vom Adressenbus 150 in den ROM 100 eingegeben werden. Der Aufbau, bei dem die Ausführungsadressen aller Hardwaremodule einschließlich des ROM durch einen Adressenbus angegeben werden, wird in herkömmlichen Mikro computern allgemein verwendet.

Die vorliegende Ausführungsform ist ebenfalls so beschaffen, daß die Signale 41 der niedrigstwertigen Bits der Adresse in den X-Decodierer eingegeben werden und die Signale 42 der höchstwertigen Bits der Adresse in den Y- Decodierer eingegeben werden. Der Schaltungsbetrieb ist der gleiche wie jener, der in Verbindung mit der ersten Ausführungsform erläutert wurde, mit der Ausnahme, daß das logische Produkt des Taktsignals mit dem Chipfreiga besignal (CE-Signal) verwendet wird, um den ROM lediglich in der Periode, in der die Adresse des ROM gewählt ist, zu betreiben. Wenn beispielsweise der ROM gewählt ist, nimmt das Chipfreigabesignal Hochpegel an, während das Chipfreigabesignal in der Periode, in der der ROM nicht gewählt ist, Tiefpegel annimmt und die gesamte Operation des ROM endet.

Ein Merkmal dieser Ausführungsform ist, daß ein Adressenzwischenspeicher 4 vorgesehen ist, der die Signale der höchstwertigen Bits der Adresse, die vom Adressenbus 150 übertragen werden, in der dem Y-Decodierer 2 vorhergehen den Stufe hält. Der Adressenzwischenspeicher 4 hält die Signale der höchstwertigen Bits der Adresse des ROM, die zuletzt gewählt worden ist, sogar dann, wenn der ROM nicht gewählt ist, und hält den Durchschaltzustand beispielsweise des zu diesem Zeitpunkt gewählten Pfadtransistors 60-1 aufrecht. Daher wird anschließend ein ROM gewählt, falls dieselbe Datenlei tung 30-1 wie die vorher gewählte Datenleitung (z. B. 30-1) gewählt wird, wobei ein Vorladen der nicht gewählten Datenleitungen vermieden werden kann, da das Ausgangssignal vom Y-Decodierer fixiert worden ist. Wie oben beschrieben worden ist, wird auf die Adresse des ROM oder des RAM häufig nacheinander zugegriffen, beispielsweise in der Reihenfolge → → → . . . Daher kann der Stromverbrauch des ROM oder des RAM, der die Adres sensignale vom Adressenbus empfängt, verringert werden, wenn der Schal tungsaufbau der Erfindung übernommen wird.

Wenn der Adressenzwischenspeicher 4 in der dem Y-Decodierer 2 vorherge henden Stufe nicht vorgesehen ist, ist der Y-Decodierer 2 direkt mit dem Adressenbus 150 verbunden, wobei die Eingangssignale in den Y-Decodierer in Abhängigkeit vom Signal für die Wahl der Adresse der anderen Hardware module in der Periode, in der der ROM nicht gewählt ist, geändert werden. Ebenso sind in dem Fall, in dem der Adressenzwischenspeicher 4 in der dem Y-Decodierer 2 vorhergehenden Stufe nicht vorgesehen ist, selbst dann, wenn die Schaltungen so aufgebaut sind, daß in den Y-Decodierer das logische Produkt aus dem Adressensignal 42 und dem Chipfreigabesignal eingegeben wird, damit das Eingangssignal in den Y-Decodierer nicht geändert wird, alle Eingangssignale des Y-Decodierers während der Periode, in der der ROM nicht gewählt ist, fixiert. In jedem Fall entstehen dann, wenn der ROM als nächstes gewählt wird, folgende Probleme: Die Periode, in der das Ausgangs signal des Y-Decodierers fixiert ist, wird verlängert; die Datenleitungen der Adresse, die im momentanen Zyklus nicht gewählt ist, werden während der nicht fixierten Periode vorgeladen; und der Stromverbrauch nimmt zu.

In Fig. 5 ist eine dritte Ausführungsform einer Halbleiterspeichervorrichtung der Erfindung gezeigt. Die Halbleiterspeichervorrichtung gemäß dieser Ausführungsform umfaßt eine Verzögerungseinrichtung, in die Adressensi gnale von einem Programmzähler eingegeben werden, der die Adressensignale nur an die Halbleiterspeichervorrichtung überträgt.

Die Ausführungsform nach Fig. 5 wird insbesondere für einen ROM beschrie ben, wenn jedoch für jede Speicherzelle ein Flipflop verwendet wird, kann sie auch auf einen RAM angewendet werden. Im folgenden wird der RAM mit Vorladungssystem erläutert, wobei sein Speicherabschnitt eine Kapazität von n × m Bits besitzt, d. h. eine Matrix aus n Zeilen und m Spalten aus n Wort leitungen und m Datenleitungen.

Der in Fig. 5 gezeigte ROM 100 ist mit dem Programmzähler 200 verbunden, der Adressensignale nur an den ROM 100 überträgt. Der ROM 100 umfaßt eine Speicherzellenmatrix 5 zum Speichern von Daten, einen X-Decodierer 1, der eine von n Wortleitungen 10 in der Speicherzellenmatrix, die einem vom Programmzähler 200 an den ROM 100 übertragenen Adressensignal 44 entspricht, wählt, Transistoren 90 zum Vorladen der Datenleitungen 30, eine Ausgangsschaltung 7 zum Auslesen der Daten auf den Datenleitungen, einen Y-Schalter 6, der m Bustransistoren 60 zum Verbinden der Ausgangsschaltung mit den Datenleitungen enthält, einen Y-Decodierer 2, der eine von m Y- Schaltsteuersignalleitungen 20, die einem vom Programmzähler 200 an den ROM 100 übertragenen Adressensignal 44 entspricht, wählt, und die Verzöge rungseinrichtung 95.

Im Unterschied zu einem herkömmlichen Mikrocomputer ist der ROM so beschaffen, daß der Programmzähler das Adressensignal nur an den ROM überträgt. Der Vorteil ist der gleiche wie in Verbindung mit der ersten Ausfüh rungsform beschrieben.

In dieser Ausführungsform der Erfindung ist der Drain des Vorladetransistors 90 mit der Datenleitung 30 in der Speicherzellenmatrix über den Y-Schalter 6 verbunden. Daher wird nur der durch den Y-Decodierer 2 gewählte Pfadtransi stor durchgeschaltet und wird nur die gewählte Datenleitung vorgeladen. Daher kann im Vergleich zum Stand der Technik, in dem alle Datenleitungen vorgeladen werden, der Stromverbrauch deutlich gesenkt werden, wie bereits oben in Verbindung mit der ersten Ausführungsform beschrieben worden ist.

Ein Merkmal dieser Ausführungsform der Erfindung ist, daß eine Verzöge rungseinrichtung 95 vorgesehen ist, die die Ankunft der Taktsignale bei der Vorladungs-Steuersignalleitung 9 verzögert. In dieser Ausführungsform ist keine besondere Beschränkung in bezug auf die Eingabe der Adressensignale in den Decodierer erforderlich. Im folgenden werden der Schaltungsbetrieb dieser Ausführungsform und die Vorteile der Absenkung des Stromverbrauchs mit Bezug auf den Zeitablaufplan von Fig. 6 erläutert.

Zu dem Zeitpunkt, zu dem der Takt vom Tiefpegel zum Hochpegel wechselt, d. h. bei der Anstiegsflanke des Takts, werden die in diesem Zyklus zu wählenden Adressendaten im Programmzähler 200 gesetzt, woraufhin die Decodierung durch Eingeben der Adressensignale 44 in den X-Decodierer 1 und in den Y-Decodierer 2 beginnt. Die Decodierung der Adresse wird während der Periode, in der der Takt Hochpegel besitzt, abgeschlossen, wobei eine von m Y-Schaltsteuersignalleitungen 20 gewählt wird und Hochpegel annimmt. Ebenso nehmen bei der Anstiegsflanke des Takts die Vorladungs steuersignale 9 Tiefpegel an, wodurch der Vorladetransistor 90 durchschaltet. Daher wird die gewählte Datenleitung 30 auf die Versorgungsspannung V_DD, d. h. auf Hochpegel, vorgeladen.

Die Ausleseoperation während der Periode, in der der Takt Tiefpegel besitzt, ist die gleiche wie oben in Verbindung mit der ersten Ausführungsform beschrieben.

In dieser Ausführungsform der Erfindung ist die Verzögerungseinrichtung 95 vorgesehen, um zwei Operationen wie etwa das Decodieren und das Vorladen sequentiell in der obenbeschriebenen Reihenfolge während der Hochpegelpe riode des Takts auszuführen. Genauer beginnt die Vorladung, wie in Fig. 6 gezeigt ist, dann, wenn der Vorladetransistor 90 durchschaltet, nachdem das Y-Schaltsteuersignal 20 vollständig fixiert worden ist, wobei nur der mit der Datenleitung bei der ausgewählten Adresse verbundene Pfadtransistor durch schaltet. Gemäß dem obenbeschriebenen Aufbau wird sicher nur die gewählte Datenleitung vorgeladen, so daß es möglich ist, den Stromverbrauch beim Vorladen zu senken. Die gewählte Datenleitung unterscheidet sich von der im vorhergehenden Zyklus gewählten Datenleitung, wenn auf die Adressen nicht nacheinander zugegriffen wird, jedoch auch dann, wenn auf die Adressen nacheinander zugegriffen wird; durch Anordnen der Adressen der Speicher zellen in einer Richtung längs der Wortleitungen wie etwa in dem Schaltungs aufbau, der aus JP 6-119793-A (1994) bekannt ist, kann ein erneutes Vorladen der im vorhergehenden Zyklus gewählten Datenleitung vermieden werden, ferner kann durch Ausführen der Vorladung nach der Fixierung des Ausgangs signals des Y-Decodierers der Stromverbrauch gesenkt werden.

Diese Ausführungsform der Erfindung besitzt die folgenden Vorteile. Im allgemeinen wird der Stromverbrauch des gesamten Chips über die gesamte Betriebsdauer bei der Anstiegsflanke des Takts maximal, da Logikeinheiten, Register und dergleichen zusätzlich zum Speicher ihren Betrieb gleichzeitig beginnen. Die Stromversorgungsleitung ist mit verschiedenen Widerständen einschließlich parasitärer Widerstände versehen. Zum Zeitpunkt der Anstiegs flanke des Takts wird durch die Widerstände ein zum Spitzenstromwert proportionaler Wert erzeugt, so daß die Versorgungsspannung im Chip im Vergleich zu der von außerhalb des Chips gelieferten Versorgungsspannung abnimmt. Eine Abnahme der Versorgungsspannung bewirkt eine Abnahme der Arbeitsgeschwindigkeit der Schaltung und ergibt möglicherweise eine Fehl funktion. Daher muß der Spitzenstrom soweit wie möglich gesenkt werden. Erfindungsgemäß kann das Vorladen relativ zur Anstiegsflanke des Takts verzögert werden. Daher kann der Stromverbrauch sämtlicher Chips bei der Anstiegsflanke des Takts um den Vorladestrombetrag gesenkt werden, so daß eine Abnahme der Arbeitsgeschwindigkeit aufgrund des Spannungsabfalls durch andere Hardwaremodule verringert werden kann.

In der vorliegenden Ausführungsform können als Verzögerungseinrichtung 95, die verhindert, daß sich das Vorladesteuersignal 9 in der Periode des Decodie rens der Adresse ändert, beispielsweise ein Inverter oder eine mehrere Stufen von Gattern wie etwa NAND-Gatter oder NOR-Gatter miteinander verbin dende Schaltung verwendet werden.

Fig. 7 zeigt eine vierte Ausführungsform einer Halbleiterspeichervorrichtung der Erfindung. Diese Ausführungsform betrifft eine mit einer Verzögerungs einrichtung versehene Halbleiterspeichervorrichtung, in die Adressensignale von einem Adressenbus eingegeben werden, der verschiedenen Hardwaremo dulen wie etwa Speichern, Registern und dergleichen gemeinsam ist.

Die in Fig. 7 gezeigte Ausführungsform bildet einen ROM, sie kann jedoch auch auf einen RAM angewendet werden, falls für jede Speicherzelle ein Flipflop verwendet wird. Das Merkmal dieses Schaltungsaufbaus und seine Vorteile sind die gleichen wie in der dritten Ausführungsform, mit der Aus nahme, daß die Adressensignale 44 in den ROM 100 vom Adressenbus 150 eingegeben werden.

Diese Ausführungsform ist mit einer Verzögerungseinrichtung 95 versehen, so daß es nicht notwendig ist, die Adressensignale durch Hinzufügung eines Adressenzwischenspeichers in einer dem Y-Decodierer vorhergehenden Stufe wie in der zweiten Ausführungsform (Fig. 4) aufrechtzuerhalten. Selbst wenn die Decodierung der Adresse begonnen wird, nachdem der ROM gewählt worden ist, kann das Vorladen nach Abschluß der Decodierungsoperation ausgeführt werden. Diese Ausführungsform ist statt mit einem Adressenzwi schenspeicher mit einem Gatter versehen, das das logische Produkt aus Adressensignalen mit in den Y-Decodierer eingegebenen Chipfreigabesignalen bilden kann, so daß der Y-Decodierer nicht unnötig Strom verbraucht, wenn der ROM nicht gewählt ist.

In allen vier obenbeschriebenen Ausführungsformen können für die Taktsi gnale nichtüberlappende zweiphasige Takte verwendet werden. Falls der zweiphasige Takt verwendet wird, kann ein fehlerhafter Betrieb aufgrund einer unbeabsichtigten Auslösung durch den Takt vermieden werden.

In Fig. 8 ist eine fünfte Ausführungsform der Erfindung gezeigt. In dieser Ausführungsform wird eine der Halbleiterspeichervorrichtungen mit geringem Stromverbrauch, die in den ersten bis vierten Ausführungsformen beschrieben worden sind, auf einen Sensor, insbesondere auf einen Drucksensor, als Teil einer Korrektureinrichtung angewendet. Im allgemeinen ändert sich die Ausgangscharakteristik eines Sensors von einem Sensor zum nächsten oder in Abhängigkeit von der Temperatur sogar im selben Sensor. Daher ist eine Korrektureinrichtung erforderlich, die seine Charakteristik, etwa den Null punkt, seine Empfindlichkeit, die Temperatur und dergleichen, auf die ge wünschte Ausgangscharakteristik korrigiert.

Im folgenden wird die Funktionsweise der Korrektureinrichtung 300 des Drucksensors der in Fig. 8 gezeigten Ausführungsform erläutert. In die Korrektureinrichtung 300 wird vom Drucksensor 301 ein analoges Ausgangs signal 302 eingegeben. Das Signal 302 wird durch einen A/D-Umsetzer 304 in ein digitales Signal umgesetzt. Ein analoges Ausgangssignal von dem in der Korrektureinrichtung 300 enthaltenen Temperatursensor 303 wird durch einen A/D-Umsetzer 305 in ein digitales Signal umgesetzt. Die beiden digitalen Signale werden in den Prozessor 306 eingegeben. Der Prozessor 306 führt eine Korrekturberechnung aus, indem er aus einem PROM (einem programmierba ren ROM) 309 Korrekturkoeffizientendaten 311 ausliest. Die Daten nach der Korrekturberechnung werden durch den DIA-Umsetzer 307 in analoge Signale umgesetzt und als Sensorausgangssignale 308 mit korrigierter Charakteristik ausgegeben. Die Korrekturkoeffizientendaten 311 werden von außen über die serielle Kommunikationsschnittstelle (SCI) 310 in den PROM 309 geschrie ben, nachdem die Charakteristik des Drucksensors 301 untersucht worden sind. Die Korrektureinrichtung 300 umfaßt einen Taktgenerator 312, der an den Prozessor 306 Taktsignale liefert.

Der Prozessor 306 in der obenbeschriebenen Korrektureinrichtung 300 enthält einen Speicher wie etwa einen ROM oder einen RAM. Der Aufbau des Prozessors 306 ist in Fig. 9 gezeigt. In einem ROM 100 zur Speicherung von Programmen sind Rechenprogramme wie etwa das Korrekturberechnungspro gramm und dergleichen gespeichert. Der Programmzähler 200 gibt die Adresse in dem das Programm speichernden ROM 100 an, die dem auszufüh renden Befehl entspricht. Diese Ausführungsform ist so beschaffen, daß das Programm keinen Verzweigungsbefehl besitzt, so daß der Programmzähler in jedem Takt jeweils um eins inkrementiert wird und die Adresse des ROM kontinuierlich erhöht wird. Daher kann ein niedriger Stromverbrauch der Kor rektureinrichtung 300 für das Sensorausgangssignal erzielt werden, indem der ROM gemäß der ersten Ausführungsform der Erfindung auf die vorliegende Ausführungsform angewendet wird.

Die Daten an der angegebenen Adresse im ROM werden an den Befehlscode- Bus 400 übertragen, woraufhin das Programm ausgeführt wird. Beispielsweise ist das höchstwertige Bit der ROM-Daten ein Befehlscode, während die Adressen der in dem Zyklus zu betreibenden Vorrichtungen wie etwa das Register 401, die Recheneinheit (ALU) 402, der RAM 403 und dergleichen mit den verbleibenden Bits bezeichnet werden. Falls der obige Befehlscode beispielsweise den Wert 1 hat, wird eine Operation (Auslesen) zur Übertra gung der Daten von der durch die Ausführungsadresse bezeichneten Vorrich tung an das Register 401 über den ersten Datenbus 404 angegeben. Wenn der Befehlscode 0 ist, wird eine Operation (Schreiben) zum Übertragen der Daten vom Register 401 an die mit der Ausführungsadresse bezeichnete Vorrichtung über den zweiten Datenbus 405 angegeben. Wie oben erläutert worden ist, wird die Korrekturberechnung entsprechend einem Programm ausgeführt, indem Daten zwischen den jeweiligen Vorrichtungen über zwei Datenbusse ausgetauscht werden. In dem obigen Aufbau kann die Korrektureinrichtung 300 für das Sensorausgangssignal, die einen geringen Stromverbrauch hat, unter Verwendung eines in der zweiten Ausführungsform oder in der vierten Ausführungsform beschriebenen RAM 403 verwirklicht sein.

Die Erfindung ist unter Bezugnahme auf die Tatsache beschrieben worden, daß auf die Adresse der Halbleiterspeichervorrichtung häufig nacheinander zugegriffen wird. Die Halbleiterspeichervorrichtung umfaßt mehrere Speicher zellen zum Speichern von Informationen, mehrere Wortleitungen und mehrere Datenleitungen, eine Ausgangsschaltung zum Ausgeben gespeicherter Daten, einen ersten Decodierer zum Wählen einer der Wortleitungen, die dem Adressensignal entspricht, mehrere Pfadtransistoren zum Verbinden der Datenleitungen mit der Ausgangsschaltung, einen zweiten Decodierer zum Auswählen eines der Pfadtransistoren, der dem Adressensignal entspricht, und zum Durchschalten des gewählten Pfadtransistors, und einen Transistor zum Vorladen der Datenleitungen vor dem Auslesen der Daten. Die Signale der niedrigstwertigen Bits der Adresse werden in den ersten Decodierer eingege ben, während die Signale der höchstwertigen Bits der Adresse in den zweiten Decodierer eingegeben werden. Die Adressen der Speicherzellenmatrix sind in Richtung der Datenleitungen nacheinander angeordnet. Daher muß nur die Datenleitung mit der gewählten Adresse vorgeladen werden, so daß der Stromverbrauch beim Vorladen im Vergleich zum Stand der Technik gesenkt werden kann.

Insbesondere bei Anwendung des Systems der Erfindung auf einen ROM, der ein Programm ohne Verzweigungsbefehl speichert und Befehle sequentiell ausführt, kann der Stromverbrauch beim Vorladen im Vergleich zu einem herkömmlichen Vorladungssystem, in dem alle Datenleitungen vorgeladen werden, auf 1/m (wobei m die Anzahl der Datenleitungen ist) gesenkt werden. Ferner kann der Stromverbrauch des Y-Decodierers im Vergleich zu dem Schaltungssystem, das aus JP 6-119793-A (1994) bekannt ist, auf 1/n (wobei n die Anzahl der Wortleitungen ist) gesenkt werden. Die Abnahme des Strom verbrauchs wie oben erläutert kann ohne Erhöhung des Stromverbrauchs von Abschnitten, die von der Vorladungsschaltung oder vom Y-Decodierer verschieden sind, und ohne Erhöhung der Schaltungsfläche des gesamten Speichers erzielt werden.

Erfindungsgemäß ist eine Vorladesteuersignalleitung mit einer Verzögerungs einrichtung versehen, die die Ankunft der Taktsignale verzögert, um das Vorladen nach dem Abschluß der Decodierung der Adresse auszuführen. Selbst wenn daher auf eine Adresse nicht kontinuierlich zugegriffen wird, kann das Vorladen lediglich der Datenleitung bei der ausgewählten Adresse sicher ausgeführt werden, so daß der Stromverbrauch gesenkt werden kann. Bei diesem Aufbau kann das Vorladen in bezug auf die Anstiegsflanke des Takts verzögert werden. Daher kann der Stromverbrauch sämtlicher Chips bei der Anstiegsflanke des Takts um den Vorladebetrag verringert werden. Daher kann die Abnahme der Betriebsgeschwindigkeit aufgrund eines Spannungsab falls durch die anderen Hardwaremodule abgemildert werden.

Wenn eine Halbleiterspeichervorrichtung wie oben erläutert auf die Charakte ristikkorrektureinrichtung eines Sensors angewendet wird, kann ein Sensor mit niedrigem Stromverbrauch verwirklicht werden.

Claims

1. Halbleiterspeichervorrichtung, mit
mehreren Speicherzellen (50) zum Speichern von Informationen,
mehreren Wortleitungen (10) und mehreren Datenleitungen (30),
einer Ausgangsschaltung (7) zum Ausgeben gespeicherter Daten,
einem ersten Decodierer (1) zum Auswählen einer der Wortleitun gen (10), die einem Adressensignal entspricht,
mehreren Pfadtransistoren (60) zum Verbinden der Datenleitungen (30) mit der Ausgangsschaltung (7),
einem zweiten Decodierer (2) zum Auswählen eines der Pfadtransistoren (60), der dem Adressensignal entspricht, und zum Durch schalten des gewählten Pfadtransistors (60), und
einem Transistor (90) zum Vorladen der Datenleitungen (30) vor dem Auslesen der Daten, dadurch gekennzeichnet, daß
Signale (41) der niedrigstwertigen Bits der Adresse in den ersten Decodierer (1) eingegeben werden und Signale (42) der höchstwertigen Bits der Adresse in den zweiten Decodierer (2) eingegeben werden.

2. Halbleiterspeichervorrichtung, mit
mehreren Speicherzellen (50) zum Speichern von Informationen,
mehreren Wortleitungen (10) und mehreren Datenleitungen (30),
einer Ausgangsschaltung (7) zum Ausgeben gespeicherter Daten,
einem ersten Decodierer (1) zum Auswählen einer der Wortleitun gen (10), die einem Adressensignal entspricht,
mehreren Pfadtransistoren (60) zum Verbinden der Datenleitungen (30) mit der Ausgangsschaltung (7),
einem zweiten Decodierer (2) zum Auswählen eines der Pfadtransistoren (60), der dem Adressensignal entspricht, und zum Durch schalten des gewählten Pfadtransistors (60), und
einem Transistor (90) zum Vorladen der Datenleitungen (30) vor dem Auslesen der Daten, dadurch gekennzeichnet, daß
die Adressen, auf die zugegriffen wird, sich kontinuierlich ändern und
Signale (41) der niedrigstwertigen Bits der Adresse in den ersten Decodierer (1) eingegeben werden und Signale (42) der höchstwertigen Bits der Adresse in den zweiten Decodierer (2) eingegeben werden.

3. Halbleiterspeichervorrichtung, mit
mehreren Speicherzellen (50) zum Speichern von Informationen,
mehreren Wortleitungen (10) und mehreren Datenleitungen (30),
einer Ausgangsschaltung (7) zum Ausgeben gespeicherter Daten,
einem ersten Decodierer (1) zum Auswählen einer der Wortleitun gen (10), die einem Adressensignal entspricht,
mehreren Pfadtransistoren (60) zum Verbinden der Datenleitungen (30) mit der Ausgangsschaltung (7),
einem zweiten Decodierer (2) zum Auswählen eines der Pfadtransistoren (60), der dem Adressensignal entspricht, und zum Durch schalten des gewählten Pfadtransistors (60), und
einem Transistor (90) zum Vorladen der Datenleitungen (30) vor dem Auslesen der Daten, gekennzeichnet durch
eine Verzögerungseinrichtung (95) zum Verzögern des Zeitpunkts, zu dem der Vorladetransistor (90) durchgeschaltet wird.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Drain des Vorladetransistors (90) mit der Datenleitung (30) über den Pfadtransistor (60) verbunden ist.

5. Sensor mit einer Korrektureinrichtung (300) zum Korrigieren seiner Charakteristik, dadurch gekennzeichnet, daß die Korrektureinrichtung (300) eine Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4 enthält.