DE60133513T2

DE60133513T2 - Programmierbarer und elektrisch löschbarer serieller auslesbarer Speicher durch Vorempfang

Info

Publication number: DE60133513T2
Application number: DE60133513T
Authority: DE
Inventors: Sebastien Zink; Paola Cavaleri; Bruno Leconte
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2000-02-28
Filing date: 2001-02-05
Publication date: 2009-04-30
Anticipated expiration: 2021-02-06
Also published as: US6477101B2; US20010021117A1; DE60133513D1; EP1172820B1; FR2805653A1; EP1172820A1

Description

Die vorliegende Erfindung betrifft elektrisch programmiebare und löschbare Speicher, insbesondere EEPROM- und FLASH-Speicher (FLASH-EEPROM).
Die vorliegende Erfindung betrifft vor allem ein Verfahren zum Lesen eines Binärwortes in einem Speicher mit seriellem Ein- und Ausgang, einen Schritt des Lesens von Daten im Speicher nach Empfang einer partiellen Leseadresse, der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, umfassend.
Im Patent EP 712 133 , das den nächstgelegenen Stand der Technik darstellt, hat die Anmelderin bereits das Problem dargestellt, das bei integrierten Speichern mit seriellem Zugriff angetroffen wird, dass es fast unmöglich ist, die Lesegeschwindigkeit dieser Speicher den Takten anzupassen, die von den seriellen Bussen vom Synchron-Typ auferlegt werden.
Es sei daran erinnert, dass sich die Zeit Tr, die dem Lesen eines Binärwortes in einem Speicher mit seriellem Zugriff zugeordnet wird, zwischen dem Zeitpunkt, wo das letzte Adressenbit vom Speicher empfangen wird, und dem Zeitpunkt erstreckt, zu dem das erste Bit des mit dieser Adresse bezeichneten Wortes vom Speicher ausgegeben wird. Da das Lesen eines Adressenbits im Allgemeinen in der Mitte eines Taktes erfolgt und das Senden eines Datenbits zu Beginn eines Taktes, ist die Zeit Tr mindestens gleich einem halben Takt. Die Zeit Tr liegt in Wirklichkeit bei einem Bus vom Typ Microwire oder I2C in der Größenordnung von 1,5 Takten (da eine Pause von einem Takt zwischen dem Empfang des letzten Adressenbits und dem Senden des ersten Datenbits des gelesenen Wortes zugestanden wird) und liegt bei einem Bus des Typs SPI in der Größenordnung von 0,5 Takten, was den schlimmsten Fall darstellt, was die Anforderungen an die Lesegeschwindigkeit von Speichern betrifft.
Während der Zeit Tr muss die empfangene Adresse an den Adressendecoder des Speichers angelegt werden, wobei das durch die empfangene Adresse bezeichnete Wort gelesen werden muss. das gelesene Wort in ein Ausgangsregister mit Paralleleingang und seriellem Ausgang geladen werden muss und ein Verschiebungssignal an das Ausgangsregister angelegt werden muss, damit das erste Bit des gelesenen Wortes gesendet wird.
In der Praxis beruht das oben erwähnte Problem auf der Tatsache, dass die Taktfrequenz der seriellen Busse in den letzten Jahren mit der technologischen Entwicklung laufend angestiegen ist. Diese Frequenz lag vor etwa zehn Jahren im Allgemeinen in der Größenordnung von 1 MHz, das bedeutet einen Takt in der Größenordnung einer Mikrosekunde, was im schlimmsten Fall (SPI-Bus) eine Lesezeit Tr in der Größenordnung von 0,5 Mkrosekunden zuweisen würde. Sie liegt zur Zeit häufig in der Größenordnung von 20 MHz, was einen Takt von 50 Nanosekunden bedeutet und eine sehr kurze Lesezeit Tr in der Größenordnung von 25 Nanosekunden.
Eine derartige Lesezeit Tr übersteigt die Möglichkeiten zahlreicher EEPROM- oder FLASH-Speicher trotz Vorsehens schneller Leseschaltungen.
Um diesem Nachteil Abhilfe zu schaffen, beschreibt das Patent EP 712 133 ein Leseverfahren, das darin besteht, einen Lesevorgang zu veranlassen, bevor alle Adressenbits empfangen sind. Da die Adressenbits im Rhythmus des Taktsignals empfangen werden, ist der Zeitgewinn gleich der Periode des Taktsignals, multipliziert mit der Anzahl N vorgezogener Adressenbits.
Wenn dieses Verfahren auch an sich vollkommen zufriedenstellend ist, so erfordert es doch, gleichzeitig M Binärwörter mit derselben partiellen Adresse zu lesen, wobei M gleich 2ⁿ ist. Auf diese Weise ist erforderlich, in einem Speicher mit vorgezogenem Lesen eine größere Anzahl Leseschaltungen („sense amplifier”) vorzusehen, als in einem herkömmlichen Speicher. Beispielsweise müssen für um zwei Byte (N = 1, M = 2) vorgezogenens Lesen sechzehn Leseschaltungen vorgesehen werden, anstelle von acht, zweiunddreißig Leseschaltungen anstelle von acht für ein um vier Byte (N = 2, M = 4) vorgezogenes Lesen etc.
Derartige Leseschaltungen sind aber komplex und belegen eine nicht unerhebliche Siliziumfläche. Um einen Eindruck zu geben: Eine schnelle Leseschaltung besetzt eine Siliziumfläche, die ungefähr 1000 Speicherzellen entspricht. Die Anzahl an Leseschaltungen zu verdoppeln oder gar zu vervierfachen erfolgt unter Beeinträchtigung der Kompaktheit des Speichers, wobei die verlorene Oberfläche 8000 bis 24000 Speicherzellen entspricht.
Die vorliegende Erfindung beabsichtigt, diesem Nachteil Abhilfe zu schaffen.
Insbesondere ist ein Gegenstand der vorliegenden Erfindung, ein Verfahren zum vorgezogenen Lesen vorzusehen, das ohne Vervielfachung der Anzahl an Leseschaltungen ausgeführt werden kann.
Ein anderer Gegenstand der vorliegenden Erfindung besteht darin, Architekturen von EEPROM-Speichern und FLASH-Speichern vorzusehen, die erlauben, ein derartiges Verfahren auszuführen.
Um diese Ziele zu erreichen, sieht die vorliegende Erfindung ein Verfahren zum Lesen eines Binärwortes in einem Speicher mit seriellem Ein- und Ausgang vor, einen ersten Schritt des Lesens von Daten im Speicher nach seriellem Empfang einer partiellen Leseadresse, der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, umfassend, in dem der erste Leseschritt die Schritte umfasst: gleichzeitiges Lesen der P ersten Bits von M Wörtern des Speichers, die dieselbe partielle Adresse haben; nach Empfang der vollständigen Adresse, Auswählen der P ersten Bits des Wortes, das mit der ersten vollständigen Adresse bezeichnet wird, und Ausgabe dieser Bits am seriellen Ausgang des Speichers; und einen zweiten Leseschritt umfassend, darin bestehend, P folgende Bits des durch die vollständige Adresse bezeichneten Wortes während der Ausgabe der P ersten Bits zu lesen und die P folgenden Bits am seriellen Ausgang des Speichers auszugeben, wenn die P ersten Bits ausgegeben worden sind.
Nach einer Ausführungsform der Erfindung erfolgt das Lesen der P folgenden Bits wie das Lesen der P ersten Bits, indem gleichzeitig P folgende Bits der M Wörter des Speichers gelesen werden, die dieselbe partielle Adresse haben und indem die P folgenden Bits des mit der vollständigen Adresse bezeichneten Wortes ausgewählt werden.
Nach einer Ausführungsform der Erfindung, anwendbar auf einen Speicher, in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind und die Bitzeilen in Spalten angeordnet sind, enthält das Verfahren einen Schritt, darin bestehend, dass im Speicher Folgendes vorgesehen wird: ein Adressendecoder, der derart angeordnet ist, dass er gleichzeitig nach Anlegen einer vollständigen Adresse an den Decoder P Bitzeilen zu M verschiedenen Spalten auswählt, und ein Verbindungsbus, derart ange ordnet, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung verbindet.
Nach einer Ausführungsform der Erfindung erfolgt der Leseschritt dadurch, dass an den Decoder die empfangene partielle Adresse angelegt wird und indem an den niederwertigen Adresseneingängen des Decoders die 2^N möglichen Kombinationen der N letzten Adressenbits durchlaufen werden.
Nach einer Ausführungsform, anwendbar auf einen Speicher, in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, enthält das Verfahren einen vorangehenden Schritt, darin bestehend, M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.
Nach einer Ausführungsform umfasst der Leseschritt einen Vorauswahlschritt, der darin besteht, gleichzeitig in jeder Zellengruppe jeder Unterseite des Speichers alle Zellen zum Lesen auszuwählen, die die Bits der M Wörter mit derselben partiellen Adresse enthalten, und einen Auswahlschritt, der darin besteht, an eine Leseschaltung die Zellen anzuschließen, die eins der P Zielbits jedes der M Wörter enthalten.
Nach einer Ausführungsform sind die P ersten Bits jedes der gleichzeitig im Speicher gelesenen Wörter höherwertige Bits.
Die vorliegende Erfindung betrifft ebenfalls einen Speicher in einer integrierten Schaltung mit seriellem Ein- und Ausgang, der Mittel umfasst, um nach seriellem Empfang einer partiellen Leseadresse, in der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, gleichzeitig die P ersten Bits von M Wörtern des Speichers mit derselben partiellen Adresse zu lesen, nach Empfang der vollständigen Adresse die P ersten Bits des Wortes, das mit der vollständigen Adresse bezeichnet wird, auszuwählen und diese Bits am seriellen Ausgang auszugeben, und P folgende Bits des Wortes, das durch die vollständige Adresse bezeichnet wird, während der Ausgabe der P ersten Bits zu lesen und diese Bits am seriellen Ausgang auszugeben, wenn die P ersten Bits ausgegeben sind.
Nach einer Ausführungsform umfasst der Speicher Mittel zu Auswahl einer Gruppe von P Bits unter M Gruppen zu P Bits, die gleichzeitig gelesen wurden, die an einem Befehlseingang die N niederwertigen Bits der vollständigen Adresse empfangen.
Nach einer Ausführungsform umfasst der Speicher Speicherzellen, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei die Bitzeilen in Spalten angeordnet sind, einen Adressendecoder zur Auswahl der Bitzeilen und einen Verbindungsbus, um ausgewählte Bitzeilen mit Leseschaltungen zu verbinden, wobei der Adressendecoder derart angeordnet ist, dass er gleichzeitig P Bitzeilen zu M verschiedenen Spalten mit derselben partiellen Adresse auswählt, und der Verbindungsbus derart angeordnet ist, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung verbindet.
Nach einer Ausführungsform umfasst der Speicher eine Adressenabfrageschaltung, die dafür eingerichtet ist, während des Lesevorganges eines Wortes die 2^N möglichen Kombinationen der N niederwertigen Bits einer Adresse, die an den Adressendecoder angelegt ist, abzufragen.
Nach einer Ausführungsform umfasst der Speicher Speicherzellen, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, und Mittel zum Verschachteln von Bits, dafür eingerichtet, M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.
Nach einer Ausführungsform enthält der Speicher einen Adressendecoder, der Schalter zur Auswahl der Bitzeile umfasst, eine Schaltung zur Programmierung des Speichers, der Latches (LT) umfasst, deren Eingang an einen Datenbus mit K Leitungen angeschlossen ist, wobei die Programmierschaltung M mal K Latches (LT) umfasst, die Bitzeilen derselben Untergruppe von Zellen über Auswahlschalter mit einer gemeinsamen Leitung verbunden sind, jede gemeinsame Leitung an den Ausgang eines Latch angeschlossen ist, und die Latches, deren Ausgänge an Untergruppen von Zellen desselben Ranges angeschlossen sind, die verschiedenen Unterseiten angehören, an dieselbe Leitung des Datenbusses angeschlossen sind.
Nach einer Ausführungsform weist der Adressendecoder Inhibitionsmittel in der Betriebsart Lesen seiner N niederwertigen Adresseneingänge auf, um gleichzeitig alle Bitzeilen auszuwäh len, die den Bits aller Wörter des Speichers entsprechen, die dieselbe partielle Adresse haben.
Nach einer Ausführungsform sind die gemeinsamen Leitungen der Untergruppen von Zellen ein und derselben Zellengruppe über eine Multiplexerschaltung mit ein und derselben Leseschaltung verbunden, Multiplexerschaltung, die derart eingerichtet ist, dass sie eine einzige gemeinsame Leitung auf einmal an die Leseschaltung anschließt, die durch ein Befehlssignal der Multiplexerschaltung bestimmt wird.
Nach einer Ausführungsform wird das Multiplexermittel durch eine Abrufschaltung gesteuert, die derart eingerichtet ist, dass sie im Verlauf eines Lesevorganges eines Wortes alle Multiplexwerte des Befehlssignals durchläuft, derart, dass die gemeinsamen Leitungen jeder Untergruppe einer Zellengruppe eine nach der anderen mit der Leseschaltung verbunden werden.
Nach einer Ausführungsform umfasst der Speicher einen Speicherblock und Peripherieteile des Speicherblockes, und Mittel zum Verschachteln von Bits, die zwischen dem seriellen Eingang und dem Eingang des Speicherblockes angeordnet und dafür eingerichtet sind, an den Eingang des Speicherblockes zusammengesetzte Wörter anzulegen, die M Gruppen zu P Bits von M verschiedenen Binärwörtern umfassen.
Nach einer Ausführungsform umfasst der Speicher einen flüchtigen Pufferspeicher, dessen Ausgang mit dem Eingang des Speicherblockes verbunden ist, und Mittel zum Einspeichern von Daten in den Pufferspeicher, die im Speicherblock gespeichert werden sollen, und dann zum Speichern der Daten, die vorab im Pufferspeicher gespeichert wurden, im Speicherblock.
Nach einer Ausführungsform enthält der Speicher Mittel zum Speichern von zusammengesetzten Wörtern in den Pufferspeicher, die M Gruppen zu P Bits von M verschiedenen Binärwörtern umfassen, die seriell empfangen wurden.
Nach einer Ausführungsform ist P gleich K/M, wobei K die Anzahl an Bits ist, die die Wörter umfassen, die im Speicher gespeichert sind, wobei M gleich 2^N ist.
Nach einer Ausführungsform ist N gleich 1 und M gleich 2.
Diese Ziele, Merkmale und Vorteile der vorliegenden Erfindung, sowie weitere, werden in der folgenden Beschreibung des erfindungsgemäßen Leseverfahrens und verschiedener Ausführungsformen von Speichern, die erlauben, dieses Verfahren auszuführen, unter Bezugnahme auf die entsprechenden beigefügten Zeichnungen im Einzelnen dargestellt. Es zeigen:
1 schematisch das erfindungsgemäße Leseverfahren.
2 den Aufbau einer EEPROM-Speicherebene,
3 den Aufbau eines erfindungsgemäßen EEPROM-Speicherblockes,
4 das elektrische Schaltbild eines in 3 als Block dargestellten Teiles,
5 den Aufbau eines erfindungsgemäßen seriellen Speichers, ausgehend vom Speicherblock der 3,
6 das elektrische Schaltbild eines in 5 als Block dargestellten Teiles,
7A bis 7L verschiedene elektrische Signale zur Erläuterung der Arbeitsweise des Speichers der 5,
8 ist ausgelassen,
9 zeigt den Aufbau eines erfindungsgemäßen FLASH-Speicherblockes,
10 ist ausgelassen,
11 den Aufbau eines erfindungsgemäßen seriellen Speichers, ausgehend vom Speicherblock der 9,
12 ist ausgelassen,
13 den Aufbau eines herkömmlichen FLASH-Speicherblockes, der eine erfindungsgemäße Bit-Verschachtelung aufweist,
14 den Aufbau eines erfindungsgemäßen seriellen Speichers, ausgehend vom Speicherblock der 13, und
15 den Aufbau eines erfindungsgemäßen Pufferspeichers, der in 14 als Block dargestellt ist.
I/Beschreibung des erfindungsgemäßen Leseverfahrens
1 stellt sehr schematisch einen Speicher MEM1 dar und dient der Erläuterung des erfindungsgemäßen Leseverfahrens. Der Speicher MEM1 umfasst einen seriellen Eingang DIN, ein Schieberegister REG1, einen Speicherblock 10, eine Auswahlschaltung MUX1, die am Ausgang des Speicherblockes 10 angeordnet ist, ein Schieberegister REG2 und einen seriellen Ausgang DOUT. Adressen werden am Eingang DIN empfangen und die im Speicher gelesenen Wörter werden am Ausgang DOUT ausgegeben. Das Register REG1 umfasst einen seriellen Eingang, der an den Eingang DIN angeschlossen ist, und einen Parallelausgang, der an den Speicherblock 10 angeschlossen ist. Das Register REG2 umfasst einen Paralleleingang, der über eine Schaltung MUX1 mit dem Ausgang des Speicherblockes 10 verbunden ist, und einen seriellen Ausgang, der mit dem Ausgang DOUT des Speichers MEM1 verbunden ist. Die Daten werden mit Hilfe der Register REG1 und REG2 Bit für Bit im Rhythmus eines Taktsignals CLK empfangen und ausgegeben.
Das erfindungsgemäße Leseverfahren umfasst in an sich herkömmlicher Weise einen Schritt des Lesens von M Binärwörtern W₀, W₁, ... W_M zu einem Zeitpunkt, zu dem die empfangene Adresse ADR₁ partiell ist und nur höherwertige Bits A_J, A_J-1, A_J-2, ... A_N+1, A_N umfasst, denen N niederwertige Bits A_N-1, A_N-2, ... A₀ fehlen, um eine vollständige Adresse ADR zu bilden.
Erfindungsgemäß besteht dieser Schritt darin, die P ersten Bits der Wörter W₀, W₁, ... W_M mit derselben partiellen Adresse ADR1 zu lesen, also Bitgruppen P₁(W₀), P₁(W₁), ... P1(W_M), statt gleichzeitig alle Bits zu lesen, die jedes der M Wörter umfasst. Wenn die empfangene Adresse vollständig ist, wird die Bitgruppe P₁(W_i) des Wortes W_i, das mit der vollständigen Adresse ADR bezeichnet wird, aus der Menge der gleichzeitig gelesenen Bitgruppen ausgewählt, indem an die Auswahlschaltung MUX1 die N niederwertigen Adressenbits A_N-1, A_N-2, ... A₀ angelegt werden, die während des Ablaufs des ersten Lesevorganges empfangen wurden, die eine Auswahladresse ADR₂ bilden.
Während die P Bits der Bitgruppe P(W_i) eins nach dem anderen am Ausgang DOUT ausgegeben werden, werden die P folgenden Bits des Wortes im Speicher gelesen, das mit der vollständigen Adresse bezeichnet wird. Dieser zweite Leseschritt erfolgt vorzugsweise wie der erste, indem gleichzeitig die P folgenden Bits der M Wörter des Speichers gelesen werden, die dieselbe partielle Adresse haben, d. h. die Bitgruppen P₂(W₀), P₂(W₁), ... P₂(W_M), und dann eine Bitgruppe P₂(W_i) mit Hilfe der Auswahladresse ADR2 ausgewählt wird. Die Bits der Gruppe P₂(W_i), die dem Wort W_i entsprechen, das mit der vollständigen Adresse ADR bezeichnet wird, werden am Ausgang DOUT ausgegeben, wenn die P ersten Bits ausgegeben worden sind. Dieser Leseschritt wird wiederholt, bis alle Bits des mit der vollständigen Adresse bezeichneten Wortes ausgegeben sind.
Auf diese Weise erfolgt das Lesen eines Binärwortes W_i erfindungsgemäß in K/P gleichzeitigen Leseschritten von M Gruppen zu P Bits P₁(W_i), P₂(W_i), P₃(W_i), ... P_K/P(W_i), wobei K die Anzahl der Bits ist, die jedes der Wörter im Speicher umfasst, wobei K/P notwendigerweise eine ganze Zahl ist. Die Anzahl der Bits, die in jedem Leseschritt gleichzeitig im Speicher gelesen werden, ist gleich dem Produkt von P mit M (wobei M gleich 2^N ist). Vorzugsweise ist P gleich K/M, also K/2^N, so dass die Gesamtzahl der in jedem Leseschritt gleichzeitig im Speicher gelesenen Bits gleich K ist. Mit anderen Worten erfordert das erfindungsgemäße Verfahren nur K Leseschaltungen, d. h. dieselbe Anzahl an Leseschaltungen, wie ein herkömmlicher Speicher, der Wörter zu K Bits enthält und ohne vorgezogenes Lesen arbeitet.
Wenn davon ausgegangen wird, dass die Adressenbits im Maß eines Bits pro Taktzyklus empfangen werden, was in der Praxis der Fall ist, gilt für die Zeit Tr, die zum Lesen der ersten Bitgruppe P₁(W_i) und Ausgeben der ersten Bits am Ausgang DOUT zugewiesen ist: Tr = NT + kT,wobei T die Taktperiode ist und kT die Zeit, die zwischen dem Empfang des letzten Adressenbits A₀ und dem Senden des ersten Datenbits verläuft. Es sei daran erinnert, dass der Parameter k herkömmlicherweise bei einem SPI-Bus (dem schlimmsten Fall) gleich 0,5 ist und bei einem Microwire- oder I2C-Bus gleich 1,5. Die Anzahl N entspricht so der Anzahl an Taktzyklen, die beim ersten Leseschritt gegenüber Verfahren ohne vorgezogenes Lesen gewonnen werden.
Im Übrigen ist die Zeit Ts, die zum Lesen der folgenden Bitgruppen P₂(W_i), P₃(W_i), ... P_K/P(W_i) zugeordnet ist, maximal gleich Ts = PTund hängt nur von der Zahl P der Bits jeder Gruppe ab.
Da die Zahlen N und P Parameter des erfindungsgemäßen Verfahrens sind, steigt die Lesezeit Tr der ersten Bitgruppe in Abhängigkeit von N, bis die Zeit Ts kleiner wird, als die Zeit Tr. Von diesem Wert ab stellt also nicht mehr die Zeit Tr, die zum Lesen der ersten Bitgruppe zur Verfügung steht, eine Begrenzung dar, sondern die Zeit Ts, die zum Lesen der folgenden Bitgruppen zur Verfügung steht.
Das erfindungsgemäße Verfahren kann also für einen gegebenen Wert N folgendermaßen zusammengefasst werden:

– M = 2^N
– K/P ist eine ganze Zahl,
– P ist vorzugsweise gleich K/M, also K/2^N, um eine konstante Anzahl K an Leseschaltungen im Vergleich zu einem herkömmlichen Speicher beizubehalten, der Wörter zu K Bits umfasst,
– die Zeit Tr, die für das Lesen der ersten Bitgruppe zugeordnet ist, ist gleich NT + kT,
– die Zeit Ts, die für das Lesen der folgenden Bitgruppen zugeordnet ist, ist gleich PT, also (K/M)T,
– die optimale Lesezeit Tr wird erreicht, wenn Ts kleiner wird, als Tr, also: (K/M)T ≤ NT + kT

Daraus folgt, dass K/M ≤ N + kalso K/2N ≤ N + koder K ≤ 2N(N + k)
Wenn beispielsweise K = 8 Bits und k = 0,5 gilt, ist die optimale Zahl N gleich 2, M gleich 4, P gleich 2 und umfasst das erfindungsgemäße Verfahren 4 Lesezyklen von 4 Gruppen zu 2 Bits, die unter 4 Binärwörtern ausgewählt wurden, die dieselbe partielle Adresse haben. Die für das Lesen der ersten Gruppe zugeordnete Zeit Ts beträgt 2,5 Taktzyklen (statt 0,5 Taktzyklen ohne vorgezogenes Lesen) und die für das Lesen der drei folgenden Bitgruppen zugeordnete Zeit beträgt 2 Taktzyklen. In der Praxis ist es jedoch nicht unbedingt erforderlich, die optimale Lesezeit zu suchen. Die Wahl N = 1 führt in den meisten Fällen zu einem ausreichenden Zeitgewinn (1 Taktzyklus), um das eingangs dargestellte Problem zu lösen.
Im Folgenden werden verschiedene Ausführungsformen von elektrisch programmierbaren und löschbaren Speichern beschrieben, die erlauben, dieses Verfahren auszuführen, ohne aus den Augen zu verlieren, dass das ursprüngliche Ziel der vorliegenden Erfindung darin besteht, den Aufbau von Speichern mit vorgezogenem Lesen zu vereinfachen, indem die Anzahl an Leseschaltungen verringert wird. Mit anderen Worten darf der Aufbau erfindungsgemäßer Speicher nicht zu komplex sein, weil dadurch der Vorteil verlorenginge, der mit der Verringerung der Anzahl an Leseschaltungen verbunden ist.
Zur Vereinfachung wird die unten folgende Beschreibung verschiedener Ausführungsformen erfindungsgemäßer Speicher erfolgen, indem N gleich 1 gewählt wird und M gleich 2. Eine vollständige Adresse wird 16 Bits A₁₅ bis A₀ umfassen, wobei das Bit A₀ die Auswahladresse darstellt und die Bits A₁₅–A₁ die partielle Adresse. Vorzugsweise sind die P ersten Bits jedes der gleichzeitig im Speicher gelesenen Wörter die höherwertigen Bits, die im Allgemeinen als Erste auf einen seriellen Bus gelegt werden.
II/Ausführung des Verfahrens in einem EEPROM-Speicher
A/Aufbau einer EEPROM-Speicherebene
Zur Erinnerung zeigt 2 schematisch und teilweise das Herz eines EEPROM-Speichers oder die EEPROM-„Speicherebene” 20. Die Speicherebene 20 umfasst eine Vielzahl von Speicherzellen die matrixförmig angeordnet und mit Wortleitungen WL_i und Bitleitungen BL_j verbunden sind. Jede Zelle CE_i,j umfasst einen Floating-Gate-FGT-Transistor und einen Zugriffstransistor TA. Das Gate G des Zugriffstransistors TA ist mit einer Wortleitung WL_i verbunden, sein Drain D ist mit einer Bitleitung BL_j verbunden, wobei seine Source S mit dem Drain D des Transistors FGT verbunden ist. Das Gate G des Transistors FGT ist über eine Gate-Steuerleitung CGL und einen Gate-Steuertransistor CGT mit einer Leitung zur Spaltenauswahl CLk verbunden und seine Source S ist mit einer Sourceleitung SL verbunden, wobei das Gate des Transistors CGT mit der Wortleitung WL_i verbunden ist. Auf diese Weise sind die Speicherzellen CE_i,j derselben Wortzeile/-leitung WL_i in Spalten des Ranges k angeordnet und bilden Wörter W_i,k, im Allgemeinen Bytes, die mit Hilfe der Spaltenauswahlleitung CL_k und der Wortleitung WL_i zum Lesen ausgewählt werden können, mit der sie verbunden sind.
In einer derartigen EEPROM-Speicherebene besteht ein Lösch- oder Programmiervorgang einer Zelle im Injizieren oder Entfernen elektrischer Ladungen durch den Tunneleffekt in das Floating Gate des Transistors FGT der Zelle. Ein gelöschter FGT-Transistor weist eine positive Schwellenspannung VT1 auf und ein programmierter FGT-Transistor eine negative Schwellenspannung VT2. Wenn eine Lesespannung Vread, die zwischen VT1 und VT2 liegt, an sein Gate angelegt wird, bleibt ein gelöschter Transistor gesperrt, was durch Konvention einer logischen „1" entspricht, und wird ein programmierter Transistor leitend, was durch Konvention einer logischen „0" entspricht. Der Löschvorgang erfolgt durch Anlegen einer Löschspannung Vpp in der Größenordnung von 12 bis 20 V an das Gate G des FGT-Transistors, während die Sourceleitung SL an Masse liegt. Der Programmiervorgang erfolgt durch Anlegen einer Programmierspannung Vpp über den Zugriffstransistor TA an den Drain D des Transistors FGT, während das Gate an Masse liegt. Die Ladungsübergänge durch Tunneleffekt erfolgen mit einem Gitterstrom fast gleich Null, wobei eine große Anzahl an EEPROM-Speicherzellen gleichzeitig gelöscht oder programmiert werden können.
B/Aufbau eines erfindungsgemäßen EEPROM-Speicherblockes
3 zeigt einen erfindungsgemäßen Speicherblock 21, der eine EEPROM-Speicherebene 20 ähnlich derjenigen umfasst, die soeben beschrieben wurde. Zur Erhöhung der Klarheit der Figur wurden nur zwei Spalten COL₀, COL₁ der Speicherebene 20 und vier Wortzeilen WL₀ bis WL₄ im Einzelnen dargestellt. Die Spalten COL₀, COL₁ umfassen jeweils acht Bitzeilen, BL₀ bis BL₇ bzw. BL₈ bis BL₁₃. Im Folgenden beschränken wir uns auf die Beschreibung des Aufbaus des Speicherblockes 21 unter Bezug auf die Spalten COL₀ und COL₁, wobei sich dieser Aufbau selbstverständlich in den anderen Spalten der Speicherebene wiederholt. Es sind die Bits b₀ bis b₇ von zwei Binärwörtern W₀, W₁ mit den Koordinaten WL₀/COL₀ bzw. WL₀/COL₁ und den Adressen 0000_H und 0001_H (Hexadezimaldarstellung) dargestellt. Diese Bits werden mit b₀(W₀) bis b₇(W₀) bzw. b₀(W₁) bis b₇(W₁) bezeichnet.
Der Speicherblock 21 umfasst in herkömmlicher Weise außer der Speicherebene 20 einen Zeilendecoder ADEC1, einen Spaltendecoder BDEC1, Leseschaltungen SA₀ bis SA₇ und eine Program mierschaltung PGRC1. Der Decoder ADEC1 empfängt am Eingang höherwertige Adressenbits, hier acht Bits A₈ bis A₁₅ (d. h. 256 Wortzeilen) und wählt an seinem Ausgang eine der Wortzeilen WL_i aus, die mit der empfangenen Adresse bezeichnet wird, wobei die Gesamtheit an Wörtern einer Wortzeile eine Seite der Speicherebene 20 bildet. Der Decoder BDEC1 empfängt niederwertige Adressenbits, hier acht Bits A₀ bis A₇ (d. h. 256 Spalten), die die Adresse einer Spalte definieren, d. h. die Adresse eines Wortes in einer Seite.
Im Speicherblock 21 sind ein Lesepfad und ein Schreibpfad zu erkennen. Erfindungsgemäß erlaubt der Lesepfad, durch Anlegen einer vollständigen Adresse Gruppen von P Bits von M Binärwörtern auszugeben, die dieselbe partielle Adresse haben, d. h. hier vier Bits von zwei Wörtern. Der Schreibpfad, dessen Aufbau später in Erinnerung gerufen wird, ist an sich bekannt.
Lesepfad:
Der Spaltendecoder BDEC1 umfasst einen Decodierblock CDEC1 und Auswahltransistoren TS₀ bis TS₁₅, die vom Decodierblock CDEC1 gesteuert werden. Jede Bitzeile BL0 bis BL15 ist über einen Auswahltransistor TS₀ bis TS₁₅, einen Lesetransistor TR₀ bis TR₁₅ und einen Verbindungsbus RB mit einer Leseschaltung SA₀ bis SA₇ verbunden. Der Bus RB umfasst acht Leitungen RB₀ bis RB₇, wobei jede Leitung mit einer Leseschaltung SA₀ bis SA₇ verbunden ist. Die Lesetransistoren TR₀ bis TR₁₅, die mit den Transistoren TS₀ bis TS₁₅ in Reihe geschaltet sind, werden durch ein Signal READ (Gatesteuerung) gesteuert, das zum Lesen auf 1 gesetzt wird.
Erfindungsgemäß werden die Auswahltransistoren TS₄ bis TS₇ der Bitzeilen BL₄ bis BL₇ der Spalte COL₀ und die Auswahltran sistoren TS₁₂ bis TS₁₅ der Bitzeilen BL₁₂ bis BL₁₅ der Spalte COL₁ durch den Ausgang SCL₁ (Auswahl der Spalte 1) des Decodierblockes CDEC1 gesteuert. Die Auswahltransistoren TS₀ bis TS₃ der Bitzeilen BL₀ bis BL₃ der Spalte COL₀ und die Auswahltransistoren TS₈ bis TS₁₁ der Bitzeilen BL₈ bis BL₁₁ der Spalte COL₁ werden durch den Ausgang SCL₀ (Auswahl der Spalte 0) des Decodierblockes CDEC1 gesteuert. Weiterhin erfindungsgemäß sind die Bitzeilen des Rangs j und j + 4 (also j + P) jeder Spalte durch den Verbindungsbus RB mit derselben Leseschaltung SA_j verbunden, während die Bitzeilen desselben Ranges von zwei Wörtern mit derselben partiellen Adresse (Bits A₁₅–A₁ identisch) mit verschiedenen Leseschaltungen verbunden sind.

Zusammenfassend sind die Bitzeilen hier über einen Auswahltransistor und einen Lesetransistor mit den Leseschaltungen in der Weise verbunden, die unten in der Tabelle 1 beschrieben wird. Tabelle 1

Bitzeilen:	Verbunden mit (*):
BL₀, BL₄ (Wort W₀)	SA₀
BL₁, BL₅ (Wort W₀)	SA₁
BL₂, BL₆ (Wort W₀)	SA₂
BL₃, BL₇ (Wort W₀)	SA₃
BL₄, BL₈ (Wort W₁)	SA₄
BL₅, BL₉ (Wort W₁)	SA₅
BL₆, BL₁₀(Wort W₁)	SA₆
BL₇, BL₁₁(Wort W₁)	SA₇

So veranlasst beim Lesen (READ = 1) das Anlegen einer geraden Adresse (A₀ = 0) an den Decoder BDEC1 das Lesen der vier höherwertigen Bits von zwei Wörtern, die dieselbe partielle Adresse haben, und das Anlegen einer ungeraden Adresse (A₀ = 1) bewirkt das Lesen der vier niederwertigen Bits zweier Wörter, die dieselbe partielle Adresse haben. Beispielsweise veranlasst das Anlegen der Adresse 0000_H an die Decoder ADEC1, BDEC1 das Lesen der Bits b₇ bis b₄ jedes Wortes W₀, W₁, die an die Ausgänge der Schaltungen SA₇ bis SA₀ gelegt werden, und das Anlegen der Adresse 0001_H an die Decoder veranlasst das Lesen der Bits b₃ bis b₀ jedes Wortes W₀, W₁.
Ganz allgemein unterscheidet sich ein erfindungsgemäßer EEPROM-Speicherblock also vom Stand der Technik durch die Tatsache, dass das Anlegen einer vollständigen oder partiellen Adresse, gefolgt vom Lesesignal READ, das Lesen der Gruppen zu P Bits von M Wörtern mit derselben partiellen Adresse veranlasst.
Schreibpfad:
Die Programmierschaltung PGRC1 umfasst in herkömmlicher Weise mehrere Latches LT, die während der Zellenprogrammierperioden mit der hohen Spannung Vpp versorgt werden. Die Anzahl an Latches LT ist hier gleich der Anzahl an Bitzeilen der Speicherebene, um die gleichzeitige Programmierung aller Wörter einer Wortzeile zu ermöglichen (Programmierung im Seitenmodus). Der Ausgang jedes Latch LT ist an eine Bitzeile BL angeschlossen und sein Eingang ist an eine Leitung des Datenbusses DB angeschlossen. Die Latches LT, die mit den Bitzeilen BL₀ bis BL₇ der Spalte COL₀ verbunden sind, werden durch den Ausgang SCL₀ des Decodierblockes CDEC1 aktiviert, die Latches LT, die mit den Bitzeilen BL₈ bis BL₁₅ der Spalte COL₁ verbunden sind, werden durch den Ausgang SCL₁ des Decodierblockes CDEC1 aktiviert etc. Jeder Latch LT gibt die Programmierspannung Vpp aus, wenn er vom Decodierblock CDEC1 aktiviert wird, wenn das Bit an seinem Eingang gleich 1 ist.
Gemeinsame Elemente für Schreiben und Lesen:
Die Programmierschaltung PGRC1 umfasst ebenfalls Latches LTC, die die Vorspannung der Zeilen der Spalte COL_j sicherstellen, die mit den Drains der Gatesteuertransistoren CGT verbunden sind. Diese Latches LTC werden hier im Lesemodus verwendet, um die Spannung Vcc auszugeben, und werden im Programmier- oder Löschmodus verwendet, um eine Spannung gleich Null (Programmierung) auszugeben oder die Spannung Vpp (Löschen). Erfindungsgemäß wird jeder Latch LTC im Lesemodus durch irgendeinen der Ausgänge des Decodierblockes CDEC1 aktiviert, die dieselbe partielle Adresse haben, wie die Spalte, der der Latch zugeordnet ist. So werden beispielsweise die Latches LTC₀, LTC₁ der Spalten COL₀, COL₁ durch irgendeinen der beiden Ausgänge SCL₀, SCL₁ des Decodierblockes CDEC1 aktiviert. Im Programmier- oder Löschmodus dagegen wird jeder Latch LTC ausschließlich durch den Ausgang SCL₀, SCL₁ aktiviert, der der Spalte entspricht, der er zugeordnet ist.
Ein Ausführungsbeispiel des Latch LTC₀ ist in 4 schematisch dargestellt. Der Latch LTC₀ umfasst einen Inverterbaustein mit Speicher ICELL, der aus zwei gegeneinander geschalteten Invertern besteht, deren Ausgang das Gate eines Transistors T1 steuert. Die Source des Transistors T1 ist an den Transistor CGT angeschlossen und empfängt während der Zellenlöschvorgänge an seinem Drain die Spannung Vpp, während der Programmiervorgänge eine Spannung gleich Null (Masse) oder während der Lesevorgänge die Spannung Vcc. Der Eingang der Zelle ICELL ist durch zwei Inversionszweige an Masse angeschlossen, wobei der erste Zweig einen Transistor T2 umfasst, der durch das Auswahlsignal SCL₀ gesteuert wird, und der zweite zwei Transistoren T3, T4 in Reihe geschaltet aufweist, die durch das Signal READ bzw. das Auswahlsignal SCL₁ gesteuert werden.
Im Programmier- oder Löschmodus ist das Signal READ gleich 0 und nur das Signal SCL₀ kann den Eingang des ICELL-Gatters auf 0 setzen, um den Ausgang des Latch LTC0 zu aktivieren. Der Transistor T1 wird dann leitend und legt den Transistor CGT an Masse (Zellenprogrammierung) oder an die Spannung Vpp (Zellenlöschen). Im Lesemodus (READ = 1) erlaubt der Übergang auf 1 eines beliebigen der Signale SCL₀, SCL₁, den Eingang der Zelle ICELL auf 0 zu setzen. Der Transistor T1 wird leitend und verbindet den entsprechenden Transistor CGT mit der Spannung Vcc.
C/Aufbau eines erfindungsgemäßen EEPROM-Speichers
Im Vorangehenden wurde ein EEPROM-Speicherblock 21 beschrieben, der dafür vorgesehen ist, beim Anlegen einer geraden Adresse (A₀ = 0) vier höherwertige Bits von zwei Wörtern mit derselben partiellen Adresse auszugeben und beim Anlegen einer entsprechenden ungeraden Adresse (A₀ = 1) vier niederwertige Bits dieser beiden Wörter. Wie bereits erwähnt, ist dieser Lesemodus ein besonderer Fall des gleichzeitigen Lesens von Gruppen von P Bits in M Wörtern, die dieselbe partielle Adresse haben, wenn N = 1, M = 2 und P = 4. Im Folgenden wird gezeigt, wie die Eigenschaften des Speicherblockes in dynamischer Weise ausgenutzt werden können, um das erfindungsgemäße Verfahren auszuführen.
5 stellt schematisch einen erfindungsgemäßen seriellen Speicher MEM2 dar, der eine serielle Eingangsschnittstelle DIN und eine serielle Ausgangsschnittstelle DOUT umfasst, die hier an einen SPI-Bus angeschlossen sind. Der Speicher MEM2 besteht aus dem EEPROM-Speicherblock 21, dem verschiedene Peripherieteile hinzugefügt wurden, die die Behandlung der Datenströme am Ein- und Ausgang sicherstellen, sowie die Ausführung des erfindungsgemäßen Verfahrens. Unter diesen verschiedenen Peripherieteilen sind Schieberegister RA1, RA2, RIN mit seriellem Eingang und Parallelausgang zu erkennen, eine Adressenabrufschaltung SCAN1, eine Auswahlschaltung MUX1, ein Schieberegister RS mit Paralleleingang und seriellem Ausgang und ein Sperrregister LTS. Die gesamte Einheit wird durch eine Zentraleinheit UC mit festverdrahteter Logik oder Mikroprozessor gesteuert.
Der serielle Eingang des Registers RA1, hier von 15 Bits, ist an die Schnittstelle DIN angeschlossen und sein Parallelausgang gibt die Adressenbits A₁₅ bis A₁ aus. Die Bits A₁₅ bis A₈ werden an die entsprechenden Eingänge des Zeilendecoders ADEC1 gelegt und die Bits A₇ bis A₁ an die entsprechenden Eingänge des Spaltendecoders BDEC1. Der serielle Eingang des Registers RA2, hier von 1 Bit, ist mit der Schnittstelle DIN verbunden und sein Ausgang gibt das Adressenbit A₀ aus. Das Bit A₀ wird an den Steuereingang der Schaltung MUX1 angelegt. Das Bit A₀ wird ebenfalls an den Eingang der Schaltung SCAN1 angelegt, deren Ausgang mit dem Adresseneingang A₀ des Spaltendecoders BDEC1 verbunden ist. Der serielle Eingang des Registers RIN von 8 Bits ist an die Schnittstelle DIN angeschlossen und sein Parallelausgang mit dem Eingang der Zentraleinheit UC und dem Eingang der Programmierschaltung PGRC1 (Speicherblock 21) verbunden. Der Eingang der Auswahlschaltung MUX1 ist mit den Ausgängen der Leseschaltungen SA₀ bis SA₇ (Speicherblock 21) verbunden und ihr Ausgang ist an den Paralleleingang des Schieberegisters RS angeschlossen. Der serielle Ausgang des Registers RS ist an den Eingang des Registers LTS angeschlossen, dessen Ausgang mit der Schnittstelle DOUT verbunden ist.
Die Schaltung SCAN1, die in 6 im Einzelnen dargestellt ist, umfasst einen Frequenzteiler 23, der am Eingang das Taktsignal CLK des SPI-Busses empfängt, sowie zwei „UND"-Gatter 24, 25, einen Inverter 26 und ein „ODER"-Gatter 27. Der Teiler 23, hier ein Teiler durch 4 (da P = 4), empfängt das Signal READ an seinem Rückstellungseingang RST und gibt ein Signal QCLK aus, dessen Frequenz viermal langsamer ist, als das Taktsignal CLK. Das Signal QCLK wird an einen Eingang des Gatters 24 angelegt, dessen anderer Eingang das Signal READ empfängt. Das Gatter 25 empfängt an seinen Eingängen das niederwertige Adressenbit A₀ und das invertierte Signal/READ, das vom Gatter 26 ausgegeben wird. Das Gatter 27 empfängt am Eingang die Ausgänge der Gatter 24, 25 und gibt ein Bit A₀' aus.
Am Ausgang der Schaltung SCAN1 kopiert das Bit A₀' das niederwertige Bit A₀, wenn das Signal READ auf 0 liegt (Gatter 24 gesperrt, Schaltung SCAN1 transparent) oder kopiert das Signal QCLK, wenn das Signal READ auf 1 liegt (Gatter 25 gesperrt, Schaltung SCAN1 aktiv). Das Signal QCLK hegt während der ersten vier Taktzyklen nach dem Übergang des Signals READ auf 1 auf 0, und geht dann für die vier folgenden Taktzyklen auf 1 über etc.
Im Folgenden wird wieder auf 5 Bezug genommen. Die allgemeine Arbeitsweise des Speichers MEM2, was die Behandlung der Datenströme am Eingang angeht und die Ausführung von Schreibvorgängen, ist an sich bekannt und wird nicht im Einzelnen beschrieben. Die Operationscodes [CODE_OP] der auszuführenden Befehle werden Bit für Bit im Register RIN durch aufeinanderfolgende Lade- und Registerschiebevorgänge empfangen und dann zum Decodieren an die Zentraleinheit UC gesandt. Die empfangenen, im Speicherblock abzuspeichernden Daten [DATA_IN] werden ebenfalls im Register RIN empfangen und dann an den Eingang der Programmierschaltung PGRC1 angelegt. Die Speicher- oder Leseadressen von Wörtern werden in den Registern RA1 und RA2 empfangen.
Die Arbeitsweise des Speichers MEM2 im Lesemodus ist in den 7A bis 7L dargestellt, die die folgenden Signale zeigen, die von der Zentraleinheit UC ausgegeben werden:

– CLK: Synchronisationstaktsignal
– DIN: Daten (Adressenbits), die an der Schnittstelle DIN empfangen werden
– LRA1: Laden eines Bits in das Register RA1
– SRA1: Verschieben des Registers RA1 um ein Bit
– READ: Lesesignal
– LRA2: Laden eines Bits in das Register RA2
– A₀': von der Schaltung SCAN1 ausgegebenes Signal
– INCR: Inkrementieren des Registers RA2
– LRS: paralleles Laden des Registers RS
– SRS: Verschieben des Registers RS um ein Bit
– LLTS: Laden eines Bits in das Register LTS
– DOUT: Daten (Bits eines Wortes), die an die Schnittstelle DIN geschickt werden.

Diese Figuren zeigen den Lesevorgang nach Empfang des Operationscodes [CODE_READ] des Lesebefehls und Empfang der ersten Adressenbits A₁₅ bis A₄. Der Empfang dieser Adressenbits, dargestellt in den 7A bis 7D, erfolgt durch die Schritte Laden (LRA1) des Registers RA1 in der Mitte eines Taktzyklus und Verschieben (SRA1) des Registers RA1 am Ende des Taktzyklus. Das vorletzte Adressenbit A1 wird im Register RA1 gespeichert und das letzte Bit A₀ wird im Register RA2 gespeichert (Signal LRA2, 7F).
Das Signal READ (7E) wird im Wesentlichen zu dem Zeitpunkt gesendet, zu dem das Bit A₁ ins Register RA1 geladen wird. Zu diesem Zeitpunkt ist das Register RA1 voll und enthält die partielle Adresse A₁₅–A₁. Der Übergang des Signals READ auf 1 aktiviert die Schaltung SCAN1, die für eine Dauer von vier Taktzyklen CLK ein Bit A₀' gleich 0 ausgibt (7G). Der Speicherblock 21 empfängt so eine gerade Adresse, während der Eingang A₀ des Decodierblockes auf 0 gesetzt wird. Der Speicherblock gibt die vier höherwertigen Bits b₇ bis b₄ jedes Wortes W₀, W₁ mit derselben partiellen Adresse aus, die sich an den Ausgängen der Schaltungen SA₇ bis SA₀ wiederfinden (5). Wenn das Bit A₀ empfangen und im Register RA2 gespeichert ist (7F), liegt das Bit A₀ für die Auswahl der Bitgruppe b₇–b₄ des durch die vollständige Adresse bezeichneten Wortes am Steuereingang der Schaltung MUX1 an. Im Wesentlichen zum selben Zeitpunkt wird das Ladesignal LRS ans Register RS angelegt (7J). Dieses wird also mit der ausgewählten Bitgruppe b₇–b₄ geladen und das Bit b₇ an seinem Ausgang ausgegeben. Auf der abfallenden Flanke des Taktzyklus, d. h. 0,5 Taktzyklen nach Empfang des letzten Adressenbits A₀, wird das Signal LLTS des Ladens des Ausgangsregisters LTS ausgegeben (7K) und das Bit b₇ wird an der Schnittstelle DOUT ausgegeben.
Die hier für das Lesen der ersten Bitgruppe b₇–b₄ gewonnene Zeit Δt beträgt 1 Taktzyklus (N = 1) und addiert sich zum halben Taktzyklus, der den Empfang des letzten Adressenbits von der Sendung des ersten Datenbits trennt. Dieses Ergebnis wird mit nur acht Leseschaltungen SA₀–SA₇ erreicht gegenüber sechzehn in einem herkömmlichen Speicher mit vorgezogenem Lesen und mit einem Ausgangsregister RS, das nur vier Bits umfasst.
Nach dem Senden des ersten Bits b₇ werden die folgenden Bits b₆ bis b₄ durch aufeinanderfolgende Verschiebungen des Registers RS und Laden des Registers LTS ausgegeben (7J, 7K). Im fünften Taktzyklus nach dem Beginn des vorgezogenen Leseschrittes, d. h. während des Sendens des Bits b₅, geht das Bit A₀' am Ausgang der Abrufschaltung SCAN automatisch auf 1 über (7G) und der Lesevorgang wird zum Lesen der folgenden Bits, hier der niederwertigen Bits b₃ bis b₀ jedes der Wörter W₀, W₁, erneut begonnen. Wenn das Bit b₄ ausgegeben ist, wird das Signal LRS zum Laden des Registers RS erneut auf der abfallenden Flanke des Taktsignals abgegeben und die Bits b₃ bis b₀ werden in derselben Weise, wie die vorangehenden, an die Schnittstelle DOUT geschickt.
Optional kann der Speicher MEM1 im sequentiellen Lesemodus arbeiten und nach dem Lesen des mit der empfangenen Adresse bezeichneten Wortes eine Vielzahl an Wörtern zu lesen fortfahren, deren Anzahl im Lesebefehl angegeben ist. In diesem Fall wird, wie in den 5 und 7H gezeigt, während des Sendens der niederwertigen Bits des vorangehenden Wortes ein Inkrementierungssignal INCR an das Register RA2 angelegt. Das Überlaufsignal CRY des Registers RA2 wird als Inkrementierungssignal über ein „UND"-Gatter, das an seinem anderen Eingang ein Validierungssignal VINCR empfängt, das von der Zentraleinheit UC ausgegeben wird, an das Register RA1 angelegt. Das Signal VINCR muss auf 1 liegen, damit der sequentielle Lesemodus validiert ist.
III/Ausführung des Verfahrens in einem FLASH-Speicher
III-I/Einleitung
A/Aufbau einer FLASH-Speicherebene
Zur Erinnerung zeigt die 8 schematisch das Herz eines FLASH-Speichers oder eine FLASH-Speicherebene 30. Die Speicherebene 30 umfasst eine Vielzahl von Speicherzellen CE_i,j bzw. die matrixförmig angeordnet und an Wortleitungen WL_i und Bitleitungen BL_j angeschlossen sind. Die Zellen CF_i,j der FLASH-Speicherebene haben einen einfacheren Aufbau, als EEPROM-Speicherzellen und weisen nur einen Floating-Gate-Transistor FGT auf. Das Gate G des Transistors FGT ist an eine Wortleitung WL_i angeschlossen, sein Drain D mit einer Bitleitung BL_j verbunden und seine Source S mit einer Sourceleitung SL. Die Anordnung der Zellen eines Wortes kann fortlaufend oder verschachtelt sein, so dass ein Wort W_i,k, das einer Zeile des Ranges i und einer Spalte des Ranges k zugeordnet ist, acht Zellen umfassen kann, die nebeneinander angeordnet sind, wie in 8 dargestellt, oder im Fall von Verschachtelung nicht nebeneinander liegende Zellen. Auf dem Stand der Technik sind die physisch nebeneinander liegenden Zellen im Allgemeinen die Zellen gleichen Ranges der Wörter derselben Wortzeile.
In einer derartigen FLASH-Speicherebene besteht ein Löschvorgang einer Zelle in der Entnahme elektrischer Ladungen durch Tunneleffekt, die im Floating-Gate eingeschlossen sind, während ein Programmiervorgang im Injizieren von Ladungen in das Floating-Gate durch einen Effekt besteht, der „heiße Elektroneninjektion" (Hot electron injection) genannt wird. Ein gelöschter FGT-Transistor weist eine positive Schwellenspannung VT1 geringen Betrages auf und ein programmierter Transistor weist eine Schwellenspannung VT2 auf, die höher ist, als VT1. Wenn eine Lesespannung Vread zwischen VT1 und VT2 an sein Gate angelegt wird, ist ein gelöschter Transistor leitend, was durch Konvention einer logischen „1" entspricht, und bleibt ein programmierter Transistor gesperrt, was durch Konvention einer logischen „0" entspricht.
Aufgrund ihrer Einfachheit weisen die FLASH-Speicher den Vorteil großer Kompaktheit auf, was die belegte Siliziumoberfläche betrifft, und weisen so bei konstanter Siliziumoberfläche eine erheblich höhere Speicherkapazität auf, als EEPROM-Speicher, und dies bei niedrigeren Herstellungskosten.
Dagegen bieten die FLASH-Speicher eingeschränktere Programmiermöglichkeiten, als EEPROM-Speicher, insbesondere was die Möglichkeit betrifft, gleichzeitig mehrere Wörter zu speichern. Die Programmierung einer FLASH-Zelle durch heiße Elektroneninjektion erfolgt nämlich mit einem nicht vernachlässigbaren Strom, indem an den FGT-Transistor der Zelle eine Drainspannung Vppd in der Größenordnung von 6 V angelegt wird und eine Gatespannung Vppg in der Größenordnung von 12 V, wobei der FGT-Transistor während des Vorganges leitend und stark vorgespannt ist.
So erweist sich die gleichzeitige Programmierung einer großen Anzahl an FLASH-Zellen aufgrund des starken Stromes als unmöglich, der sich in den Sourceleitungen SL summiert und der in der Lage ist, die Metallbahnen zu zerstören, die die Transistoren des Speichers verbinden, und/oder die Verbindungen zwischen Bahnen unterschiedlichen Niveaus. Die Anzahl an Zellen, die gleichzeitig programmiert werden können, ist in der Praxis im Allgemeinen auf acht beschränkt, so dass ein FLASH-Speicher nicht die gleichzeitige Speicherung mehrerer Wörter erlauben kann und immer im Programmiermodus „Wort für Wort" arbeitet.
B/Lösungen zur Ausführung des erfindungsgemäßen Verfahrens
Die Ideen und Prinzipien, die im oben beschriebenen EEPROM-Speicherblock ausgeführt wurden, können auf den Aufbau eines FLASH-Speichers übertragen werden, um das gleichzeitige Lesen von Gruppen zu P Bits von M Binärwörtern zu erreichen. Eine derartige Übertragung führt jedoch zu einem komplexen FLASH-Speicher (der insbesondere mit einem Lesebus versehen ist) und zum Verlust der Vorteile, die diese Speicherart in Bezug auf die Kompaktheit bietet.
Hier besteht die Idee der vorliegenden Erfindung darin, die Möglichkeit der Verschachtelung von Bits zu nutzen, die die FLASH-Speicher bieten, und eine Verschachtelung vorzusehen, die erlaubt, gleichzeitig Gruppen zu P Bits von M Binärwörtern zu lesen, ohne den Aufbau des Speichers übermäßig zu komplizieren. Eine derartige Bitverschachtelung muss im Schritt der Speicherung der Binärwörter im FLASH-Speicher erfolgen, während sie im oben beschriebenen EEPROM-Speicher zum Zeitpunkt des Lesens der Binärwörter erfolgte.
Die vorliegende Erfindung sieht hier zwei Lösungen vor, die je nach beabsichtigter Anwendung jeweils Vorteile haben. Die erste Lösung besteht darin, den Schreibpfad innerhalb eines FLASH-Speicherblockes zu ändern, um die gewünschte Verschachtelung zum Zeitpunkt des Speicherns der Binärwörter zu erreichen. Eine dieser Lösung entsprechende Ausführungsform wird hierunter im Abschnitt III-2 beschrieben. Die zweite Lösung besteht darin, äußere Mittel vorzusehen, die auf dem Datenpfad angeordnet sind, der zum Eingang des Speichers führt, die für die Verschachtelung der Binärwörte vor ihrer Eintragung in den Speicher sorgen. Eine Ausführungsform entsprechend dieser Lösung wird weiter unten im Abschnitt III-3 beschrieben.
III-2/Erste Ausführungsform
A/Aufbau eines erfindungsgemäßen FLASH-Speichers
9 zeigt den Aufbau eines erfindungsgemäßen FLASH-Speicherblockes 31, der eine Speicherebene 30 vom oben beschriebenen Typ umfasst, einen Wortzeilendecoder ADEC2, einen Bitzeilendecoder BDEC2, der einen Decodierblock CDEC2 und Auswahltransistoren TS umfasst, eine Programmierschaltung PGRC2, eine Auswahlschaltung MUX2 und acht Leseschaltungen SA₀–SA₇.
Die Speicherebene 30 weist eine Bitverschachtelung auf, wie sie in der Tabelle 2 im Anhang beschrieben wird, der vollgültiger Bestandteil der Beschreibung ist. Diese Tabelle beschreibt eine erfindungsgemäße Verschachtelung in dem Fall, dass N = 1, M = 2, P = 4, K = 8 ist. Die Binärwörter W₀, W₁, W₂, W₃, die als Beispiele erwähnt werden, haben die Adressen 0000_H, 0001_H, 0002_H bzw. 0003_H, wobei die Wörter W₀, W₁ einerseits und die Wörter W₂, W₃ andererseits dieselbe partielle Adresse haben. Die Verschachtelung der Bits in der Speicherebene 30 erfolgt nach den folgenden Regeln:

1) jede Speicherseite, d. h. jede Wortzeile WL₀, WL₁, WL₂, WL₃, ... ist in M Unterseiten unterteilt, hier zwei Unterseiten SP₀, SP₁,
2) die Wörter mit derselben partiellen Adresse sind in aneinander anschließenden Unterseiten angeordnet. Die Wörter W₀, W₂ beispielsweise sind in der Unterseite SP₀ angeordnet und die Wörter W₁, W₃ in der Unterseite SP₁,
3) jede Unterseite umfasst P Zellengruppen, d. h. hier vier Gruppen GP₀ bis GP₃ für die Unterseite SP₀ und vier Gruppen GP₄ bis GP₇ für die Unterseite SP₁,
4) jede Gruppe ist in K/P Zellenuntergruppen unterteilt, hier zwei Untergruppen (K = 8, P = 4). Beispielsweise umfasst die Gruppe GP₀ zwei Untergruppen SGP₀₀, SGP₀₁, die Gruppe GP₁ umfasst zwei Untergruppen SGP₁₀, SGP₁₁ etc.,
5) die Bits des Ranges j und j + 1 desselben Wortes sind in aneinander anschließende Gruppen derselben Unterseite eingeordnet; beispielsweise sind die Bits b₇, b₆, b₅, b₄ des Wortes W₀ in den Gruppen GP₀, GP₁, GP₂, GP₃ der Unterseite SP₀ angeordnet und die Bits b₇ bis b₄ des Wortes W₁ sind in den Gruppen GP₄ bis GP₇ der Unterseite SP₁ angeordnet,
6) die Bits des Ranges j und j + P, hier des Ranges j und j + 4, sind in aneinander anschließenden Untergruppen derselben Gruppe angeordnet; beispielsweise sind die Bits b₇ der Wörter W₀, W₂, ... in der Untergruppe SGP₀₀ der Gruppe GP₀ angeordnet und die Bits b₃ der Wörter W₀, W₂, ... sind in der Untergruppe SGP₀₁, angeordnet;
7) schließlich umfasst jede Untergruppe Bits desselben Ranges, die Wörtern angehören, die Adressen aufweisen, die Sprünge des Betrages M aufweisen, hier Sprünge des Wertes 2. Beispielsweise umfasst die Untergruppe SGP₀₀ das Bit b₇ jedes der Wörter W₀ und W₂.

Mit anderen Worten werden die Binärwörter mit derselben partiellen Adresse in aneinander anschließende Unterseiten derselben Seite gespeichert und sind in jeder Unterseite in P Bitgruppen „umgefaltet", wobei das Umfalten im Vorsehen von K/P Untergruppen besteht. Indem jeder Bitgruppe eine und nur eine Leseschaltung zugeordnet wird, wie hierunter dargestellt wird, erlaubt diese Verschachtelung, die Anzahl an Leseschaltungen zu begrenzen.
Eine derartige Bitverschachtelung wird hier dadurch erhalten, dass im Speicherblock 31 ein besonderer Schreibpfad vorgesehen wird, der weiter unten beschrieben wird. Außerdem umfasst der Speicherblock 31 einen Lesepfad in Übereinstimmung mit der Bitverschachtelung, dafür vorgesehen, beim Anlegen einer vollständigen Adresse Gruppen zu P Bits von M Binärwörtern mit derselben partiellen Adresse auszugeben, hier Gruppen zu vier Bits.
Lesepfad:
Die Bitleitungen der Speicherzellen jeder Untergruppe von Bits SGP₀₀, SGP₀₁, SGP₁₀, SGP₁₁, SGP20, ... SGP₇₁ sind über einen Auswahltransistor TS des Decoders BDEC2 mit einer gemeinsamen Leitung, L₀₀, L₀₁, L₁₀, L₁₁, L₂₀, ... L₇₁, verbunden. Die Leitungen L₀₀ bis L₇₁ sind über die Auswahlschaltung MUX2 mit ein und derselben Leseschaltung verbunden. Diese umfasst Transistoren MT₀₁, MT₁₁, MT₂₁, ... MT₇₁, die durch ein Signal AX gesteuert werden, und Transistoren MT₀₀, MT₁₀, MT₂₀, ... MT₇₀, die durch ein Signal BX gesteuert werden, das zum Signal AX invers ist und das von einem Inverter ausgegeben wird. Die gemeinsamen Leitungen, die mit Zellenuntergruppen derselben Gruppe verbunden sind, hier die Leitungspaare L₀₀/L₀₁, L₁₀/L₁₁, ... L₇₀/L₇₁, sind über Transistoren der Schaltung MUX2, die mit entgegengesetzter Phase arbeiten, mit ein und derselben Leseschaltung SA₇, SA₆, ... SA₀ verbunden. So sind die Leitungen L₀₀/L₀₁ durch die Transistoren MT₀₀/MT₀₁ mit der Leseschaltung A₇ verbunden, sind die Leitungen L₁₀/L₁₁ durch die Transistoren MT₁₀/MT₁₁ mit der Leseschaltung A₆ verbunden, etc.
Die Verbindungen der Ausgänge SCL₀, SCL₁, ... des Decodierblockes CDEC2 mit den Auswahltransistoren TS erfolgt derart, dass das Anlegen einer gegebenen Adresse an den Decodier block CDEC2 zur Auswahl aller Bitzeilen des Wortes führt, das mit dieser Adresse bezeichnet wird, wobei die Trennung zwischen den höherwertigen Bits und den niederwertigen Bits durch die Transistoren MT der Schaltung MUX2 entsprechend dem Wert des Signals AX sichergestellt wird.
Außerdem ist der Decodierblock CDEC2, damit zwei Gruppen zu vier Bits zweier verschiedener Wörter gleichzeitig ausgewählt werden können, derart angeordnet, dass er gleichzeitig zwei Ausgänge mit derselben partiellen Adresse zum Lesen aktiviert. Beispielsweise werden die Ausgänge SCL₀ und SCL₁ nach Anlegen der Adresse 0000_H oder der Adresse 0001_H an den Decodierblock CDEC2 gleichzeitig aktiviert. Das gleichzeitige Aktivieren aller Ausgänge des Decodierblockes CDEC2 mit derselben partiellen Adresse kann folgendermaßen erreicht werden: Jeder Haupteingang A₀, A₁, ... des Decodierblockes CDEC2 umfasst einen komplementären Eingang/A₀, /A₁, ..., der das Inverse des Adressenbits empfängt, das an den Haupteingang angelegt wird. Dieses Merkmal ist bei einem Decoder an sich bekannt. Erfindungsgemäß werden die Eingänge A₀ und/A₀ durch das Signal READ im Lesemodus mit Hilfe zweier „ODER"-Gatter auf "1" gesetzt, die am Eingang das Signal READ und das Bit A₀ oder/A₀ empfangen. Wenn eine Adresse an den Decodierblock CDEC2 angelegt wird, und das Signal READ auf 1 liegt, werden auf diese Weise die beiden Ausgänge des Decodierblockes CDEC2 mit derselben partiellen Adresse gleichzeitig aktiviert, beispielsweise die Ausgänge SCL₀, SCL₁ der 9.
Wenn wieder 9 betrachtet wird, ist zu erkennen, dass das Anlegen einer Adresse A₁₅–A₀, die acht Bits A₁₅–A₈ umfasst, die an den Decoder ADEC2 angelegt werden und acht Bits A₇–A₀, die an den Decodierblock CDEC2 angelegt werden, auf diese Weise zur Auswahl aller Bitleitungen der Wörter führt, die dieselbe partielle Adresse A₁₅–A₁ haben, wobei die Trennung zwischen den höherwertigen Bits und den niederwertigen Bits jedes der Wörter am Eingang der Leseschaltungen durch die Transistoren MT der Schaltung MUX2 sichergestellt wird. In der Praxis genügt das Anlegen einer partiellen Adresse A₁₅–A₁, um dieses Ergebnis zu erreichen, da das niederwertige Bit A₀ durch das Signal READ inhibiert wird. So bewirkt beispielsweise das Anlegen einer partiellen Adresse A15–A1, deren sämtliche Bits auf 0 liegen, die gleichzeitige Auswahl der Wörter W₀ und W₁ mit den Adressen 0000_H bzw. 0001_H. Die Leseschaltungen SA₇–SA₀ geben die Bits b₇(W₀) – b₄(W₀)b₇(W₁) – b₄(W₁) aus, wenn das Signal AX auf 0 liegt, oder geben die Bits b₃(W₀) – b₀(W₀)b₃(W₁) – b₀(W₁) aus, wenn das Signal AX auf 1 liegt.
Schreibpfad:
Die Programmierschaltung PGRC2 umfasst soviele Latches, wie Zellenuntergruppen, d. h. hier sechzehn Latches LT₀₀, LT₀₁, LT₁₀, LT₁₁, ... LT₇₁. Der Ausgang jeder Latch ist mit einer gemeinsamen Leitung L₀₀, L₀₁, L₁₀, L₁₁, ... L₇₁ verbunden und sein Eingang mit einer Leitung des Datenbusses DB. Diese Leitung des Datenbusses ist diejenige, deren Rang dem Rang der in der Untergruppe von Zellen, die mit derselben gemeinsamen Leitung verbunden sind, gespeicherten Bits entspricht. Beispielsweise ist der Eingang des Latch LT₀₀ an die Leitung „b₇" des Busses DB angeschlossen (Leitung, die die Bits des Ranges 7 befördert), denn sein Ausgang ist mit der gemeinsamen Leitung LT₀₀ der Untergruppe SGP₀₀ verbunden, die die Bits b₇ der Wörter mit gerader Adresse umfasst. Außerdem sind die Latches LT, die Untergruppen desselben Ranges in jeder Unterseite zugeordnet sind, an dieselbe Leitung des Datenbusses DB angeschlossen. So sind beispielsweise die Latches LT₀₀ und LT₄₀ an die Leitung „b7" des Busses DB angeschlossen, denn ihre Ausgänge sind mit den gemeinsamen Leitunge L₀₀ und L₄₀ der Zellen der Untergruppen SGP₀₀ und SGP₄₀ verbunden, die Bits b₇ enthalten.
Während eines Zellenprogrammiervorganges, dem immer das Löschen der betreffenden Seite vorangeht oder das gleichzeitige Löschen mehrerer Seiten, sind alle Latches LT durch die hohe Drainspannung Vppd vorgespannt und empfangen am Eingang die zu programmierenden Bits b₇–b₀. Die Auswahl der acht Speicherzellen, die die Spannung Vppd empfangen, erfolgt durch die Auswahltransistoren TS des Decoders BDEC2, die zwischen der Programmierschaltung PGRC2 und der Speicherebene 30 angeordnet sind. Es ist zu beachten, dass diese Anordnung der Programmierschaltung PGRC2 vor den Auswahltransistoren TS des Decoders BDEC2 darauf beruht, dass aus den oben erwähnten Gründen die gleichzeitige Programmierung mehrerer Wörter in einem FLASH-Speicher nicht in Betracht gezogen werden kann. Die Zuordnung eines Latch LT zu jeder Bitzeile, wie dies im oben beschriebenen EEPROM-Speicher der Fall ist, ist hier also nicht möglich.
C/Aufbau eines erfindungsgemäßen FLASH-Speichers
11 zeigt den Aufbau eines erfindungsgemäßen Speichers MEM3, der ausgehend vom oben beschriebenen Speicherblock 31 und verschiedenen Peripherieteilen konstruiert ist. Der Aufbau des Speichers MEM3 ist im Wesentlichen derselbe, wie der des Speichers MEM2. Hier finden sich wieder die Schnittstellen DIN, DOUT, die Eingangsregister RA1, RA2 (für die Adressen) und RIN (für die Daten und die Operationscodes), die Auswahlschaltung MUX1, die an den Ausgang der Leseschaltungen SA₇–SA₁ angeschlossen ist, die Ausgangsregister RS, LS und die Zentraleinheit UC.
Das vom Register RA2 ausgegebene Bit A₀ wird hier direkt an den Decoder BDEC2 angelegt, während die Schaltung SCAN1 weggelassen wird. Die Schaltung SCAN1 wird durch eine Abrufschaltung SCAN2 ersetzt, die das Signal AX ausgibt, das die Auswahlschaltung MUX2 des Speicherblockes 31 steuert.
Die Schaltung SCAN2 umfasst den oben beschriebenen Teiler 23, wieder ein Teiler durch 4, dessen Ausgang das Signal QCLK ausgibt. Das Signal QCLK wird über einen Schalttransistor SWT, der durch das Signal READ gesteuert wird, an den Ausgang der Schaltung SCAN2 angelegt. Auf diese Weise kopiert das Signal AX am Ausgang der Schaltung SCAN2 das Signal QCLK während der Leseperioden (READ = 1). Außerhalb der Leseperioden ist der Transistor SWT geschlossen und liegt das Signal AX auf hoher Impedanz, womit die Auswahltransistoren MT der Schaltung MUX2 gesperrt bleiben.
Die Arbeitsweise des Speichers MEM3 ähnelt der des Speichers MEM2. Es sei auf die Erläuterungen verwiesen, die oben im Zusammenhang mit den 7A bis 7L gemacht wurden, wobei zu beachten ist, dass das Signal A₀' hier das Signal AX ist.
III-3/Zweite Ausführungsform
A/Aufbau eines FLASH-Speicherblockes mit erfindungsgemäßer Bitverschachtelung
13 zeigt einen FLASH-Speicherblock 41, der wie der vorangehende eine Speicherebene 40 umfasst, einen Wortzeilendecoder ADEC3, einen Bitzeilendecoder BDEC3, eine Programmierschaltung PGRC3, die nur acht Latches LT₀ bis LT₇ umfasst, deren Eingang mit einem Datenbus DB verbunden ist, und acht Leseschaltungen SA₀ bis SA₇. Die Speicherebene 40 ist mit der oben beschriebenen Speicherebene 30 identisch, wobei die Wörter mit der in Tabelle 2 im Anhang beschriebenen Verschachtelung gespeichert werden.
Der Speicherblock 41 unterscheidet sich vom Speicherblock 31 der 9 durch einen vereinfachten Aufbau, der eigentlich der eines herkömmlichen FLASH-Speicherblockes ist, der in der bekannten Technik verwendet wird, um Wörter in acht Zellengruppen steigenden Ranges zu speichern, die jeweils Bits desselben Ranges aufweisen. Alle Bitleitungen der Zellen einer selben Gruppe GP₀, GP₁, ... GP₇ sind über Auswahltransistoren TS des Decoders BDEC3 an eine gemeinsame Leitung L₀, L₁, ... L₇ angeschlossen und jede gemeinsame Leitung L₀ bis L₇ ist ohne die oben beschriebene Multiplexerschaltung MUX2 mit einer Leseschaltung SA₀ bis SA₇ verbunden. Dementsprechend werden zwei Zellen, die zwei Untergruppen SGP derselben Gruppe GP angehören, nicht unterschieden und sind mit derselben Leseschaltung SA verbunden. Hier erfolgt die Auswahl der höherwertigen oder der niederwertigen Zellen innerhalb der Gruppen (siehe Tabelle 2) ausschließlich durch die Transistoren TS des Decoders BDEC3, wobei jeder Ausgang SCL₀, SCL₁, ... des Decodierblockes CDEC3 nur acht Auswahltransistoren TS steuert. Der Schreibpfad des Speicherblockes 41 ist ebenfalls bekannter Art, indem der Eingang jedes Latch LT₀, LT₁, ... LT₈ an eine Leitung des Datenbusses DB angeschlossen ist und sein Ausgang an eine der gemeinsamen Leitungen L₀, L₁, ... L₈.
Schließlich erlaubt der Aufbau des Speicherblockes 41 nicht die erfindungsgemäße Verschachtelung der Wörter bei ihrer Speicherung. Diese Verschachtelung wird hier durch ein äußeres Mittel erreicht, das zusammengesetzte Wörter auf den Datenbus DB der Programmierschaltung legt, die bereits in folgender Weise verschachtelt sind: b7(Wj) – b4(Wj)b7(Wj+1) – b4(Wj+1) oder folgendermaßen: b3(Wj) – b0(Wj)b3(Wj+1) – b0(Wj+1).
Auf diese Weise sind die ursprünglichen Binärwörter in Gruppen zu P Bits „aufgespalten", die sich in zusammengesetzten Wörtern unterschiedlicher Adressen finden. Es gibt nur noch eine prinzipielle Entsprechung zwischen der ursprünglichen Adresse eines Wortes und seiner physischen Adresse im Speicher, da das Wort am Ausgang des Speicherblockes durch den Vorgang der Auswahl von Gruppen zu P Bits und deren Ausgabe als serielle Daten wiederhergestellt wird.
B/Aufbau eines erfindungsgemäßen FLASH-Speichers
14 zeigt den Aufbau eines Speichers MEM4 auf der Grundlage des FLASH-Speicherblockes 41 und verschiedener, bereits oben beschriebener Peripherieteile, wie der Schnittstellen DIN, DOUT, der Eingangsregister RA1, RA2 (für die Adressen) und RIN (für die Daten und die Operationscodes), der Auswahlschaltung MUX1, die an die Leseschaltungen SA₇–SA₁ angeschlossen ist, der Ausgangsregister RS, LS und der Zentraleinheit UC. Das Eingangsregister RIN ist hier ein Register zu 4 Bits.
Der FLASH-Speicher MEM4 umfasst, wie der EEPROM-Speicher MEM2, die Schaltung SCAN1, aktiviert oder inhibiert durch das Signal READ, dessen Ausgang am Adresseneingang A₀ des Decoders BDEC3 ansetzt und während der Lesevorgänge das zyklische Bit A₀' ausgibt. Der Speicher MEM4 arbeitet also zum Lesen wie der Speicher MEM2, auch wenn die Mittel, die zum Erreichen dieses Ergebnisses angewandt wurden, andere sind.
Der Speicher MEM4 unterscheidet sich im Wesentlichen darin von den Speichern MEM2, MEM3, dass er Verschachtelungsmittel für Wörter aufweist, die sich außerhalb des Speicherblockes 41 befinden, die auf dem Datenpfad des Speichers MEM4 angeordnet sind, d. h. zwischen der Schnittstelle DIN und dem Eingang des Speicherblockes 41. Diese äußeren Verschachtelungsmittel umfassen einen flüchtigen Pufferspeicher, hier einen SRAM-Speicher, dessen Ausgang SDOUT mit dem Datenbus DB der Programmierschaltung PGRC3 verbunden ist. Der Eingang SDIN des Speichers SRAM ist über ein Pufferregister RBUF zu vier Bits mit dem Parallelausgang des Eingangsregisters RIN verbunden. Der Adresseneingang des Pufferspeichers SRAM empfängt die Adressenbits A₇–A₁, die vom Register RA1 ausgegeben werden, und empfängt das niedrigstwertige Adressenbit A₀ über eine Schaltung SCAN3, deren Aufbau mit dem der Schaltung SCAN1 identisch ist, wobei die Schaltung SCAN3 jedoch durch ein Signal WRSR des Schreibens in den Speicher SRAM aktiviert oder inhibiert wird, statt durch das Signal READ aktiviert zu werden, wie die Schaltung SCAN1.
Der Aufbau des Speichers SRAM ist in 15 dargestellt und an sich bekannt. Der Speicher SRAM umfasst eine Speicherebene 50, Lese-/Schreibschaltungen SSA₀ bis SSA₇, einen Datenbus SDB, der an den Eingang SDIN des Speichers SRAM angeschlossen ist, der vier Leitungen SDB₀ bis SDB₃ umfasst, und einen Adressendecoder SDEC, der Auswahltransistoren STS aufweist, die von einem Decodierblock SDEC1 gesteuert werden. Jede Lese-/Schreibschaltung SSA₀ bis SSA₇ umfasst einen Eingang zum Veranlassen des Schreibens DWR, einen Dateneingang SDI₀ bis SDI₇, einen Datenausgang SDO₀ bis SDO₇. Die Speicherebene 50 umfasst vorzugsweise genausoviele flüchtige Speicherzellen, wie es FLASH-Speicherzellen in einer Seite der FLASH-Speicherebene 40 gibt. Die Zellen sind in acht Zellengruppen GP₀ bis GP₇ angeordnet. Die Zellen jeder Gruppe GP₀ bis GP₇ sind über Auswahltransistoren STS des Decoders SDEC mit einer gemeinsamen Leitung DL₀ bis DL₇ verbunden, wobei jede gemeinsame Leitung DL₀ bis DL₇ mit einer der Lese-/Schreibschaltungen SSA₀ bis SSA₇ verbunden ist. Die Anordnung des Decoders SDEC ist bekannter Art, wobei die Verbindungen zwischen den Ausgängen SCL₀, SCL₁, ... des Decodierblockes SDEC2 und den Auswahltransistoren STS derart sind, dass das Anlegen einer angelegten Adresse zur Auswahl einer Zelle jeder Gruppe führt.
Erfindungsgemäß sind die Lese-/Schreibschaltungen des Ranges j + P, hier des Ranges j + 4, an dieselbe Leitung des Datenbusses SDB angeschlossen. So sind die Schaltungen SSA₇ und SSA₃ mit der Leitung SDB3 verbunden, die Schaltungen SSA₆ und SSA₂ mit der Leitung SDB2, die Schaltungen SSA₅ und SSA₁ mit der Leitung SDB1, und die Schaltungen SSA₄ und SSA₀ mit der Leitung SDB0. Im Übrigen empfangen die Eingänge DWR der Schaltungen SSA₇ bis SSA₄ das Schreibsignal WRSR über ein „UND"-Gatter, das an seinem anderen Eingang das Inverse/A₀ des niedrigstwertigen Adressenbits A0 empfängt, das vom Ausgang des Registers RA2 stammt. Die Eingänge DWR der Schaltungen SSA₃ bis SSA₀ empfangen das Schreibsignal WRSR über ein „UND"-Gatter, das an seinem anderen Eingang das Bit A₀ empfängt. So wird eine Gruppe von 4 Bits, die am Eingang SDIN des Speichers SRAM anliegt, in Zellen der Gruppen GP₀ bis GP₃ gespeichert, wenn das Bit A₀ auf 0 liegt (gerade Adresse), und wird in Zellen der Gruppen GP₄ bis GP₇ gespeichert, wenn das Bit A₀ auf 1 liegt (ungerade Adresse).
Im Folgenden wird unter Bezug auf die 14 und 15 ein Schreibvorgang eines Wortes beschrieben. Der eigentliche Schreibvorgang beginnt nach Empfang des Codes [CODE_OP] des Befehls, der Speicheradresse A₁₅–A₀ des Wortes und dem Empfang der vier ersten Bits des Wortes im Register RA1.
Beispielsweise wird hier angenommen, dass das Adressenbit A₀ gleich 0 ist. Das Schreibsignal WRSR wird auf 1 gesetzt, die Schaltung SCAN3 beginnt und das Bit A₀' wird für eine Dauer von vier Taktzyklen auf 0 gesetzt. Die vier Bits des Wortes werden mit Hilfe des Puffers RBUF an den Eingang SDIN des Speichers SRAM übertragen, während das erste Bit der vier folgenden Bits empfangen wird. Da das Adressenbit A₀ gleich 0 ist, wird das Schreibsignal WRSR durch eins der „UND"-Gatter gefiltert und gelangt nur zu den Schaltungen SSA₇ bis SSA₄. Auf diese Weise werden die vier ersten Bits durch die Schaltungen SSA₇ bis SSA₄ (15) in Zellen der Gruppen GP₇ bis GP₄ des Speichers SRAM gespeichert. Wenn die vier Taktzyklen CLK abgelaufen sind, werden die vier folgenden Bits des Wortes an den Eingang SDIN übertragen, während die Schaltung SCAN3 das Bit A₀' auf 1 legt. Die zweite Bitgruppe wird wieder in Zellen der Gruppen GP₇ bis GP₄ gespeichert, da das Adressenbit A₀ noch gleich 0 ist. Die Speicheradresse ist jedoch eine andere, da das Bit A₀', das an den Adressendecoder SDEC angelegt wird, jetzt auf 1 liegt. Es handelt sich um die ungerade Adresse, die unmittelbar auf die gerade Speicheradresse der ersten vier Bits folgt.
Diese Vorgänge erfolgen gesteuert durch die Zentraleinheit UC, die die erforderlichen Signale ausgibt. Im Ergebnis ist das Wort in zwei Bitgruppen gespalten, die an zwei aufeinanderfolgenden Adressen des Speichers SRAM gespeichert sind. Wenn ein zweites Binärwort mit ungerader Adresse (A₀ = 1) mit derselben partiellen Adresse, wie das erste, im Speicher SRAM gespeichert wird, werden die beiden Bitgruppen des zweiten Wortes in Zellen der Gruppen GP₃ bis GP₀ gespeichert, denn das Adessenbit A₀ ist gleich 1. Nach Abschluss der Speicherung des zweiten Wortes befinden sich im Speicher zwei zusammengesetzte Wörter mit gerader bzw. ungerader Adresse, die jeweils vier höherwertige oder niederwertige Bits der beiden ursprünglichen Wörter umfassen.
Schließlich weist der Speicher SRAM eine Bitverschachtelung entsprechend der in Tabelle 2 im Anhang beschriebenen auf. Wenn mehrere Wörter nacheinander in den Speicher SRAM gespeichert werden, überträgt sie die Zentraleinheit UC anschließend eins nach dem anderen in aufeinanderfolgenden Schritten des Lesens des Speichers SRAM und Schreibens in den FLASH-Speicherblock 41. Jeder Übertragungsschritt erfolgt durch Anlegen derselben niederwertigen Adresse A₇–A₀ an den Speicher SRAM und an den Decoder BDEC3 des FLASH-Speicherblockes. Da die gelesenen Wörter zusammengesetzte Wörter sind, wird die im Speicher SRAM vorliegende Verschachtelung ungeändert in den FLASH-Speicherblock übertragen.
Diese Ausführungsform der vorliegenden Erfindung hat verschiedene Vorteile. Einerseits erlaubt sie, das erfindungsgemäße Verfahren mit Hilfe eines herkömmlichen FLASH-Speicherblockes auszuführen, der aus einer Bibliothek von integrierten Standardschaltungen ausgewählt werden kann. In der Praxis kann sich die Ausführung eines Pufferspeichers SRAM der oben genannten Art als einfacher erweisen, als die Tatsache, einen spezifischen FLASH-Speicherblock fertigen zu müssen, wie den des oben beschriebenen Speichers MEM3. Ein anderer Vorteil dieser Ausführungsform besteht darin, vor Übertragung der Wörter in den FLASH-Speicherblock die sequentielle Speicherung einer Folge von Wörtern im Pufferspeicher zuzulassen. Der Pufferspeicher erlaubt so, den Seitenmodus der EEPROM-Speicher zu simulieren, was weder herkömmliche FLASH-Speicher können, noch die der oben beschriebenen Speicher MEM3. Der Speicher MEM3 könnte trotzdem dem Speicher MEM4 in Anwendungen vorgezogen werden, in denen der Seitenmodus unnütz ist.
Der erfindungsgemäße Pufferspeicher ist selbstverständlich verschiedener Ausführungsvarianten fähig. Er kann beispielsweise nur 16 Speicherzellen zur Speicherung zweier Binärwörter in Form zusammengesetzter Wörter umfassen, wenn ein Betrieb im Seitenmodus nicht gewünscht wird.
Andererseits kann die Verschachtelung der Binärwörter auf andere Weise erfolgen. So werden die Binärwörter in einer Variante normal im Pufferspeicher gespeichert und zum Zeitpunkt ihrer Übertragung in den FLASH-Speicherblock verschachtelt. Hierzu ist eine Mischschaltung zwischen dem Ausgang des Pufferspeichers und dem Eingang des FLASH-Speicherblockes vorgesehen. Die Mischschaltung umfasst beispielsweise zwei Pufferregister zu je 8 Bits, die die beiden zu verschachtelnden Wörter aufnehmen, deren Ausgänge verschachtelt und über eine Multiplexerschaltung an den Eingang des FLASH-Speicherblockes angelegt sind. Die Multiplexerschaltung wird durch eine Abrufschaltung desselben Aufbaus, wie die Schaltung SCAN3, gesteuert.
IV – Zusammenfassung der beschriebenen Ausführungsformen
Im Vorangehenden wurden drei Ausführungsformen eines seriellen Speichers mit vorgezogenem Lesen im Einzelnen beschrieben, die nur K Leseschaltungen erfordern, um Wörter zu K Bits zu lesen (gegenüber M mal K Leseschaltungen in den Speichern mit vorgezogenem Lesen des Standes der Technik). Der erste Speicher MEM2 weist einen Speicherblock mit einem besonderen Lesepfad auf, der ausgehend von unverschachtelt gespeicherten Wörtern zusammengesetzte Wörter ausgibt. Der zweite Speicher MEM3 umfasst einen Speicherblock, der mit einem besonderen Schreibpfad versehen ist, der die Verschachtelung der Wörter zum Zeitpunkt ihrer Speicherung sicherstellt, und einen zum Lesen zusammengesetzter Wörter geeigneten Lesepfad. Der dritte Speicher MEM4 umfasst einen Standard-Flash-Speicherblock, der mit einem Pufferspeicher versehen ist, der die Umwandlung empfangener Wörter in zusammengesetzte Wörter vor deren Speicherung im Speicherblock sicherstellt und/oder die Simulation des seitenweisen Progammiermodus, wobei die Verschachtelung der Wörter ebenfalls durch Mischmittel sichergestellt werden kann, die zwischen dem Ausgang des Pufferspeichers und dem Eingang des FLASH-Speicherblockes angeordnet sind.
Ganz allgemein sind Ausführungsformen verschiedener Varianten und Kombinationen fähig. Außerdem versteht sich von selbst, auch wenn die vorliegende Beschreibung in Bezug auf den Aufbau von EEPROM- und FLASH-Speichern gemacht wurde, dass die vorliegende Erfindung auf verschiedene andere Speicherarten anwendbar ist. Die vorliegende Erfindung ist insbesondere auf PROM-Speicher anwendbar, die sich aufgrund ihres Aufbaus auf halbem Wege zwischen FLASH-Speichern und EEPROM-Speichern befinden.

Claims

Verfahren zum Lesen eines Binärwortes (W_j) in einem Speicher mit seriellem Ein- und Ausgang (MEM1–MEM4), einen ersten Schritt des Lesens von Daten im Speicher nach seriellem Empfang einer partiellen Leseadresse, der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, umfassend, dadurch gekennzeichnet, dass der erste Leseschritt die folgenden Schritte umfasst: – gleichzeitiges Lesen der P ersten Bits von M Wörtern des Speichers, die dieselbe partielle Adresse haben, – nach Empfang der vollständigen Adresse, Auswählen der P ersten Bits des Wortes, das mit der ersten vollständigen Adresse bezeichnet wird, und Ausgabe dieser Bits am seriellen Ausgang des Speichers, und dadurch, dass das Verfahren einen zweiten Leseschritt umfasst, darin bestehend, – P folgende Bits des durch die vollständige Adresse bezeichneten Wortes während der Ausgabe der P ersten Bits zu lesen und die P folgenden Bits am seriellen Ausgang des Speichers auszugeben, wenn die P ersten Bits ausgegeben worden sind.
Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Lesen der P folgenden Bits wie das Lesen der P ersten Bits erfolgt, indem gleichzeitig P folgende Bits der M Wörter des Speichers gelesen werden, die dieselbe partielle Adresse haben und indem die P folgenden Bits des mit der vollständigen Adresse bezeichneten Wortes ausgewählt werden.
Verfahren nach einem der Patentansprüche 1 und 2, anwendbar auf einen Speicher (21, MEM2), in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind und die Bitzeilen in Spalten (COL₀, COL₁) angeordnet sind, dadurch gekennzeichnet, dass es einen Schritt enthält, darin bestehend, dass im Speicher Folgendes vorgesehen wird: – ein Adressendecoder (BDEC1), der derart angeordnet ist, dass er gleichzeitig nach Anlegen einer vollständigen Adresse an den Decoder P Bitzeilen zu M verschiedenen Spalten (COL₀, COL₁) auswählt, und – ein Verbindungsbus (RB), derart angeordnet, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung (SA₀–SA₇) verbindet.
Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass der erste Leseschritt dadurch erfolgt, dass an den Decoder die empfangene partielle Adresse angelegt wird und indem an den niederwertigen Adresseneingängen des Decoders die 2^N möglichen Kombinationen der N letzten Adressenbits durchlaufen werden.
Verfahren nach einem der Patentansprüche 1 und 2, anwendbar auf einen Speicher (31, 41, MEM3, MEM4, SRAM), in dem die Speicherzellen in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, dadurch gekennzeichnet, dass es einen vorangehenden Schritt enthält, darin bestehend (Tabelle 2), – M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, – jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und – Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.
Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass der Leseschritt umfasst: – einen Vorauswahlschritt (BDEC2), der darin besteht, gleichzeitig in jeder Zellengruppe jeder Unterseite des Speichers (31, MEM3) alle Zellen zum Lesen auszuwählen, die die Bits von M Wörtern mit derselben partiellen Adresse enthalten, und – und einen Auswahlschritt (MUX2), der darin besteht, an eine Leseschaltung (SA₇–SA₀) die Zellen anzuschließen, die eins der P Zielbits jedes der M Wörter enthalten.
Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass P gleich K/M ist, wobei K die Anzahl an Bits ist, die die im Speicher gespeicherten Wörter umfassen, während M gleich 2^N ist.
Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass N gleich 1 ist und M gleich 2.
Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass die P ersten Bits jedes der gleichzeitig im Speicher gelesenen Wörter höherwertige Bits sind.
Speicher in einer integrierten Schaltung (MEM1–MEM4) mit seriellem Ein- (DIN) und Ausgang (DOUT), dadurch gekennzeichnet, dass er Mittel (BDEC1, RP, BDEC2, MUX2, BDEC3, MUX1, SA₇–SA₁) umfasst, um nach seriellem Empfang einer partiellen Leseadresse (A₁₅–A₁), in der N niederwertige Bits fehlen, um eine vollständige Adresse zu bilden, – gleichzeitig die P ersten Bits (b₇–b₄) von M Wörtern des Speichers mit derselben partiellen Adresse zu lesen, – nach Empfang der vollständigen Adresse die P ersten Bits des Wortes, das mit der vollständigen Adresse bezeichnet wird, auszuwählen und diese Bits am seriellen Ausgang auszugeben, und – P folgende Bits (b₃–b₀) des Wortes, das durch die vollständige Adresse bezeichnet wird, während der Ausgabe der P ersten Bits zu lesen und diese Bits am seriellen Ausgang auszugeben, wenn die P ersten Bits ausgegeben sind.
Speicher nach Patentanspruch 10, dadurch gekennzeichnet, dass er Mittel (MUX1) zu Auswahl einer Gruppe von P Bits unter M Gruppen zu P Bits umfasst, die gleichzeitig gelesen wurden, die an einem Befehlseingang die N niederwertigen Bits (A₀) der vollständigen Adresse empfangen.
Speicher (21, MEM2) nach einem der Patentansprüche 10 und 11, Speicherzellen umfassend, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei die Bitzeilen in Spalten (COL₀, COL₁) angeordnet sind, einen Adressendecoder (BDEC1) zur Auswahl der Bitzeilen und einen Verbindungsbus (RB), um ausgewählte Bitzeilen mit Leseschaltungen (SA₇–SA₀) zu verbinden, dadurch gekennzeichnet, dass – der Adressendecoder derart angeordnet ist, dass er gleichzeitig P Bitzeilen zu M verschiedenen Spalten mit derselben partiellen Adresse auswählt, und – der Verbindungsbus derart angeordnet ist, dass er jede der P ausgewählten Bitzeilen mit einer Leseschaltung verbindet.
Speicher nach Patentanspruch 12, dadurch gekennzeichnet, dass er eine Adressenabfrageschaltung (SCAN1) umfasst, die dafür eingerichtet ist, während des Lesevorganges eines Wortes die 2^N möglichen Kombinationen der N niederwertigen Bits (A₀) einer Adresse, die an den Adressendecoder angelegt ist, abzufragen.
Speicher (31, 41, MEM3, MEM4, SRAM) nach einem der Patentansprüche 10 und 11, Speicherzellen umfassend, die in Wortzeilen und in Bitzeilen angeordnet sind, wobei eine Wortzeile eine Speicherseite bildet, dadurch gekennzeichnet, dass er Mittel zum Verschachteln von Bits enthält, dafür eingerichtet (Tabelle 2), – M Wörter derselben partiellen Adresse in M aneinander anschließende Unterseiten einer Speicherseite zu speichern, – jedes Wort in P aneinander anschließende Gruppen von Zellen zu speichern, die jeweils K/P aneinander anschließende Untergruppen von Zellen umfassen, wobei K die Anzahl der Bits jedes Wortes ist, und – Bits vom Rang j und j + 1 eines Wortes in aneinander anschließende Zellengruppen zu speichern, und Bits vom Rang j und j + P eines Wortes in aneinander anschließende Untergruppen von Zellen, derart, dass die Wörter in den Unterseiten umgefaltet sind.
Speicher (31, MEM3) nach Patentanspruch 14, einen Adressendecoder (BDEC2) enthaltend, der Schalter (TS) zur Auswahl der Bitzeile umfasst, eine Schaltung (PGRC2) zur Programmierung des Speichers, der Latches (LT) umfasst, deren Eingang an einen Datenbus (DB) mit K Leitungen angeschlossen ist, dadurch gekennzeichnet, dass – die Programmierschaltung (PGRC2) M mal K Latches (LT) umfasst, – die Bitzeilen (BL) derselben Untergruppe von Zellen (SGP) über Auswahlschalter (TS) mit einer gemeinsamen Leitung (L) verbunden sind, – jede gemeinsame Leitung an den Ausgang eines Latch (LT) angeschlossen ist, und – die Latches (LT₀₀, LT₄₀), deren Ausgänge an Untergruppen von Zellen desselben Ranges angeschlossen sind, die verschiedenen Unterseiten angehören, an dieselbe Leitung (b₇) des Datenbuses angeschlossen sind.
Speicher nach Patentanspruch 15, dadurch gekennzeichnet, dass der Adressendecoder (BDEC2) Inhibitionsmittel (READ) in der Betriebsart Lesen seiner N niederwertigen Adresseneingänge (A₀) aufweist, um gleichzeitig alle Bitzeilen auszuwählen, die den Bits aller Wörter des Speichers entsprechen, die dieselbe partielle Adresse haben.
Speicher nach Patentanspruch 16, dadurch gekennzeichnet, dass die gemeinsamen Zeilen der Untergruppen von Zellen ein und derselben Zellengruppe über eine Multiplexerschaltung (MUX2) mit ein und derselben Leseschaltung (SA₇–SA₀) verbunden sind, Multiplexerschaltung, die derart eingerichtet ist, dass sie eine einzige gemeinsame Zeile auf einmal an die Leseschaltung anschließt, die durch ein Befehlssignal (AX) der Multiplexerschaltung bestimmt wird.
Speicher nach Patentanspruch 17, dadurch gekennzeichnet, dass das Multiplexermittel (MUX2) durch eine Abrufschaltung (SCAN2) gesteuert wird, die derart eingerichtet ist, dass sie im Verlauf eines Lesevorganges eines Wortes alle Multiplexwerte des Befehlssignals (AX) durchläuft, derart, dass die gemeinsamen Zeilen jeder Untergruppe einer Zellengruppe eine nach der anderen mit der Leseschaltung verbunden werden.
Speicher (MEM4) nach einem der Patentansprüche 10, 11, 14, einen Speicherblock (41) und Peripherieteile des Speicherblockes umfassend, dadurch gekennzeichnet, dass er Mittel zum Verschachteln von Bits (SRAM) enthält, die zwischen dem seriellen Eingang (DIN) und dem Eingang des Speicherblockes (41) angeordnet und dafür eingerichtet sind, an den Eingang des Speicherblockes zusammengesetzte Wörter anzulegen, die M Gruppen von P Bits von M verschiedenen Binärwörtern anlegen.
Speicher nach einem der Patentansprüche 10, 11, 14, 19, dadurch gekennzeichnet, dass er einen flüchtigen Pufferspeicher (SRAM) umfasst, dessen Ausgang mit dem Eingang des Speicherblockes (41) verbunden ist, und Mittel (UC) zum Einspeichern von Daten in den Pufferspeicher, die im Speicherblock gespeichert werden sollen, und dann im Speicherblock die Daten zu speichern, die vorab im Pufferspeicher gespeichert wurden.
Speicher nach Patentanspruch 20, dadurch gekennzeichnet, dass er Mittel (SCAN3, SSA₇–SSA₀) zum Einspeichern von zusammengesetzten Wörtern in den Pufferspeicher enthält, die M Gruppen von P Bits von M verschiedenen Binärwörtern umfassen, die seriell empfangen wurden.
Speicher nach einem der Patentansprüche 10 bis 21, in dem P gleich K/M ist, wobei K die Anzahl an Bits ist, die die Wörter umfassen, die im Speicher gespeichert sind, wobei M gleich 2^N ist.
Speicher nach einem der Patentansprüche 10 bis 22, in dem N gleich 1 ist und M gleich 2.