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HINTERGRUND DER ERFINDUNG
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Erfindungsgebiet
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Die
vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung
und insbesondere eine integrierte Halbleiterschaltungsvorrichtung
mit einem Hauptspeicherteil und einem Subspeicherteil, die in einem
Halbleitersubstrat ausgebildet sind und mit einer Datentransferschaltung,
die zwischen dem Hauptspeicherteil und dem Subspeicherteil vorgesehen
ist.
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Beschreibung des Standes der
Technik
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Im
Allgemeinen wird eine relativ langsame, billige Halbleitervorrichtung
mit einer großen
Speicherkapazität,
wie beispielsweise ein Allzweck-DRAM, als Hauptspeicher in einem
Computersystem verwendet.
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In
einem zurückliegenden
Computersystem ist die Betriebsgeschwindigkeit eines DRAM, der den Hauptspeicher
bildet, mit der Erhöhung
der Betriebsgeschwindigkeit des Systems, insbesondere dessen MPU,
erhöht.
Die Betriebsgeschwindigkeit des DRAM ist jedoch immer noch ungenügend, und
um dieses Problem zu lösen,
ist es üblich,
zwischen der MPU und dem Hauptspeicher einen Subspeicher vorzusehen.
Ein derartiger Subspeicher wird im Allgemeinen als Cachespeicher
bezeichnet und ist mit einem Hochgeschwindigkeits-SRAM oder einem ECLRAM
aufgebaut.
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Der
Cachespeicher ist im Allgemeinen außerhalb der MPU oder innerhalb
der MPU vorgesehen. In einer früheren
Workstation oder einem PC wurde eine Halbleiterspeichervorrichtung,
bestehend aus einem DRAM, der den Hauptspeicher bildet, und einem
Hochgeschwindigkeits-SRAM als dem Cachespeicher, die auf ein und
demselben Halbleitersubstrat ausgebildet sind, verwendet. In den
offengelegten
japanischen Patentanmeldungen
Nrn. Sho 57-20983 ,
Sho
60-7690 ,
Sho 62-38590 und
Hei 1-146187 sind Beispiele
für einen
derartigen Halbleiterspeicher offenbart. Ein derartiger Halbleiterspeicher
wird manchmal als Cache-DRAM oder CDRAM bezeichnet, da er den DRAM
und den als Cachespeicher funktionierenden SRAM etc. erhält. Der
Cachespeicher kann Daten mit Bezug auf den DRAM und den SRAM in
zwei Richtungen transferieren. Dieser Stand der Technik hat Probleme,
wie beispielsweise die Verzögerung
des Datentransfervorganges im Fall eines Cache-Fehltreffers, und
es sind Techniken vorgeschlagen worden, die ein derartiges Problem
lösen.
Beispiele der vorgeschlagenen Techniken sind in den offengelegten
Patentschriften Nrn.
Hei 4-252486 ,
Hei 4-318389 und
Hei 5-2872 offenbart. In der
in diesen offengelegten japanischen Patentanmeldungen offenbarten
Technik ist in einer bidirektionalen Datentransferschaltung zwischen
einem DRAM-Teil und einem SRAM-Teil eine Halte- oder Registerfunktion
vorgesehen, so dass der Datentransfer von dem SRAM-Teil auf den DRAM-Teil
und der Datentransfer vom DRAM-Teil auf den SRAM-Teil gleichzeitig
erfolgen kann und die Geschwindigkeit des Datentransfers (zurück kopieren)
bei Cache-Fehltreffern erhöht
werden kann. Dies wird anhand der offengelegten
japanischen Patentanmeldung Nr. Hei 4-318389 als
Beispiel beschrieben.
92 zeigt in schematischer Weise
ein Beispiel einer Konstruktion eines Speicherarrayteils eines CDRAM.
In der
92 hat eine Halbleiterspeichervorrichtung
ein DRAM-Array
9201 mit dynamischen Speicherzellen, ein
SRAM-Array
9202 mit statischen Speicherzellen und eine
bidirektionale Transfergatterschaltung
9203 zum Übertragen
von Daten zwischen dem DRAM-Array
9201 und dem SRAM-Array
9202.
Das DRAM-Array
9201 und das SRAM-Array
9202 sind jeweils mit
Zeilendecodern und Spaltendecodern versehen. An den Zeilendecoder
und den Spaltendecoder des DRAM und den Zeilendecoder und den Spaltendecoder
des SRAM gegebene Adressen sind voneinander unabhängig und
werden über
unterschiedliche Adress-Pin-Anschlüsse eingegeben. Die
93 und
94 zeigen
eine Konstruktion der bidirektionalen Transfergatterschaltung
9203 im
Einzelnen. Gemäß dieser
Konstruktion erfolgt der Datentransfer von SBL auf GIO und der Datentransfer
von GIO auf SBL über
unterschiedliche Datentransferwege und es ist möglich, diese Datentransfers
durch die Funktionen eines Haltekreises
9302 und eines
Verstärkers
9306 gleichzeitig
durchzuführen.
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In
dem vorstehend beschriebenen CDRAM gibt es jedoch die folgenden
Probleme. Da die Adress-Pin-Anschlüsse und die Steuer-Pin-Anschlüsse für das DRAM-Array
und das SRAM-Array separat vorgesehen sind, ist erstens die Anzahl
der externen Pinanschlüsse
sehr groß,
verglichen mit derjenigen eines einzelnen DRAM. Daher gibt es keine
Kompatibilität
eines Substrats etc. auf welchem der Halbleiterspeicher montiert
ist, zu demjenigen eines üblichen
DRAM etc. Zweitens ist in der bidirektionalen Transfergatterschaltung
die Anzahl der Schaltungen, die jeweils eine ausreichend große Fläche haben,
um den vorstehend erwähnten
Transfer zu realisieren, begrenzt und daher ist die Anzahl der Transferbusse
begrenzt. Als Ergebnis ist die Anzahl der Bits, die auf einmal zwischen
dem DRAM-Array und
dem SRAM-Array übertragen
werden können, auf
16 Bits begrenzt. Ferner sind die Transferbusse in einem Bereich
angeordnet, in welchem keine Spaltenwählleitungen angeordnet sind,
und die Anzahl der Transferbusse ist durch die Breite des Bereiches begrenzt.
Im Allgemeinen gilt, je kleiner die Anzahl der Bits ist, die auf
einmal transferiert werden, umso geringer ist die erzeugte Cache-Bit-Rate.
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Die
offengelegte
japanische Patentanmeldung
Nr. Hei 5-210974 offenbart eine Technik, bei der Adresseingangssignalpins
eines CDRAM für
ein DRAM-Array und ein SRAM-Array
gemeinsam gemacht sind. Die
95 und
96 zeigen
eine Konstruktion dieser Technik. Bei diesem Beispiel wird das zweite
Problem, dass die Anzahl der Bits, die auf einmal zwischen dem DRAM-Array
und dem SRAM-Array wie im CDRAM auf 16 Bits begrenzt ist, belassen wie
es ist. Die
97 und
98 zeigen
eine Konstruktion, bei der die Speicherkapazität eines SRAM erhöht ist,
um die Cache-Trefferrate zu verbessern. Bei dieser Konstruktion
geht jedoch die Substratkompatibilität infolge der Eingangspins
für das
Wählen der
SRAM-Zelle verloren und das zweite Problem, dass die Anzahl der
auf einmal zwischen dem DRAM-Zellenarray und dem SRAM-Zellenarray
auf 16 Bits begrenzt ist, wird wie im CDRAM gelöst.
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Als
ein weiteres Beispiel auf diesem technischen Gebiet gibt es einen
EDRAM (verstärkten DRAM,
der ein DRAM mit einem Cache-SRAM ist, wie dies beispielsweise in
EDN, 5. Januar 1995, S. 46–56,
offenbart ist. Ein in der 99 gezeigter EDRAM
unterscheidet sich in der Konstruktion von einem Allzweck-DRAM,
der die gleiche Speicherkapazität
hat und hat keine Substratkompatibilität, obwohl ein DRAM und ein
SRAM gemeinsam Adresseingangsanschlüsse verwenden. Die Anzahl der Bits,
die auf einmal auf den SRAM übertragen
werden, ist die gleiche wie die Anzahl der Leseverstärker, die
auf einmal aktiviert sind und bei diesem Beispiel werden 512 (× 4) Bits
auf einmal transferiert. Obwohl bei dieser Konstruktion des EDRAM
die Anzahl der auf einmal übertragenen
Bits groß ist,
hat der SRAM desselben, der Daten hält, eine Speicherkapazität von nur
einem Satz (einer Zeile) für
auf einmal zu übertragende
Bits. Obwohl die Cache-Trefferrate umso höher ist, je größer die
Anzahl der auf einmal zu übertragenden
Bits ist, wird die Cache-Fehltrefferrate erhöht, da der EDRAM Cachespeicher
von nur einem Satz (einer Zeile) hat und daher kann eine ausreichende
Geschwindigkeitserhöhung
des gesamten Systems nicht erzielt werden. Um die Anzahl der Sätze (die
Anzahl der Zeilen) der Cachespeicher in dem EDRAM zu erhöhen, müssen ein
SRAM-Register und ein Blockwähler
etc. zusätzlich
für jede vorbestimmte
Anzahl von Blöcken
der DRAM-Zellenarrays vorgesehen werden, was zu einer wesentlichen
Vergrößerung der
durch die Schaltungen besetzten Fläche führt.
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Ferner
gibt es ein neues Problem der Verschlechterung der Cache-Trefferrate,
wenn von einer Anzahl von Verarbeitungsvorrichtungen Zugangsanforderungen
kommen, wie dies in der 100 gezeigt
ist. Wenn der CDRAM oder der EDRAM als Hauptspeicher, wie in der 100 gezeigt, verwendet wird und Zugangsanfragen
von einer Anzahl von Verarbeitungsvorrichtungen (Hauptspeicher)
erfolgen, wird die Cache-Trefferrate gesenkt und die Geschwindigkeitserhöhung des
gesamten Systembetriebes wird beschränkt, da die Anzahl der Adressanfragen
unterschiedlicher Sätze
(Zeilen) erhöht
werden muss.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Mit
der Popularisierung des Systems mit einer Anzahl von Verarbeitungsvorrichtungen
(Hauptspeicher) kann ein Speicherteil antworten, um keine Zugangsanforderung
einer Art wie im herkömmlichen Speicherteil,
sondern Zugangsanforderungen einer Anzahl von Arten zuzulassen.
Das heißt,
es ist ein Speicher, der eine andere Konstruktion als diejenige des
herkömmlichen
Speichers hat, erforderlich.
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Eine
Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltungsvorrichtung zu
schaffen, die zur Erzielung eines Hochleistungsbetriebes eines ganzen
Systems ohne Senkung der Cache-Trefferrate selbst bei Zugangsanfragen
von einer Anzahl von Hauptspeichern einen Hauptspeicherteil und
einen Subspeicherteil hat, die entsprechend einer Anzahl von Zugangsanfragen
zugewiesen werden können.
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Eine
weitere Aufgabe der vorliegenden Erfindung ist es, eine integrierte
Halbleiterschaltungsvorrichtung mit einem Hauptspeicherteil und
einem Subspeicherteil zu schaffen, deren externer Anschluss ähnlich wie
eine Konstruktion desjenigen des Hauptspeicherteils konstruiert
ist.
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Eine
weitere Aufgabe der vorliegenden Erfindung ist es, eine integrierte
Halbleiterschaltungsvorrichtung mit einem Hauptspeicherteil und
einem Subspeicherteil zu schaffen, wobei die Anzahl der Bits, die
zwischen dem Hauptspeicherteil und dem Subspeicherteil auf einmal übertragen
werden können und
die Anzahl der Sätze
derselben optimiert sind.
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Eine
weitere Aufgabe der vorliegenden Erfindung ist es, eine integrierte
Halbleiterschaltungsvorrichtung mit einem Hauptspeicherteil und
einem Subspeicherteil zu schaffen, wobei ein Lese-/Einschreibvorgang
des Subspeicherteils und ein Datentransfervorgang zwischen dem Hauptspeicherteil
und dem Subspeicherteil gleichzeitig durchgeführt werden können.
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Diese
Aufgaben sind durch die Merkmale des Hauptanspruchs gelöst.
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Vorteilhaft
Ausführungsformen
sind in den Unteransprüchen
angegeben.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden
Erfindung gehen aus der folgenden detaillierten Beschreibung der
vorliegenden Erfindung anhand der begleitenden Figuren im Einzelnen
hervor, in welchen zeigt:
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1 ein
Blockschaltbild der Gesamtkonstruktion einer Halbleiterspeichervorrichtung
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung;
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2 ein
Blockschaltbild eines Speichersystems mit der in der 1 gezeigten
Halbleiterspeichervorrichtung und einer Anzahl von Speichermastern,
die Zugangsanfragen mit Bezug auf die Halbleiterspeichervorrichtung
durchführen,
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3 ist
ein Blockschaltbild eines Speichersystems mit der in der 1 gezeigten
Halbleiterschaltungsvorrichtung und einer Anzahl von Speichermastern,
die Zugangsanfragen mit Bezug auf die Halbleiterspeichervorrichtung
durchführen;
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4 ist
ein Blockschaltbild einer Halbleitervorrichtung mit der in der 1 gezeigten
Halbleiterspeichervorrichtung und einer Speichersteuervorrichtung
zum Steuern und Erzeugen eines Eingangssignals für die Halbleiterspeichervorrichtung,
die auf ein und demselben Halbleitersubstrat ausgebildet sind;
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5 ist
ein Blockschaltbild einer Halbleitervorrichtung mit der in der 1 gezeigten
Halbleiterspeichervorrichtung und einer Speichersteuervorrichtung
zum Steuern und Erzeugen eines Eingangssignals an der Halbleiterspeichervorrichtung,
die auf ein und demselben Halbleitersubstrat ausgebildet sind;
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6 ist
ein Blockschaltbild einer Halbleitervorrichtung mit der in der 1 gezeigten
Halbleiterspeichervorrichtung und einer Speichersteuervorrichtung
zum Steuern und Erzeugen eines Eingangssignals an der Halbleiterspeichervorrichtung,
die auf ein und demselben Halbleitersubstrat ausgebildet sind;
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7 zeigt
eine Anordnung der externen Anschlüsse der in der 1 gezeigten
Halbleiterspeichervorrichtung;
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8 zeigt
eine Anordnung der externen Anschlüsse der in der 1 gezeigten
Halbleiterspeichervorrichtung;
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9 zeigt
eine Anordnung der externen Anschlüsse der in der 1 gezeigten
Halbleiterspeichervorrichtung;
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10 zeigt
die Korrespondenz zwischen verschiedenen Befehlen, welche die Betriebsfunktionen
der Halbleiterspeichervorrichtung gemäß 1 und der
externen Anschlüsse
bestimmen;
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11 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Lesebefehl;
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12 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Schreibbefehl;
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13 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Abfragebefehl;
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14 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Abfragebefehl mit
automatischer Vorladung;
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15 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Rückstellbefehl;
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16 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Rückstellbefehl
mit automatischer Vorladung;
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17 zeigt
die Zustande der externen Anschlüsse
mit einem in der 10 gezeigten Aktivbefehl;
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18 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Vorladebefehl mit
automatischer Vorladung;
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19 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Vorladebefehl für die ganze
Bank;
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20 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten CBR-Auffrischbefehl;
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21 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Vorrichtungs-Nicht-Wähl-Befehl;
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22 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Nicht-Betrieb-Befehl;
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23 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Registersetzbefehl
(1);
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24 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Registersetzbefehl
(2);
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25 zeigt
die Zustände
der externen Anschlüsse
mit einem in der 10 gezeigten Registersetzbefehl,
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26 zeigt
die Zustände
der externen Anschlüsse
mit einem ModusRegistersetzbefehl, der ein Teil des in der 10 gezeigten
Registersetzbefehls ist;
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27 eine
Adresssequenz, auf die entsprechend jeweiliger LAP-Zeiten und Burstlängen des
Daten-Eingangs-/Ausgangsmodus zugegriffen wird;
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28 ein Zeitablaufplan des Datenausgangs mit einer
Burstlänge
von 4 und einer Leselatenz von 2 bei einem Lesebefehlseingang;
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29 ein Zeitablaufplan des Datenausgangs mit einer
Burstlänge
von 4 und einer Schreiblatenz von 0 bei einem Schreibbefehlseingang;
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30 ein Flussdiagramm einer Adresszuweisung und
Daten in einem Lesebefehlsbetrieb;
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31 ein Flussdiagramm einer Adresszuweisung und
Daten in einem Schreibbefehlsbetrieb;
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32 ein Flussdiagramm einer Adresszuweisung und
Daten in einem Abrufbefehlsbetrieb;
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33 ein Flussdiagramm einer Adresszuweisung und
Daten in einem Rückstellbefehlsbetrieb;
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34 ein Flussdiagramm einer Adresszuweisung und
Daten in einem Aktivbefehlsbetrieb;
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35 ein Layout der Arrays, welches schematisch
eine Arrayanordnung in einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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36 ein Layout der Arrays, das schematisch eine
Arrayanordnung einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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37 ein Layout von Arrays, das schematisch eine
Arrayanordnung einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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38 ein Layout von Arrays, das schematisch eine
Arrayanordnung einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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39 ein Layout von Arrays, das schematisch eine
Arrayanordnung einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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40 ein Layout von Arrays, das schematisch eine
Arrayanordnung einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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41 das schematische ganze Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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42 schematisch das gesamte Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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43 schematisch das gesamte Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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44 schematisch das gesamte Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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45 schematisch das gesamte Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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46 schematisch das gesamte Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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47 schematisch das gesamte Layout der Chips einer
Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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48 in schematischer Weise Blöcke, die eine gemeinsame Energiequelle
verwenden, einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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49 in schematischer Weise Blöcke, die eine gemeinsame Energiequelle
verwenden, einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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50 eine Verdrahtungskonstruktion in einem DRAM-Arrayteil
einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung;
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51 eine Verdrahtungskonstruktion eines DRAM-Arrayteils,
eines Datentransferteils und eines SRAM-Arrayteils einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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52 eine Verdrahtungskonstruktion eines DRAM-Arrayteils,
eines Datentransferteils und eines SRAM-Arrayteils einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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53 eine Verdrahtungskonstruktion eines DRAM-Arrayteils,
einer Datentransferbusteils und eines SRAM-Arrayteils einer Halbleiterspeichervorrichtung
gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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54 ein Blockschaltbild einer Betriebssteuerschaltung
der in der 1 gezeigten Halbleiterspeichervorrichtung;
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55 im Einzelnen die Konstruktion des in der 1 gezeigten
DRAM-Teils und der Datentransferschaltung;
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56 im Einzelnen ein Beispiel der Arraykonstruktion
eines DRAM-Arrays 110-1 des gesamten Layouts, das eine
Ausführungsform
der vorliegenden Erfindung gemäß 41 ist;
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57 im Einzelnen ein Beispiel einer Verbindungsbeziehung
zwischen der Transferbusleitung und den Bitleitungen für einen
Teil (entsprechend 4 Paaren Bitleitungen) des in der 56 gezeigten Layouts;
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58 ein Schaltbild, das die Datentransferschaltung
im Detail zeigt;
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59 ein Beispiel einer Konstruktion zur Lösung des
Problems des in der 57 gezeigten Beispiels;
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60 ein Blockschaltbild eines Beispiels einer DRAM-Leitungssteuerschaltung;
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61 ein Beispiel einer konkreten Konstruktion einer
DRAM-Zeilensteuerschaltung und eines DRAM-Zeilendecoders gemäß 55;
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62 ein Beispiel einer konkreten Schaltungskonstruktion
einer DRAM-Bitleitungswählschaltung;
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63 ein Beispiel einer konkreten Schaltungskonstruktion
einer DRAM-Bitleitungswählschaltung;
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64 ein Beispiel einer konkreten Schaltungskonstruktion
einer DRAM-Bitleitungswählschaltung;
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65 ein Beispiel einer konkreten Schaltungskonstruktion
einer DRAM-Bitleitungswählschaltung;
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66 eine Beziehung zwischen einem Paar Datentransferbusleitungen,
der DRAM-Bitleitungswählschaltung
und der SRAM-Zellen in dem Arraylayout gemäß 36;
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67 Signalformen, die einen Betrieb der jeweiligen
Datentransferbusleitungen gemäß 66 zeigen;
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68 ein konkretes Beispiel des SRAM-Teils und der
Daten-Eingangs-/Ausgangsanschlüsse
gemäß 1;
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69 ein Beispiel einer Konstruktion der SRAM-Speicherzelle;
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70 eine konkrete Schaltung eines Flip-Flops der
in der 69 gezeigten SRAM-Zelle;
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71 ein konkretes Beispiel einer Verbindungsschaltung,
um die in der 69 gezeigten SRAM-Bitleitungen
zu verbinden;
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72 ein konkretes Beispiel einer Verbindungsschaltung,
um die in der 69 gezeigten SRAM-Bitleitungen
zu verbinden;
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73 ein konkretes Beispiel einer Verbindungsschaltung
zum Verbinden der in der 69 gezeigten
SRAM-Bitleitungen;
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74 ein konkretes Beispiel einer in der 68 gezeigten SRAM-Zeilensteuerschaltung;
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75 ein konkretes Beispiel einer in der 68 gezeigten SRAM-Spaltensteuerschaltung;
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76 ein konkretes Beispiel eines Multiplexers und
einer Halteschaltung gemäß 75;
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77 Signalformen, die den Betrieb des in der 76 gezeigten Multiplexers zeigen;
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78 ein Blockschaltbild des SRAM-Zeilendecoders,
der Datensteuerschaltung und des DRAM-Arrays gemäß 1;
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79 Signalformen, die den Betrieb des SRAM-Zeilendecoders,
der Datensteuerschaltung und des SRAM-Arrays gemäß 78 zeigt;
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80 ein konkretes Beispiel einer Konstruktion des
SRAM-Teils und des Daten-Eingangs-/Ausgangsanschlusses;
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81 eine konkrete Konstruktion für den Fall
einer Zeilenredundanzleitung des SRAM-Arrayteils;
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82 ein Beispiel einer Energiequellenspannung,
die dem DRAM-Arrayteil und dem SRAM-Arrayteil zugeführt wird;
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83 ein Beispiel einer Energieversorgungsspannung,
die dem DRAM-Arrayteil und dem SRAM-Arrayteil zugeführt wird;
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84 ein Ergebnis der Simulation der Abhängigkeit
von der Schreibzeit von der Energieversorgungsspannung der SRAM-Zelle;
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85 ein konkretes Beispiel der Konstruktion des
SRAM-Arrayteils, der eine temporäre
Zellentransferfunktion realisiert;
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86 Signalformen, die einen Betrieb der SRAM-Zelle
zeigen, wenn gemäß 85 Daten der SRAM-Zelle ausgelesen werden, indem
der temporäre
Zellentransfer durchgeführt
wird;
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87 Signalformen einer automatisch aufeinander
folgenden Abruftransferfunktion;
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88 ein konkretes Beispiel der SRAM-Leitungssteuerschaltung
zur Realisierung einer aufeinander folgenden Mehrfachleitung-Lese-/Schreibfunktion;
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89 ein konkretes Beispiel einer Auslesefunktion
der aufeinander folgenden Mehrfachzeilen-Lse-/Schreibfunktion;
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90 eine Korrespondenztabelle, die den Lese-(3)/Schreib-(3)-Befehl
einer Realzeitmodussetzfunktion und den Zustand der jeweiligen Eingangsanschlüsse zeigt;
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91 Signalformen der Realzeitmodussetzfunktion;
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92 in schematischer Weise die Konstruktion eines
Speicherarrayteils eines CDRAM;
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93 ein Blockschaltbild einer bidirektionalen Transfergatterschaltung
des in der 92 gezeigten CDRAM;
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94 ein Schaltbild der in der 92 gezeigten bidirektionalen Transfergatterschaltung
für den
CDRAM;
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95 ein Blockschaltbild zur schematischen Darstellung
des CDRAM;
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96 ein Schaltbild des SRAM des in der 95 gezeigten CDRAM;
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97 ein Blockschaltbild zur schematischen Darstellung
der Konstruktion des CDRAM;
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98 ein Schaltbild des SRAM-Blockes des in der 97 gezeigten CDRAM;
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99 ein Blockschaltbild zur schematischen Darstellung
der Konstruktion eines EDRAM; und
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100 ein Blockschaltbild zur schematischen Darstellung
der Konstruktion eines Speichersystems mit einer Anzahl von Verarbeitungsvorrichtungen.
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DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
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(1) Basiskonstruktion
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Es
wird eine Basiskonstruktion einer Ausführungsform der vorliegenden
Erfindung beschrieben.
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Eine
integrierte Halbleiterschaltungsvorrichtung gemäß der vorliegenden Erfindung
hat eine Halbleiterspeichervorrichtung und eine Steuervorrichtung
der Halbleiterspeichervorrichtung. Die Halbleiterspeichervorrichtung
hat einen Hauptspeicherteil und einen Subspeicherteil und zwischen
dem Hauptspeicherteil und dem Subspeicherteil ist ein bidirektionaler
Datentransfer möglich.
Der Subspeicherteil ist mit einer Anzahl von Speicherzellengruppen
aufgebaut, die jeweils in der Lage sind, als ein unabhängiger Cachespeicher
zu funktionieren. In der Halbleiterspeichervorrichtung gemäß der vorliegenden
Erfindung kann die Anzahl der Steueranschlüsse und die Anzahl der Adressanschlüsse die
gleiche wie diejenige sein, die notwendig ist, um den Hauptspeicherteil
zu steuern.
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Die
integrierte Halbleiterschaltungsvorrichtung wird beschrieben unter
Verwendung einer Ausführungsform,
die eine synchrone Schnittstelle, die eine x8-2-Bank-Beschränkung hat,
mit einem 64-Mbit-DRAM-Array als Hauptspeicherteil und einem 16-Kbit-SRAM-Array
als dem Subspeicherteil.
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(2) Blockschaltbild
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1 ist
ein Blockschaltbild, das den schematischen Aufbau einer Halbleiterspeichervorrichtung
gemäß einer
Ausführungsform
der vorliegenden Erfindung als Ganzes zeigt. In 1 hat
die Halbleiterspeichervorrichtung 100 einen dynamischen RAM-(DRAM)-Teil 101 als
einen Hauptspeicherteil, einen statischen RAM-SRAM)-Teil 102 als
einen Subspeicherteil und eine bidirektionale Datentransferschaltung 103 für den Datentransfer
zwischen dem DRAM-Teil 101 und dem SRAM-Teil 102.
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Der
DRAM-Teil 101 hat ein DRAM-Array mit einer Vielzahl an
dynamischen Speicherzellen, die in einer Zeilen- und Spaltenmatrix
angeordnet sind, eine DRAM-Zeilensteuer schaltung 115 zum
Erzeugen eines DRAM-Zeilenwählsignals
und eines Bankwählsignals
aus internen Adresssignalen iA0–iA13, einen
DRAM-Zeilendecoder 113, der auf die DRAM-Zeilenwählsignale
iADR0–iADR12
und das Bankwählsignal
iAD13 antwortet, um eine entsprechende Zeile des DRAM-Arrays 110 zu
wählen,
eine DRAM-Spaltensteuerschaltung 116 zum Erzeugen eines
DRAM-Spaltenwählsignals
aus den internen Adresssignalen iA5 und iA6 und einen DRAM-Spaltendecoder 114,
der auf die DRAM-Spaltenwählsignale
iADC5 und iADC6 antwortet, um eine entsprechende Spalte zu wählen. Ferner
hat das DRAM-Array 110 einen Speicherzellenteil 111 und
einen Leseverstärker 112 zum
Detektieren und Verstärken
von Daten, die in der gewählten
DRAM-Zelle gehalten sind. Ferner ist das DRAM-Array 110 in
eine Anzahl von Blöcken
unterteilt, genannt Banken, und bei dieser Ausführungsform zwei Banken A und
B, von denen eine durch das Bankwählsignal iAD13 gewählt wird.
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Der
SRAM-Teil 102 hat ein SRAM-Array 120 mit einer
Vielzahl von statischen Speicherzellen, die in einer Zeilen- und
Spaltenmatrix angeordnet sind, eine SRAM-Zeilensteuerschaltung 124 zum
Erzeugen eines SRAM-Zeilenwählsignals
aus den internen Adresssignalen iA0–iA3, einen SRAM-Zeilendecoder 121,
der auf die SRAM-Zeilenwählsignale iASR0–iASR3 antwortet,
um eine SRAM-Zellengruppe (bei dieser Ausführungsform Zellengruppen, die jede
Zeile geteilt sind) zu wählen,
eine SRAM-Spaltensteuerschaltung 122 zum Erzeugen eines SRAM-Spaltenwählsignals
aus den internen Adresssignalen iA0–iA3 und iA4–iA13 und
einen SRAM-Spaltenwähler 123 zum
Wählen
einer Spalte durch die SRAM-Spaltenwählsignale iASC4–iASC10.
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Die
Halbleiterspeichervorrichtung 100 hat ferner eine Betriebssteuerschaltung 150 zum
Steuern des Betriebes der Halbleiterspeichervorrichtung in Antwort
auf ein internes Eingangssignal und eine Datensteuerschaltung 160 zum
Steuern einer externen Daten-Eingangs-/Ausgangsoperation.
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Obwohl
bei dieser Ausführungsform
der DRAM und der SRAM als Hauptspeicherteil bzw. Subspeicherteil
verwendet werden, ist die vorliegende Erfindung nicht darauf begrenzt.
Anstatt des DRAM kann ein Speicher, wie beispielsweise ein SRAM,
ein Masken-ROM,
ein programmierbarer ROM (PROM), ein löschbarer PROM (EPROM), ein elekt risch
löschbarer
PROM (EEPROM), ein Flush-EEPROM und ein ferroelektrischer Speicher als
Hauptspeicherteil verwendet werden. Der Speicher, welcher den Hauptspeicherteil
bildet, ist vorzugsweise so konstruiert, dass die Art und spezifische
Funktion desselben wirksam verwendet werden kann. Beispielsweise
kann für
den Fall, wo ein DRAM als Hauptspeicherteil verwendet wird, ein üblicher DRAM,
ein EDODRAM, ein Synchron-DRAM,
ein Synchron-GRAM, ein Burst-EDODRAM, ein DDR-Synchron-DRAM, ein
DDR-Synchron-GRAM, ein SLDRRAM oder eine Rambus-DRAM verwendet werden.
Ferner kann irgendein Direktzugriffsspeicher als Subspeicherteil
verwendet werden, vorausgesetzt, dass der Speicher Zugang mit höherer Geschwindigkeit
als ein Speicher zulässt,
der als der Hauptspeicherteil verwendet wird. In einem Fall, bei dem
der Hauptspeicherteil mit einem Flush-EEPROM gebildet ist, ist die
Speicherkapazität
des Subspeicherteils vorzugsweise die Hälfte oder darüber der
Kapazität
eines Einheitslöschsektors
des Flush-EEPROM.
-
(3) System
-
Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
ist mit der SRAM-Spaltensteuerschaltung 122 versehen
und daher kann ein SRAM-Spaltensteuermodus in der SRAM-Zellengruppeneinheit
geändert
werden, wie dies später
im Einzelnen beschrieben wird. Diese Funktion erlaubt die Setzung
einer Rundenzeit (lap time), einer Burstlänge und einer Latenz etc. (im
Folgenden als "Daten-Eingangs-/Ausgangsmodus" bezeichnet) für jede SRAM-Zellengruppe,
so dass der Daten-Eingangs-/Ausgangsmodus jeder SRAM-Zellengruppe automatisch
innerhalb der Halbleiterspeichervorrichtung bestimmt ist, wenn die
SRAM-Zellengruppe gewählt
ist, indem die Setzung vorbereitend vorgesehen worden ist. Daher
besteht keine Notwendigkeit für
eine externe Datensteuerung der Halbleiterspeichervorrichtung oder
eine externe Datenverarbeitungssteuerung zum Schalten des Daten-Eingangs-/Ausgangsmodus.
-
Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
hat eine Funktion, dass, wenn sie eine Anzahl von Zugangsanfragen
empfängt,
die Halbleiterspeichervorrichtung eine Zuweisung, eine Zuordnung
und/oder Wiederzuordnung in einer SRAM-Zellengruppeneinheit für jede Zugangsanfrage
empfangt. 2 zeigt ein Speichersystem mit
einer Anzahl von Speichermastern, die die Zugangsanfrage an die
in der 1 gezeigte Halbleiterspeichervorrichtung 100 durchführen. In
der 2 sind die SRAM-Zellengruppen 01, 02 und 03 einer Zugangsanfrage
von einem Speichermaster 180a zugeordnet, die SRAM-Zellengruppe 04 ist
einer Zugangsanfrage von einem Speichermaster 180b zugeordnet
und die SRAM-Zellengruppen 05, 06, 07 und 08 sind
einer Zugangsanfrage von einem Speichermaster 180c zugeordnet.
Die Zuordnung der SRAM-Zellengruppen zu diesen Zugangsanfragen ist
variabel und kann zu jedem Zeitpunkt geändert werden. Wenn sich ferner
in der 2 der Daten-Eingangs-/Ausgangsmodus, der für die Halbleiterspeichervorrichtung 100 vom
Speichermaster 180a angefragt ist, von dem Daten-Eingangs-/Ausgangsmodus, der
für die
Halbleiterspeichervorrichtung im Speichermaster 180b unterscheidet,
es möglich,
die Daten-Eingangs-/Ausgangsoperation für den Speichermaster 180a und
die Daten-Eingangs-/Ausgangsoperation für den Speichermaster 180b ohne die
Verwendung eines speziellen Steuersignals aufeinander folgend durchzuführen. Um
eine derartige Operation zu realisieren, hat die SRAM-Spaltensteuerschaltung 122 der
Halbleiterspeichervorrichtung 100 einen Daten-Eingangs-/Ausgangsmodus-Speicherteil.
Der Daten-Eingangs-/Ausgangsmodus-Speicherteil
kann eine 1:1-Korrespondenz zu den SRAM-Zellengruppen haben, wie
dies in der 2 gezeigt ist, oder kann einer
Anzahl von SRAM-Zellengruppen,
wie in der 3 gezeigt, entsprechen.
-
Die 4, 5 und 6 zeigen
eine gemischte Halbleitervorrichtung 190, bestehend aus der
Halbleiterspeichervorrichtung 100 und einer Speichersteuervorrichtung 191,
die auf demselben Halbleitersubstrat wie das der Halbleiterspeichervorrichtung
montiert ist, für
die Steuerung und Erzeugung eines Eingangssignals für die Halbleiterspeichervorrichtung 100 gemäß einer
Zugangsanfrage von den Speichermastern. Eine derartige gemischte Halbleitervorrichtung 190 kann
eine Konstruktion haben, bei der eine Eingangs-/Ausgangsoperation
für alle
Signale durch eine Speichersteuervorrichtung durchgeführt wird,
wie in der 4 gezeigt, eine Konstruktion,
bei der eine Eingangs-/Ausgangsoperation durch die Halbleiterspeichervorrichtung 100 direkt durchgeführt wird,
wie dies in der 5 gezeigt ist, oder eine Konstruktion,
bei der die Daten-Eingangs-/Ausgangsoperation durch die Halbleiterspeichervorrichtung 100 über einen
Datenpuffer 192, wie in der 6 gezeigt,
durchgeführt
wird. Die vorliegende Erfindung ist jedoch nicht auf diese Konstruktionen
der gemischten Halbleitervorrichtung 190 begrenzt. In der
gemischten Halbleitervorrich tung 190 ist es möglich, die
SRAM-Zellengruppe oder die Gruppen automatisch zu Zugangsanfragen
von den jeweiligen Speichermastern in dem System gemäß der 2 oder 3 innerhalb
der Halbleitervorrichtung zuzuordnen.
-
(4) Pin-Anordnung
-
7 zeigt
ein Beispiel einer Pin-Anordnung einer Packung der Halbleiterspeichervorrichtung
gemäß der vorliegenden
Erfindung. Die in der 7 gezeigte Halbleiterspeichervorrichtung
hat eine x8-Bit-2-Bank-Konstruktion mit einem 64-Mbit-DRAM-Array
und einem 16-Kbit-SRAM-Array und einer synchronen Schnittstelle
und ist in einem Kunststoffgehäuse
der 54-Pin-TSOP-II-Bauart mit 10,16 mm × 22,225 mm (400 mil × 875 mil)
mit einem Leiterrastermaß von
0,8 mm aufgenommen. Die Anzahl der Pins und die Pin-Anordnung dieser Pin-Konstruktion
sind die gleiche wie bei einem üblichen
synchronen 64-Mbit-DRAM. Ferner sind die Anzahl der Pins und die
Pin-Anordnung einer x4-Bit-Konstruktion
(8) einer x16-Bit-Konstruktion (9)
einer x1-Bit-Konstruktion oder einer x32-Bit-Konstruktion die gleiche
wie die bei einem entsprechenden synchronen DRAM, ungeachtet der Anzahl
der Banken.
-
Die
Signale der jeweiligen Pins sind wie folgt definiert:
- CLK:
Ein Taktsignal CLK ist ein Referenztakt, der gemeinsam für alle anderen
Eingangs-/Ausgangssignale
verwendet wird, d. h. das Taktsignal CLK bestimmt die Eingangszeitabstimmung
der anderen Eingangssignale und die Ausgangssignalzeitabstimmung. Eine
Aufbau-/Haltezeit jedes externen Signals ist unter Bezug auf eine
Anstiegsflanke des Taktes CLK definiert.
- CKE: Ein Taktfreigabesignal CKE bestimmt, ob ein auf dieses
folgendes CLK-Signal effektiv ist. Wenn das CKE-Signal an der Anstiegsflanke
des CLK-Signals hoch ist, wird das CLK-Signal als effektiv bestimmt,
und wenn es niedrig ist, wird das CLK-Signal als ungültig bestimmt.
- /CS: Ein Chipwählsignal/CS
bestimmt, ob die externen Eingangssignale/RAS, /CAS, /WE akzeptiert sind.
Wenn das Signal/CS an der Führungsflanke des
Signals CLK niedrig ist, wird das /RAS-Signal, das /CAS-Signal und
das /WE-Signal, die in der gleichen Zeitabstimmung eingegeben worden
sind, in die Betriebssteuerschaltung hereingenommen. Wenn das Signal/CS
an der Führungsflanke
des CLK-Signals hoch ist, werden das /RAS-Signal, /CAS-Signal und das /WE-Signal,
die mit der gleichen Zeitabstimmung eingegeben worden sind, vernachlässigt.
- /RAS, /CAS, /WE: Die jeweiligen Steuersignale /RAS, /CAS und
/WE bestimmen in Kombination den Betrieb der Halbleiterspeichervorrichtung.
- A0–A13:
Adresssignale A0–A13
werden in die Adresssteuerschaltung entsprechend dem Taktsignal hereingenommen,
zum DRAM-Zeilendecoder, dem DRAM-Spaltendecoder, dem SRAM-Zeilendecoder und
dem SRAM-Spaltendecoder geschickt und dazu verwendet, eine Zelle
des DRAM-Teils und eine Zelle des SRAM-Teils zu wählen. Ferner
werden die Adresssignale, wie später
beschrieben, gemäß einem
internen Befehlssignal in ein Modusregister hereingenommen, um den
Daten-Eingangs-/Ausgangsmodus des internen Betriebes zu setzen.
Das Adresssignal A13 ist auch ein Bankwählsignal des DRAM-Zellenarrays.
- DQM: Ein Datenmaskensignal DQM dient zum Ungültigmachen (maskieren) eines
Dateneingangs und Datenausgangs in Byte-Einheit.
- DQ0–DQ7:
Differenzsignale DQ0 bis DQ7 sind Eingangs-/Ausgangsdatensignale.
-
(5) Grundbetrieb
-
Es
wird ein Grundbetrieb der Halbleiterspeichervorrichtung gemäß der vorliegenden
Erfindung beschrieben. Anzumerken ist, dass Befehle und die Anzahl
der Daten lediglich eine Ausführungsform sind
und andere Kombinationen beliebig möglich sind.
-
10 zeigt
ein Beispiel verschiedener Befehle, die Betriebsfunktionen der Halbleiterspeichervorrichtung
gemäß der vorliegenden
Erfindung bestimmen und Zustände
der externen Eingangssteuersignale. Anzumerken ist, dass jedoch
jede andere Kombination der verschiedenen Befehle, die die Betriebsfunktionen
der Halbleiterspeichervorrichtung bestimmen und die Zustände der
externen Eingangssteuersignale verwendet werden können.
-
In
der 10 sind die Zustände der jeweiligen Eingangssteuersignale
an der Anstiegsflanke eines Referenztaktsignals CLK und die dadurch
bestimmten Operationen gezeigt. Ein Symbol "H" bezeichnet
einen logisch hohen Pegel, "L" einen logisch niedrigen
Pegel und "x" einen beliebigen
Pegel. Ferner zeigen die Eingangssteuersignale CKEn-1 in der 10 einen
Zustand des Eingangssteuersignals CKE in einer Periode eines Referenztaktes
direkt vor einem angestrebten Referenztakt und das Steuersignal
CKE, das für
die entsprechenden Befehle beschrieben ist, ist CKEn-1. Die in der 10 gezeigten
Befehle werden in der Folge beschrieben.
-
1. [Lesebefehl]
-
Der
Lesebefehl dient zur Durchführung
einer Datenleseoperation aus einer SRAM-Zelle.
-
Wie
in der 11 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an der Anstiegsflanke des externen
Taktsignals CKE = H, /CS = L, /RAS = H, /CAS = L und /WE = H. Zum
Zeitpunkt, zu welchem dieser Lesebefehl eingegeben wird, werden
die Adressen A0–A3
und die Adressen A4–A10 als
SRAM-Zeilenwähladressen
bzw. als SRAM-Spaltenwähladressen
hereingenommen. Daten an diesen Adressen werden zu einem Zeitpunkt,
der gegenüber dem
Eingang des Lesebefehls um eine Latenz verzögert ist, an DQ0–DQ7 ausgegeben.
-
Wenn
bei für
den Lesebefehl gesetzten Takt DQM = H ist, werden die an DQ0–DQ7 ausgegebenen
Daten maskiert und nicht nach außen ausgegeben.
-
30 zeigt ein Adresssignal und einen Datenstrom
in einer internen Operation gemäß diesem Lesebefehl.
Die SRAM-Zellen werden durch die Zeilenwahl des SRAM-Zeilendecoders
durch die internen Adresssignale iA0–iA3 gewählt und die Spaltenwahl des
SRAM-Spaltendecoders erfolgt durch die SRAM-Wählsignale iASC4–iASC10,
die aus den internen Adresssignalen iA4–iA13 erzeugt worden sind.
Die Daten der gewählten
SRAM-Zellen werden durch den Datenverstärker in einem zugeordneten Daten-Eingangs-/Ausgangsmodus nach
außen
ausgegeben.
-
2. [Schreibbefehl]
-
Der
Schreibbefehl dient zur Durchführung
einer Schreiboperation von Daten in die SRAM-Zelle.
-
Wie
in der 12 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an der Anstiegsflanke des externen
Taktsignals CKE = H, /CS = L, /RAS = und /CAS = /W = L. Zu dem Zeitpunkt,
zu welchem der Schreibbefehl eingeben wird, werden die Adressen
A0–A3
als SRAM-Zeilenwähladressen und
die Adressen A4–A10
als SRAM-Spaltenwähladressen
hereingenommen. Als einzuschreibende Daten werden die Daten von
DQ0–DQ7
zu einem Zeitpunkt hereingenommen, der gegenüber dem Eingang des Schreibbefehls
um eine Latenz verzögert ist.
-
Wenn
bei dem Takt für
das Hereinnehmen von Daten von DQ0–DQ7 DQM = H ist, wird der
Datenausgang von DQ0–DQ7
maskiert und nicht hereingenommen.
-
31 zeigt ein Adresssignal und einen Datenstrom
in einer internen Operation gemäß diesem Schreibbefehl.
SRAM-Zellen werden gewählt
durch die Zeilenwahl des SRAM-Zeilendecoders
durch die SRAM-Zeilenwählsignale
iASR0–iASR3,
die aus den internen Adresssignalen iA0–iA3 erzeugt worden sind, und
durch die Spaltenwahl des SRAM-Spaltendecoders
durch die SRAM-Wählsignale iASC4–iASC10,
die aus den internen Adresssignalen iASR0–iASR3 und iA4–iA13 erzeugt
worden sind. Die Daten, die von DQ0–DQ7 hereingenommen sind, werden
durch den Schreibpuffer in die gewählte SRAM-Zelle eingeschrieben.
-
Wie
in den 30 und 31 gezeigt,
führen
der Lesebefehl und der Schreibbefehl das Lesen und Schreiben ungeachtet
des DRAM-Teils und des Datentransferteils durch. Daher können diese
Befehle arbeiten, selbst wenn der Datentransferbetrieb zwischen
anderen SRAM-Zellengruppen
als der SRAM-Zeile, die für
den Dateneingang/-ausgang gewählt
worden ist und dem DRAM-Teil und/oder die Operation im Inneren des
DRAM-Teils noch fortfährt. Im
Gegenteil, selbst wenn der Lesebefehl oder der Schreibbefehl betrieben
wird, ist es möglich,
den Datentransferbetrieb zwischen anderen SRAM-Zellengruppen als
der für
den Dateneingang/-ausgang gewählten
SRAM-Zeile und dem DRAM-Teil und/oder die Operation im Inneren des
DRAM-Teils durch Befehle zu betreiben.
-
3. [Abrufbefehl]
-
Der
Abrufbefehl dient zur Durchführung
eines Datentransfers von einer DRAM-Zellengruppe und einer SRAM-Zellengruppe.
-
Wie
in der 13 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an der Anstiegsflanke des externen
Taktsignals CKE = H, /CS = L, /RAS = /CAS = H und /WE = L. Ferner
sind A10 = L und A9 = L. Zu dem Zeitpunkt, zu welchem der Abrufbefehl
eingegeben worden ist, werden die Adressen A0–A3 als SRAM-Zeilenwähladressen
hereingenommen, die Adressen A4–A6
als SRAM-Spaltenwähladressen
und A13 als eine Bankwähladresse
des DRAM-Arrays hereingenommen. Bei dieser Ausführungsform ist die Bank A gewählt.
-
32 zeigt ein Adresssignal und einen Datenstrom
in einem internen Betrieb gemäß diesem Abrufbefehl.
Unter den DRAM-Zellengruppen, die bereits durch einen aktiven Befehl,
wie später
beschrieben, gewählt
worden ist, ist eine SRAM-Zelle in einer Bank, zugeordnet durch
iA13, gewählt.
Bei dieser Ausführungsform
ist die Bank A gewählt.
Die Bitleitungen der DRAM-Zellengruppe sind durch die Adressen iA5
und iA6 zugewiesen. Die Daten der Bitleitungen werden durch den
Leseverstärker
zum Zeitpunkt des aktiven Befehls verstärkt und die Daten der gewählten Bitleitungen
werden über
die Datentransferschaltung auf eine Datentransferbusleitung übertragen.
Die Zellen in der Zeile der durch die Adressen iA0–iA3 gewählten Zeile
des SRAM stoppen das Halten der vorhergehenden Daten, nehmen die
Daten auf der Datentransferbusleitung herein und halten danach die übertragenen
Daten. Ein Ausgang vom Leseverstärker
durch die Datentransferschaltung auf die Datentransferleitung wird
nach dem Datentransfer gestoppt.
-
Bei
dieser Ausführungsform
ist die Anzahl der durch einen Abfragebefehl auf einmal übertragenen
Daten 128 × 8.
-
4. [Abrufbefehl mit automatischem Vorladen]
-
Der
Abrufbefehl mit automatischem Vorladen dient zum Übertragen
von Daten von der DRAM-Zellengruppe auf die SRAM-Zellengruppe und
zum automatischen Vorladen des DRAM-Teils nach dem Datentransfer.
-
Wie
in der 14 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an der Anstiegsflanke des externen
Taktsignals CKE = H, /CS = L, /RAS = /CAS = H und /WE = L. Ferner
gilt A10 = H und A9 = L. Ähnlich
wie bei dem vorstehend beschriebenen Abrufbefehl werden die Adressen A0–A3 als
SRAM-Zeilenwähladressen,
die Adressen A5 und A6 als DRAM-Spaltenwähladressen und A13 als eine
Bankwähladresse
des DRAM-Arrays zu dem Zeitpunkt hereingenommen, zu welchem der
Abrufbefehl mit automatischem Vorladen eingegeben ist.
-
Es
werden Adresssignale in einem internen Betrieb und Datenstrom, hervorgerufen
durch den Abrufbefehl mit automatischem Vorladen, beschrieben. Unter
den DRAM-Zellengruppen, die bereits durch den später beschriebenen Aktivbefehl
gewählt worden
sind, wird eine SRAM-Zelle in einer Bank, die durch iA13 zugewiesen
ist, gewählt.
Bitleitungen der DRAM-Zellengruppe werden durch die Adressen iA5 und
iA6 zugeordnet. Daten der Bitleitungen werden durch die Leseverstärker zum
Zeitpunkt des Aktivbefehls verstärkt
und die Daten der gewählten
Bitleitungen werden auf die Datentransferbusleitung übertragen.
Die Zellen, welche durch die Adressen iA0–iA3 in der Zeile des SRAM
gewählt
sind, stoppen das Halten der vorhergehenden Daten, nehmen die Daten
auf der Datentransferbusleitung herein und halten die übertragenen
Daten danach. Ein Ausgang vom Lese verstärker über die Datentransferschaltung auf
die Datentransferleitung wird nach dem Datentransfer gestoppt. Nachdem
eine vorbestimmte Zeit nach dem Stoppen des Ausgangs der Datentransferbusleitung
vergangen ist, wird die Wortleitung in einen nicht gewählten Zustand
gebracht und der interne Betrieb (Potentialausgleich der Bitleitung
und des Leseverstärkers),
der für
den Vorladebefehl beschrieben wird, wird durchgeführt. Nachdem
eine vorbestimmte Zeit nach dem Eingeben des Abrufbefehls ohne automatisches
Vorladen vergangen ist, wird der DRAM automatisch in einen Vorlade-(Nicht-Wähl-)Zustand
gebracht.
-
5. [Rückstellbefehl]
-
Der
Rückstellbefehl
dient zur Durchführung eines
Datentransfers von der SRAM-Zellengruppe auf die DRAM-Zellengruppe.
Wie in der 15 gezeigt, ist dieser Befehl
ein kontinuierlicher Eingangsbefehl, der sich über die externen Taktsignale
CLK1 und CLK2 erstreckt.
-
Die
Zustände
der jeweiligen Eingangssteuersignale an der Anstiegsflanke des externen
Taktsignals sind, wie in der 15 gezeigt,
CKE = H, /CS = L, /RAS = /CAS = H und /WE = L. Ferner sind A10 = L
und A9 = H. An der Anstiegsflanke des ersten externen Taktsignals
CLK1 werden die Adressen A0–A3
als SRAM-Zeilenwähladressen
und die Adressen A5 und A6 als DRAM-Spaltenwähladressen hereingenommen und
an der Anstiegsflanke des zweiten externen Taktsignals CLK2 werden
die Adressen A0–A12
als Bankwähladressen
des DRAM-Arrays, das das Ziel des Transfers ist, hereingenommen.
Die Adressen A13 werden als Bankwähladressen des DRAM-Arrays
an den Anstiegsflanken von CLK1 und CLK2 hereingenommen. Die A13-Adressen,
die durch CLK1 und CLK2 eingegeben werden, müssen identisch sein.
-
33 zeigt Adresssignale in einem internen Betrieb
und den Datenstrom, der durch diesen Rückstellbefehl verursacht wird.
Die in 33 gezeigten internen Adresssignale
i1A0–i1A12
sind interne Adressdaten, zum Zeitpunkt des ersten Taktes CLK1 und
die internen Adresssignale i2A0–i2A12 sind
interne Adressdaten zum Zeitpunkt des zweiten Taktes CLK. Für jeden
Takt sind Daten der identischen internen Adresssignalleitung gezeigt.
Da ten der SRAM-Zellengruppe, die durch die Adressen i1A0–i1A3 gewählt sind,
welche aus denen der Adresse des ersten Taktes CLK1 erzeugt worden sind,
werden auf eine Datentransferbusleitung einer Bank übertragen,
die durch die Adresse iA13 gewählt worden
ist. Danach werden die Daten der Datentransferbusleitung auf die
Bitleitungen des DRAM übertragen,
der durch die Adressen i1A5 und i1A6 gewählt worden ist. Danach werden
die Wortleitungen des DRAM durch die Adressen i2A0–i2A12 und iA13
gewählt
und Daten der Zellengruppen an der gewählten Wortleitung werden auf
die entsprechenden Bitleitungen jeweils ausgegeben. Leseverstärker entsprechend
der Bitleitungen des DRAM detektieren und verstärken die Daten der DRAM-Zellengruppen,
die jeweils auf die Bitleitungen ausgegeben worden sind. Die Leseverstärker entsprechend
der Bitleitungen, welche durch die Adressen i1A5 und ilA6 gewählt worden
sind, detektieren und verstärken Schreibdaten,
die von der Datentransferbusleitung übertragen worden sind. Ein
Datenausgang über
die Datentransferbusleitung auf die Bitleitungen des DRAM wird nach
dem Anheben der Wortleitung gestoppt.
-
Bei
dieser Ausführungsform
ist die Anzahl der auf einmal übertragenen
Daten 128 × 8.
-
6. [Rückstellbefehl
mit automatischem Vorladen]
-
Der
Rückstellbefehl
mit automatischem Vorladen dient zur Durchführung eines Datentransfers von
einer SRAM-Zellengruppe auf eine DRAM-Zellengruppe und zum automatischen
Durchführen
einer Vorladung des DRAM-Teils nach dem Datentransfer.
-
Wie
in der 16 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an den Anstiegsflanken des externen
Taktsignals CLK1 und CLK2 CKE = H, /CS = L, /RAS = /CAS = H und
/WE = L und ferner sind A10 = L und A9 = H. An der Anstiegsflanke
des ersten externen Taktsignals CLK1 werden die Adressen A0–A3 als
SRAM-Zeilenwähladressen
und die Adressen A5 und A6 als DRAM-Spaltenwähladressen hereingenommen und an
der Anstiegsflanke des nächsten,
zweiten externen Taktsignals CLK2 werden die Adressen A0–A12 als
Wähladressen
des DRAM-Arrays hereingenommen, das das Ziel des Transfers ist.
Die Adressen A13 werden als Bankwähladressen des DRAM-Arrays
an den Anstiegsflanken von CLK1 und CLK2 verwendet. Die A13-Adressen,
die durch CLK1 und CLK2 eingegeben werden, müssen identisch sein.
-
Es
werden Adresssignale in einem internen Betrieb und der Datenstrom,
der durch diesen Rückstellbefehl
mit automatischem Vorladen verursacht wird, beschrieben. Die Daten
der SRAM-Zellengruppe, die von den Adressen i1A0–i1A3 gewählt worden sind, die aus den
Adressen zum Zeitpunkt des ersten Taktes CLK1 erzeugt worden sind,
werden auf die Datentransferbusleitung der durch die Adresse iA13 gewählten Bank übertragen.
Danach werden die Daten der Datentransferbusleitung auf die Bitleitung
des DRAM, die durch die Adressen i1A5 und i1A6 gewählt worden
sind, übertragen.
Danach werden Wortleitungen des DRAM durch die Adressen i2A0–i2A12 und
iA13, die durch die Adressen zum Zeitpunkt des nächsten Taktes CLK2 erzeugt
worden sind, gewählt und
Daten der Zellengruppen auf den gewählten Wortleitungen werden
auf die entsprechenden Bitleitungen ausgegeben. Die Leseverstärker entsprechend
der jeweiligen Bitleitung detektieren und verstärken Daten der DRAM-Zellengruppe,
die auf die Bitleitungen und die Leseverstärker entsprechend der Bitleitungen,
die durch die Adressen i1A5 und i1A6 gewählt worden sind, und detektieren
und verstärken
Einschreibdaten, die von der Datentransferbusleitung übertragen
worden sind. Der Ausgang auf die Bitleitungen des DRAM über die
Datentransferbusleitung wird gestoppt, nachdem die Wortleitung angehoben
ist. Die Wortleitung wird nach einer vorbestimmten Zeit von diesem
Zeitpunkt aus in einen Nicht-Wähl-Zustand
gebracht und es wird ein interner Vorgang (Ausgleich der Bitleitung
und des Leseverstärkers),
der durch einen Vorladebefehl, wie später beschrieben durchgeführt, angezeigt
ist. Nach einer vorbestimmten Zeit, vom Befehl ausgehend, gelangt
der DRAM automatisch in einen vorgeladenen (Nicht-Wähl-)Zustand.
-
7. [Aktivbefehl]
-
Der
Aktivbefehl dient zum Aktivieren einer Bank, die aus dem DRAM-Array
gewählt
worden ist.
-
Wie
in der 17 gezeigt, sind die Zustände der
entsprechenden Eingangssteuersignale an den Anstiegsflanken des
externen Taktsignals CLK CKE = H, /CS = /RAS = L, /CAS = /WE = H.
Eine Adresse A13 zum Eingangszeitpunkt dieses Aktivbefehls wird in
einem Bankwähladresse
des DRAM hereingenommen und die Adressen A0–A12 werden als Zeilenwähladresse
des DRAM hereingenommen.
-
34 zeigt Adresssignale in einem internen Vorgang,
der durch den Aktivbefehl verursacht wird, und den Datenstrom. In
der durch das Adresssignal iA13 gewählten Bank werden die Wortleitungen
des DRAM durch die Adressen iA0–iA12
gewählt.
Die Daten der DRAM-Zellengruppen an den gewählten Wortleitungen werden
auf daran angeschlossene Bitleitungen übertragen und die Leseverstärker entsprechend
der jeweiligen Bitleitungen detektieren und verstärken die
Daten der DRAM-Zellengruppen, die auf die Bitleitungen ausgegeben
worden sind. Bei dieser Ausführungsform
ist die Anzahl der auf einmal übertragenen
Daten 512 × 8.
-
Für den Fall,
dass eine andere Wortleitungswahl mit Bezug auf eine Bank, die bereits
aktiviert worden ist, durchgeführt
wird, ist es notwendig zu bewirken, dass die Bank in einen Vorladezustand
gelangt und dann erneut ein Aktivbefehl eingegeben wird.
-
Dieser
Befehl entspricht einem Fall, bei dem ein /RAS-Signal des üblichen
DRAM niedrig gemacht ist.
-
8. [Vorladebefehl]
-
Der
Vorladebefehl dient zum Vorladen (Inaktivierung) der Bank, die von
einem DRAM-Array
gewählt
worden ist.
-
Wie
in der 18 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an den Anstiegsflanken des externen
Taktsignals CLK CKE = H, /CS = /RAS = L, /CAS = H und /WE = L. Wenn
an einem Eingang des Vorladebefehls A10 = L und A13 = ungültiges Datum,
wird eine Bank, die durch Daten der Adresse A13 zugewiesen ist,
vorgeladen (nicht gewählt).
Die Bank ist in einem Aktivbefehl, der vor diesem Vorladen eingegeben
worden ist, gewählt und
wenn an der Bank, die diesem Vorladebefehl vor dem Eingang des letzteren
Befehls an dieser kein Aktivbefehl eingegeben worden ist, ist der
Vorladebefehl ungültig.
-
Es
werden Adresssignale in einem internen Vorgang, die durch den Vorladebefehl
verursacht sind, und der Datenstrom beschrieben.
-
Das
Bitleitungspotential und das Leseverstärkerpotential werden ausgeglichen,
indem eine Wortleitung eines DRAM, dessen Bank durch die Adresse
iA13 gewählt
worden ist, in dem Nicht-Wähl-Zustand
aktiviert wird. Nachdem eine Operation des Vorladebefehls beendet
ist, wird die gewählte
Bank bereit, einen nächsten
Aktivbefehl zu empfangen.
-
Der
Vorladebefehl entspricht einem Fall, bei dem ein RAS-Signal eines üblichen
DRAM hoch gemacht ist.
-
9. [Vorladebefehl für alle Banken]
-
Der
Vorladebefehl für
alle Banken dient zum Vorladen (der Inaktivierung) aller Banken
eines DRAM-Arrays. Mit diesem Befehl wird der DRAM-Teil auf einen
Vorladezustand gesetzt und der Aktivzustand aller Banken kann beendet
werden.
-
Wie
in der 19 gezeigt, sind die Zustände der
entsprechenden Eingangssteuersignale an den Anstiegsflanken des
externen Taktsignals CLK CKE = H, /CS = /RAS = L, /CAS = H und /WE
= L. Ferner gilt A10 = H.
-
Es
werden die Adresssignale, die in einem internen Vorgang verursacht
werden, und der Datenstrom beschrieben.
-
Ein
Bitleitungspotential und ein Leseverstärkerpotential werden abgeglichen,
indem alle Wortleitungen eines gewählten DRAM in den Nicht-Wähl-Zustand
gebracht werden. Nachdem die Operation dieses Befehls beendet ist,
werden alle Banken bereit, einen nächsten Aktivbefehlseingang zu
empfangen.
-
Der
Vorladebefehl für
alle Banken entspricht einem Fall, bei dem ein /RAS-Signal eines üblichen DRAM
hoch gemacht ist.
-
10. [CBR-Auffrischbefehl]
-
Der
CBR-Auffrischbefehl dient zum Auffrischen der Zelldaten eines DRAM-Teils.
Das Adresssignal, welches für
das Auffrischen notwendig ist, wird automatisch intern erzeugt.
-
Wie
in der 20 gezeigt, sind die Zustände der
jeweiligen Eingangssteuersignale an den Anstiegsflanken des externen
Taktsignals CLK gleich CKE = H, /CS = /RAS = /CAS = L und /WE =
H.
-
Die
Adresssignale in einem internen Vorgang, der durch den CBR-Auffrischbefehl
verursacht wird, und der Datenstrom werden beschrieben.
-
Die
Adressen iA0–iA12
und iA13 werden intern automatisch erzeugt. Eine Bank wird durch
die intern erzeugte Adresse iA13 gewählt, die Wortleitungen eines
DRAM werden durch die intern erzeugten Adressen iA0–iA12 gewählt, DRAM-Zellengruppen an
den gewählten
Wortleitungen geben ihre Daten jeweils auf entsprechende Bitleitungen
aus. Leseverstärker
entsprechend der entsprechenden Bitleitungen detektieren und verstärken die
Daten der DRAM-Zellengruppen, die an die Bitleitungen ausgegeben
worden sind. Die von den Leseverstärkern detektierten und verstärkten Daten
werden in die DRAM-Zellengruppen wiederum über die Bitleitungen eingeschrieben.
Nachdem eine vorbestimmte Zeit vom Wiedereinschreiben der Daten
ausgehend vergangen ist, werden die Wortleitungen in den Nicht-Wähl-Zustand
gebracht, um das Bitleitungs- und Leseverstärkerpotential abzugleichen,
wodurch der Auffrischvorgang beendet wird.
-
11. [Nicht-Betriebs-Befehl]
-
In
der 21 gezeigte Nicht-Betriebs-Befehle von CKE = H,
/CS = L, /RAS = /CAS = /WE = H sind Nicht-Ausführungs-Befehle.
-
12. [Vorrichtungs-Nicht-Wähl-Befehl]
-
Vorrichtungs-Nicht-Wähl-Befehle
von CKE = H, /CS = H, die in der 22 gezeigt
sind, sind Nicht-Ausführungs-Befehle.
-
13. [Registersetzbefehl]
-
Der
Registersetzbefehl dient zum Setzen von Daten in verschiedenen Operationsmodi
in einem Register.
-
Wie
in den 23 und 24 gezeigt,
sind die Zustände
der jeweiligen Eingangssteuersignale an den Anstiegsflanken des
externen Taktsignals CLK gleich CKE = H, /CS = /RAS = /CAS = /WE
= L. Zu einem Zeitpunkt des Eingebens dieses Befehls werden gültige Daten
der Adressen A0–A13
als Setzdaten der Operationsmodi hereingenommen. Ein Eingang der
Registersetzung durch diesen Befehl ist notwendig, um die Vorrichtung,
nachdem eine Energiequelle angeschlossen worden ist, zu initialisieren.
-
25 zeigt
einen Betrieb durch Adressdaten bei dem Registersetzbefehl.
-
In
der 25 gezeigte Teile der Registersetzbefehle (a),
(b), (c) und (d) werden durch einen Takt, wie in 23 gezeigt,
eingegeben und ein weiterer Teil des Registersetzbefehls (d), der
später
beschrieben wird, wird durch zwei Takte, wie in 24 gezeigt,
eingegeben.
-
Der
Registersetzbefehl (a) in 25 ist
ein Testsatz eines Auffrischzählers,
der ähnlich
wie derjenige eines üblichen
synchronen DRAM ist. Dieser Adressensatz wird als ein Eingang von
A7 = L und A8 = L gebildet.
-
Der
Registersetzbefehl (b) in 25 ist
ein unbenutzter Satz. Dieser Adressensatz wird als ein Eingang von
A7 = L und A8 = H gewählt.
-
Der
Registersetzbefehl (c) in 25 ist
ein Vorrichtungstestsatz. Dieser Adressensatz wird als ein Eingang
von A7 = H und A8 = H gewählt.
-
Der
Registersetzbefehl (d) in der 25 ist ein
Modusregistersetzungssatz. Dieser Adressensatz wird als ein Eingang
von A7 = L und A8 = L und verschiedenen Daten-Eingangs-/Ausgangsmodi, die später beschrieben
werden, als Satz gewählt.
Ein Modusregister speichert Daten-Eingangs-/Ausgangsmodi der entsprechenden
SRAM-Zellengruppen des Subspeicherteils.
-
26 ist
eine Liste der detaillierten Setzungsposten der Modusregistersetzung.
-
Ein
Modusregistersetzungs-(1)-Befehl wird zwischen einem Latenzmodus
und einer Eingangs-/Ausgangsadressensequenz geschaltet (Lap-Typ).
Dieser Befehl wird durch einen Takt des externen Taktsignals eingegeben,
wie dies in der 23 gezeigt ist. Dieser Adressensatz
wird gewählt,
wenn A6 = L, A7 = L und A8 = L ist.
-
Die
Latenzmodussetzung erfolgt durch die simultane Eingabe der Daten
A1, A2 und A3 und die Eingangs-/Ausgangssequenz (Lap-Typ) ist durch
die Daten von A0 gesetzt. Der Latenzmodus ist auf die Latenz = 2
gesetzt, wenn A1 = L, A2 = H und A3 = L, und ansonsten wird er der
Nichtsetzungs- oder ungenutzte Zustand. Die Eingangs-/Ausgangsadressensequenz
(Lap-Typ) ist auf Sequenziell gesetzt, wenn A0 = L, und auf Verschachteln
gesetzt, wenn A0 = H.
-
Der
Modusregistersetzungs-(2)-Befehl ist ein Adressdatensatz zum Setzen
einer Burstlänge
für jede
gewählte
Zeile des SRAM und, um die Zeilenzuweisung des SRAM und die Burstlängendaten
einzugeben, wird er kontinuierlich über zwei Takte des externen
Taktsignals eingegeben, wie dies in der 24 gezeigt
ist. Dieser Adressensatz wird gewählt, wenn A6 = H, A7 = L und
A8 = L.
-
Eine
SRAM-Zellengruppe ist durch Daten A1, A2 und A3 des ersten Taktes
CLK1 und die Burstlänge
der gewählten
Zellengruppe ist durch Daten A3, A4 und A5 des nächsten Taktes CLK2 gesetzt. Die
Burstlänge
ist auf 1 gesetzt, wenn A3 = L, A4 = L und A5 = L, auf 2 gesetzt,
wenn A3 = H, A4 = L und A5 = L, auf 4 gesetzt, wenn A3 = L, A4 =
L und A5 = L, auf 8 gesetzt, wenn A3 = H, A4 = H und A5 = L und auf
16 gesetzt, wenn A3 = L, A4 = L und A5 = H.
-
Es
werden kurz verschiedene Daten-Eingangs-/Ausgangsmodi beschrieben.
-
Burstlänge: Die
Wurstlänge
repräsentiert
die Anzahl der Daten, die kontinuierlich durch einen Eingang des
Lesebefehls oder Schreibbefehls ein-/ausgegeben werden. Der kontinuierliche
Dateneingang/-ausgang wird auf der Basis eines Taktsignals durchgeführt. 27 zeigt
einen Zeitablauf der entsprechenden Signale für das Datenlesen, wobei die Wurstlänge 4 ist.
Das heißt,
wenn der Lesebefehl bei CLK0 eingegeben wird, werden bei CLK2, CLK3, CLK4
und CLK5 sukzessive vier Daten ausgegeben. 28 zeigt
einen Zeitablauf der entsprechenden Signale für das Dateneinschreiben. Da
die Wurstlänge 4
ist, werden, wenn der Schreibbefehl bei CLK0 eingegeben wird, vier
Daten sukzessive bei CLK0, CLK1, CLK2 und CLK3 eingegeben.
-
Latenz:
Die Latenz repräsentiert
eine Wartezeit vom Eingangszeitpunkt eines Lesebefehls oder Schreibbefehls,
ausgehend bis zu einem Zeitpunkt, zu welchem der Dateneingang/-ausgang durch die Anzahl
der Takte möglich
wird. 27 zeigt den Zeitablauf von
entsprechenden Signalen beim Datenlesen. Bei dieser Ausführungsform
ist die Latenz beim Datenlesen 2. Das heißt, wenn bei CLK0 ein Lesebefehl
eingegeben wird, wird der Ausgang der Daten an einen DQ-Anschluss
bei CLK2 gestartet. 28 zeigt einen Zeitablauf der
entsprechenden Signale beim Dateneinschreiben. Bei dieser Ausführungsform
ist die Latenz beim Dateneinschreiben gleich 0. Das heißt, wenn
der Schreibbefehl bei CLK0 eingegeben wird, wird das Dateneingeben
vom DQ-Anschluss gleichzeitig mit dem CLK0-Eingang gestartet.
-
Lap-Typ:
Der Lap-Typ (Eingangs-/Ausgangsadressensequenz) bestimmt eine Adressensequenz eines
Dateneingang/-ausgangs, wenn Daten sukzessive für eine Zeit entsprechend einer
gesetzten Wurstlänge
eingegeben/ausgegeben werden, und umfasst Sequenz und Verschachtelung. 29 zeigt Adressensequenzen von Daten jeweils für Sequenz und
Verschachtelung.
-
Als
andere Operation gibt es die Funktion Steuern durch die Steuerung
des Taktfreigabesignals CKE, wie in dem üblichen synchronen DRAM.
-
Es
wird ein Teil der Funktionsweise der Halbleiterspeichervorrichtung
gemäß der vorliegenden Erfindung
beschrieben.
-
Leseoperation,
wenn extern zugewiesene Daten in dem SRAM-Teil sind: Wie in der 30 gezeigt, werden Daten, die nur durch den Lesebefehl zugewiesen
sind, nach außen
durch einen Datenverstärker
ausgegeben.
-
Lesen,
wenn keine extern zugewiesenen Daten in dem SRAM-Teil sind: Nach
der Beendigung des in der 34 gezeigten
Aktivbefehls wird der in der 32 gezeigte
Abrufbefehl durchgeführt
und die zugewiesenen Daten werden auf den SRAM-Teil transferiert.
Dann werden die zugewiesenen Daten über den Datenverstärker durch
den in der 30 gezeigten Lesebefehl nach
außen
ausgegeben.
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Lesen,
wenn keine externen zugewiesenen Daten in dem SRAM-Teil sind und
ein Schreibdatum vorhanden ist, das noch nicht rückgestellt ist: Das Schreibdatum
wird durch den Rückstellbefehl,
wie in 33 gezeigt, auf den DRAM-Teil
transferiert. Danach werden der in der 34 gezeigte
Aktivbefehl und der in der 32 gezeigte
Abrufbefehl durchgeführt
und das zugewiesene Datum wird auf den SRAM-Teil transferiert. Dann
wird das zugewiesene Datum über
den Datenverstärker
durch den in der 30 gezeigten Lesebefehl nach
außen
ausgegeben.
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(6) Layout
-
1. [Array-Layout]
-
35 ist ein Array-Layout, das schematisch eine
Arrayanordnung der Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt.
-
Bei
der Konstruktion der in der 35 gezeigten
Arrayanordnung ist das ganze DRAM-Array in ein DRAM-Array 110-1 und
ein DRAM-Array 110-2 und ein SRAM-Array 120 unterteilt
und zwischen den DRAM-Arrays ist ein SRAM-Spaltendecoder 123 vorgesehen.
Somit ist es möglich,
Daten zwischen den Zellengruppen an jedem DRAM, der durch den DRAM-Zeilendecoder 113 in
der Nähe
der DRAM-Arrays 110-1 und 110-2 und den Zellengruppen
auf einer gewissen Zeile des SRAM, gewählt durch den SRAM-Zeilendecoder 121,
zu transferieren und ein Direktabbildungssystem und ein Abbildungssystem des
gesetzten zugehörigen
Systems wird möglich.
-
Die
Datentransferbusleitungen zum Transferieren von Daten sind so angeordnet,
dass diese Leitungen das DRAM-Array 110-1, das DRAM-Array 110-2,
das SRAM-Array 120 und den SRAM-Spaltendecoder 123 durchqueren.
-
Bei
dieser Ausführungsform
entsprechen das DRAM-Array 110-1 und das DRAM-Array 110-2 der
Bank A bzw. B.
-
50(1) ist eine Draufsicht auf eine Verdrahtung
in dem DRAM-Arrayteil dieser Konstruktion und 50(2) ist
eine hierarchische Ansicht der Verdrahtung in dem DRAM-Arrayteil in einer
Querschnittsrichtung. Eine Datentransferbusleitung TBL ist durch
eine höhere
Verdrahtungsschicht als die der Wortleitungen DWL, der Bitleitungen
DBL und einer Verdrahtung, die für
die Leseverstärker
verwendet wird, obwohl diese nicht dargestellt ist, gebildet. Wie bei
dem herkömmlichen
DRAM, existiert das Spaltenwählsignal
nicht in einem höheren
Teil der DRAM-Zellen und die Datentransferbusleitungen TBL sind
hierin angeordnet. Ein Betrieb entsprechend der Spaltenwahl des üblichen
DRAM wird durch selektives Verbinden der Bitleitungen und der Datentransferbusleitungen
durch Bitleitungswählschalter
DBSW durchgeführt.
Bei dieser Ausführungsform
ist eines von vier Paaren Bitleitungen gewählt und mit dem Datentransferbusleitungspaar
verbunden. Die Verdrahtung des Bitleitungswählsignals ist so angeordnet,
dass es die Datentransferleitungen und die Bitleitungen quert. Die
Datentransferbusleitungen sind parallel zu den Bitleitungen in dem
höheren
Zellenteil in dem Zellenarray des DRAM-Teils und rechtwinklig zu
den Wortleitungen angeordnet. In der 50 ist
die Verbindung zwischen den Datentransferbusleitungen und dem SRAM-Array
weggelassen.
-
36 zeigt eine weitere Konstruktion, die zusätzlich zu
der in der 35 gezeigten Konstruktion Wählschaltungen 131 hat,
die zwischen den DRAM-Arrays 110-1 und 110-2 und
dem SRAM-Array 120 angeordnet sind, so dass die Datentransferbusleitung
dadurch selektiv angeschlossen werden kann. Durch diese Konstruktion
ist es möglich,
die Datentransferbusleitung des DRAM-Arrays auf der Nicht-Betriebs-Seite
unter Verwendung eines Signals zum Wählen eines der DRAM-Arrays 110-1 und 110-2 abzuschalten,
woraus eine Verringerung des Lade-/Entladestroms während eines
Datentransfers und eine Verbesserung der Datentransfergeschwindigkeit
resultiert.
-
Die 51(1) und 51(2) sind
eine Draufsicht auf eine Verdrahtung in dem DRAM-Arrayteil dieser Konstruktion
bzw. eine hierarchische Ansicht der Verdrahtung in dem DRAM-Arrayteil in einer
Querschnittsrichtung. Die Datentransferbusleitung ist für jedes
DRAM-Array in die
erste Datentransferbusleitung TBLA und die zweite Datentransferbusleitung TBLB
unterteilt und eine der Datentransferbusleitungen TBLA und TBLB
wird durch die Datentransferwählschaltung 131 gewählt. In
dieser Figur sind der Bitleitungswählschalter und die Bitleitungen,
die mit den Datentransferleitungen verbunden sind, weggelassen.
-
Ähnliche
wie 35 entspricht in dieser Ausführungsform
das DRAM-Array 110-1 und das DRAM-Array 110-2 der
Bank A bzw. B. Daher ist es bei dieser Konstruktion, wenn Daten
zwischen einer gewissen Bank und dem SRAM-Teil unmittelbar nach dem
Datentransfer zwischen der anderen Bank und dem SRAM-Teil durchgeführt worden
ist, transferiert wird, d. h., wenn eine Bank-Ping-Pong-Operation durchgeführt wird,
möglich,
eine Last des Datentransferbusses auf einer Seite abzuschalten,
wenn die Bankzuweisung durchgeführt
wird und somit ist ein Intervall von aufeinander folgenden Operationen während der
Bank-Ping-Pong-Operation nicht durch die Betriebsfrequenz der Datentransferbusleitung des
DRAM-Arrayteils begrenzt.
-
Es
kann möglich
sein, das DRAM-Array weiter fein zu unterteilen und eine Wählschaltung
zum Verbinden derselben mit den Datentransferbusleitungen vorzusehen.
Ferner kann es möglich
sein, das SRAM-Array feiner zu unterteilen und eine Wählschaltung
zum Verbinden derselben mit den Datentransferbusleitungen vorzusehen.
-
37 zeigt ein weiteres Beispiel des Array-Layouts
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist.
-
Die
in der 37 gezeigte Konstruktion unterscheidet
sich von der in der 35 gezeigten dadurch, dass
das DRAM-Array nicht unterteilt ist und das SRAM-Array und der SRAM-Spaltendecoder
jeweils in der Nähe
der beiden Seiten des DRAM-Arrays vorgesehen sind. Bei dieser Konstruktion
ist es möglich,
einen Abstand zwischen dem SRAM-Teil und der Datensteuerschaltung
und einen Abstand zwischen der Datensteuerschaltung und den Dateneingangs-/-ausgangsanschlüssen DQ
zu verkürzen und
daher die Lese- oder Schreiboperation zu beschleunigen. Bei diesem
Beispiel ist es auch möglich, Daten
zwischen den Zellengruppen auf irgendeiner Zeile des DRAM, die durch
den DRAM-Zeilendecoder 113 in der Nähe des DRAM-Arrays 110 gewählt ist,
und Zellengruppen einer gewissen Zeile des SRAM, die durch den SRAM-Zeilendecoder 121 gewählt ist,
zu transferieren und ein Direktabbildungssystem und ein Abbildungssystem
des gesetzten zugehörigen
Systems wird möglich.
-
Die
Datentransferbusleitungen zum Transferieren von Daten sind so angeordnet,
dass diese Leitungen das DRAM-Array 110-1, das DRAM-Array 110,
das SRAM-Array 120 durchqueren. Bei dieser Ausführungsform
existieren die Banken A und B in einem Mischzustand in dem DRAM-Array 110.
-
38 zeigt ein Layout, wenn das DRAM-Array gemäß 37 unterteilt ist. Bei diesem Layout ist die Datentransferbusleitung
geteilt, um die Verbindung zwischen den DRAM-Arrays und dem SRAM-Array 120 über die
Datentransferwählschaltung 131 unter
Verwendung einer Verdrahtungsschicht, die sich von der der Datentransferbusleitungen
unterscheidet, zu verbinden. Bei dieser Ausführungsform ist die Verbindungsleitung
zwischen der Datentransferwählschaltung 131 und
dem SRAM-Array eine globale Datentransferbusleitung GTL.
-
Die 52(1) und 52(2) sind
eine Draufsicht auf eine Verdrahtung in dem DRAM-Arrayteil dieser Konstruktion
bzw. eine hierarchische Ansicht der Verdrahtung in dem DRAM- Arrayteil in einer
Querschnittsrichtung. In der 52 ist
die Datentransferbusleitung in eine erste Datentransferbusleitung TBLA
und eine zweite Datentransferbusleitung TBLB unterteilt und eine
der Datentransferbusleitungen TBLA und TBLB wird durch die Datentransferwählschaltung 131 gewählt und
mit der globalen Datentransferbusleitung GTL verbunden. Da die globale Datentransferbusleitung
GTL an das SRAM-Array 120 angeschlossen ist, ist es möglich, zwischen
dem DRAM und dem SRAM Daten zu transferieren. Obwohl das DRAM-Array
bei dieser Ausführungsform halbiert
ist, ist es möglich,
den DRAM feiner zu unterteilen. 53 zeigt
ein Beispiel, bei dem das DRAM-Array fein unterteilt ist. Diese
Konstruktion hat die Merkmale des Layouts, wie in den 36 und 38 gezeigt.
In der 35 ist das DRAM-Array durch
4 geteilt und es ist möglich,
Daten zwischen dem DRAM und dem SRAM zu transferieren, indem die
Wahl der Datentransferbusleitungen durch die ersten Datentransferwählschaltungen 132 und
die Wahl der globalen Datentransferbusleitung GTL durch die zweiten
Datentransferwählschaltungen 133 erfolgt,
wodurch das direkte Abbildungssystem und ein Abbildungssystem eines
gesetzten zugehörigen Systems
möglich
wird. Das DRAM-Array kann noch feiner unterteilt sein. In einem
derartigen Fall sind die Datentransferbusleitungen und die erste
Datentransferwählschaltungen
parallel zu den globalen Datentransferbusleitungen geschaltet.
-
39 zeigt ein weiteres Beispiel des Array-Layouts
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist.
-
In
der 39 werden Verdrahtungsschichten,
die sich von den in der 36 oder 38 gezeigten
Datentransferbusleitungen unterscheiden, verwendet. Die Verdrahtung
zum Verbinden der Datentransferbusleitungen, die auf dem DRAM-Array
zu dem SRAM-Array angeordnet sind, wird in einer Verdrahtungsschicht
ausgebildet, die sich von der für
die Datentransferbusleitungen unterscheidet. In der 39 sind das SRAM-Array und der SRAM-Spaltendecoder
in der Nähe
des DRAM-Zeilendecoders vorgesehen. Bei diesem Beispiel ist es auch
möglich, Daten
zwischen den Zellengruppen auf irgendeiner Zeile des DRAM, gewählt durch
den DRAM-Zeilendecoder 113, in der Nähe des DRAM-Arrays 110 und die
Zellengruppen einer gewissen Zeile des SRAM, gewählt durch den SRAM-Zeilendecoder 121,
in der Nähe
des SRAM-Arrays 120 zu transferieren, wodurch ein direktes
Abbildungssystem des gesetzten assoziativen Systems möglich ist.
-
Wie
in der 40 gezeigt, müssen die
Datentransferbusleitungen nicht immer notwendigerweise in der Nähe des DRAM-Zeilendecoders
angeordnet sein und die Position, an welcher das SRAM-Array, der
SRAM-Spaltendecoder und der SRAM-Zeilendecoder angeordnet sind,
ist nicht begrenzt, solange als das DRAM-Array und das SRAM-Array
so verbunden sind, dass ein gegenseitiger Datentransfer zwischen
beiden möglich
ist.
-
In
einem Fall, bei dem Busleitungen, wie beispielsweise die Datentransferbusleitungen
und die globalen Datentransferbusleitungen als unterschiedliche
Verdrahtungsschichten ausgebildet sind, können diese Busleitungen mit
unterschiedlichen Verdrahtungsschichten konstruiert sein, durch
Kombinieren zusätzlich
zu der üblichen
Metallverdrahtung, Polysiliziumverdrahtung, Polycidverdrahtung,
Silicidverdrahtung und/oder Metallverdrahtung mit einem Metall mit
hohem Schmelzpunkt, etc. In einem derartigen Fall wird die Kombination
derselben optimiert, indem der Verdrahtungswiderstand und die Herstellungsbegrenzungen
berücksichtigt
werden. Beispielsweise kann eine Kombination aus (der ersten Schicht
aus Aluminiumverdrahtung und der zweiten Schicht aus Aluminiumverdrahtung)
oder eine Kombination aus (erste Schicht Wolframsilicidverdrahtung
und zweite Schicht Aluminiumverdrahtung) in Betracht gezogen werden.
-
2. [Gesamt-Layout]
-
41 zeigt ein Gesamtchip-Layout einer Ausführungsform
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist. Die in der 41 gezeigte
Halbleiterspeichervorrichtung hat ein 64-Mbit-DRAM-Array mit x8-Bit,
2-Bank-Konstruktion, wie der Hauptspeicherteil, ein 16-Kbit-SRAM-Array
als Subspeicherteil und eine synchrone Schnittstelle. Es ist jedoch
möglich,
die Halbleiterspeichervorrichtung auf andere Arten aufzubauen.
-
Es
ist eine Querschnittsfläche
mit einem vertikalen zentralen Teil und einem seitlich zentralen Teil,
wie in der 41 gezeigt, vorgesehen. Die DRAM-Arrays 110-1, 110-2, 110-3 und 110-4,
die jeweils eine Speicherkapazität
von 16 Mbits haben, sind in vier Flächen angeordnet, die jeweils
durch Kreuzform unterteilt sind. Die Gesamtspeicherkapazität der DRAM-Arrays 110-1, 110-2, 110-3 und 110-4 beträgt 64 Mbits.
In der Nähe
der unteren Teile der DRAM-Arrays 110-1 und 110-2 sind
jeweils DRAM-Zeilendecoder 113 vorgesehen. Ähnlich sind in
der Nähe
der oberen Teile der DRAM-Arrays 110-3 bzw. 110-4 DRAM-Zeilendecoder 113 angeordnet. Zwischen
den DRAM-Arrays 110-1 und 110-2 sind ein SRAM-Array 120-1 und
ein SRAM-Zeilendecoder 121 und ein SRAM-Spaltendecoder 123 angeordnet. Ähnlich sind
zwischen den DRAM-Arrays 110-3 und 110-4 ein SRAM-Array 120-2,
ein SRAM-Zeilendecoder 121 und ein Spaltendecoder 123 angeordnet.
Die Datentransferbusleitung quert das DRAM-Array 110-1,
das SRAM-Array 120 und das DRAM-Array 110-2 so,
dass der Datentransfer zwischen den gewählten DRAM-Zellengruppen und
einer gewählten SRAM-Zellengruppe
möglich
ist. Ähnlich
quert die Datentransferbusleitung das DRAM-Array 110-3,
das SRAM-Array 120 und das DRAM-Array 110-4 so, dass
gewählte
DRAM-Zellengruppen und eine gewählte
SRAM-Zellengruppe möglich
ist.
-
In
anderen Teilen der 41 sind eine Betriebssteuerschaltung
und eine Datensteuerschaltung etc. angeordnet. Obwohl eine andere
Anordnung möglich
ist, ist in dem seitlichen zentralen Teil bei der gezeigten Ausführungsform
ein Eingangs-/Ausgangssignalanschluss
angeordnet.
-
In
der 41 hat der Hauptspeicherteil
die Zwei-Banken-Konstruktion mit einem Layout, bei dem Teile, die
gleichzeitig gewählt
sind, nicht in einem Teil konzentriert sind, so dass, wenn die Bank
A gewählt
ist, die DRAM-Arrays 110-1 und 110-4 gleichzeitig
gewählt
sind, und wenn die Bank B gewählt
ist, die DRAM-Array 110-2 und 110-3 gleichzeitig
gewählt
sind. Das heißt,
wie in der 48 gezeigt, ist die Anordnung
der DRAM-Arrays so konstruiert, dass eine Last an der internen Energieversorgungsquellenverdrahtung
VCC und einer internen Masseverdrahtung GND etc. nicht einseitig
ist. Es ist selbstverständlich
möglich,
die DRAM-Arrays 110-1 und 110-3 als die Bank A
und die DRAM-Arrays 110-2 und 110-4 als die Bank
B zu verwenden, um die Anzahl der Unterteilungen zu erhöhen, um
dadurch die Flächen,
die gleichzeitig gewählt
werden können,
zu streuen, oder die Flächen,
die gleichzeitig gewählt werden
können,
zu verringern.
-
42 zeigt ein Gesamtchip-Layout einer weiteren
Ausführungsform
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist. Die DRAM-Arrays 110-1, 110-2, 110-3 und 110-4 sind
in vier Flächen
unterteilt angeordnet. Die DRAM-Arrays 110-1, 110-2, 110-3 und 110-4 haben jeweils
eine Speicherkapazität
von 16 Mbits und sind in Banken A und B gruppiert, die eine Gesamtspeicherkapazität von 64
Mbits bilden. Die DRAM-Zeilendecoder 113 sind neben den
unteren Teilen der DRAM-Arrays 110-1 bzw. 110-2 angeordnet. Ähnlich sind
die DRAM-Zeilendecoder 113 neben den oberen Teilen der
DRAM-Arrays 110-3 bzw. 110-4 angeordnet. Zwischen
den DRAM-Arrays 110-1 und 110-2 und zwischen den
DRAM-Arrays 110-3 und 110-4, den SRAM-Arrays 120-1, 120-2, 120-3 und 120-4 sind
SRAM-Zeilendecoder 121 bzw. SRAM-Spaltendecoder 123 angeordnet.
Obwohl in der 42 die SRAM-Spaltendecoder 123 als
ein Block für
die SRAM-Arrays
an beiden Seiten gezeigt sind, ist es möglich, einen SRAM-Spaltendecoder 123 für jedes SRAM-Array
vorzusehen. Die Datentransferbusleitung zum Austauschen von Daten
zwischen einer gewählten
DRAM-Zellengruppe und einer gewählten SRAM-Zellengruppe
quert das DRAM-Array 110-1 und das SRAM-Array 120-1 so,
dass der Datentransfer zwischen diesen möglich ist. Ähnlich ist die Datentransferbusleitung
zwischen anderen DRAM-Arrays und anderen SRAM-Arrays angeordnet.
-
In
anderen Teilen der 42 sind eine Operationssteuerschaltung
und eine Datensteuerschaltung etc. angeordnet. Obwohl eine andere
Anordnung möglich
ist, ist in dem seitlichen zentralen Teil in der gezeigten Ausführungsform
ein Eingangs-/Ausgangssignalanschluss angeordnet.
-
43 zeigt das Gesamtchip-Layout einer weiteren
Ausführungsform
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist. Die DRAM-Arrays 110-1, 110-2, 110-3 und 110-4 sind
jeweils in vier Flächen
unterteilt. Die DRAM-Arrays 110-1, 110-2, 110-3 und 110-4 haben jeweils
eine Speicherkapazität
von 16 Mbits und sind in Banken A und B gruppiert, die eine Gesamtspeicherkapazität von 64
Mbits bilden. Die DRAM-Zeilendecoder 113 sind in der Nähe der oberen
oder unteren Teile der DRAM-Arrays 110-1 bzw. 110-2 angeordnet. Ähnlich sind
SRAM-Arrays 120, SRAM-Zeilendecoder 121 und SRAM-Spaltendecoder 123 entsprechend
der jeweiligen DRAM-Arrays 110 in der Nähe der DRAM-Zeilendecoder 113 angeordnet.
Die Datentransferbusleitung zum Austauschen von Daten zwischen einer
gewählten
DRAM-Zellengruppe und einer gewählten
SRAM-Zellengruppe quert die DRAM-Arrays und ist mit den SRAM-Arrays über eine
Verdrahtungsschicht verbunden, die sich von der der Datentransferbusleitung
unterscheidet.
-
Eine
Betriebssteuerschaltung und eine Datensteuerschaltung etc. sind
in anderen Teilen der 43 angeordnet.
-
44 zeigt ein Gesamtchip-Layout einer weiteren
Ausführungsform
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist. In 44 ist die in der 43 gezeigte Anordnung der SRAM-Arrays, der SRAM-Zeilendecoder
und SRAM-Spaltendecoder
geändert.
Diese Anordnung kann jedoch weiter so geändert werden, solange als der
Datentransfer zwischen der gewählten DRAM-Zellengruppe
und einer gewählten SRAM-Zellengruppe
möglich
ist.
-
45 zeigt ein Gesamtchip-Layout einer weiteren
Ausführungsform
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist. In der 45 sind zwei der in der 41 gezeigten Layoutkonstruktion durch feinere
Unterteilung des Hauptspeicherteils und des Subspeicherteils kombiniert.
Das Layout kann durch Kombinieren einer Anzahl von Konstruktionen,
die jeweils in der 41 gezeigt sind, oder unter
Verwendung einer Kombination aus den Konstruktionen, die jeweils
in der 42 gezeigt sind, aufgebaut
sein.
-
Nebenbei
gesagt, hat der in der 45 gezeigte
Hauptspeicherteil einen Zwei-Banken-Aufbau, bei dem die Teile, welche gleichzeitig
gewählt
sind, nicht in Teilen der Banken A und B konzentriert sind. Daher
ist, wie in der 49 gezeigt, die Anordnung der
DRAM-Arrays so aufgebaut,
dass eine Last an der internen Energiequellenverdrahtung VCC und der
internen Masseverdrahtung GND etc. nicht einseitig ist. Es ist selbstverständlich möglich, die
Flächen,
die gleichzeitig gewählt
sind, zu streuen oder zu reduzieren.
-
46 zeigt ein Gesamtchip-Layout einer weiteren
Ausführungsform
der Halbleiterspeichervorrichtung, bei der die vorliegende Erfindung
angewandt ist. In der 46 erstrecken sich die Datentransferbusleitungen
im Gegensatz zur 45 vertikal. Obwohl in der 46 der DRAM-Zeilendecoder und der SRAM-Zeilendecoder
als ein Block für
das DRAM-Array und
das SRAM-Array an beiden Seiten gezeigt sind, kann der DRAM-Zeilendecoder
für jedes
DRAM-Array und der SRAM-Zeilendecoder für jedes SRAM-Array vorgesehen
sein.
-
Ferner
können
die Banken an den beiden Seiten des DRAM-Zeilendecoders über eine
gemeinsame Datentransferbusleitung, wie in 47 gezeigt,
verbunden sein.
-
(7) Detaillierte Beschreibung der jeweiligen
Blöcke
-
Es
werden im Einzelnen die in der 1 gezeigten
jeweiligen Schaltungsblöcke
des Gesamtblockschaltbildes beschrieben. Anzumerken ist, dass die
folgende Beschreibung lediglich als Ausführungsform dient und die vorliegende
Erfindung nicht auf diese begrenzt ist.
-
1. {Betriebssteuerschaltung}
-
54 ist ein Schaltbild der Betriebssteuerschaltung 150.
-
Die
Betriebssteuerschaltung 150 ist mit einer internen Taktgeneratorschaltung 410,
einem Befehlsdecoder 420, einer Steuerlogik 430,
einer Adresssteuerschaltung 440 und einem Modusregister 450 versehen.
-
Die
interne Taktgeneratorschaltung 410 erzeugt aus den extern
eingegebenen Signalen CLK und CKE das interne Taktsignal iCLK.
-
Das
interne Taktsignal iCLK wird dem Befehlsdecoder 420, der
Steuerlogik 430, der Adresssteuerschaltung 440 und
der Datensteuerschaltung zugeführt,
um die Zeitabstimmung der jeweiligen Teile zu steuern.
-
Der
Befehlsdecoder 420 hat einen Puffer 421 zum Empfangen
der jeweiligen Eingangssignale und eine Befehlsbeurteilungsschaltung 422.
Das /CS-Signal, das /RAS-Signal, das /CAS-Signal und das /WE-Signal
werden synchron mit dem internen Taktsignal iCLK auf die Befehlsbeurteilungsschaltung 421 übertragen,
um ein internes Befehlssignal iCOM zu erzeugen. Die Befehlsgeneratorschaltung 421 antwortet
auf die jeweiligen Eingangssignale in Art und Weise, wie dies in
einer Korrespondenztabelle der Befehle und der entsprechenden Eingangsanschlusszustände, wie
in 10 gezeigt, angezeigt ist.
-
Die
Steuerlogik 430 antwortet auf das interne Befehlssignal
iCOM, das interne Taktsignal iCLK und das Registersignal iREG, um
das Steuersignal zu erzeugen, welches für die Durchführung der
Operationen notwendig ist, die durch diese Signale bezeichnet sind.
Die Steuerlogik 430 hat eine DRAM-Steuerschaltung 431,
eine Transfersteuerschaltung 432 und eine SRAM-Steuerschaltung 433,
die jeweilige Steuersignale erzeugen.
-
Das
Register 450 dient dazu, Daten zu halten, die durch eine
Kombination aus Daten und einer spezifischen Adresse, die eingegeben
worden ist, wenn sie ein spezifisches Registerschreibsignal von der
Befehlsbeurteilungsschaltung empfängt, definiert sind, und hält die Daten
so lange, bis ein Registerschreibsignal wiederum eingegeben wird.
Auf die Daten, die im Register gehalten sind, wird Bezug genommen,
wenn die Steuerlogik 430 arbeitet.
-
2. {DRAM-Teil}
-
[DRAM-Teil und Datentransferschaltung]
-
55 zeigt eine konkrete Konstruktion des DRAM-Teils
und der Datentransferschaltung, die in 1 gezeigt
sind.
-
In 55 hat der DRAM-Teil 101 eine Vielzahl
von dynamischen Speicherzellen DMC, die in einer Matrix angeordnet
sind. Jede Speicherzelle DMC hat einen Speichertransistor N1 und
einen Speicherkondensator C1. Ein konstantes Potential Vgg (1/2Vcc
etc.) wird an einen Anschluss des Speicherkondensators C1 angelegt.
Ferner hat der DRAM-Teil 101 DRAM-Wortleitungen DWL, an
die die DRAM-Zellen DMC in Zeilen angeschlossen sind, und DRAM-Bitleitungen
DBL, an die die DRAM-Zellen DMC in Spalten angeschlossen sind. Jede
Bitleitung ist paarweise mit einer komplementären Bitleitung. Die DRAM-Zellen
DMC sind an Kreuzpunkten der Wortleitungen DWL und der Bitleitungen
DBL positioniert. Der DRAM-Teil 101 hat DRAM-Leseverstärker DSA
entsprechend der Bitleitungen DBL. Der Leseverstärker DSA dient zum Detektieren
und Verstärken
einer Potentialdifferenz zwischen den paarweisen Bitleitungen und
wird durch Erfassungssteuersignale DSAP und DSAN gesteuert. Da das DRAM-Array
eine x8-Bit-2-Bank-Konstruktion hat und eine Speicherkapazität von 64
Mbits hat, hat das DRAM-Array Wortleitungen DWL1–DWL8192, Bitleitungen DBL1–DBL512
und Leseverstärker DSA1–DSA512.
Dies ist eine Konstruktion entsprechend x1 Bit von 1 Bank.
-
Der
DRAM-Teil 101 hat den DRAM-Zeilendecoder 113 zum
Wählen
einer der Wortleitungen DWL1–DWL8192
und die DRAM-Zeilensteuerschaltung 115 zum Erzeugen der
internen DRAM-Zeilenadresssignale iADR0–iADR12 und des Bankwählsignals
iAD13. Ferner hat der DRAM-Teil 101 eine DRAM-Bitleitungswählschaltung
DBSW, die eine der vier Bitleitungspaare durch die DRAM-Bitleitungswählsignale
DBS1–DBS4
wählt,
die durch den DRAM-Spaltendecoder 114 erzeugt worden sind, und
verbindet diese mit der Datentransferbusleitung TBL über die
Datentransferschaltung 103. Ferner hat der DRAM-Teil 101 eine
DRAM-Spaltensteuerschaltung 116 zum Erzeugen von DRAM-Spaltenadresssignalen
iADC5 und iADC6, die vom DRAM-Spaltendecoder verwendet werden.
-
56 zeigt ein Beispiel einer konkreten Arraykonstruktion
des DRAM-Arrays 110-1 des in der 41 gezeigten
Gesamtlayouts.
-
In
der 56 ist das DRAM-Array in 16
Speicherzellenblöcke
DMB1–DMB16
unterteilt. Die DRAM-Zeilendecoder DRB1–DRB16 entsprechen den jeweiligen
Speicherzellenblöcken DMB1–DMB16 und
die Blöcke
SAB1–SAB17
sind entsprechend (Leseverstärker
+ DRAM-Bitleitungswählschaltung
+ Datentransferschaltung) vorgesehen. In dieser Figur hat jeder
der Speicherzellenblöcke
DMB1–DMB16
eine Speicherkapazität
von 1 Mbit in 512 Zeilen × 2048
Spalten. Hierbei ist anzumerken, dass die Anzahl der Speicherzellenblöcke nicht
auf 16 begrenzt ist.
-
Wenn,
wie in der 56 gezeigt, das DRAM-Speicherzellenarray
in eine Anzahl von Teilen unterteilt ist, ist die Länge jeder
Bitleitung verkürzt. Daher
die Kapazität
der Bitleitung und es ist möglich, die
Potentialdifferenz zwischen den paarweisen Bitleitungen zu erhöhen, wenn
die Daten ausgelesen werden. Da ferner während des Betriebs nur der
Leseverstärker
entsprechend des Speicherblocks, der die Wortleitung enthält, welche
durch den Zeilendecoder gewählt
worden ist, betrieben wird, ist es möglich, den Energieverbrauch
infolge von Laden/Entladen der Bitleitung zu reduzieren.
-
57 zeigt im Einzelnen ein Beispiel einer Verbindungsbeziehung
zwischen der Transferbusleitung und den Bitleitungen in einem Teil 140 (der
4 Paare Bitleitungen enthält)
des in der 56 gezeigten Layouts.
-
In
der 57 sind Leseverstärker DSA
in Zick-Zack-Form so angeordnet, dass ein Leseverstärker DSA1
entsprechend einer Spalte an einem Ende eines Speicherzellenblockes
liegt und ein Leseverstärker
DSA2 entsprechend einer nächsten Spalte
am anderen Ende des Speicherzellenblockes liegt etc. Eine derartige
Zick-Zack-Anordnung der Leseverstärker wird aus dem Grund verwendet,
dass, obwohl die Größe der Speicherzelle
in der zurückliegenden
Verfahrenstechnologie miniaturisiert werden kann, die Miniaturisierung
des Leseverstärkers
im Verhältnis
zur Miniaturisierung der Speicherzelle nicht erzielt wird und ist
notwendig, wenn für
das Anordnen der Leseverstärker
entsprechend dem Bitleitungsrastermaß kein Rand vorhanden ist.
Wenn daher das Bitleitungsrastermaß groß genug ist, können die
Leseverstärker
an nur einem Ende des Speicherzellenblockes angeordnet werden. Ein
Leseverstärker
DSA wird von zwei Speicherzellenblöcken über eine gemeinsame Wählschaltung
gemeinsam verwendet. Jedes Bitleitungspaar ist mit einer Bitleitungssteuerschaltung
zum Abgleichen einer Potentialdifferenz zwischen den Bitleitungen
derselben und Vorladen versehen. Die Bitleitungssteuerschaltung kann
durch zwei Speicherzellenblöcke, ähnlich wie der
Leseverstärker,
verwendet werden.
-
Die
Bitleitung und die Datentransferbusleitungen sind über die
DRAM-Bitleitungswählschaltungen
DBSW1–DBSW4,
die durch die DRAM-Bitleitungswählsignale
DBS1–DBS4
gewählt
worden sind, und die Datentransferschaltungen TSW1 und TSW2 verbunden,
die Schalttransistoren SWTR verwenden, die jeweils in der 58 im Einzelnen ge zeigt sind. Die Datentransferaktivierungssignale
TE1 und TE2 zum Aktivieren der Datentransferschaltungen werden durch
logische Operation des Transfersteuersignals, welches von der in
der 24 gezeigten Betriebssteuerschaltung erzeugt worden
ist, und die Adresssignale zum Wählen
des Speicherzellenblockes erhalten. Da in der 57 die Bitleitung mit der Datentransferbusleitung über den
DRAM verbunden ist, ist die Datentransferschaltung eines Speicherzellenblockes,
der nicht aktiviert ist, in einem nichtleitenden Zustand und es
besteht keine Belastung der damit verbundenen DRAM-Bitleitungswählschaltung. Es
ist möglich,
die Belastung der Datentransferbusleitung im Betrieb zu minimieren.
Bei der in der 57 gezeigten Konstruktion besteht
jedoch ein Problem, dass die Chipfläche vergrößert ist, da die Datentransferschaltungen
angeordnet sind und die Verdrahtung für die Übertragung des Datentransferaktivierungssignals
zum Aktivieren der Datentransferschaltungen vorgesehen ist. 59 zeigt ein Beispiel der Konstruktion, die ein
derartiges Problem löst.
-
In
der 59 sind die Bitleitungen und
die Datentransferbusleitung miteinander über lediglich die DRAM-Bitleitungswählschaltungen DBSW1–DBSW4 verbunden,
die durch die DRAM-Bitleitungswählsignale
DBS1–DBS4
gewählt sind.
Diese Konstruktion kann realisiert werden, indem die Funktion der
Datentransferschaltung durch Addieren einer Logik des Datentransferaktivierungssignals
an den DRAM-Spaltendecoder geschaffen wird, der die DRAM-Bitleitungswählsignale DBS1–DBS4 erzeugt.
Obwohl die Belastung der Datentransferbusleitung während des
Betriebes erhöht ist,
ist es möglich,
die Chipfläche
sehr klein zu machen.
-
Bezug
nehmend auf die 55 und 57, wird
die Aktivierung des DRAM-Teils und der Spaltenwahl und der Datentransferoperation
beschrieben. Zunächst
wird die Aktivierung des DRAM-Teils beschrieben. In der 55 werden, wenn das DRAM-Zeilenwählsteuersignal,
das eines der DRAM-Teil-Steuersignale ist, die durch die in der 54 gezeigte Betriebssteuerschaltung erzeugt worden
sind, und das interne Adresssignal iA0–iA13 an der DRAM-Zeilensteuerschaltung 115 eingegeben
werden, das Bankwählsignal
IAD13 und das interne DRAM-Zeilenadresssignal IADR0–IADR12
erzeugt und es wird die Wortleitung DBL der Bank, die durch den
DRAM-Zeilendecoder 113 zugewiesen ist, gewählt. Mit
der gewählten
Wortleitung DWL werden Daten, die in der Zelle DMC gehalten sind,
auf die Bitleitung DBL ausgegeben. Die Potentialdifferenz zwischen
den Bitleitungspaaren wird durch den Leseverstärker DSA in Antwort auf die
Leseverstärkertreibsignale
DSAN und DSAP detektiert und verstärkt. Die Anzahl der Leseverstärker, die
gleichzeitig in dem DRAM-Teil 101 aktiviert werden, beträgt 512 und
da der DRAM-Teil die x8-Bit-Konstruktion
hat, wird die Gesamtanzahl der gleichzeitig aktivierten Leseverstärker 512 × 8 = 4096.
-
Es
werden die Spaltenwahl des DRAM-Teils und der Datentransfer beschrieben.
Die in der 55 gezeigte DRAM-Spaltenwählschaltung 116 erhält in Antwort
auf die internen Adresssignale iA5 und iA6 ein Steuersignal, das
eines der DRAM-Teil-Steuersignale ist, die von der in der 54 gezeigten Betriebssteuerschaltung erzeugt worden
sind, und erzeugt die DRAM-Spaltenadresssignale iADC5 und iADC6.
Die DRAM-Spaltenadresssignale iADC5 und iADC6 werden am DRAM-Spaltendecoder 114 eingegeben
und nach dem Erzeugen der DRAM-Bitleitungswählsignale DBS1–DBS4 und
dem Wählen
der Bitleitung werden die Daten der Bitleitung auf die Datentransferbusleitung
TBL mittels des Datentransferaktivierungssignals TE übertragen,
das durch eine Logik zwischen dem Transfersteuersignal, das von der
Betriebssteuerschaltung gemäß 54 erzeugt worden ist, und dem Adresssignal zum
Wählen
des Speicherzellenblockes erhalten worden ist. Wie in der 59 gezeigt, ist es mit der Logik des Datentransferaktivierungssignals
in dem DRAM-Spaltendecoder
möglich,
die Datentransferschaltungsfunktion zu schaffen und die DRAM-Bitleitungswählsignale DBS1–DBS4 können zu
Signalen gemacht werden, mit welchen die Spaltenwahl und der Transfervorgang
gleichzeitig durchgeführt
werden.
-
Unter
der Annahme, dass in der 59 das DRAM-Bitleitungswählsignal
DBS1 gewählt
ist, wird ein Signal, das mit dem Transfersteuersignal synchronisiert
ist, an der DRAM-Bitleitungswählschaltung
DBSW1 eingegeben und die Daten an den Bitleitungen DBL1 und /DBL1,
die durch den Leseverstärker
DSA1 verstärkt
worden sind, werden auf die Datentransferbusleitungen TBL1 und /TBL1 übertragen.
Der in der 55 gezeigte DRAM-Teil 101 hat 128
Teile, die jeweils in der 59 gezeigt
sind, und da er die x8-Bit-Konstruktion
hat, ist die Gesamtanzahl der Daten, die gleichzeitig von der Bitleitung
auf die Transferbusleitung übertragen
werden, 128 × 8
= 1024. Diese Anzahl von Daten, die gleichzeitig transferiert werden,
ist die gleiche wie in der anderen Bitkonstruktion.
-
[DRAM-Zeilensteuerschaltung und DRAM-Zeilendecoder]
-
60 ist ein Blockschaltbild der DRAM-Zeilensteuerschaltung 115.
Die DRAM-Zeilensteuerschaltung 115 hat eine interne DRAM-Zeilenadresshalteschaltung 460,
einen Multiplexer 470, eine interne Adressenzählerschaltung 480 und
eine Auffrischsteuerschaltung 490.
-
Bei
der üblichen
Aktivierung des DRAM-Teils gibt die DRAM-Zeilensteuerschaltung 115 das
interne DRAM-Zeilenadresssignal IADR0–IADR12 und das Bankwählsignal
IAD13 der Adresshalteschaltung 460, das mit dem DRAM-Zeilenadresshaltesignal ADRL
eingegeben worden ist, und das interne Adresssignal iA0–iA13 über den
Multiplexer 470 an den DRAM-Zeilendecoder 113 aus.
-
In
der Auffrischoperation empfängt
die DRAM-Zeilensteuerschaltung 115 das Auffrischsteuersignal
und die Auffrischsteuerschaltung 490 betreibt die interne
Adressenzählerschaltung 480,
um den Multiplexer 470 so zu steuern, dass das Wählsignal
der internen Adressenzählerschaltung
ausgegeben wird. Als Ergebnis werden das interne DRAM-Zeilenadresssignal
iADR0–iADR12
und das Bankwählsignal
IAD13 an den DRAM-Zeilendecoder 113, ohne dass das Adresssignal
eingegeben worden ist, ausgegeben. Die interne Adressenzählerschaltung 480 addiert
oder subtrahiert automatisch die Adresse gemäß einem vorbestimmten Verfahren jedes
Mal dann, wenn die Auffrischoperation durchgeführt wird, wodurch eine automatische
Wahl aller DRAM-Zeilen möglich
wird.
-
[DRAM-Spaltensteuerschaltung und DRAM-Spaltendecoder]
-
61 zeigt ein konkretes Beispiel der DRAM-Spaltensteuerschaltung
und des DRAM-Spaltendecoders
gemäß 55.
-
In
der 61 hat die DRAM-Spaltensteuerschaltung 116 eine
interne DRAM-Spaltenadresshalteschaltung 495 und die internen
DRAM-Spaltenadresssignale IADC5–IADC6
werden durch die internen Adresssignale iA5 und iA6 und das DRAM-Spaltenadresshalte signal
ADCL, das in einem Taktzyklus eines Befehlseingangs des Datentransfers
von der DRAM-Zelle auf die SRAM-Zelle (Abruftransferoperation) hereingenommen
worden ist und den Datentransfer von der SRAM-Zelle auf die DRAM-Zelle (Rückstelltransferoperation)
erzeugt. Das DRAM-Spaltenadresshaltesignal ADCL ist eines der Transfersteuersignale,
das in der in der 54 gezeigten Betriebssteuerschaltung
erzeugt wird. Ferner dekodiert der DRAM-Spaltendecoder 114 die
internen DRAM-Spaltenadresssignale IADC5–IADC6, die von der DRAM-Spaltensteuerschaltung 116 erzeugt worden
sind, und gibt das DRAM-Spaltenwählsignal aus,
das erzeugt wird, wenn das Speicherblockwähladresssignal und das Transfersteuersignal
TE aktiviert sind. Daher sind die Aktivierungssignale TE1 und TE2
der in der 57 gezeigten Datentransferschaltung
das Ausgangssignal des DRAM-Spaltendecoders 114 und die
Funktion der Datentransferschaltung wird durch die DRAM-Bitleitungswählschaltung,
die später
beschrieben wird, durchgeführt.
-
[DRAM-Bitleitungswählschaltung]
-
Die 62 bis 65 zeigen
konkrete Beispiele der Schaltungskonstruktion der in der 59 gezeigten DRAM-Bitleitungswählschaltung.
-
62 zeigt die einfachste Konstruktion, die N-Kanal-MOS-Schalttransistoren
(die später
als NMOS-Transistoren bezeichnet werden) N200 und N201, an die DRAM-Bitleitung
DBL und die Datentransferbusleitung TBL durch das DRAM-Spaltenwählsignal
angeschlossen sind.
-
63 zeigt eine andere Konstruktion der DRAM-Bitleitungswählschaltung,
die eine Schalttransistorschaltung aufweist, die NMOS-Transistoren N210
und N211 hat, welche mit ihren Gates an die jeweils paarweisen DRAM-Bitleitungen
angeschlossen sind und die differenziell die Daten an den DRAM-Bitleitungen
verstärken,
wenn die Daten an den DRAM-Bitleitungen DBL auf die Datentransferbusleitung
TBL übertragen
werden, und NMOS-Transistoren N212 und N213 zum Übertragen des verstärkten Signals
auf die Datentransferbusleitung TBL durch das Abruftransfer-DRAM-Spaltenwählsignal.
Ein Anschluss der NMOS-Transistoren N210 und N211 ist an ein festes
Potential, wie beispielsweise Massepotential, angeschlossen. Ferner
hat, wenn die Daten auf der Datentransfer busleitung TBL auf die DRAM-Bitleitung
DBL übertragen
werden, die DRAM-Bitleitungswählschaltung
eine Schalttransistorschaltung, bestehend aus den NMOS-Transistoren
N214 und N215 wie die in der 62 gezeigte Schaltung
und die DRAM-Bitleitung DBL und die Datentransferbusleitung TBL
sind durch das Rückstelltransfer-DRAM-Spaltenwählsignal
angeschlossen.
-
64 zeigt eine weitere Konstruktion der DRAM-Bitleitungswählschaltung,
die eine Schalttransistorschaltung aufweist mit NMOS-Transistoren N230
und N231, deren Gates an die jeweils paarweisen DRAM-Bitleitungen
angeschlossen sind und die differenziell Daten an den DRAM-Bitleitungen
verstärken,
wenn die Daten an den DRAM-Bitleitungen DBL auf die Datentransferbusleitungen
TBL übertragen
werden und NMOS-Transistoren N232 und N233 zum Übertragen des verstärkten Signals
auf die Datentransferbusleitungen TBL durch das Abruftransfer-DRAM-Spaltenwählsignal,
wie bei der in der 63 gezeigten Konstruktion.
Einer der Anschlüsse
der NMOS-Transistoren N230 und N231 ist an ein festes Potential,
wie beispielsweise Massepotential, angeschlossen. Wenn ferner die
Daten auf der Datentransferbusleitung TBL auf die DRAM-Bitleitungen DBL übertragen
werden, hat die DRAM-Bitleitungswählschaltung eine Schalttransistorschaltung,
bestehend aus den NMOS-Transistoren N250 und N251 wie die in der 63 gezeigte Schaltung und NMOS-Transistoren B234
und N235 zum Übertragen des
verstärkten
Signals auf die DRAM-Bitleitungen DBL durch ein Rückstelltransfer-DRAM-Spaltenwählsignal.
Die einen Enden der NMOS-Transistoren N250 und N251 sind an ein
festes Potential, wie beispielsweise Massepotential, angeschlossen.
-
65 zeigt eine weitere Konstruktion der DRAM-Bitleitungswählschaltung,
die die in der 64 gezeigte Konstruktion realisiert,
indem sie nur eine Datentransferbusleitung verwendet. In der in der 65 gezeigten Konstruktion verstärkt ein NMOS-Transistor
N260 nicht differenziell die Daten an den DRAM-Bitleitungen DBL,
sondern entfernt die Datentransferbusleitung durch ein Potential
der DRAM-Bitleitung. Ein NMOS-Transistor N280 arbeitet ähnlich.
Alternativ kann dies mit nur einer Schalttransistorschaltung aufgebaut
sein, wie dies, wie in der 62 gezeigt,
der Fall ist. Durch Verwendung von nur einer Datentransferbusleitung
wird das Verdrahtungslayout einfach und es ist möglich, das Rauschen zwischen
den Datentransferbusleitungen zu reduzieren.
-
Ferner
können
in den Konstruktionen, bei denen Daten durch die DRAM-Bitleitungen
oder die Datentransferbusleitungen empfangen und übertragen werden
können,
wie dies in den 63 bis 65 gezeigt
ist, die DRAM-Bitleitungen vollständig von den Datentransferbusleitungen
separiert sein. Daher wird Rauschen, das an einer Seite erzeugt
wird, kaum auf die andere übertragen
und es wird ein Hochgeschwindigkeitsbetrieb möglich.
-
[Konstruktion der DRAM-Bitleitungswählschaltung und
der SRAM-Zelle]
-
66 ist ein Diagramm der Konstruktion, das eine
Beziehung zwischen paarweisen Datentransferbusleitungen, der DRAM-Bitleitungswählschaltung
und den SRAM-Zellen in dem in der 36 gezeigten
Layout zeigt.
-
In
der 66 werden Speicherzellen an
einer Spalte des DRAM-Zellenarrays an die Datentransferbusleitung über die
DRAM-Bitleitungswählschaltung
angeschlossen, so dass der Datentransfer zwischen den Zellen und
Zellen an einer Spalte des SRAM-Zellenarrays möglich ist. Ferner werden die Datentransferbusleitungen
und das SRAM-Zellenarray miteinander über die Transferbussteuerschaltungen 498 verbunden.
Die Datentransferbussteuerschaltung 498 hat eine Schaltung
zum Wählen
und Verbinden eines der DRAM-Arrays (bei diesem Beispiel die Banken
A und B), die an beiden Seiten des SRAM-Zellenarrays angeordnet
sind, so dass nur eine aktivierte Bank angeschlossen werden kann, und
daher ist es möglich,
eine Verringerung des Lade-/Entladestroms und eine Geschwindigkeitserhöhung des
Datentransfers durch die Verringerung der Last der Datentransferbusleitungen
zu realisieren. Da ferner beim alternierenden Durchführen des
Datentransfers auf die beiden Banken (Bank-Ping-Pong-Operation)
die Datentransferbusleitung einer Bank von der anderen separiert
werden kann, wie dies in der 67 gezeigt
ist, ist es möglich,
die Datentransfers auf die beiden Banken gleichzeitig durchzuführen, um
dadurch eine wirksame Datentransferperiode zu verkürzen.
-
Da,
wie vorstehend erwähnt,
die Anzahl der Bits, die auf einmal durch die Halbleiterspeichervorrichtung
gemäß der vorliegenden
Ausführungsform übertragen
werden kann, gleich 1024 Bits ist und die Last der Datentransferbusleitungen
sehr groß ist, wird
ein Spitzen strom und der Stromverbrauch sehr große, wenn die Amplitude der
Spannung aller Datentransferbusleitungen auf den Energiequellenspannungspegel
erhöht
ist. Um den Spitzenstrom und den Stromverbrauch substanziell zu
reduzieren, ist die Amplitude der Spannung der Datentransferbusleitungen
maximal auf die Hälfte
der Energieversorgungsspannung begrenzt.
-
Wenn
jedoch die Amplitude der Spannung der Datentransferbusleitung klein
ist, müssen
die Daten der SRAM-Zelle um eine derartige kleine Potentialdifferenz
verstärkt
werden und somit wird die Datentransfergeschwindigkeit bis zu einem
gewissen Maß gesenkt.
Um zu ermöglichen,
dass nur die Spannung der Datentransferbusleitung TBLS in dem SRAM-Zellenteil vollständig geändert wird,
kann eine Differenzialverstärkerschaltung
an das Gate der Datentransferbusleitung TBLA oder TBLS in der DRAM-Bank
zum differenziellen Verstärken
vorgesehen sein. Alternativ kann ein Leseverstärker nur zum Verstärken der
Spannung an der Datentransferbitleitung DBLS in der DRAM-Bank in
einem Zustand, bei dem die Datentransferbusleitung TBLA oder TBLS
in der DRAM-Bank separiert ist, vorgesehen sein. Alternativ hat
die Transferbussteuerschaltung 498 eine Schaltung zum Abgleichen
oder Vorladen.
-
3. {SRAM-Teil}
-
[Konstruktion des SRAM-Teils und des Dateneingangs-/-ausgangsanschlusses]
-
68 zeigt ein Beispiel einer konkreten Konstruktion
des in der 1 gezeigten SRAM-Teils entsprechend
einem Bit des Dateneingangs-/-ausgangsanschlusses DQ. Obwohl diese
Ausführungsform
die 16-Kbit-x8-Bit-Konstruktion hat, ist die vorliegende Erfindung
nicht auf diese begrenzt und es können verschiedene Konstruktionen
in Kombination mit der Konstruktion des Hauptspeicherteils mit ähnlicher
Wirkung verwendet werden.
-
In
der 68 hat der SRAM-Teil die SRAM-Speicherzellen
SMC, die jeweils eine Flip-Flop-Schaltung 311 aufweisen,
die irgendeine andere Schaltung sein kann, vorausgesetzt, dass sie statisch
Daten speichern kann, an den beiden Seiten der Flip-Flop-Schaltung 311 sind
Verbindungsschaltungen 312 zum Verbinden der Datentransferbusleitungen
TBL vor gesehen und ebenfalls an den beiden Seiten der Flip-Flop-Schaltung 311 sind
Verbindungsschaltungen 313 zum Verbinden mit den SRAM-Bitleitungen
SBL vorgesehen, wie dies in der 69 gezeigt
ist. Der SRAM-Teil hat ferner den SRAM-Zeilendecoder 121 zum
Erzeugen der SRAM-Zellendatentransferzeilenwählsignale TBL1–TBL16 zum
Aktivieren der Verbindungsschaltungen 312 beim Transferieren
von Daten zwischen der DRAM-Zelle und der SRAM-Zelle und der SRAM-Zellen-Lese/Schreib-Zeilenwählsignale SWL1
bis SWL16 beim durchführen
von Lesen oder Schreiben und SRAM-Zeilensteuerschaltung 124 zum
Erzeugen der internen SRAM-Zeilenadresssignale iASR0 bis iASR3,
die am SRAM-Zeilendecoder 121 auf der Basis der internen
Adresssignale iA0 bis iA3 und des SRAM-Teil-Steuersignals eingegeben werden.
Selbstverständlich
ist es möglich,
die SRAM-Zellendatentransferzeilenwählsignale TBL und SRAM-Zellen-Lese/Schreib-Zeilenwählsignale SWL
gemeinsam zu verwenden. Die SRAM-Bitleitungssteuerschaltung 303 zum
Abgleichen und/oder Vorladen der Bitleitungen und die SRAM-Spaltenwählschaltung 304 zum
Bilden der Daten-Eingangs-/Ausgangsleitung SIO und der SRAM-Bitleitung
SBL11 sind an die SRAM-Bitleitungen SBL angeschlossen. Der SRAM-Teil
hat ferner den SRAM-Spaltendecoder 123 zum Erzeugen der
Wählsignale
SSL1 bis SSL128, die an der SRAM-Spaltenwählschaltung 304 und
der SRAM-Spaltensteuerschaltung 122 eingegeben werden,
um auf der Basis der internen Adresssignale iA0–iA13 und des SRAM-Teil-Steuersignals
die internen SRAM-Spaltenadresssignale iASC4–iASC10 zu erzeugen. Die SRAM-Bitleitungssteuerschaltung 303 kann
Leseverstärkerschaltungen
aufweisen, um die Pegel der SRAM-Bitleitungen SBL zu detektieren
und zu verstärken.
Ferner sind die Daten-Eingangs-/Ausgangsleitungen 510 mit
den externen Dateneingangs-/-ausgangsanschlüssen DQ über die
Daten-Eingangs-/Ausgangsschaltung 308 und den Lese-/Schreibverstärker 307 verbunden.
Die Daten-Eingangs-/Ausgangsleitungen SIO können zum Lesen und Schreiben
separat vorgesehen sein.
-
Da
die Transferbusleitungen TBL für
den Datentransfer und die SRAM-Bitleitungen SBL zum Lesen vorgesehen
sind, ist es möglich,
die Leseoperation ungeachtet der Datentransferoperation durchzuführen.
-
[SRAM-Zelle]
-
Die 70(a) bis 70(d) zeigen
konkrete Schaltungen der Flip-Flop-Schaltung 311 der in
der 69 gezeigten SRAM-Zelle. 70(a) zeigt die Flip-Flop-Schaltung, die
mit P-Kanal-MOS-Transistoren
(im Nachfolgenden als PMOS-Transistoren bezeichnet) P100 und P101
und NMOS-Transistoren N100 und N101 aufgebaut ist, und die 70(b) zeigt eine Flip-Flop-Schaltung,
die mit Widerständen R100
und R101 um NMOS-Transistoren N100 und N101 aufgebaut ist, wobei
beide üblicherweise
bei dem SRAM verwendet werden. 70(c) zeigt
eine Flip-Flop-Schaltung, die mit der in der 70(a) gezeigten
Konstruktion aufgebaut ist, mit zusätzlich einem PMOS-Transistor
P102, der durch die Steuersignale PE und NE für Netzausfall gesteuert wird,
einem NMOS-Transistor N102 und einer Ausgleichsschaltung 315.
Einer der Transistoren P102 und N102 und die Ausgleichsschaltung 315 können weggelassen
werden. 70(d) zeigt eine Konstruktion, die ähnliche
wie ein üblicher
Leseverstärker
ist, der im DRAM verwendet wird, und hat eine Anzahl von Flip-Flop-Schaltungen,
die jeweils die in der 70(a) gezeigte
Konstruktion haben und die in der Zeilenrichtung angeordnet sind,
mit einem PMOS-Transistor P103 zum Steuern eines Kontaktpunktes 316 durch
das Steuersignal SPE, einem NMOS-Transistor N103 zum Steuern eines
Kontaktpunktes 317 durch das Steuersignal SNE, einer Ausgleichsschaltung 318 zum
Ausgleichen der Kontaktpunkte 316 und 317 und
Ausgleichsschaltungen 315, die in jeder der Flip-Flop-Schaltungen
wie im Fall gemäß 70(c) vorgesehen sind. Die Energiequellenspannung
kann eine externe Energiequellenspannung oder eine interne Energiequellenspannung sein,
die durch eine Energiequellenspannungskonverterschaltung erzeugt
wird. Der PMOS-Transistor P102 für
Netzausfall und der PMOS-Transistor P103 zum Steuern des Kontaktpunktes 316 durch
das Steuersignal SPE können
jeweils NMOS-Transistoren sein, in welchem Fall die Pegel der Steuersignale PE
und SPE der Pegel einer intern erzeugten Energiequellenspannung
sein können,
die höher
als die Energiequellenspannung ist, welche durch die Energiequellenspannungskonverterschaltung
erzeugt wird.
-
Durch
Reduzieren eines Stroms, der durch das Flip-Flop fließt, durch
die Verwendung der in der 70(c) oder 70(d) gezeigten Flip-Flop-Schaltung ist
es möglich,
Rauschen, das bei der Transferoperation erzeugt wird, substanziell
zu verringern. Ferner ist es möglich,
durch Durchführen
des Datentransfers unter Ausgleichen der entgegengesetzten Kontaktpunkte,
eine stabile Hochgeschwindigkeitstransferoperation zu realisieren.
-
Die
Transistoren, welche die Flip-Flop-Schaltung bilden, sind nicht
speziell und können
identisch mit denen sein, die in der peripheren Schaltung oder den
DRAM-Leseverstärkern
verwendet werden.
-
[Verbindungsschaltungen für die SRAM-Bitleitung und
Datentransferbusleitung]
-
Die 71 bis 73 zeigen
Schaltungsbeispiele der Verbindungsschaltungen für das Verbinden der SRAM-Bitleitungen
SBL.
-
71 zeigt die einfachste Konstruktion, die NMOS-Schalttransistoren
N104 und N105 enthalten, und wird mit den SRAM-Bitleitungen durch
ein Lese-/Schreibzeilenwählsignal
SWL verbunden.
-
Die
in der 72 gezeigte Konstruktion hat eine
Schalttransistorschaltung bestehend aus den NMOS-Transistoren N108
und N109, deren Gates mit den jeweiligen entgegengesetzten Anschlüssen der
Flip-Flop-Schaltung verbunden sind, um Signale an den Anschlüssen beim
Lesen von Daten aus der Flip-Flop-Schaltung differenziell zu verstärken, und NMOS-Transistoren
N106 und N107 zum Übertragen der
verstärkten
Signale auf die SRAM-Bitleitungen SBL durch ein Lesezeilenwählsignal
SRWL. Ein Anschluss der NMOS-Transistoren N108 und N109 ist an ein
festes Potential, wie beispielsweise Massepotential, angeschlossen.
Beim Einschreiben von Daten in die Flip-Flop-Schaltung hat die in
der 72 gezeigte Konstruktion ferner
eine Schalttransistorschaltung, bestehend aus den MOS-Transistoren N110
und N111, wie in der 71 gezeigt, die SRAM-Bitleitungen
SBL mit der Flip-Flop-Schaltung durch ein Schreibzeilenwählsignal
SWWL verbinden.
-
Eine
in der 73 gezeigte Konstruktion hat eine
Schalttransistorschaltung, bestehend aus den NMOS-Transistoren N108
und N109, deren Gates mit den jeweils entgegengesetzten Anschlüssen der Flip-Flop-Schaltung
verbunden sind, um Signale an den Anschlüssen beim Lesen von Daten aus
der Flip-Flop-Schaltung, wie im in der 72 gezeigten Fall,
differenziell zu verstärken,
und NMOS-Transistoren N106 und N107 zum Übertragen der verstärkten Signale
auf die SRAM-Bitleitungen SRBL für
das Lesen des SRAM durch ein Lesezeilenwählsignal SRWL. Einer der Anschlüsse der
NMOS-Transistoren N108 und N109 ist an ein feststehendes Potential,
wie beispielsweise Massepotential, angeschlossen. Beim Einschreiben
von Daten in die Flip-Flop-Schaltung hat die in der 73 gezeigte Konstruktion ferner eine Schalttransistorschaltung, bestehend
aus den NMOS-Transistoren N114 und N115, deren Gates an das SRAM-Schreibbitleitungspaar
angeschlossen sind, um die Signale an den SRAM-Schreibbitleitungen
SWBL beim Einschreiben von Daten in die Flip-Flop-Schaltung differenziell
zu verstärken,
und NMOS-Transistoren N112 und N113 zum Übertragen der verstärkten Signale
auf die gegenüberliegenden
Anschlüsse
der Flip-Flop-Schaltung
durch ein Schreibzeilenwählsignal
SWWL. Ein Anschluss der NMOS-Transistoren
N114 und N115 ist jeweils an ein feststehendes Potential, wie beispielsweise
Massepotential, angeschlossen.
-
In
der in den 72 oder 73 gezeigten Konstruktion,
bei der Daten durch Verbinden der einander gegenüberliegenden Enden der Flip-Flop-Schaltung
oder der SRAM-Bitleitungen SBL an die Gates der Transistoren übertragen
werden, ist es möglich,
die einander gegenüberliegenden
Anschlüsse
der Flip-Flop-Schaltung von den SRAM-Bitleitungen SBL vollständig zu
separieren. Daher wird Rauschen, das an einer Seite erzeugt wird,
kaum auf die andere übertragen
und es wird ein Hochgeschwindigkeitsbetrieb möglich.
-
Es
ist möglich,
die Verbindungsschaltung zu den Datentransferbusleitungen TBL auf
die gleiche Art und Weise wie bei dem in den 71, 72 oder 73 gezeigten
Fall zu konstruieren.
-
[SRAM-Zeilensteuerschaltung]
-
74 zeigt im Einzelnen die Schaltungskonstruktion
der in der 68 gezeigten SRAM-Zeilensteuerschaltung.
In der 74 ist die SRAM-Zeilensteuerschaltung
mit einer SRAM-Internen-Zeilenadresshalteschaltung 350 aufgebaut
und SRAM-Interne-Zeilenadresssignale iASR0–iASR3 werden durch die internen
Adresssignale iA0–iA3
und das Haltesignal ASRL erzeugt, das die internen Adresssignale
in einem Taktzyklus des Lese- /Schreibbefehlseingangs
erhält.
Das Haltesignal ASRL ist eines der SRAM-Steuersignale, die durch
die in der 54 gezeigten Betriebssteuerschaltung
erzeugt werden.
-
[SRAM-Spaltensteuerschaltung]
-
75 zeigt im Einzelnen die Konstruktion der in
der 68 gezeigten SRAM-Spaltensteuerschaltung.
-
In
der 75 hat die SRAM-Spaltensteuerschaltung
eine SRAM-Interne-Spaltenadressenhalteschaltung 507 zum
Halten der internen Adresssignale iA4–iA10 durch ein Haltesignal
ASCL, das durch den Taktzyklus bei dem Lese-/Schreibbefehlseingang
erzeugt wird, und eine Zählerschaltung 506 zum
Aufnehmen des Ausgangs der SRAM-Interne-Spaltenadressenhalteschaltung 507 durch
ein Steuersignal SCE und Aufwärtszählen in
einer vorbestimmten Sequenz durch ein internes Aufzählsignal CLKUP,
das während
einer Wurstoperation zum Durchführen
von Lesen/Schreiben mit Bezug auf den SRAM und die SRAM-Internen-Spaltenadresssignale
iASC4–iASC10
durch eine Multiplexer 508 ausgegeben ist, der den Ausgang
entweder der Halteschaltung 507 oder der Zählerschaltung 506 passieren lässt. Der
Multiplexer 508 wählt
den Ausgang der Halteschaltung 507 in dem Taktzyklus bei
dem Lese-/Schreibbefehlseingang und wird durch das Steuersignal
SCS11 so gesteuert, dass das SRAM-Interne-Spaltenadressensignal
mit einer Geschwindigkeit so hoch als möglich ausgegeben werden kann.
Ferner hat die SRAM-Spaltensteuerschaltung gemäß der vorliegenden Erfindung
einen Daten-Eingangs-/Ausgangsmodus-Speicherteil 505, der
zum Setzen vollständig
unterschiedlicher Daten-Eingangs-/Ausgangsmodi, wie beispielsweise
Burstlänge,
Dateneingangs-/-ausgangsadressensequenz und Latenz etc., für eine Anzahl
von SRAM-Zellengruppen (bei diesem Beispiel sind die SRAM-Zellengruppen
jede Zeile geteilt), die Daten-Eingangs-/Ausgangsmodi gemäß der Zustände der
internen Adressen iA0 bis iA13 in dem vorher erwähnten Modusregistersetzungs-(2)-Befehlszyklus
hereinnimmt (obwohl bei diesem Beispiel nur die Wurstlänge für die jeweiligen
SRAM-Zellen gesetzt werden kann, ist es möglich, die Dateneingangs-/-ausgangsadressensequenz,
Latenz, etc. für
diese zu setzen) und die Daten-Eingangs-/Ausgangsmodi speichert.
Der Daten-Eingangs-/Ausgangsmodus-Speicherteil 505 hat eine
Hereinnahmelogik 502, die in jeweilig geteilten SRAM-Zellengruppen
vorgesehen ist, um Setzungsdaten zu erzeugen, die gemäß den Zuständen der
internen Adresse iA0–iA13
hereingenommen werden, Register 503, die für die entsprechende
Hereinnahmelogik vorgesehen sind, um die Setzungsdaten (Ausgänge der
Hereinnahmelogik 502) der Daten-Eingangs-/Ausgangsmodi
der entsprechenden SRAM-Zellengruppen durch einen Ausgang der Decoderschaltung 501 hereinzunehmen,
die durch das Freigabesignal CRE gewählt sind, das in dem vorstehend
erwähnten
Modusregistersetzungs-(2)Befehlszyklus erzeugt worden ist, wobei
die Setzungsdaten durch die Adressen iA0–iA3 dekodiert werden und einen
Multiplexer 504 zum Passieren eines der Ausgänge der
Register 503, die die Setzungsdaten der SRAM-Zellengruppen halten,
durch selektives Steuern des iASR0- bis iASR3-Ausgangs von der SRAM-Interne-Zeilenadressenhalteschaltung 350 in dem
Lese-/Schreibbefehlszyklus unter Verwendung des Signals, das von
der Decoderschaltung 509 dekodiert worden ist. Die Zählerschaltung 506 nimmt
einen Ausgang des Multiplexers 504 herein, um die Halbleiterspeichervorrichtung
in dem Daten-Eingangs-/Ausgangsmodus, der in den jeweiligen SRAM-Zellengruppen
besetzt ist, zu betreiben. Der Daten-Eingangs-/Ausgangsmodus-Speicherteil 505 muss
für jeden
der zu setzenden Daten-Eingangs-/Ausgangsmodi vorgesehen sein. Das
interne Hochzählsignal
CLKUP, das Freigabesignal CRE, die Steuersignale SCE und SCSL und
das Haltesignal ASCL sind die SRAM-Teil-Steuersignale, die durch die
Betriebssteuerschaltung gemäß 54 erzeugt werden. Selbstverständlich ist es möglich, dass
das Haltesignal ASRL an der SRAM-Interne-Zeilenadressenhalteschaltung 350 und
das Haltesignal ASCL an der SRAM-Interne-Spaltenadressehalteschaltung 507 gemeinsam
eingegeben werden.
-
Anstatt
der Setzung des Daten-Eingangs-/Ausgangsmodus-Speicherteils 505,
die für die
jeweiligen SRAM-Zellengruppen durch den Modusregistersetzungs-(2)-Befehlszyklus
durchgeführt wird,
ist es möglich,
die gleichen Setzungsdaten von zwei oder mehr SRAM-Zellengruppen auf
einmal zu setzen, oder eine Logik der Adressen A4 und A6 bei der
Setzung der SRAM-Zeilendaten des Modusregistersetzungs-(2)-Befehls,
wie in 10 gezeigt, zu setzen. Wenn
beispielsweise A4 = L und A5 = L, dann wird der Daten-Eingangs-/Ausgangsmodus in
jeder SRAM-Zellengruppe gesetzt, wenn A4 = H und A5 = L, wird der
Daten-Eingangs-/Ausgangsmodus in zwei SRAM-Zellengruppen gesetzt,
wobei die letzten zwei Bits der SRAM-Zeilendaten vernachlässigt werden. Auf
diese Art und Weise kann der Daten-Eingangs-/Ausgangsmodus-Speicherteil 505 in
verschiedenen Kombinati onen gesetzt werden. Ferner ist die Anzahl
der Hereinnahmelogik 505 sowie der Register 503 nicht
immer die gleiche wie diejenige der geteilten SRAM-Zellengruppen
und es ist möglich,
einen Satz aus Hereinnahmelogik 502 und Register 503 gemeinsam
für eine
Anzahl von SRAM-Zellengruppen zu verwenden. Ferner sind die Adressen
iASR0–iASR3
nicht immer die Signale von der SRAM-Interne-Zeilenadressenhalteschaltung 350 und
es ist möglich,
hierfür
eine separate Schaltung vorzusehen.
-
Ferner
ist es möglich,
die internen Adresssignale mit hoher Geschwindigkeit zu erzeugen,
indem die SRAM-Interne-Spaltenadressenhalteschaltung 507 und
der Multiplexer 508 so konstruiert sind, dass die interne
Adresse, unmittelbar nachdem eine Logik zwischen der internen Adresse
und dem internen Taktsignal iCLK mit dem externen Referenztaktsignal synchronisiert
hat, ausgegebenen wird, wie dies in der 76 gezeigt
ist. In der 76 sind INTAi- und /INTAi-Adresssignale
von der Zählerschaltung 506 und
EXTAi und /EXTAi sind Adresssignale, die aus dem internen Adresssignal
iAi erzeugt worden sind. Diese Signale werden durch die Steuersignale
SCSL und /SCSL und das Burststeuersignal geschaltet. SCSL ist das
Steuersignal und /SCSL ist ein Steuersignal mit einer entgegengesetzten
Phase zu der Steuersignals SCSL. 77 zeigt
ein Beispiel der Funktionsweise dieser Schaltung. In dieser Schaltungskonstruktion
entspricht eine Verzögerung
vom internen Takt iCLK zu einer Zeit, zu welcher das interne Adresssignal
Yi ausgegeben wird, einer Stufe des Inverters und ist minimiert.
Die internen Adresssignale Yi und YiB werden als Adressimpulssignale
ausgegeben.
-
[SRAM-Spaltendecoder- und Datensteuerschaltungskonstruktion]
-
78 zeigt ein Beispiel der Konstruktion des SRAM-Spaltendecoders 123 und
der Datensteuerschaltung. Die Schaltungskonstruktion hat Schaltungskonstruktion
hat einen ersten Spaltendecoder 390 und einen zweiten Spaltendecoder 391 und
das SRAM-Spaltenwählsignal
iASC wird auf diese Spaltendecoder sequenziell übertragen. Um die ersten und
zweiten Spaltendecoder durch ein Adresswähldatum iASC zu betreiben,
sind die ersten und zweiten Spaltendecoder an einen ersten Spaltenadresspuffer 392 bzw.
einen zweiten Spaltenadresspuffer 393 angeschlossen. Die
Wählsignalleitungen
SSL von den ersten und zweiten Spaltendecodern sind in Spaltenrichtung
benachbart und dementsprechend sind auch eine erste Datenhalteschaltung 395,
die einer Daten-Eingangs-/Ausgangsleitung SIO zugeordnet ist, und
eine zweite Datenhalteschaltung 396, die einer Daten-Eingangs-/Ausgangsleitung
SIO zugeordnet ist, vorgesehen.
-
79 zeigte eine interne Betriebszeitabstimmung
der SRAM-Spaltendecoder. Die jeweiligen Spaltenadresspuffer verrichten
auf der Basis des CLK-Signals sequenziell das Spaltendecoderwählsignal
(iASC-1 und iASC-2). Das heißt,
wenn die Spaltenadresswahl sukzessive wie im Burstmodus durchgefürt wird,
arbeiten der ersten Spaltendecoder und der zweite Spaltendecoder
alternierend. Daten der Spalten (SSL-1 und SSL-2), die durch die
jeweiligen Spaltendecoder gewählt
worden sind, werden sequenziell an die entsprechenden Daten-Eingangs-/Ausgangsleitungen
(SIO-1 und SIO-2) ausgegeben. Diese Daten-Eingangs-/Ausgangsleitungen
arbeiten mit einer Zykluszeit, die die Zweifache einer Anfragezykluszeit
ist, und die erste Datenhalteschaltung 395 und die zweite
Datenhalteschaltung 396 halten die Daten temporär. Diese
zwei Datensätze
sind vor dem Daten-Aus-Puffer synthetisiert und werden von den Dateneingangs-/-ausgangsanschlüssen DQ
in der angefragten Zykluszeit ausgegeben.
-
Unter
Verwendung der vorstehend erwähnten
Konstruktion ist es möglich,
die Zyklusgeschwindigkeit des aufeinander folgenden Datenausgangs und/oder
des aufeinander folgenden Dateneinschreibens ohne Erhöhung der
internen Operationszyklusgeschwindigkeit zu erhöhen. Dies gilt auch für den synchronen
DRAM mit DOUBLE DATE RATE (DDR).
-
[Andere Konstruktion des SRAM-Teils mit
Dateneingangs-/-ausgangsanschlüssen]
-
80 zeigt in schematischer Art und Weise ein weiteres
Beispiel der Konstruktion des SRAM-Teils mit den Dateneingangs-/-ausgangsanschlüssen für einen
Fall, bei dem er die X8-Bit-Konstruktion hat. Im Fall, dass Daten
von dem SRAM ausgegeben werden, werden Daten der SRAM-Zellen einer
gewählten
Spalte an die jeweiligen Daten-Eingangs-/Ausgangsleitungen SIO ausgegeben. Die
Daten-Eingangs-/Ausgangsleitungen SIO der gewählten Zeile sind an die globale
Daten-Eingangs-/Ausgangsleitung GIO angeschlossen und die Daten
werden auf einen entsprechenden Datenverstärker 153 geschickt.
Danach gehen die Daten durch die Lese-/Schreibbusleitung RWL, eine
Datenhalteschaltung 151 und einen Datenpuffer 152 zu dem
Dateneingangs-/-ausgangsanschluss DQ. Da der SRAM-Teil die X8-Bit-Konstruktion
hat, arbeiten 8 Sätze
Dateneingangs-/-ausgangsschaltungen gleichzeitig und geben 8 Daten
aus. Daten werden in die SRAM-Zellen entlang einem umgekehrten Weg zu
dem Datenleseweg eingeschrieben. Unter Verwendung dieser Schaltungskonstruktion,
die die Daten-Eingangs-/Ausgangsleitungen SIO und die globale Daten-Eingangs-/Ausgangsleitungen
GIO verwendet, wird die SRAM-Zeilenwahl jeder SRAM-Zelle unnötig, die
Last der SRAM-Zeilenwählsignalleitungen
wird reduziert und es wird eine Hochgeschwindigkeitsdateneingabe/-ausgabe
der SRAM-Zellen möglich.
Ferner wird bei Verwendung dieser Konstruktion die Last der Daten-Eingangs-/Ausgangsleitungen
SIO nicht erhöht,
wodurch ein Hochgeschwindigkeitsbetrieb selbst dann realisiert wird,
wenn die Anzahl der Zeilen der SRAM-Zellen erhöht ist.
-
[SRAM-Spaltenredundanzschaltung]
-
81 zeigt ein Beispiel der Konstruktion der SRAM-Spaltenredundanzschaltung
für ein SRAM-Zellenarray
entsprechend einem der Eingangs-/Ausgangsanschlüsse DQ. In der 81 ist eine Redundanz-SRAM-Zellenspalte an einem
oberen Ende des SRAM-Zellenarrays angeordnet. Eine Redundanz-Daten-Eingangs-/Ausgangsleitung
erstreckt sich aufwärts
von dem SRAM-Zellenarray durch einen SRAM-Zeilenwählschalter
und eine (Nicht-Redundanz-)Daten-Eingangs-/Ausgangsleitung erstreckt
sich von dem SRAM-Zellenarray durch einen anderen Zeilenwählschalter
nach unten. Eine globale Daten-Eingangs-/Ausgangsleitung ist in
einem oberen Teil des SRAM-Arrays angeordnet und an einen Redundanz-Datenverstärker und
einen Schreibpuffer angeschlossen und eine übliche (Nicht-Redundanz-) globale
Daten-Eingangs-/Ausgangsleitung ist in einem unteren Teil des SRAM-Arrays
angeordnet und mit einem üblichen
Datenverstärker
und Schreibpuffer verbunden. Ein Schalten von einer SRAM-Zellenspalte
zu einer Redundanz-SRAM-Zellenspalte wird durch Schalten der globalen
Daten-Eingangs-/Ausgangsleitung oder Schalten des Datenverstärkers und
Schreibpuffers durchgeführt.
Bei einer derartigen Konstruktion wird das Schalten des SRAM-Arrays
auf die Redundanzzellenspalte für
jeden Eingangs-/Ausgangsanschluss DQ möglich und es ist möglich, eine
Differenz in der Zugangszeit zur Redundanzzellenspalte, selbst wenn
auf die Redundanzzellenspalte geschaltet wird, zu entfernen. Obwohl
bei diesem Beispiel die Redundanz-SRAM-Zellenspalte, die Daten-Eingangs-/Ausgangsleitung
und die globale Daten-Eingangs-/Ausgangsleitung in dem oberen Teil
des SRAM-Zellenarrays angeordnet sind, ist die Anordnung derselben darauf
nicht begrenzt.
-
(8) Anderes
-
1. {Energiequellenspannung}
-
[An den DRAM und SRAM angelegte Energiequellenspannung]
-
82 zeigt ein Beispiel der Konstruktion der Energiequellenverbindung
mit dem DRAM-Arrayteil
und dem SRAM-Arrayteil.
-
In
der 82 hat diese Halbleiterspeichervorrichtung
eine Energiequellenspannungskonverterschaltung 603, die
eine interne Energiequellenspannung VINT auf der Basis einer externen
Energiequellenspannung VEXT erzeugt. Die interne Energiequellenspannung
VINT wird an den DRAM-Arrayteil 601 angelegt und die externe
Energiequellenspannung VEXT wird an den SRAM-Arrayteil 602 direkt
angelegt. In dem bisherigen DRAM ist die Miniaturisierung des Prozesses
verstärkt
und die Durchschlagsspannung einer Speicherzelle wird niedriger. Um
dieses Problem zu lösen,
ist es üblich,
dass die Energiequellenspannung in einem Speicherzellenarray niedriger
als die externe Energiequellenspannung gemacht ist. Das Treibvermögen des
Transistors wird jedoch notwendigerweise mit niedrigerer Energiequellenspannung
verschlechtert, was ein Hindernis für die Beschleunigung der Operation
ist. Bei dieser Ausführungsform
ist die Miniaturisierung des SRAM-Arrayteils, verglichen mit der
des DRAM-Arrayteils, eingeschränkt
und die hohe Betriebsgeschwindigkeit des SRAM-Teils wird erzielt, indem
die externe Energiequellenspannung VEXT in dem SRAM-Teil verwendet
werden darf. Beispielsweise ist die Schreibgeschwindigkeit beim
Einschreiben von Daten in eine SRAM-Zelle um 41% für den Fall
erhöht,
wo ein die externe Energiequellenspannung VEXT = 3,3V ist und die
interne Energiequellenspannung VINT = 2,5V ist, wie dies in der 84 gezeigt ist, die ein Ergebnis der Simulation
der Abhängigkeit
der Energiequellenspannung von der Dateneinschreibzeit in einer
SRAM-Zelle ist.
-
83 zeigt ein weiteres Beispiel der Konstruktion
einer Energiequellenverbindung mit dem DRAM-Arrayteil und dem SRAM-Arrayteil.
-
In
der 83 hat diese Halbleiterspeichervorrichtung
eine Energiequellenspannungskonverterschaltung 603, die
eine erste interne Energiequellenspannung VINT1 und eine zweite
interne Energiequellenspannung VINT2 auf der Basis einer externen Energiequellenspannung
VEXT erzeugt. Die erste interne Energiequellenspannung VINT1 wird
an den DRAM-Arrayteil 601 angelegt und die zweite interne Energiequellenspannung
VINT2 wird direkt an den SRAM-Arrayteil 602 angelegt. In
diesem Fall ist der gleiche Effekt wie derjenige, der durch die
in der 82 gezeigte Konstruktion erzielt
wird, erhaltbar, indem die zweite interne Energiequellenspannung VINT2
höher als
die erste interne Energiequellenspannung VINT1 gemacht wird. In
diesem Fall kann es möglich
sein, zwei Energiequellenspannungskonverter 603 zu verwenden,
um die erste interne Energiequellenspannung VINT1 bzw. die zweite
interne Energiequellenspannung VINT2 zu erzeugen.
-
Was
das Substratpotential betrifft, das auf die Energiequellenspannung
bezogen ist, können verschiedene
Fälle in
Abhängigkeit
von den Arten der Speicherzellen, welche den Hauptspeicherteil und den
Subspeicherteil bilden, in Betracht gezogen werden. Wenn beispielsweise
der Hauptspeicherteil mit dynamischen Speicherzellen aufgebaut ist,
ist es möglich,
für das
Substrat des Hauptspeicherteils ein niedrigeres Potential zu nehmen,
oder für
den Hauptspeicherteil, den Subspeicherteil und die bidirektionale
Datentransferschaltung ein Potential niedriger als in anderen Bereichen
des Substrates zu verwenden. Diese Substratpotentiale können durch
Ausbilden eines P-Wells, eines N-Wells und eines tieferen N-Wells in einem P-Substrat
realisiert werden.
-
2. {Beschreibung anderer Funktionen}
-
[Funktion 1: Kopiertransfer]
-
Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
kann eine Funktion des Datentransfers zwischen den SRAM-Speicherzellen
an derselben Spalte, beispiels weise zwischen einer Speicherzelle
SMC1 und einer Speicherzelle SMC16 in 68 haben.
-
Bei
einer derartigen Funktion ist es möglich, Zellendaten einer Zeile
des SRAM-Zellenarrays in eine andere Zeile mit im Wesentlichen höherer Geschwindigkeit
als für
den Fall des Transfers von der DRAM-Zelle zu kopieren. Ferner kann
diese Funktion ohne Einfluss der Datentransferoperation mit Bezug auf
den DRAM durchgeführt
werden.
-
Eine
Datentransferoperation von den Zellen einer Zeile, die die Speicherzelle
SMC1 enthalten, auf Zellen einer Zeile, die die Speicherzelle SMC16 enthalten,
wird anhand der 68 beschrieben. Zunächst wird
das SRAM-Zellen-Lese/Schreib-Zeilenwählsignal SWL1 aktiviert und
Daten der Zellen einer Zeile, die die Speicherzelle SMC1 enthält, auf
die entsprechende SRAM-Bitleitung übertragen. Danach wird das
SRAM-Zellen-Lese/Schreib-Zeilenwählsignal
SWL16 aktiviert, um die Daten der entsprechenden Bitleitungen auf
die Zellen der einen Zeile, die die Speicherzelle SMC16 enthält, zu übertragen
und die Zellendaten wieder einzuschreiben. Da die Daten unter Verwendung
der SRAM-Bitleitungen SBL transferiert werden, werden die Daten
zwischen beispielsweise den Zellen einer Zeile, die die Speicherzelle SMC2
enthält,
transferiert, die durch das SRAM-Zellendatentransferzeilenwählsignal
TWL2 gewählt
worden ist, und die DRAM-Zellen können unter Verwendung der Datentransferbusleitungen
TBL ungeachtet des Datentransfers von den Zellen der Zeile, die
die Speicherzelle SMC1 enthält,
auf die Zellen der Zeile, die die Speicherzelle SMC16 enthält, durchgeführt werden.
Alle diese Operationen werden durch Befehlseingang durchgeführt und
daher müssen
Befehle zum Zuordnen einer übertragenden
SRAM-Zellengruppe
und einer SRAM-Zellengruppe, auf die übertragen wird, zugefügt werden.
-
[Funktion 2: Temporärer Zellentransfer]
-
In
der Konstruktion des in der 68 gezeigten
SRAM-Arrayteils wird, wenn in der zugewiesenen SRAM-Zelle ein Datum
ist und das Datum erneut gelesen wird, indem ein Datentransfer (Abruftransferoperation)
von einer DRAM-Zelle auf eine andere Zeile durchgeführt wird,
das Datum, das in die SRAM-Zelle eingeschrieben ist, durch temporäres Transferieren des
Datums auf den DRAM (Rückstelltransferoperation)
transferiert und dann wird ein Datentransfer von einem DRAM einer
anderen Zeile (Abruftransferoperation) durchgeführt. Wenn die Zykluszeit des
Datentransfers auf die DRAM-Zelle als tRC und die Zeit von dem Datentransfer
von der DRAM-Zelle auf die DRAM-Zelle (Abruftransferoperation) bis
zum Auslesen der Daten der SRAM-Zelle als tRAC dargestellt wird,
benötigt
es eine Zeit tRC + tRAC, um das Datenlesen fertig zu stellen. Es
ist jedoch möglich,
das Datum mit höherer
Geschwindigkeit zu lesen, indem die folgende Funktion vorgesehen
wird. 85 zeigt ein Beispiel einer
konkreten Konstruktion eines SRAM-Arrayteils, der die Funktion realisiert.
-
In
der 85 ist die Konstruktion im
Wesentlichen die gleiche wie die in der 68 gezeigt,
mit Ausnahme, dass die in der 85 gezeigte
Konstruktion zusätzlich
eine Zeile temporarer SRAM-Zellen und eine Wählschaltung 309 zum
Wählen
der temporaren Zellenzeile durch ein Steuersignal TCSL hat. Das
Steuersignal TCSL ist eines der Transfersteuersignale, das durch
die in der 54 gezeigte Betriebssteuerschaltung
erzeugt wird, und wird erzeugt, wenn ein Datentransfer auf die temporäre Zelle
durchgeführt
wird. Anstatt dessen ist es möglich, das
SRAM-Array so zu konstruieren, dass eine der existierenden SRAM-Zellenzeilen
als die temporare SRAM-Zellenzeile gewählt werden kann, oder eine Anzahl
von temporaren SRAM-Zellenzeilen hinzuzufügen.
-
Ein
Beispiel der Funktionsweise, wenn in der 85 Daten
der SRAM-Zellen gelesen werden, indem Daten von den Speicherzellen
einer Zeile, die die Speicherzelle SMC1 enthält, auf die Speicherzellen
einer Zeile, die die temporare Speicherzelle SMCD enthält, transferiert
(kopiert) werden und Daten von den DRAM-Zellen auf die Zellen der
einen Zeile, die die Speicherzelle SMC1 enthält, transferiert (abgerufen)
werden, wird anhand der 86 beschrieben.
-
Zunächst wird
ein Aktivbefehl eingegeben, um eine gewisse DRAM-Zellenzeile zu
wählen,
die Daten auszulesen hat. Dann, wenn ein neu zugefügter Befehl
(temporarer Zellenkopierbefehl) zum Transferieren der Daten auf
die temporaren SRAM-Zellen eingegeben worden ist, wird das Steuersignal
TCSL aktiviert. Das SRAM-Zellen-Lese/Schreib-Zeilenwählsignal
SWL1 wird durch eine SRAM-Zeilenadresse aktiviert, die simultan
mit dem Befehl eingegeben wird und an die die Daten transferiert
werden, und die Daten der Zellen einer Zeile, die die Speicherzelle
SMC1 enthalten, werden auf die entsprechenden SRAM-Bitleitungen übertragen.
Danach wird das SRAM-Temporärzellen-Lese/Schreib-Zeilenwählsignal
SWLD durch das Steuersignal TCSL aktiviert und die Daten der entsprechenden
Bitleitungen werden auf die temporären Zellen einer Zeile übertragen,
die die temporäre
Speicherzelle SMCD enthält,
um die Zellendaten wieder einzuschreiben. Diese Operation ist die
gleiche wie die Operation zum Kopieren der Zellendaten einer gewissen
einen Zeile des SRAM-Zellenarrays, beschrieben unter dem Begriff
[Funktion 1]. Durch diese Operation ist es möglich, die Zellendaten, die
auf den DRAM transferiert werden sollen, zu speichern. Dann wird
der Abrufbefehl eingegeben, um einen Datentransfer (Abruftransferoperation)
von den DRAM-Zellen auf die Zellen einer Zeile, die die Speicherzelle SMC1
enthält,
durchzuführen,
um die Daten, die ausgelesen werden sollen, auf die SRAM-Speicherzellen zu übertragen.
Dann wird der Lesebefehl eingegeben, um die Daten aus den SRAM-Zellen
auszulesen. Wie vorstehend angegeben, ist es möglich, die Zeit tRC zu entfernen
und die Daten für
die Zeit tRAC zu lesen. Danach werden die Daten, die auf die temporären Zellen
transferiert worden sind, auf den DRAM transferiert (temporare Zellenrückstelltransferoperation).
-
[Funktion 3: Simultaner Transfer mehrerer
Zeilen]
-
Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
kann eine Funktion des Übertragens
der gleichen Daten durch gleichzeitiges Wählen von SRAM-Zellengruppen
einer Anzahl von Zeilen haben, wenn die Daten der Zellengruppen
in einer gewählten
Zeile eines DRAM auf den SRAM-Teil übertragen werden.
-
Diese
Funktion kann durch eine einfache Schaltung zugefügt werden.
In der 68 ist es ausreichend, eine
Anzahl von SRAM-Zellendatentransferzeilenwählsignalen TWL zu aktivieren,
indem ein Steuersignal zugefügt
wird, das durch einen neu zugefügten
Befehl zum Durchführen
der vorstehenden Funktion durch die SRAM-Zeilensteuerschaltung 124 erzeugt
wird, und Steuern des SRAM-Internen-Zeilenadresssignals durch das
Steuersignal.
-
[Funktion 4: Automatischer sukzessiver
Abruf-/Rückstelltransfer]
-
Wenn
unter Daten der DRAM-Zellen einer gewählten Zeile Daten von DRAM-Zellengruppen, die
durch den DRAM-Spaltendecoder gewählt sind, auf den SRAM-Teil
transferiert werden, kann die Halbleiterspeichervorrichtung eine
Funktion zum Reduzieren der Gesamtzeit des Datentransfers durch nicht
Wiederholen des Datentransfers durch eine Anzahl von Befehlen, sondern
durch aufeinander folgendes Wiederholen der Transferoperation mit
Intervallen entsprechend einer vorbestimmten chipeigenen Verzögerungszeit
durch einen Befehl haben.
-
87 zeigt ein Beispiel einer internen Operation,
die auf diese Funktion bezogen ist. Bei dieser Beschreibung wird
angenommen, dass die DRAM-Zellen in einer Zeile durch den DRAM-Spaltendecoder
in vier DRAM-Zellengruppen unterteilt sind. Die DRAM-Zellen können jedoch
durch irgendeine Zahl von DRAM-Zellengruppen unterteilt sein.
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In
der 87 werden, wenn der neu zugefügte Befehl
(Abruf-(2)-Befehl), der diese Funktion definiert, eingegeben wird,
vier interne Vorwärtszählsignale
aufeinander folgend mit einem Intervall entsprechend der vorbestimmten
Verzögerungszeit
im Chip erzeugt. Die DRAM-Spaltensteuerschaltung zum Erzeugen des
internen Spaltenadresssignals und die SRAM-Zeilensteuerschaltung
zum Erzeugen des SRAM-Internen-Zeilenadresssignals sind jeweils mit
Zählerschaltungen
versehen. Die DRAM-Spaltenadresse und die SRAM-Zeilenadresse, die
gleichzeitig mit dem Eingeben des Befehls eingegeben worden sind,
werden durch ein anfängliches
internes Vorwärtszählsignal
hereingenommen und die jeweiligen Adressen werden sequenziell durch
die aufeinander folgenden internen Vorwärtszählsignale vorwärts gezählt. Die
entsprechenden Daten werden in dem Zyklus der vier internen Vorwärtszählsignale transferiert.
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Ähnlich kann,
wenn Daten einer Anzahl von SRAM-Zellengruppen auf eine Anzahl von DRAM-Zellengruppen
transferiert werden, die durch den DRAM-Zeilendecoder und den DRAM-Spaltendecoder
gewählt
worden sind, die Halbleiterspeichervorrichtung eine Funktion zum
Transferieren der Anzahl von DRAM-Zellengruppen haben, indem nicht der
Datentransfer durch eine Anzahl von Befehlen wiederholt wird, sondern
durch aufeinander folgendes Wiederholen der Transferoperation mit
Intervallen entsprechend einer vorbestimmten chipeigenen Verzögerungszeit
durch einen Befehl. Diese Funktion kann ähnlich wie die vorhergehende
Funktion realisiert werden, indem aufeinander folgende interne Vorwärtszählsignale
mit einem Intervall entsprechend der vorbestimmten Verzögerungszeit
in dem Chip erzeugt werden und indem Zählerschaltungen in der DRAM-Spaltensteuerschaltung
zum Erzeugen des internen Spaltenadresssignals bzw. in der SRAM-Zeilensteuerschaltung
zum Erzeugen des SRAM-Internen-Zeilenadresssignals vorgesehen werden.
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[Funktion 5: Lesen/Schreiben mehrerer
aufeinander folgender Zeilen]
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Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
kann eine Funktion des Lesens/Schreibens aller Daten der SRAM-Zellengruppen
einer Anzahl von Zeilen gemäß einer
Sequenz, die für
die SRAM-Zellengruppen der Anzahl von Zeilen aufeinander folgend
mit einem vorbestimmten Intervall durch einen Befehl vorbestimmt
ist.
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Wenn
bei einer derartigen Funktion beispielsweise Daten von Zellen einer
Zeile eines DRAM in einer Anzahl von SRAM-Zellengruppen gehalten
werden, wird es möglich,
alle Zellendaten einer Zeile des DRAM in einer vorbestimmten Sequenz aufeinander
folgend zu lesen/einzuschreiben, so dass die Last der Speichersteuerung
und/oder des Chipsatzes zur Steuerung der Halbleiterspeichervorrichtung
reduziert ist und die Operation der letzteren zusammen mit anderen
SRAM-Zellengruppen und dem DRAM-Teil möglich wird. Ferner ist es möglich, andere
Effekte zu schaffen, wenn diese Funktion zusammen mit der Funktion
4 verwendet wird.
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88 zeigt ein Beispiel der konkreten Konstruktion
einer SRAM-Zeilensteuerschaltung zur Realisierung dieser Funktion.
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In
der 88 ist diese SRAM-Zeilensteuerschaltung
konstruiert, indem eine Zählerschaltung 351 zugefügt ist,
um den Ausgang der in der 74 gezeigten
SRAM-Internen-Zeilenadressenhalteschaltung 350 durch ein
Steuersignal SRE hereinzunehmen und den Ausgang in einer vorbestimmten Adressensequenz
durch ein internes Vorwärtszählsignal
SRUP vorwärts
zu zählen,
das erzeugt wird, wenn die SRAM-Spaltenadresse die oberste Adresse
wird und indem ein Multiplexer 352 zugefügt ist, um
entweder einen der Aus ginge der Halteschaltung 350 oder
der Zählerschaltung 351 zu
der SRAM-Internen-Zeilenadressenhalteschaltung 350 hindurch zu
lassen. Der Multiplexer 352 wird durch ein Steuersignal
SRSL so gesteuert, dass er den Ausgang der Halteschaltung 350 im
Taktzyklus bei Eingang des Lese-/Schreibbefehls wählt und
das SRAM-Interne-Zeilenadresssignal so schnell als möglich ausgibt. Die
SRAM-Spaltensteuerschaltung hat die Funktion des sequenziellen Vorwärtsschiebens
von der genommenen Spaltenadresse zu der obersten Adresse, wenn
der neu hinzugefügte
Befehl, der diese Funktion definiert, an der in der 75 gezeigten Zählerschaltung 506 eingegeben
ist.
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89 zeigt ein Beispiel der internen Operation einer
Lesefunktion dieser Funktion.
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In
der 89 wird, wenn der neu zugefügte Befehl
(Lesen-(2)-Befehl), der diese Funktion definiert, eingegeben wird,
das Steuersignal SRSL erzeugt und der Ausgang der SRAM-Interne-Zeilenadressenhalteschaltung 350 wird
durch den Multiplexerer 352 die SRAM-Interne-Zeilenadresse iASR0–iASR3 und
wird durch das Steuersignal SRE in die Zählerschaltung 351 hereingenommen.
Danach wird die Spaltenadresse synchron mit dem Referenztaktsignal
CLK inkrementiert und der Zähler 351 inkrementiert
die Zeilenadresse durch das interne Vorwärtszählsignal SRUP, das erzeugt
wird, wenn der Zählwert
die oberste Adresse erlangt. Nachdem der Zählwert die oberste Adresse
erlangt hat, wird der Multiplexer 352 durch das Steuersignal
SRSL gesteuert und der Ausgang der Zählerschaltung 351 wird
die SRAM-Interne-Zeilenadresse iASR0–iASR3. Somit ist es möglich, sukzessive
alle Daten der SRAM-Zellengruppen einer Anzahl von Zeilen für sequenzielles
Schieben der Zeilen- und Spaltenadressen zu lesen.
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Das
interne Vorwärtszählsignal
SRUP, das Steuersignal SRE und das Steuersignal SRSL sind SRAM-Teil-Steuersignale,
die durch die in der 54 gezeigte Betriebssteuerschaltung
erzeugt werden.
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[Funktion 6: Echtzeitmodussetzung]
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Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
kann eine Funktion zum Setzen der Daten-Eingangs-/Ausgangsmodi,
wie beispielsweise Burstlänge,
Daten eingangs-/-ausgangsadressensequenz und Latenz etc., gleichzeitig
mit dem Eingeben eines Lese-/Schreibbefehls haben, wenn die Lese-/Schreiboperation
mit Bezug auf die SRAM-Zelle
durch das Eingeben des Befehls durchgeführt wird.
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Durch
eine derartige Funktion ist es möglich, die
Last der Speichersteuerung und des Chipsatzes zur Steuerung der
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
zu reduzieren und die Systemleistung zu verbessern, da es möglich ist, jedes
Mal dann, wenn Anfragen solcher Modi sind, unterschiedliche Daten-Eingangs-/Ausgangsmodi auf
einmal zuzuordnen.
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90 zeigt eine Korrespondenztabelle zwischen den
Lese-(3)-/Schreib-(3)-Befehlen gemäß dieser Funktion und den Zuständen der
entsprechenden Eingangsanschlüsse.
Die in der 90 gezeigte Tabelle unterscheidet
sich von der in der 10 gezeigten Tabelle dadurch,
dass die Burstlängenwahl den
Adressanschlüssen
A11, A12 und A13 zugeordnet ist, die nicht zum Zeitpunkt des Eingebens
des Lese-/Schreibbefehls verwendet werden. Somit ist es gemäß der Zustände der
drei Bitadressanschlüsse möglich, die
Burstlänge,
wie in der 26 gezeigt, gleichzeitig mit
dem Lese-(3)-/Schreib-(3)-Befehlseingang zu wählen/zuzuordnen. Obwohl die Burstlängenwahl
bei dieser Ausführungsform
zugewiesen ist, ist es möglich,
den Daten-Eingangs-/Ausgangsmodi auf ähnliche Art und Weise, beispielsweise
die Dateneingangs-/-ausgangsadressensequenz, die Latenzzeit etc.,
zuzuordnen.
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91 zeigt ein Beispiel der Operation, wenn diese
Funktion verwendet wird. In der 91 ist
die Dateneingangs-/-ausgangsadressensequenz auf Sequenziell gesetzt
und die Latentzeit ist auf 2 gesetzt und die Burstlänge ist
durch die Adresssignale A11–A13
(interne Adresssignale iA11–iA13)
bei dem Lese-(3)-Befehlseingang geändert. Dies kann realisiert
werden, indem die Zählerschaltung
in der in der 75 gezeigten SRAM-Spaltensteuerschaltung gemäß der Setzung
der Burstlänge
gesteuert wird und indem die SRAM-Internen-Spaltenadressen iASC4–iASC10,
wie in dem üblichen
SDRAM gesteuert werden.
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[Funktion 7: Automatischer Rücksteil-/Abruftransfer]
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Ferner
kann die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
eine Funktion haben, bei der, nachdem Daten von einer DRAM-Zellengruppe
auf eine SRAM-Zellengruppe transferiert
worden sind, Daten einer anderen SRAM-Zellengruppe auf die DRAM-Zellengruppe transferiert
werden. Um diese Funktion zu realisieren, ist es ausreichend, die
DRAM-Zeilenadresse und die DRAM-Spaltenadresse beim Datentransfer intern
zu halten, und daher ist es möglich,
die Funktion unter Verwendung der in der 60 gezeigten DRAM-Internen-Zeilenadressenhalteschaltung
und der in der 61 gezeigten DRAM-Internen-Spaltenadressenhalteschaltung
zu realisieren. Ferner kann durch Vorsehen von derartigen Halteschaltungen
für jede
Bank ein alternierender Zugang auf unterschiedliche Banken möglich werden.
Daher besteht keine Notwendigkeit, die DRAM-Zeilenadresse und die DRAM-Spaltenadresse
bei der Rückstelltransferoperation
zuzuordnen und die effektive Zeit, die für die Rückstelloperation erforderlich
ist, wird verkürzt,
so dass die Steuerung in der Speichersteuerung und dem Chipsatz
zur Steuerung der Halbleiterspeichervorrichtung einfach wird, die
Last reduziert wird und die Systemleistung verbessert wird.
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Vollständig ähnlich hierzu
kann die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung
eine Funktion haben, bei der nach dem Transferieren von Daten von
einer DRAM-Zellengruppe auf eine SRAM-Zellengruppe Daten einer anderen
DRAM-Zellengruppe auf die SRAM-Zellengruppe transferiert werden.
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Gemäß der vorliegenden
Erfindung ist es in einem System, das eine Anzahl von Verarbeitungsvorrichtungen
(Speichermaster) hat, möglich,
eine integrierte Halbleiterschaltungsvorrichtung mit einem Hauptspeicherteil
und einem Subspeicherteil zu erhalten, die entsprechend einer Anzahl
von Zugriffsanfragen zugeordnet werden können, um die Operationsgeschwindigkeit
des gesamten Systems zu erhöhen,
ohne dass der Cache-Hit verringert wird, selbst wenn Zugriffsanfragen
von einer Anzahl von Speichermeistern vorhanden sind.