JPH0453083A

JPH0453083A - 半導体メモリ

Info

Publication number: JPH0453083A
Application number: JP2159665A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Katsutaka Kimura; 木村　勝高; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-06-20
Filing date: 1990-06-20
Publication date: 1992-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高集積密度であって、しかも高Ｓ／Ｎ化に好
適な半導体メモリに関するものである。

〔従来の技術〕

１トランジスタ１キヤパシタ型ダイナミツクメモリセル
を用いたダイナミックメモリでは、メモリセルからデー
タ線に出力された微小信号を検出することにより情報を
読出すので、素子の微細化とそれに伴う高集積化により
、十分なＳ／Ｎを確保するのが困難になってきている。

このため、大容量でしかも高Ｓ／Ｎであるメモリを得る
ために、従来から種々の工夫がなされてきた。例えば、
特願昭５７−１２５６８７には、データ線を複数に分割
するという手段が提示されている。すなわち、第２図に
示すように、メモリセルＭＣが接続された第１の１本の
データ線を複数個、例えば、ｒ）、。。

Ｄ　、、、　Ｄａ２．　ＤｌＩ３あるいはＤ　１．、　
Ｄ、、、　Ｄ１２゜Ｄ８．に分割しで、その各々にセン
スアンプＳＡ工を接続し、これらの第１のデータ線と平
行に第２のデータ線ｉ　ｏ（０）、ｉ　ｏ（１）を配置
して、その各々にもセンスアンプＳＡ、を接続し２）ス
イッチＳＷ□を介して、第１のデータ線と第２のデータ
線とでデータの授受を行い、スイッチＳＷ、を介して第
２のデータ線と入出力線１０とで信号の授受を行う方式
である。なお、Ｗばワード線、ＲＷＣはリードライトコ
ントローラ、ＸＤＥＣおよびＹ　１）　Ｅ　ＣはＸおよ
びＹデコーダ、Ｄｌｒｌは入力データ、Ｄｏｌｌｔは呂
カデータを示す。第２図では、アドレスバッファ、ドラ
イバなどは省略されている。　読出し動作はつぎのよう
に行オ）れる５ＸデコーダＸＤＥＣによりあるワードｇ
ｗが選択され、そのワード線Ｗ番、接続されたメモリセ
ルＭＣに蓄えられていた情報が第１のデータ線に読出さ
れる。

第１のデータ線に読出された信号は、センスアンプＳＡ
、により検出されて増幅され、スイッチｓｗ、を介して
第２のデータ線に伝達される、この時、第１−のデータ
線の振幅は十分に大きく、ワード線Ｗ髪閉じるごとによ
り、メモリセルＭＣから読出された情報が再書込みされ
る。第２のデータ線に伝達された信号はセンスアンプＳ
Ａ２により増幅され、ＹデコーダＹＤＥＣによりスイッ
チＳＷ２のいずれかが選択されて、信号が入出力線ＩＯ
に出力され、リードライトコントローラＲＷＣによって
出力データ■）。、どなる。第１のデータ線は分割され
ており寄生容量が小さいため、第１のデータ線に大きな
信号電圧が得られ、高速かつ高Ｓ／Ｈの読出しが可能に
なる。書込み動作は、リードライトコントローラＲＷＣ
に入力された入力データＤｉ□が、入出力線ＩＯ、スイ
ッチＳＷ２を通じて第２のデータ線へ、さらにスイッチ
ＳＷ、を介して第１のデータ線に伝達されて行わ才ｔ、
る　。

〔発明が解決しようとする課題〕

」−記従来技術では、第１のデータ線が分割されている
ため＆コ、メモリセルからみたデータ線容量が小さくな
り、第１のデータ線に現われる信号電圧が大きくなり、
高Ｓ／Ｎでの読出しが可能になる。しかし、分割された
データ線毎にセンスアンプを接続するため、センスアン
プの個数が多くなり、その総面積が増加するという問題
がある。

特願昭５１−１２５６８７にはセンスアンプＳＡ１を取
り除いた構成も示されている。その場合の読出し２動作
は、Ｘデコーダによりワード線とスイッチが選択され、
メモリセルに蓄えられていた情報が第１のデータ線およ
び第２のデータ線に読出され、第２のデータ線に呪オ〕
れた信号電圧が、センスアップＳＡ、により検出され増
幅されで行われる。このとき、センスアンプＳＡ１を取
除いた分だけチップ面積を削減できるが、メモリセルか
らみた負荷容量が、第１のデータ線の寄生容量に第２の
データ線の寄生容量が加えられて大きくくなるため、高
Ｓ／Ｎ化には限界がある。

本発明の目的は、分割されたデータ線毎に接続されるセ
ンスアンプを除去して、その分の面積を減少し、なおか
つ、メモリセルからみた負荷容量を小さく保ち、高Ｓ／
Ｎである半導体メモリを得ることにある。

〔課題を解決するための手段〕

上記目的を達成するための本発明の特徴は、第１のデー
タ線に接続されているセンスアンプを取り除き、従来例
で第１のデータ線と第２のデータ線の信号授受に用いら
れているスイッチの代りに、制御信号によって選択する
ことが可能で、読出し動作時にはメモリセルからみた負
荷容量が、第１のデータ線の寄生容量だけとなるような
信号伝達手段で、一方、書込み動作時には、第１のデー
タ線と第２のデータ線の接続手段とし２て動作するよう
な信号伝達手段を用いることである。具体的にはＩ−、
開信号伝達手段は、読出し、動作時ｌ；第１のデータ線
からみた入力インピーダンスが高い信号伝達手段、ある
いは読出し動作時に電荷転送素子として動作する信号伝
達手段であり、書込み動作時には従来のスイッチと同様
に、接続手段として動作する信号伝達手段である。

〔作　　用〕

上記のような信号伝達手段を用いると読出し動作はつぎ
のようになる。まず、ワード線が選択されることにより
、メモリセルから第１のデータ線ｔコ信号が読み出され
る。この時、メモリセルの負荷容量は、分割された第１
のデータ線の寄生容量だけとなり、第１のデータ線に現
オ）れる信号を大きくすることができる。つぎに、この
信号は信号伝達手段を介して第２のデータ線に伝達され
、第２のデータ線に接続されたセンスアンプで増幅され
る。この時、信号伝達手段の負荷は、第２のデータ線の
寄生容量とセンスアンプの入力インピーダンスであり、
上記第２のデータ線は接続されるトランジスタ数が少な
く寄生容量が小さいため、第２のデータ線に現われる信
号を大きくすることができる。しかもセンスアンプ数が
少なく、その占有面積が小さくてすむ、一方、書込み動
作時には信号伝達手段がスイッチとして働くため、第２
のデータ線に書込まれた情報は従来と同様に第１のデー
タ線にも書き込まれ、さらにメモリセルに書き込まれる
。

本発明の構成は、センスアンプとスイッチとを第１のデ
ータ線毎に配置した上記従来例に較べて、チップ面積を
小さくすることができる。また、スイッチだけを第１の
データ線毎に配置した従来例に較べ、高Ｓ／Ｎかつ高速
な読出しが可能になる。

また、本発明を多値情報を記憶する半導体メモリに適用
し、第１のデータ線と第２のデータ線とで多値の信号の
授受を行い、上記第２のデータ線に多値レベル判定回路
製接続することにより、多値レベル判定回路に入力され
る信号を大きくできるため、メモリセルの記憶情報を高
Ｓ／Ｎで読出すことができる。しかも、多値レベル判定
回路を複数の第１データ線で共有することにより、デー
タ線を多数に分割してもその個数を増加する必要がない
ため、多値レベル判定回路を、複数の参照レベルに対す
る信号の比較を同時に行う方式にしても、占有面積の増
加は小さくてすむ。

一方、書き込み動作時には信号伝達手段がスイッチとし
て働くため、多値レベル書込み回路により第２のデータ
線に書込まれた多値の情報は、第１のデータ線にも書込
まれ、さらにメモリセルに書込まれる。したがって、デ
ータ線毎に複数のセンスアンプを設は並列に多値の判別
を行う従来例よりもチップ面積を小さくできる。また、
データ線毎に設けたセンスアンプにより時系列に多値の
判別を行う従来例よりも、チップ面積の増加なしに高速
な読出しが可能になる。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。

第１図は本発明による半導体メモリの第１実施例を説明
する概念図、第３図は本発明の第２実施例を示す図、第
４図は上記第２実施例の詳細回路を示す図、第５図およ
び第６図は上記回路の動作説明図、第７図は上記第２実
施例の他の回路を示す図、第８図は上記第７図に示す回
路の動作説明図、第９図は本発明の第３実施例を示す図
、第１０図は本発明の第４実施例を示す図、第１１図は
本発明の第５実施例を示す図、第１２図は本発明を多値
情報を記憶する半導体メモリに適用した第６実施例を示
す図、第１４図は本発明の第７実施例を示す図、第１５
図は上記第７実施例の詳細な回路を示す図、第１６図は
上記第７実施例の多値レベル判定回路を示す図、第１７
図は上記第７実施例中の多値レベル書込み回路を示す図
、第１８図は物理的表現と２進表現との変換ロジックを
示す図、第１９図は本発明の第８実施例を示す図である
。

第１図は、本発明による半導体メモリの第１実施例を示
した概念図である。従来例と同様に、メモリセルＭＣが
接続された各第１のデータ線はＤｌｌｌｌ、　Ｄ、、、
　Ｄ、、、　Ｄ、）のように分割され、上記第１のデー
タ線と平行に第２のデータ線１ｏ（０）、１ｏ（１）が
配置される。多層配線を用いて第２のデータ線を他の配
線と別の導電層にすれば、配線領域の面積を増さないで
すむ、第２図に示す従来例において、第１のデータ線の
各々に接続されていたセンスアンプは取り除かれ、第２
のデータ線のそれぞれにセンスアンプが接続されている
。

また、第１のデータ線と第２のデータ線との信号の授受
は、従来例で用いられていたスイッチではなく、Ｘデコ
ーダＸＤＥＣにより制御される能動回路である信号伝達
手段ＤＳにより行われる。

読出し動作はつぎのとおりである。ＸデコーダＸＤＥＣ
によりあるワード線Ｗが選択され、そのワード線Ｗに接
続されたメモリセルＭＣに蓄えられていた情報が第１の
データ線に読出される。第１のデータ線に読出された信
号は、信号伝達手段ＤＳにより検出されて第２のデータ
線に伝達され、センスアンプＳＡにより増幅される。こ
こで、信号伝達手段ＤＳを接続手段としての動作に切換
えることにより、センスアンプＳＡから第２のデータ線
および信号伝達手段ＤＳを通じて、第１のデータ線に信
号がフィードバックされ、メモリセルＭＣから読み出さ
れた情報が再書込みされる。また、ＹデコーダＹＤＥＣ
によりスイッチＳＷのいずれかが選択されて、センスア
ンプＳＡにより増幅された信号が入出力線工０に出力さ
れ、リードライトコントローラＲ，ＷＣによって出力デ
ータＤ　ｏ　ｕ　ｔとなる。

本実施例では、第１のデータ線に信号が読出されるとき
、メモリセルＭＣの負荷容量は分割された第１のデータ
線の寄生容量だけになる。第１のデータ線は、分割され
ている上に、センスアンプが接続されていないため、寄
生容量が小さい。そのため、第１のデータ線に現われる
信号を大きくすることができる。また、第２のデータ線
に現われる信号も、第２のデータ線に接続されるトラン
ジスタ数が少なく、寄生容量が小さいため大きくするこ
とができる。その結果、高Ｓ／Ｎ化、高速化がはかれる
。しかも、センスアンプを第１のデータ線毎に接続して
いないために、その分だけチップ面積を節約できる。

なお、書込み動作は、リードライトコントローラＲＷＣ
に入力された入力データＤＩＩ、□が、入出力線ＩＯ、
スイッチＳＷを通じて第２のデータ線へ、さらに接続手
段として動作させた信号伝達手段ＤＳを介して第１のデ
ータ線に伝達され、第２図に示した従来例と同様に行わ
れる８第３図に示す第２実施例は、折返し形データ線方式に適
用した実施例で、メモリセルＭＣからの信号を差動で読
出す構成であり、しかも、データ線を折り返し形（Ｆｏ
ｌｄｅｄ　Ｂｉｉ　Ｌｉｎｅ）にしている。

分割された第１のデータ線は１例えば、Ｄｏ。と／ＤＯ
０というように近接対線で構成され、それらと平行に配
された第２のデータ線も１ｏ（０）と／ｉ　ｏ（０）、
ｉ　ｏ（１）と／１ｏ（１）が対になっている。メモリ
セルＭＣから第１のデータ線に読出された情報は、信号
伝達手段ＤＳにより差動信号として第２のデータ線に送
られ、差動増幅器であるセンスアンプＳＡにより増幅さ
れる。この方式では読出し時に差動信号を検出している
ので。

近接対線に共通な雑音が除去され、高Ｓ／Ｎ化が可能で
あり、また高速な読出しが行える。

第４図は上記第２実施例の詳細な回路を、１ビツトのメ
モリセルが１トランジスタと１キヤパシタとで構成され
るセルについて、示したものである。第１のデータ線対
り、／Ｄと第２のデータ線対ｉ　ｏ（０）、／ｉ　ｏ（
０）とは信号伝達手段ＤＳで接続され、ｉ　ｏ（０）、
／ｉ　ｏ（０）と入出力線対ＩＯ，／ＩＯとはスイッチ
ＳＷにより接続される。ｉ　ｏ（０）、／ｉ　ｏ（０）
には、ＣＭＯ８差動増輻器であるセンスアンプＳＡが接
続される。さらに、Ｄ、／Ｄとｉ　ｏ（０）　、／ｉ　
ｏ（０）の各々にプリチャージ用回路ｐｃｏ＋、、ｐｃ
が接続される。

信号伝達手段ＤＳは、６個のｎチャネルＭＯＳトランジ
スタＱ　＋１９０１’　ｔ　Ｑ２＃　Ｑ２’　ｔ　Ｑ３
＊　Ｑ□′で構成されており、ｐチャネルＭＯＳトラン
ジスタが含まれていないために、占有面積が小さい。

ＤはＱｌのゲートとＱ、のソースに接続されており、読
出し動作時にＱ、をＯＦＦとすることにより。

データ線りからみた信号伝達手段ＤＳのインピーダンス
が大きく、第２のデータ線の寄生容量がデータ線りの容
量と分離される。トランジスタＱ３がＯＦＦの状態でト
ランジスタＱ２をＯＮにすることにより、信号伝達手段
ＤＳはソース接地の増幅器として動作するので、データ
線りに現われた微小信号が信号伝達手段ＤＳにより検出
され、反転増幅されて／１ｏ（０）に伝達される。上記
増幅作用のため、スイッチでの接続に較べて高速な読出
しが可能である。書込み動作は、トランジスタＱ、をＯ
ＦＦとしてトランジスタＱ３を通じて行う。ここで、上
記したように第１のデータ線上の信号が信号伝達手段Ｄ
Ｓにより反転されて、第２のデータ線に読出されるため
、トランジスタＱ２のドレインを／１ｏ（０）に、トラ
ンジスタＱ、のトレインを１ｏ（０）に接続することに
より、第２のデータ線上で増幅した信号を反転させるこ
となく、第１のデータ線に再書込みすることができる。

また、トランジスタＱ２．　Ｑ、がともにＯＮになって
も、正相の帰還により安定した再書込み動作ができ、φ
ＲＸとφｗｘのタイミング設計も容易になる。

読出し動作の概要を、第５図に示す動作波形にしたがっ
て説明する。まず、プリチャージ用回路ｐｃ、、、ｐｃ
により一定電圧Ｖｐに固定されていたり、／Ｄおよび１
０（０）＝　／ｉ　ｏ（０）を制御パルスφｐｔｃ低レ
ベル電位Ｏ■にすることにより、ＰＣ，。、ＰＣをＯＦ
Ｆにしてフローティング状態にする。ワード線Ｗが選択
されると、メモリセルＭＣからデータ線りに微小な読出
し信号が出力される。つぎにφＲＸを高レベル電位Ｖ）
ｌにして、信号伝達手段ＤＳをＯＮにする。このとき、
上記信号伝達手段ＤＳは電圧入力電流出力の増幅器とし
て動作し、Ｄ、／Ｄの電位に対応した電流が信号伝達手
段ＤＳを通じて、／ｉ　ｏ（０）、ｉ　ｏ（０）から流
れる。ｉ、ｏ（０）と／１ｏ（０）の電位差がセンスア
ンプＳＡの検出できる最小の信号量よりも大きくなって
から、φＳ＾、／φＳ＾によりセンスアンプＳＡをＯＮ
にして信号を差動増幅する。ここで、センスアンプＳＡ
をＯＮするタイミングが遅れた場合に、φＳ＾、／φＳ
＾がＶｐの状態であっても、ｉ　ｏ（０）、／　ｊ、ｏ
（０）（７）電位がＶＰ　−ＶＴＰＩよりも下がると、
センスアンプＳＡのＰチャネル　ＭＯＳトランジスタＱ
　Ｓ　Ｉ　Ｑ　５′　が導通し、ラッチとして動作する
。上記ＶＴＰはトランジスタＱ　Ｓ　＋　Ｑ　５′のし
きい値電圧である。また、１ｏ（０）と／１ｏ（０）の
電位差がトランジスタＱ４１０４’　のしきい値電圧Ｖ
ＴＮよりも人きくなると、センスアンプＳＡのｎチャネ
ルＭＯＳトランジスタＱ　４　？　Ｑ　４′　のどちら
かが導通するので、振幅制限される。いずれにせよ第２
のデータ線に読出された信号は破壊されることはなく、
φＲＸとφＳ＾、／φＳ＾には十分なタイミングマージ
ンがある。つぎにセンスアンプＳＡにより増幅された信
号を、φｗｘをＶｗにして信号伝達手段ＤＳをスイッチ
として動作させ、データ線りを通じてメモリセルＭＣに
再書込みを行う。また、φＹによりスイッチＳＷをＯＮ
にして、読出された情報を入出力線ＩＯ９／１０に出力
する。その後、スイッチＳＷ、信号伝達手段１）　Ｓ、
センスアンプＳＡをそれぞれＯＦＦにし、プリチャージ
用回路１）　Ｃ。

Ｐ　Ｃ，、をＯＮにして、Ｄ、／Ｄおよび１ｏ（０）。

／１ｏ（Ｏ）をＶｐに戻しておく。

書込み動作は、入出力線ＩＯ，／ＩＯに外部より書き込
まれた情報が、スイッチ５Ｗｔ＝介して第２のデータ線
ｊＯ（０）、／　］ｏ（０）に書込まれ、さらにφａｘ
をＶｗにすることにより、信号伝達手段ＤＳを介して第
１のデータ線り、／Ｄに書込まれ、ワード線Ｗにより選
択されたメモリセルＭＣに書込まれる。

本実施例によれば、読出し動作時には第１のデータ線と
第２のデータ線の寄生容量が完全に分離され、第１のデ
ータ線に読出される信号電圧を大きくできる。また、信
号伝達手段ＤＳに増幅機能があるため、第２のデータ線
に読出される信号も大きくでき、高Ｓ／Ｎで高速な読出
しが可能になる。一方、信号伝達手段ＤＳはＤチャネル
ＭＯＳトランジスタだけで構成されており、ＣＭＯ８で
構成されたセンスアンプを第１のデータ線毎に設ける場
合に較べ、チップ面積を小さくすることができる。

第４図で、第１のデータ線対り、／Ｄに接続されている
プリチャージ用回路ＰＣ，。を取り除き。

さらにチップ面積を削減した構成も可能である。

上記構成における読出し動作の波形を第６図に示す。第
５図に示した動作と異なり、待機状態では信号伝達手段
ＤＳをスイッチとしてＯＮ状態にしておき、第２のデー
タ線対ｉ　ｏ（０）、／ｉ　ｏ（０）に接続されている
プリチャージ回路ＰＣにより、ｉ　ｏ（０）、／ｉ　ｏ
（０）とともに信号伝達手段ＤＳを通じてり、／ＤをＶ
ｐにプリチャージし、ワード線Ｗを選択する前にφｗｘ
により信号伝達手段ＤＳをＯＦＦとして、第１のデータ
線対り、／Ｄをフローティング状態にしている。また、
再書込み終了後は、信号伝達手段ＤＳをＯＮにしたまま
プリチャージ用回路ＰＣをＯＮにして、第１のデータ線
対り、／Ｄおよび第２のデータ線対ｊ。

（０）、／　ｊｏ（０）をＶｐに戻す。

第７図は上記第２実施例のより具体的な回路髪示す図で
あって、第１のデータ線から第２のデータ線への信号伝
達手段として、電荷転送（Ｃ１１ａｒｇ、ｅｔｒａｎｓ
ｆｅｒ）現象を利用した例である。第１のデータ線対り
、／Ｄと第２のデータ線対１ｏ（０）。

／１ｏ（０）とを接続する信号伝達手段Ｄ　Ｓは、２個
のｎチャネルＭＯ８ｈランジスタＱ　Ｋ　Ｉ　Ｑ　６′
だけで構成される。第〕のデータ線りにはダミーセルＤ
Ｃが接続される。第２のデータ線対には第４図に示した
のと同じプリチャージ用回路Ｐ　Ｃ、センスアンプＳＡ
、スイッチＳＷが接続される。

信号伝達手段ＤＳは、読出し動作時には電荷転送用ゲー
トとして動作し、再書込みおよび書込み動作時にはスイ
ッチとして動作する。構成する素子数が少ないため、第
４図に示す実施例より信号伝達手段ＤＳの占有面積を小
さくできる。

第８図は上記第７図に示す回路の読出し時の動作波形を
示す図である９本図に従って読出し動作をつぎに説明す
る。待機状態では、第２のデータ線対ｉ　ｏ（０）−／
ｉ　ｏ（０）はプリチャージ用回路ＰＣにより高レベル
電位Ｖ）Ｉにプリチャージされている。また、信号伝達
手段ＤＳの制御パルスφＸをＶｔ＋としておくことで、
第１のデータ線対り。

／ＤはＶＨよりもトランジスタＱ　＆　ｔ　Ｑ　（、′
　のしきい値電圧ＶＴ＆だけ低い電位ＶＨ−ＶＴ、にプ
リチャージされている。まず、制御パルスφＰを低レベ
ル電位Ｏｖにし、プリチャージ用回路ＰＣをＯＦＦにし
てデータ線り、／Ｄおよび１ｏ（０）、。

／１ｏ（Ｏ）をフローティング状態にする。いま、記憶
情報“Ｏ″　　ｇｉ　ｉ　ｐ＋に対応して、メモリセル
ＭＣ内のノードの電位がＯｖあるいは高電位ＶＨになっ
ているとする。また、ダミーセル　ＤＣ内のノートの電
位を、パルスφｏｐ’ｒ高電位にすることであらかじめ
Ｏｖにしておく。ここで、ワード線Ｗが選択され、メモ
リセルＭＣの記憶情報が第１のデータ線に読出される。

記憶情報がＩＬ　Ｏ７１のとき、データＩ！Ｄの電位が
Ｖｏ　　￥Ｔｃより下がる。

ｉ　ｏ（０）、／ｉ　ｏ（０）はＶＨにプリチャージさ
ｔているため、φＸをＶＨとしておくことでｊＯ（０）
からデータ線りに電流が流れ、データ線りがＶＨ−ＶＴ
、に回復するとともに１ｏ（０）の電位がＶＨより下が
る。この結果、信号伝達手段ＤＳによりメモリセルＭＣ
のセル内ノードに蓄えられていた電荷が、１ｏ（０）に
転送される。同様にダミーセルＤＣに蓄えられていた電
荷が／１０（Ｏ）に転送される。一方、記憶情報が゛１
″の場合は、ダミーセルＤＣに蓄えられている電荷は／
１ｏ（０）に転送されるが、メモリセルＭＣ内のノート
は高電位であるため、データｍＤの電位が若干上昇し１
ｏ（０）の電位は変化しない。上記のようにしてメモリ
セルＭＣ内に蓄えられていた情報が、第２のデータ線の
電位の変化として伝達される。その後、／φＳΔをＯｖ
にしてセンスアンプＳＡをＯＮにし、ｉ　ｏ（０）　、
／ｉ　ｏ（０）に現われた信号を差動増幅する。つぎに
センスアンプＳＡにより増幅された信号をφＸをＶｗに
して信号伝達手段ＤＳをスイッチとして動作させ、デー
タ線りを通じてメモリセルＭＣに再書込みを行う。

また、φＹによりスイッチＳＷをＯＮにして入出力線対
ＩＯ，／ＩＯに出力する。その後、待機状態に戻してお
く。

書込み動作は、φＸをＶｗにすることにより、外部から
人出力線対ＩＯ，／ＩＯに書込まれた情報が、スイッチ
ＳＷ、第２のデータ線１ｏ（０）、信号伝達手段ＤＳ、
第１のデータ線りを介してメモリセルＭＣに書込まれる
。

本実施例では、読出し動作時に信号伝達手段ＤＳは電荷
転送素子として働くため、第２のデータ線に現われる信
号の大きさは、第１のデータ線の寄生容量と無関係に第
２のデータ線の寄生容量により決められる。したがって
、信号を大きくでき、高Ｓ／Ｎ化登はかれる。また、信
号伝達手段ＤＳの構成素子数が少なく、チップ面積を小
さくすることができる。

第９図はメモリセルから出力される信号を差動で読比す
構成の第３実施例を示す図である。第１のデータ線りを
開放形（Ｏｐｅｎ　Ｂｉｔ　Ｌｉｎｅ）で構成し、第２
のデータ線１ｏ（０）は第１のデータ線りと並行に配し
た近接対線で構成している。第１のデータ線対と第２の
データ線対とを接続する信号伝達手段ＤＳは、第４図お
よび第７図に示した例と同様に構成でき、動作も同様に
行える。

第１０図に示す第４実施例のように、さらに第２のデー
タ線も分割し、データ線を階層構造状に接続することも
可能である。第１図に示した第１実施例で、第１のデー
タ線を多数に分割した場合、その分割毎に第２のデータ
線に信号伝達手段ＤＳが接続されるために、第２のデー
タ線の寄生容量が大きくなるのを改善するための実施例
である。

すなわち１分割された第１のデータ線と平行に配した第
２のデータ線を、上記第１のデータ線よりも少ない分割
数でｉ　ｏ（００）、ｉ　ｏ（０１）およびｉｏ　（１
０）　ｔ　ｉｏ　（１１）に分割し、そのそれぞれに複
数の分割された第〕のデータ線を、前記の信号伝達手段
ＤＳ１により接続する。それらと平行に第３のデータ線
ｌ０（０）、ｌｏ（１）を配置し、複数の分割された第
２のデータ線を上記ＤＳ、と同様な信号伝達手段ＤＳ、
により接続する。

この構成により、１本当りの第２のデータ線の寄生容量
を小さくできる。また、第３のデータ線に接続される信
号伝達手段ＤＳの個数は少ないため、第３のデータ線の
寄生容量も小さくできる。

読出し動作はつぎのように行われる。まず、メモリセル
ＭＣに蓄えられていた情報が第１のデータ線に読出され
、信号伝達手段ＤＳ工により検出されて第２のデータ線
に伝達され、さらにＤＳ。

により検出されて第３のデータ線に伝達され、センスア
ンプＳＡにより増幅される。再書込みおよび書込み動作
は、信号伝達手段ＤＳ、、ＤＳ２を接続手段としての動
作に切換えることにより、第３のデータ線、信号伝達手
段Ｄ　Ｓ、、第２のデータ線および信号伝達手段ＤＳ、
を通じて行われる。

読出し動作時には、各データ線は信号伝達手段ＤＳによ
り寄生容量が分離されている。信号伝達手段ＤＳ１の負
荷容量は分割された第２のデータ線の容量であるので小
さく、第２のデータ線に高速かつ高ＳＮで信号が伝達さ
れる。また、第：３のデータ線は第２のデータ線の分割
数に対応した少数の信号伝達手段ＤＳ、だけが接続され
るので、容量は小さく、第２のデータ線から第３のデー
タ線へも高速に信号が伝達される。その結果、高Ｓ／Ｎ
かつ高速に信号が読出される。なお、さらに第３のデー
タ線を分割し、第４のデータ線を平行に配して接続する
など、より深い階層構造を取ることも可能である。

また場合によっては、信号伝達手段Ｄ　Ｓ、。

ＤＳ、のいずれかを従来のスイッチで置き換えた構造も
とれる。信号伝達手段ＤＳよりもスイッチの占有面積が
小さいときには、置き換えることによってチップ面積が
削減される。

第１１図（ａ）は第１０図の信号伝達手段ＤＳ工をスイ
ッチＳＷ１で置き換えた例である。ＸデコーダＸＤＥＣ
によりワード線ＷとスイッチＳＷ、が選択され、メモリ
セルＭＣに蓄えられていた情報が、第１のデータ線およ
び第２のデータ線に読出され、信号伝達手段ＤＳにより
第２のデータ線に現われた信号電圧が検出され、第３の
データ線に伝達されてセンスアンプＳＡにより増幅され
る。メモリセルＭＣからみたデータ線容量は、第１のデ
ータ線の寄生容量と第２のデータ線の寄生容量を加えた
ものとなるが、それぞれを細分化することにより小さく
できる。

第１１図（ｂ）は第１０図の信号伝達手段ＤＳ、をスイ
ッチＳｗ１で置き換えた例である。ＸデコーダＸＤＥＣ
によりワード線Ｗが選択され、メモリセルＭＣに蓄えら
れていた情報が第１のデータ線に読出され、信号伝達手
段ＤＳにより検出され第２のデータ線に伝達され、スイ
ッチＳＷ１により第２のデータ線と第３のデータ線とが
接続され、第３のデータ線に伝達された信号がセンスア
ンプＳＡにより増幅される。上記構成では、信号伝達手
段ＤＳの負荷容量が第２のデータ線の寄生容量と第３の
データ線の寄生容量とを加えた値になる。しかし、第３
のデータ線は、接続されるトランジスタ数が少ないため
寄生容量が小さく、第２のデータ線から容量的に分離す
る必要がない場合もある。その場合には、第２のデータ
線の分割による面積増加が小さい上記構成が有効である
。

本発明を、多値情報を記憶する半導体メモリに適用した
第６実施例を第１２図に示す。メモリセルＭＣが接続さ
れた複数個の第１のデータ線、例えばＤ　、、、　Ｄ、
、、　Ｄｆｆｉ２．　Ｄｏ３あるいはＤ　１ｏｔ　Ｄｌ
、。

Ｄ　、２．　Ｄ、、と、これら第１のデータ線と平行に
配した第２のデータ線ＣＤ、、ＣＤ工とを有し、第２の
データのそれぞれに多値レベル判定回路ＭＬＲおよび多
値レベル書込み回路ＭＬＷを接続し、信号伝達手段ＤＳ
を介して第１のデータ線と第２のデータ線とでデータの
授受を行い、スイッチＳＷを介して第２のデータ線と入
出力線ＤＱとで信号の授受を行う方式である。信号伝達
手段ＤＳは、制御信号により選択することが可能で、読
出し動作時にはメモリセルＭＣからみた負荷容量が、第
１のデータ線の寄生容量だけとなるような信号伝達手段
で、一方、書き込み動作時には第１のデータ線と第２の
データ線の接続手段として動作するような信号伝達手段
である。図中、ＬＣはデータ変換ロジックであり、多値
レベル判定回路ＭＬＲにより入出力線ＤＱに出力された
物理的表現の信号を２進表現の信号に変換したり、外部
から入力された２進表現の入力データを物理的表現に変
換するための回路である。この回路は、場合によっては
各第２のデータ線毎に設けてもよい。第１２図テは、ア
ドレスバッファ、ドライバなどは省略している。多層配
線を用いて、第２のデータ線を他の配線と別の導電層に
すれば、配線領域の面積を増さないですむ。

読出し動作はつぎのとおりである。ＸデコーダＸＤＥＣ
によりあるワード線Ｗが選択され、上記ワード線Ｗに接
続されたメモリセルＭＣに蓄えられていた多値の情報が
第１のデータ線に読出される。第１のデータ線に読出さ
れた信号は、信号伝達手段ＤＳにより検出されて、第２
のデータ線に多値の信号として伝達され、多値レベル判
定回路ＭＬＲにより多値の判定が行われる。Ｙデコーダ
ＹＤＥＣによりスイッチＳＷのいずれかが選択されて、
多値レベル判定回路ＭＬＲにより読出された信号が入出
力線ＤＱに出力され、データ変換ロジックＬＣにより２
進表現のデータに変換され、リードライトコントローラ
ＲＷＣを介して出力データＤｏｕｔとして出力される。

また、多値レベル判定回路ＭＬＲにより読出された信号
は多値レベル書込み回路ＭＬＷに伝達され、読出された
信号に対応する多値レベルのいずれかのレベルの電位が
、多値レベル書込み回路ＭＬＷにより第２のデータ線に
印加される。すなわち、多値レベルの信号に変換されて
第２のデータ線に書き込まれる。

このとき、信号伝達手段ＤＳを接続手段として動作させ
、それを通じて第１のデータ線に信号が伝達され、メモ
リセルＭＣから読出された情報が再書込みされる。

書込み動作はっぎのように行われる６リードライトコン
トローラＲＷＣに入力された入力データＤ　ｉ　ｎが、
データ変換ロジックＬＣに伝えられて物理的表現のデー
タに変換される。そのデータは入出力線ＤＱに出力され
、ＹデコーダＹＤＥＣにより選択されたスイッチＳＷを
通じて多値レベル書込み回路ＭＬＷに送られる。ここで
多値レベルの信号に変換され第２のデータ線に出力され
る。また、ＸデコーダＸＤＥＣにより選択された信号伝
達手段ＤＳを接続手段として動作させ、それを介して第
１のデータ線に伝達され、さらにメモリセルＭＣに書き
込まれる。

読出し動作時に、第１のデータ線が第２のデータ線から
インピーダンス的に分離されており、メモリセルの負荷
容量は、分割された第１のデータ線の寄生容量のみの小
さな値になる。その結果、第１のデータ線に現われる信
号電圧が大きくなるので、高Ｓ／Ｎ化が可能である。ま
た、複数の第１のデータ線で、多値レベル判定回路およ
び多値レベル書込み回路を共有しているため、チップ面
積を小さくできる。その結果、多値レベル判定回路ＭＬ
Ｒを複数の参照レベルに対する判別を同時に行うような
方式にしても、チップ面積の増加は少なく、アクセスタ
イムやサイクルタイムを短くできる。

第１４図は本発明の第７実施例を示す図で、メモリセル
ＭＣからの信号を差動で読出す構成で、しかも、データ
線を折り返し形（Ｆｏｌｄｅｄ　ＢｉｔＬｉｎｅ　）に
した例である。分割された第１のデータ線は、例えばＤ
ｏ。と／Ｄｏｎというように近接対線で構成され、それ
らと平行に配された第２のデータ線もＣＤ、と／ＣＤ、
、ＣＤ１と／ＣＤ、が対になっている。メモリセルＭＣ
からの第１のデータ線に読出された情報は、信号伝達手
段ＤＳにより差動信号として第２のデータ線に送られ、
差動信号を検出する多値レベル判定回路ＭＬＲにより読
出される。この方式では、近接対線に共通な雑音が除去
されるため、高Ｓ／Ｎ化が可能である。

第１５図は第１４図の具体的実施例を、１ビツトのメモ
リセルが１トランジスタと］キャパシタで構成されるセ
ル（二ついて示したものである１）第１のデータ線対り
、／Ｄと第２のデータ線対ＣＤ。

／ＣＤとは信号伝達手段ＤＳで接続される。第２のデー
タ線対ＣＤ、／ＣＤには、差動信号について多値レベル
の判定を行う多値レベル判定回路ＭＬＲと、多値レベル
を８力する多値レベル書込み回路ＭＬＷとが接続される
。また多値レベル判定回路Ｍ　１．　Ｒの出力端子と多
値レベル書込み回路Ｍ、　Ｌ　Ｗの入力端子は、入出力
ｇＤＱにスイッチＳＷを介して接続される。また、第１
のデータ線対り、／Ｄにプリチャージ用回路Ｉ）Ｃが接
続される。ここで、多値レベル判定回路Ｍ　Ｌ　Ｒの出
力端子や多値レベル書込み回路Ｍ　Ｌ、、　Ｗの入力端
子、ＤＱ、ＳＷをそれぞれ３つとしたのは、メモリセル
ＭＣに４１の情報を記憶させる場合を想定して図中で示
した。他の多値情報を記憶させる場合には、イれに対応
した数にすればよい。信号伝達手段１）　Ｓは６個のｎ
チャネルＭＯ，Ｓｌ−ランジスタＱ、、Ｑ□　ｌ　Ｑ２
＋　Ｑ２’　ｔ　Ｑ３ｔ　Ｑａ′で構成されており、Ｐ
チャネルＭＯ８）−ランジスタが含まれていないために
、占イｊ面積が小さい、読出し２動作はつぎのように行
われる。まず、プリチャージ用回路ＰＣにより一定電圧
Ｖ＋・に固定されていた第１のデータ線対１１）、／Ｉ
）を、制御パルスφＰを低レベル電位Ｏｖにして、ブリ
チャ・−・ジ用回路Ｐ（、ユをＯＦＦにしてンローディ
ング状態にする。ワードｉｗが選択されると、メモリセ
ルＭＣからデータ線１）に、読出し信号が出力される。

つぎに、φＲＸを高レベル電位ＶＨにして、信号伝達手
段ＤＳを動作させる。データ線〕）はトランジスタＱ１
のゲートとＱ３のソースに接続されており、トランジス
タＱ３がＯＦＦでトランジスタＱ、がＯＮの状態では、
データ線工〕からみた信号伝達手段Ｉ）　Ｓのインピー
ダンスが大きく、第２のデータ線の寄生容量がデータｌ
ｉＤの容量から分離される。

そのため、第１のデータ線対り、／Ｄに現われる信号、
すなわち信号伝達手段ＤＳの入力信号が太きい。信号伝
達手段ＤＳはソース接地の増幅器として動作し、第１の
データ線対ｐ　、　／　１ｉｌ）の電位に対応した電流
が信号伝達手段ＤＳを通じて、／ＣＤ、ＣＤから流れる
。すなわち、多値レベルの電位が多値の電流値に変換さ
れる。この信号電流が多値レベル測定回路ＭＬＲに入力
されて、多値レベルの情報が読出される。

つぎに、多値レベル判定回路Ｍ　ｉ、　Ｈの出力信号を
多値レベル書込み回路ＭＬＷに入力し、多値レベルの電
圧に変換し、第２のデータ線に印加する。

ここでφｗｘを十分に高い電圧にし信号伝達手段ＤＳを
スイッチとして動作させ、多値レベルの電圧をデータ線
りに伝達し、メモリセルＭ　Ｃ，に再書込みを行う８ま
１−１ＹデコーダＹＤＥＣ（図示せず）により選択され
る信号φＹによりスイッチＳＷをＯＮにして、読出され
た情報を入出力線ＤＱに８力する。その後、プリチャー
ジ用回路ＰＣＩＯＮにして第１のデータ線対り、／Ｄを
Ｖｐに戻しておく、入出力線ＤＱのデータはデータ変換
ロジックＬＣにより２進表現に変換されて出力される。

書込み動作は、リードライトコントローラＲＷＣ（図示
せず）に入力された入力データを、データ変換ロジッシ
クＬ　Ｃにより変換し、入出力ｇＤＱ、スイッチＳＷを
介して多値レベル書込み回路Ｍ　１．、、　Ｗに入力す
る。ここで、多値レベルの電圧に変換して、第２のデー
タ線に印加する。信号φｗｘを十分に高い電圧にし２て
信号伝達手段Ｔ）　Ｓ内のトラジスタＱ、をＯＮさせ、
データ線りを通じてメモリセルＭＣに書き込む。

本実施例によれば、読出し２動作時には第コのデータ線
と第２のデータ線の寄生容量が完全し二“分離され、第
１−のデータ線に読出される信号電圧を犬きくできる。

また、信号伝達手段ＤＳが増幅作用を持つため、第２の
データ線に読出される信号も犬きくできる。したがって
、高Ｓ／Ｎで高速な読出しが可能になる。

第１５図で、第２のデータ線対ＣＤ、／ＣＤＩＣプリチ
ャージ用回路を設け、第１のデータ線対り、／Ｄに接続
され°Ｃいるプリチャージ用回路ＰＣを取り除き、プリ
チャージ用回路の個数を減らして、さらにチップ面積を
削減した構成も可能である。その場合、待機状態では全
べての信号伝達手段ＤＳをスイッチとしてＯＮ状態にし
ておき、第２のデータ線列ＣＤ、／ＣＤに複数の第１の
データ線に共通に設けたプリチャージ用回路により、信
号伝達手段ＤＳを通じてそれぞれ第１のデータ線をプリ
チャージする。第１のデータ線がＶｐにプリチャージさ
れ、ワード線Ｗが選択される前にφａｘにより全べての
信号伝達手段ＤＳをＯＦＦとして、第１のデータ線はフ
ローティング状態にされる。また、再書込み終了後は、
信号伝達手段ＤＳをＯＮにしたままプリチャージ回路を
動作させ、第１のデータ線をＶｐに戻す。

第１６図（ａ）は、第１５図中の多値レベル判定回路Ｍ
ＬＲの具体的実施例の１つを示す図である。同図では４
値を判別する回路の例を示す。多値レベル判定回路ＭＬ
Ｒは入力切り換え用スイッチＲ８Ｗと、分圧用の抵抗Ｒ
，，Ｒ２，Ｒ３，Ｒ４と、３個のコンパレータＣＰから
構成される。この多値レベル判定回路ＭＬＲは、電流入
力の非平衡比較器を３個組合わせたものとして動作する
。第１５図の構成では、第２のデータ線ＣＩ）および／
ＣＤ３通じて信号伝達手段ＤＳに流れる電流が、多値レ
ベル判定回路ＭＬＲの入力信号である。その入力電流が
入力切り換え用スイッチＲＳ　Ｗ’　＆通じて分圧用抵
抗を流れ、抵抗での電圧降下を生じ、３個のコンパレー
タＣＰの入力電圧が定まる。これらの電圧がコンパレー
タにより大小関係を判別される。各抵抗値を適当に定め
ることにより、１つの参照信号から３つの参照レベルが
発生され、コンパレータの３つの参照レベルに刻する判
別が行われ、出力端子Ａ。ｇ　Ａ　１．　ＨＡ　２に物
理的表現のデータを出力する。１−記Ｒ８Ｗは入力信号
の切換え用スイッチで、第２のデータ線対ＣＤ、／ＣＤ
のいずれにメモリセルからの信号が伝達されるかにより
切換えられる。

第１６図（ｂ）は他の多値レベル判定回路ＭＬＲの具体
的実施例を示す図である。第１−６図（ａ）に示した実
施例では、参照信号側に３個の抵抗を直列に接続したが
、動作余裕度の問題で抵抗の設定が難しくなる場合もあ
る。そこで、第１６図（ｂ）の実施例は、信号側に２個
、参照信号側に２個の抵抗を設け、抵抗値の設定を容易
にするものである。動作としては、第１６図（ａ）と同
様に、３つの大小関係がコンパレータＣＰにより判別さ
れ、出力端子Ａ、、Ａ、、Ａ、に物理的表現のデータを
出力する６第１６図（ａ）および（ｂ）の構成では、コンパレータ
ＣＰの入力での、信号に対する利得と参照信号に対する
利得が異なり、同相の雑音がコンパレータＣＰの差動入
力に含まれ、Ｓ／Ｎの点で問題になる場合もある。その
場合には第１６図（ａ）および（ｂ、）において、切換
用スイッチＲ８Ｗと抵抗との間に、線形に動作する差動
増幅器を挿入することにより、同相成分が除去されＳ／
Ｎが向上する。

第１６図（ｅ）はコンパレータＣＰの一例を示す図であ
る。エミッタフォロワＥＦ、カレントスイッチＣ８Ｗ、
負荷回路ＲＬ、ラッチ回路ＤＬ、ＥＣＬ／ＣＭＯ８Ｌ／
ベル変換回路ＥＭＣ（１変換回路側ＭＣロックで構成さ
れている。カレントスイッチＣ８Ｗはバイポーラトラン
ジスタによる差動増幅器（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌ
ｅｄ　Ｐａ１ｒ）で、負荷回路ＲＬを負荷として逆相の
増幅を行う。上記負荷回路ＲＬは負荷抵抗と振幅制限用
ダイオードからなる。ラッチ回路ＤＬは、エミッタフォ
ロワと差動増幅器とで構成され、正帰還により情報を保
持する。

ＥＣＬ／ＣＭＯＳレベル変換回路ＥＭＣは、カレントミ
ラー形のレベル変換回路である。

制御パルスφＧ、を高電位にすることにより、エミッタ
フォロワＥＦが動作し、コンパレータＣＰに電圧が入力
される。／ＭＥを低電位にすることによりコンパレータ
ＣＰ中のカレントスイッチＣ８Ｗおよび負荷回路ＲＬに
より、信号の比較が行われる。つぎにφＧ２を高電位に
しφＧ工を低電位にすることで、ラッチ回路ＤＬが動作
し、カレントスイッチＣ８Ｗによる比較結果が保持され
るとともに、Ｅ、ＣＬ／ＣＭＯＳレベル変換回路ＥＭＣ
を通じて出力端子Ａに信号が出力される。同図において
、Ｖｃはある直流電圧で、エミッタフォロアＥＦ、カレ
ントスイッチＣＳＷ、ラッチ回路ＤＬのバイアス電流を
定める。

なお、ここでは多値レベル判定回路としてバイポーラト
ランジスタとＣＭＯ５から構成される例を示したが、Ｃ
ＭＯ５だけで構成することもできる８例えば第１６図（
Ｃ）に示すコンパレータＣＰを、カレントミラー形のＣ
ＭＯ８差動増幅器で構成することができる。

第１７図は第１５図中の多値レベル書込み回路ＭＬＷの
具体的な一例を示す図で、４値レベルの電圧を出力する
回路の例である。４値レベルを供給する電圧源ＭＬＧと
その４値のレベルのいずれか１つを、選択する切り換え
回路ＭＬＣと、出力端子を切り換えるスイッチＷＳＷで
構成される。

上記電圧源ＭＬＧは電源電圧を分圧して電圧値を定める
ための抵抗と、演算増幅器による電圧フォロワからなる
。上記切り換え回路ＭＬＣは、信号φ６．φＢ、φＣ９
φ０により制御されるスイッチとして動作するＭＯＳト
ランジスタで構成され、電圧源ＶＧにより供給される４
値の各レベルを、多値レベル判定回路ＭＬＲの出力もし
くはデータ変換ロジッシクＬＣの出力に対応づけられて
切換える。信号φ＾、φＢ、φＣ９φＤは、多値レベル
判定回路ＭＬＲの出力もしくはデータ変換ロジックＬＣ
の出力により、容易に発生させることができる。そのレ
ベルがさらに上記切り換えスイッチＷＳＷを通じて、第
２データ線ＣＤと／ＣＤのいずれかに出力される。

第１８図は物理的表現で表わされた４値の信号を２進表
現２ビットに変換するデータ変換ロジックＬＣの一例を
示す図である。第１８図（ａ）にデータ変換の真理値表
の一例な示す、同図に示す例では、入出力線ＤＱ、、Ｄ
Ｑ、、　ＤＱａのいずれか１つが異なるような情報に対
して、Ｘ、、　Ｘ、もいずれか１ビツトだけが異なるよ
うにしている。

このため、ある参照レベルに対する判別が誤った場合に
、１ビツトの誤りですみ、単一誤り訂正二重誤り検出回
路（Ｓｉｒ＋ｇｌｅ−Ｅｒ＋ｒｏｒ　Ｃｏｒｒｅｃｔ　
／　Ｄｏｕｂｌｅ−Ｅｒｒｏｒ　Ｄｅｔｅｃｔ　Ｅｒｒ
ｏｒ　Ｃｈｅｃｋｉｎｇ　ａｒｉｄ　Ｃｏｒｒｅｃｔｉ
ｎｇＣｉｒｃｕｉｔ　）で救済できる。またこの変換は
、インバータとＮＡＮＤ回路でロジックを構成するとき
、他の変換に較べて簡単な回路になる。第１８図（ｂ）
はその具体的ロジック回路の構成例を示す図である。ま
た、第１８Ｎ（ｃ）は、逆に２進表現の２ビツトを物理
的表現による４値のデータに変換するロジック回路の構
成例である。一般の複数ビットの場合でも、第１８図で
示した実施例を拡大することにより、容易に構成するこ
とができる。

第１９図はメモリセルから出力される信号を差動で読出
す構成における１本発明の他の実施例を示す図である。

第１のデータ線を開放形（ＯｐｅｎＢｉｔ　Ｌｉｎｅ）
で構成し、第２のデータ線は第１のデータ線と並行に配
した近接対線で構成している。

第１のデータ線対と第２のデータ線対とを接続する信号
伝達手段ＤＳは、第１５図に示した例と同様に、また、
多値レベル判定回路ＭＬＲおよび多値レベル書込み回路
ＭＬＷは、第１６図および第１７図と同様に、さらにデ
ータ変換ロジックＬＣも第１８図と同様に構成できる。

動作も第１５図に示した実施例と同様に行える。

本発明を多値情報を記憶する半導体メモリに適用した上
記第６実施例から第８実施例では、複数の第１のデータ
線と第２のデータ線とで信号の授受を行うデータ線を、
２階層にした構造を示したが、第１０図に示した第４実
施例のようにさらに深い階層構造にすることも可能であ
る０例えば、第２のデータ線を第１のデータ線よりも少
ない分割数で分割し、その各々と複数に分割された第１
のデータ線とで信号の授受を行い、それらと平行に第３
のデータ線を配置し、複数の第２のデータ線と第３のデ
ータ線とで信号の授受を行い、第３のデータ線に多値レ
ベル判定回路および多値レベル書込み回路を接続した、
データ線を３階層にした構造等である。

〔発明の効果〕

上記のように本発明により半導体メモリは、複数の第１
のデータ線と、それと交わるように配置した複数のワー
ド線と、それらの所望の交差部に配置されたメモリセル
と、制御信号により選択される信号伝達手段を介して、
上記第１のデータ線のうち複数のデータ線と信号の授受
を行う第２のデータ線群と、上記第２のデータ線に接続
されたセンスアンプとを有する半導体メモリにおいて、
上記信号伝達手段は、読出し動作時には第２のデータ線
の寄生容量を第１のデータ線から分離した状態で信号を
伝達し、書込み動作時には第１のデータ線と第２のデー
タ線との接続手段として働く、信号伝達手段としたこと
により、チップ面積を大きく増大させることなくデータ
線の寄生容量が軽減され、その結果、高集積大容量化が
達成できる。

【図面の簡単な説明】

第１図は本発明による半導体メモリの第１実施例を説明
する概念図、第２図は従来の半導体メモリを説明する図
、第３図は本発明の第２実施例を示す図、第４図は上記
第２実施例の詳細回路を示す図、第５図は上記第４図に
示す回路の動作説明図、第６図は上記第４図に示す回路
の他の動作説明図、第７図は上記第２実施例の他の回路
な示す図、第８図は上記第７図に示す回路の動作説明図
、第９図は本発明の第３実施例を示す図、第１０図は本
発明の第４実施例を示す図、第１１図（ａ）、（ｂ）は
それぞれ本発明の第５実施例を示す図、第１２図は本発
明を多値情報を記憶する半導体メモリに適用した第６実
施例を示す図、第１３図は従来の多値情報を記憶する半
導体メモリを示″１図、第１４図は本発明の第７実施例
な示す図、第１５図は上記第７実施例の詳細な回路を示
す図、第１６図（ａ）、（ｂ）および（Ｃ）はそれぞれ
第７実施例における多値レベル判定回路の例髪示す図、
第１７図は上記第７実施例中の多値レベル書込み回路を
示す図、第１８図（ａ）、（ｂ）および（ｃ）は物理的
表現と２進表現との変換ロジックをそれぞれ示す図、第
１９図は本発明の第８実施例を示す図である。ＣＤ、ｉ、ｏ・・・第２のデータ線Ｄ・・・第１のデータ線　　ＤＳ・・・信号伝達手段Ｍ
Ｃ・・・メモリセル　　　ＳＡ・・・センスアンプＷ・
・・ワード線

Claims

【特許請求の範囲】１）複数の第１のデータ線と、それと交わるように配置
した複数のワード線と、それらの所望の交差部に配置さ
れたメモリセルと、制御信号により選択される信号伝達
手段を介して、上記第１のデータ線のうち複数のデータ
線と信号の授受を行う第２のデータ線群と、上記第２の
データ線に接続されたセンスアンプとを有する半導体メ
モリにおいて、上記信号伝達手段は、読出し動作時には
第２のデータ線の寄生容量を第１のデータ線から分離し
た状態で信号を伝達し、書込み動作時には第１のデータ
線と第２のデータ線との接続手段として働く、信号伝達
手段としたことを特徴とする半導体メモリ。２）上記信号伝達手段は、読出し動作時には第１のデー
タ線側からみたインピーダンスが高い状態で動作し、書
込み動作時には第１のデータ線と第２のデータ線との接
続手段として働くことを特徴とする特許請求の範囲第１
項に記載した半導体メモリ。３）上記信号伝達手段は、読出し動作時には電圧を入力
とし電流を出力とする能動回路として働き、書込み動作
時には第１のデータ線と第２のデータ線との接続手段と
して働くことを特徴とする特許請求の範囲第２項に記載
した半導体メモリ。４）上記信号伝達手段は、第１のデータ線にゲートが接
続されるＭＯＳトランジスタを含んで構成されることを
特徴とする特許請求の範囲第２項ないし第３項のいずれ
かに記載した半導体メモリ。５）上記信号伝達手段は、読出し動作時には電荷転送素
子として動作し、書込み動作時には第１のデータ線と第
２のデータ線との接続手段として働くことを特徴とする
特許請求の範囲第１項に記載した半導体メモリ。６）上記信号伝達手段は、読出し時に電荷転送素子とし
て動作するＭＯＳトランジスタで構成されることを特徴
とする特許請求の範囲第５項に記載した半導体メモリ。７）上記第２のデータ線は、上記第１のデータ線と同一
方向に配置されていることを特徴とする特許請求の範囲
第１項から第６項のいずれかに記載した半導体メモリ。８）上記第１のデータ線と第２のデータ線は、対線から
なることを特徴とする特許請求の範囲第１項から第７項
のいずれかに記載した半導体メモリ。９）複数の第１のデータ線と、それと交わるように配置
した複数のワード線と、それらの所望の交差部に配置さ
れたメモリセルと、第１の制御信号により選択される第
１の信号伝達手段を介して、上記第１のデータ線のうち
複数のデータ線と信号の授受を行う第２のデータ線群と
、第２の制御信号により選択される第２の信号伝達手段
を介して、上記第２のデータ線のうち複数のデータ線と
信号の授受を行う第３のデータ線群と、上記第３のデー
タ線に接続されたセンスアンプとを有する半導体メモリ
において、上記第１および第２の信号伝達手段の少なく
ともいずれか一方を、特許請求の範囲第１項ないし第６
項のいずれかに記載した信号伝達手段としたことを特徴
とする半導体メモリ。１０）上記メモリセルは、一つのトランジスタと一つの
キャパシタで構成されていることを特徴とする特許請求
の範囲第１項ないし第９項のいずれかに記載した半導体
メモリ。１１）上記メモリセルは、３値以上の情報を記憶保持す
ることを特徴とする特許請求の範囲第１項ないし第１０
項のいずれかに記載した半導体メモリ。１２）上記読出し回路は、入力信号と複数の参照信号と
の比較を、並列に行うことを特徴とする特許請求の範囲
第１１項に記載した半導体メモリ。１３）上記複数の参照信号は、１つの参照信号より発生
することを特徴とする特許請求の範囲第１２項に記載し
た半導体メモリ。１４）上記１つの参照信号は、特許請求の範囲第８項に
記載の対線でなる第１のデータ線及び第２のデータ線の
うち、メモリセルから信号が読出されるデータ線と対と
なるデータ線上の信号としたことを特徴とする特許請求
の範囲第１３項に記載した半導体メモリ。