JPS5911994B2 - 差動検出増幅器 - Google Patents

Description

【発明の詳細な説明】 この発明の種々の局面のより詳細な図解が第４図に示さ
れる。

そこに示すように、列入力／出カニニット１６が１対の
列母線１８および１９によつて検出増幅器１３、２個の
メモリセルＣ１およびＣ２ならぴにダミーセルＤ１およ
びＤ２に結合される。ダミーセノレＤ１およびＤ２の目
的は、それらの列母線の一方又は他方がメモリアクセス
のために駆動されるとき、列母線に負荷平衡を維持する
ことである。奇数列母線と偶数列母線の双方ではなくそ
の一方のみが各メモリアクセスサイクルの間用いられる
ことが想起されよう。偶数蓄積セルＣ１および奇数蓄積
セルＣ２は第１図に関して述べたそれぞれの奇数および
偶数蓄積セルと同じものである。

蓄積セルＣ１はコンデンサ２２１からなり、それは偶数
行選択ライン１７１の信号によつて駆動される電界効果
トランジスタ２１１によつて偶数列母線１８から充電又
は放電される。同様に、奇数蓄積セルＣ２はコンデンサ
２２２から成り、それは奇数行選択ライン１７２の信号
によつて駆動される電界効果トランジスタ２１２によつ
て奇数列母線１９から充電又は放電される。第４図の２
個の蓄積セルと第１図の対応の蓄積セルとの間の差は、
コンデンサ２２１および２２２の共通側が接地されるよ
りもむしろ定電圧源Ｖｄｄに接続されていることである
。第４図に示すように、１対のダミーセルＤ１およびＤ
２は奇数および偶数列母線の各対ごとに、すなわちメモ
リセルの各列ごとに、設けられる。ダミーセルＤ１はコ
ンデンサ２２４から成り、それは電界効果トランジスタ
２１４によつて奇数列母線１９に結合されかつ偶数ダミ
ー選択ライン１７３によつて順に１駆動される。ダミー
セルＤ２はコンデンサ２２３を含み、それは奇数ダミー
選択ライン１７４からの信号によつて駆動される電界効
果トランジスタ２１３によつて偶数列母線１８に結合さ
れる。

容量２２３および２２４は、その共通側が定電圧源Ｖｄ
ｄに接続され、かつ各々はそれぞれの蓄積セルＣ１およ
びＣ２の個々のコンデンサ２２１および２２２の容量の
１／２の容量を有する。上記の説明から、偶数蓄積セル
Ｃ１が偶数行選択ライン１７１の信号によつて偶数列母
線１８に放置されるとき同時に、ダミーセルＤ１が偶数
ダミーライン１７３によつて奇数列母線１９に充電又は
放電され、逆に、奇数蓄積セルＣ２が奇数列母線１９に
充電又は放電されるとき同時に、ダミーセルＤ２が奇数
ダミーライン１７４によつて偶数列母線１８に充電又は
放電される。

また、ダミーセルが基準設定器として働き、かつこのよ
うにして差動検出増幅器１３に対して平衡された対の奇
数および偶数列母線を提供する。ダミーセルＤ１および
Ｄ２はそれぞれ電界効果トランジスタ２１５および２１
６に与えられるりセツト信号によつて各サイクルごとに
りセツトされる。検出増幅器１３が第４図に詳細に示さ
れかつ電界効果トランジスタ１３１および１３２から成
る交差結合ラツチを含む。

ラツチに与えられる入力信号はそれぞれ電界効果トラン
ジスタ１３４又は１３３によつて偶数列母線１８又は奇
数列母線１９のいずれかから受けられ、前記トランジス
タはソースホロアとして働く。このカスケード結合は増
幅器の高利得をもたらす。ラツチからの出力信号は書戻
しトランジスタ１３６又は書戻しトランジスタ１３５の
いずれかによつて増幅され、それぞれ偶数列母線１８又
は奇数列母線１９を１駆動する。上に示すように、個々
の蓄積セルを再ストアする働きをするのはこの書戻しの
特徴である。ラツチはりセツトトランジスタ１３８によ
つて最初に予充電されかつトランジスタ１３７から与え
られる正方向クロツク信号ＳＥによつて１駆動され、す
べてのトランジスタが電界効果トランジスタであること
が想起される。同様に、偶数列母線１８および奇数列母
線１９がそれぞれトランジスタ１４０および１３９によ
つて予充電される。従来の増幅器では、電界効果トラン
ジスタ１３４および１３３は再蓄積クロツク信号によつ
てゲートされ、かつ列母線１８および１９はそれぞれ接
続点ＮおよびＢ′に接続される。しかしながら、この発
明の検出増幅器では、それらはそれぞれの検出ライン又
は列母線に結合される。第４図の増幅器の修正例が第５
図に示される。

この修正例では、りセツト信号はまた電界効果トランジ
スタ１４１に与えられ、かつしたがつて偶数列母線１８
および奇数列母線１９の初期電位を等化する。トランジ
スタ１４２は書込みを容易にするために設けられる。こ
の回路は第４図の偶数列母線１８および回路接続点Ｎに
かかる類似のりセツト信号と対称になるように完成され
るべきであることが理解されよう。このことが間挿され
たアレイによつて適応される高インピーダンス再生増幅
器を提供する。上に示したように、それぞれの回路接続
点Ｎおよびｗは検出ライン又は列母線から遮断され、そ
れらは順に低い容量のラインである。このようにして、
蓄積されるデータの極性に関する決定が非常に迅速に行
なわれる。回路設計の地勢学は列母線のための低い容量
をもたらし、列母線容量に対する個々のセル蓄積容量の
最大にされた比率に適応させる。

この比率はセル蓄積容量を増加するように製作方法を選
ぶことによつてさらに最大にすることができる。この発
明で用いられる製作方法は、この発明の範囲外のことで
あつて詳細には論じられない。ＭＯＳ製作方法に関する
一般的注釈は、たとえばＶａｎＮＯｓｔｒａｎｄＲｅｉ
ｎｈＯｌｄＣＯｍｐａｎｙ（１９７２）のＭＯＳＩｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔｓにみることができる。
し力化ながら、個々のメモリセルにおけるコンデンサの
製作に関する或る特定の注釈を以下に行なう。金属一酸
化物一半導体（ＭＯＳ）素子はより一般的なクラスの金
属一絶縁物一半導体（ＭＩＳ）構造のサブクラスとして
考えることができる。

般的に、ＭＩＳ回路の設計において、素子利得および負
荷容量は多かれ少なかれ高パツキング密度を得るために
課せられる物理的限定によつて決まる。ＭＩＳ回路の性
能特性は、もし回路の全負荷容量が減じられるならば、
改善できる。より高いパツキング密度を達成するために
個々のセルの大きさをできる限り減じることが望ましい
が、そこには或る最小のセル大きさに対する制限があり
、それ以下ではセルの容量性負荷が検出不可能な点まで
電圧の振れを減じる。

セルからの信号電圧は蓄積容量と接合容量との和に対す
るセル蓄積容量の比率に比例する。接合容量はＧＯｓｎ
ｅｙらのアメリカ合衆国特許第３，８２５，１１９号に
述べられるように減じることができる。

ＭＩＳセルの蓄積容量を改善するための製作方法もまた
つくることができる。選ばれた製作方法による蓄積容量
の改善とこの発明の地勢学によつて達成される減少され
た負荷容量とによつて、極めて高度のセルパツキング密
度を有する集積回路メモリが開発できる。結語 開示されたように、単一トランジスタセルのメモリアレ
イ構成にアレイの一方端縁へ差動検帛増幅器が設けられ
、各検出増幅器はアレイの奇数および偶数列母線の対に
対して設けられる。

このアレイは行および機能的列に配列され、機能的列は
対の列から成り、そのため奇数行のセルが対の奇数列に
接続されかつ偶数行のセルが対の偶数列に接続される。
それぞれの検出増幅器は、アクセスされたセルを再スト
アするように、ソースホロアによる１対の列母線と各列
母線に結合されたラツチ駆動書戻しゲートからのリード
との間に接続された交差結合ラツチの形をしている。

このようにしてセルの間挿が不平衡信号交差結合による
不所望の差を解消し、このようにして高インピーダンス
再生増幅器の端子に対し真にデータ従属の差動信号を与
える。

増幅器の接続点は検出ライン又は列母線から遮断され、
かつしたがつて非常に低い容量ラインである。このよう
にしてデイジタル信号の存在に関する決定が極めて迅速
に行なわれる。この発明の異なる実施態様が開示された
が、前掲の特許請求の範囲に記載される発明の精神およ
びその範囲から逸脱することなく変形および修正が可能
であることが当該技術分野に熟達するものにとつて明ら
かであろう。

【図面の簡単な説明】

第１図はこの発明のアレイ構成の略図解である。 第２図はこの発明のメモリシステムのプロツクダイヤグ
ラムである。第３図はこの発明に用いられる検出増幅器
のプロツクダイヤグラムである。第４図はこの発明の検
出増幅器およびメモリアレイへの接続の詳細な図解であ
る。第５図は第４図の増幅器の修正された略図解である
。図において、１０はセルアレイ、Ｃｌｌ，・・・ＣＮ
ｎはメモリセル、１１は列デコードユニツト、１３，１
３ａ，・・・，１３ｎは差動検出増幅器、１４はクロツ
クユニツト、１５は入力／出カニニット、１６は列入力
／出力回路、１７ａ，・・・，１７Ｎは行選択ライン、
１８は偶数列母線、１８ａ，・・・，１８ｎは偶数列選
択ライン、１９は奇数列母線、１９ａ，・・・，１９ｎ
は奇数列選択ライン、３１は交差結合ラツチ、３２，３
３はソースホロア、３４，３５は書戻しゲート、３６は
クロツクインバータである。

Claims (1)

1. 【特許請求の範囲】 １ １対の検出導体と、 前記検出導体間の電位差を検出するためのラッチを形成
   するように交差結合された１対のトランジスタとを備え
   、前記ラッチは１対の出力リードと１対の入力リードと
   を有し、各々が前記検出導体の１つの前記入力リードの
   １つとの間に結合されて、前記検出導体の一方または他
   方から入力信号を受ける、１対のソースホロアと各々が
   前記出力リードの１つと前記検出導体の１つとの間に結
   合されて、入力信号を受けた前記検出導体に再ストア信
   号を与える、１対の書戻しトランジスタとをさらに備え
   る、差動検出増幅器。 ２ 前記１対のトランジスタは電界効果トランジスタで
   ある、特許請求の範囲第１項記載の差動検出増幅器。 ３ 前記ソースホロアは電界効果トランジスタである、
   特許請求の範囲第１項記載の差動検出増幅器。 ４ 前記書戻しトランジスタは電界効果トランジスタで
   ある、特許請求の範囲第１項記載の差動検出増幅器。 ５ 前記ラッチをリセットするために前記１対のトラン
   ジスタに結合されたリセット電界効果トランジスタをさ
   らに備える、特許請求の範囲第２項記載の差動検出増幅
   器。 ６ 負方向クロック信号を与えるために前記１対のトラ
   ンジスタに結合されたクロックソース電界効果トランジ
   スタをさらに備える、特許請求の範囲第５項記載の差動
   検出増幅器。 ７ １個のＭＯＳ集積回路チップを備え、前記チップは
   、１対の検出導体と、 前記検出導体間の電位差を検出するためのラッチを構成
   するように交差結合された１対のトランジスタとを備え
   、前記ラッチは１対の出力リードと１対の入力リードと
   を有し、各々が前記検出導体の１つと前記入力リードの
   １つとの間に結合された、１対のソースホロアと、各々
   が前記出力リードの１つと前記検出導体の１つとの間に
   結合されて、低い電位を有する検出導体を放電する、１
   対の書戻しトランジスタとをさらに備える、差動検出増
   幅器。 ８ 前記１対のトランジスタは電界効果トランジスタで
   ある、特許請求の範囲第７項記載の差動検出増幅器。 ９ 前記ラッチをリセットするように前記１対のトラン
   ジスタに結合されたリセット電界効果トランジスタをさ
   らに含む、特許請求の範囲第８項記載の差動検出増幅器
   。 １０ 負方向クロック信号を与えるように前記１対のト
   ランジスタに結合されたクロックソース電界効果トラン
   ジスタをさらに含む、特許請求の範囲第９項記載の差動
   検出増幅器。 発明の背景 （１）発明の分野 この発明は集積回路メモリアレイに関するもので、特に
   各個別メモリセルが１個のトランジスタおよび容量性蓄
   積ユニツトから構成されるそのようなアレイに関するも
   ので、そのような組合せは「単一トランジスタセル」と
   よばれる。 （２）先行技術の説明「単一トランジスタセル」を用い
   る多くの形式の集積回路メモリが先行技術において存在
   する。 「単一トランジスタセル」の利点は、集積回路チツプに
   セル当りのスペースがあまり必要でなく、その結果より
   高いパツキング密度が得られるということである。「単
   一トランジスタセル」の欠点はその電荷が再ストアされ
   またはリフレツシユされなければならないことである。
   電荷再ストアを必要としないスタテイツクメモリは、各
   々が２個又はそれを超えるトランジスタを用いてラツチ
   を構成するようなメモリセルで構成することができる。
   しかしながら、セル当りのトランジスタの数が増加する
   に従い、各セルごとにより大きい面積が必要となり、そ
   の結果セルパツキング密度が減少する。半導体チツプに
   形成される集積回路の主な利点は、一たび製作工程が開
   発されると、高信頼度の回路が大量に製造でき、経済性
   の規模を達成するということである。このようにして、
   回路設計のパツキング密度が増加するに従い、得られる
   回路の製造がより経済的となる。「単一トランジスタセ
   ル」の用語は、「Ｏ」又は「１」２進ビツト情報をスト
   アするためのメモリセルを意味するために用いられ、そ
   のようなセルは１個を超えるトランジスタかつまた容量
   を用いない。 上に示したように、「単一トランジスタセル」はより高
   いセルパツキング密度を達成するために集積回路メモリ
   に用いられてきた。この集積回路素子はバイポーラ素子
   であつてもよいが、しかしながら、この発明では、それ
   は電界効果トランジスタを用いるＭＯＳ素子であること
   が好ましい。ＭＯＳ（金属一酸化物一半導体）素子は、
   ２酸化シリコンがゲートコンタクト金属およびサブスト
   レートシリコンチヤネルの間の誘電体絶縁物として働く
   電界効果トランジスタである。電界効果トランジスタ、
   ＦＥＴｌは非導電ゲート端子に与えられる電圧によつて
   ソース端子およびドレイン端子の間の電流が制御される
   ソリツドステート素子である。「単一トランジスタ」の
   先行技術の開示は、例えば、Ｃｈｒｉｓｔｅｎｓｅｎの
   アメリカ合衆国特許第３，５８８，８４４号、Ｓｔｅｉ
   ｎらのアメリカ合衆国特許第３、７７４，１７６号、お
   よびＭａｒｋＯｗｉｔｚのアメリカ合衆国特許第３，７
   ８９，３７１号に含まれる。 集積回路メモリの技術状態は、永い間１０２４ビツトセ
   ルが１個の集積回路チツプに収納できるような状態であ
   つた。 事実、集積回路技術の技術状態は現在は４０９６ビツト
   セルが１個の集積回路チツプに収納できる状態にある。
   しかしながら、集積回路チツプに収納されるビツトセル
   の数をかなりに増加するためには、或る問題を克服しな
   ければならない。この発明は１個の集積回路チツプに１
   ６３８４ビツトセル又はそれ以上のセルを備える集積回
   路メモリを提供するように設計される。メモリ回路のレ
   イアウトにおいて、アレイの種々のセルに対する検出増
   幅器の関係に対して考慮を払わなければならない。 検出配置の一形式では、それぞれの検出増幅器の両側に
   列に位置されるメモリセルをサービスするために、それ
   ぞれの検出増幅器をアレイの中央に配置する。これは、
   固有の差動的な傾向をもたらし、その結果非常に小さい
   振幅の信号が検出できる。このことは、特に「単一トラ
   ンジスタセル」メモリに対して有利である。しかしなが
   ら、そのような中央での検出方法は、容量不平衡のため
   の補償を行なわなければならない。中央での検出方法と
   は異なり、検出増幅器をアレイの一方端縁に設置し、セ
   ルアクセシング回路をアレイの他方端縁に設けてもよい
   。小さい振幅の信号のために、差動検出が必要であるが
   、メモリアレイの中央に検出増幅器を物理的に位置させ
   ることは、アレイのセルの数が増加的に大きくなるとき
   実用的でなくなる。 そのときは、大きいメモリアレイにそのアレイの一方端
   縁に位置されて検出増幅器を設けることが望ましく、そ
   の増幅器はそれにも拘らず差動検出および完全平衡動作
   を行なうのが望ましいこの発明の目的は、１個の集積回
   路チツプに改良されたかつ拡大されたメモリアレイを提
   供することである。 この発明の他の目的は、大きさがアレイの再設計の必要
   なしに増加できる改良されたメモリアレイを提供するこ
   とである。 この発明のなおも他の目的は、差動検出および平衡動作
   のための検出増幅器を有する改良されたかつ拡大された
   メモリアレイを提供することである発明の概要 上述の目的を達成するために、この発明は単一トランジ
   スタセルおよびそれに対して設けられる差動検出増幅器
   のメモリアレイ構成にある。 差動検出増幅器を収容するために、アレイは行にかつ機
   能的な列に配列され、機能的な列は１対の列から成り、
   そのため奇数行のセルは対の奇数列に接続され、かつ偶
   数行のセルは対の偶数列に接続される。つぎに差動検出
   増幅器は、検出増幅器端子において固有に平衡された奇
   数および偶数列の各対ごとに設けられる。シングルエン
   デイツド又はエツジエンデイツドの入力／出力回路には
   、列のそれぞれの対に対する直接アクセスが設けられる
   。各検出増幅器は、ソースホロアとしてそれぞれの列に
   接続された交差結合ラツチおよびセルの「０」レベルを
   条件的に再ストアするそれぞれの列に結合されたラツチ
   駆動書戻しゲートからのリードから構成される。したが
   つて、この発明の特徴は集積回路メモリアレイのための
   差動検出増幅器にあり、その増幅器は１対のソースホロ
   アによつて検出信号を受ける２トランジスタ交差結合ラ
   ツチから構成され、前記１対のソースホロアはラツチに
   対して一方又は他方の入力を与える。 増幅器が結合される個々のメモリセルを再ストアするた
   め、増幅器からの信号が増幅器のそれぞれの出力に結合
   された書戻しゲートによつてメモリセルに供給される。
   この発明の上記の目的、利点および特徴は、図面に関し
   て理解するとき以下の説明から容易に明らかとなろう。
   フ 発明の一般的説明 上に示したように、この発明の目的はアレイの一方端縁
   に位置される検出増幅器によつて差動検出を適応させる
   拡大メモリアレイを提供することである。 この目的で設計されたメモリアレイ構成が第１図に示さ
   れる。そこに図示されるように、このアレイは複数個の
   メモリセルＣｌｌ，・・・，ＣＮｎから構成され、これ
   らメモリセルはｎ列およびＮ行のマトリクスに配列され
   る。各セルは容量２２から構成され、それは電界効果ト
   ランジスタ２１によつて充電および放電される。各セル
   のトランジスタ２１は行選択ライン１７ａ，・・・，１
   ７Ｎの１個に結合され、かつもし対応のセルが偶数番号
   の行にあるならば、列選択ライン１８ａ，・・・，１８
   ｎのいずれか１つに結合され、またはもし対応のセルが
   奇数番号の行にあるならば、列選択ライン１９ａ，・・
   ・，１９ｎの１つに接続される。このようにして、それ
   ぞれの対の列ライン１８および１９の各列ラインは同じ
   番号のメモリセルに接続されて、、平衡された対のライ
   ンに等しい容量および開始電位を与える。つぎに各対の
   列ラインはそれぞれの差動検出増幅器１３ａ，・・・，
   １３ｎの端子に結合される。第１図の回路を完成するた
   めに、各対の列ライン１８および１９はその反対端にお
   いて列入力／出力データ交換装置１６ａ，・・・１６ｎ
   の１つに結合され、それぜれの列デコードユニツ口１ａ
   ，・・・，１１ｎに結合される。全体のメモリ配置が第
   ２図に図解され、かつ上に詳細に述べたセルアレイ１０
   に加えて、検出増幅器１３、列入力／出力１６を有する
   列デコーダ１１、行デコーダ１２およびクロツクユニツ
   ト１４を含む。メモリアレイ１０への又はそこからのデ
   ータ交換は入力／出力ユニツ口５による。これまでに述
   べたメモリアレイは数多くの利点をもたらす。 例えば、検出増幅器および入力／出力回路の自治作用が
   極度に敏感な検出増幅器の設計を可能にし、殆んど完全
   に平衡した地勢学へレイアウトできる。また、この構成
   によつて達成されるセルの縦横比は周辺回路の非常に効
   率的な設計を可能にし、このようにして全体のチツプ大
   きさを最小にする。このメモリアレイは差動検出増幅器
   に適合されるばかりでなく、個々の増幅器のメモリアレ
   イに適合される。 以前の差動ラッチ形検出増幅器は低インピーダンスレベ
   ルにおける容量性不平衡および長い書込み回復時間なら
   びに高い電力消費に関する問題に遭遇していた。書込み
   回復時間の長さは再ストア動作のために正方向クロツク
   信号が必要である負荷素子の比較的高いインピーダンス
   を介して拡散列母線を強制しなければならないことに起
   因する。この発明はそのような問題をさけるばかりでな
   く、また上に述べたような「単一トランジスタ」の密に
   パツケージされた配列の効率的な設計を提供する。この
   発明の検出増幅器の一般化された図が第３図に示される
   。 ここに開示されるように、増幅器は交差結合ラツチ３１
   を含み、それは偶数列母線１８および奇数列母線１９の
   間にあり、これらはそれぞれソースホロア３２および３
   ３によつてラツチ３１に結合される。特定の列の種々の
   メモリセルを再ストアするために偶数列母線１８が書戻
   しゲート３４によつて駆動されかつ奇数列母線１９が書
   戻しゲート３５によつて駆動される。クロツク信号はイ
   ンバータ３６によつてラツチ３１に与えられる。列母線
   １８および１９の双方は最初に予充電されかつ平衡され
   る。 もし「０」が特定のセルにストアされるならば、（上で
   論じたように偶数又は奇数行選択ラインを介して）選択
   される列母線は第３図のクロツクインバータ３６によつ
   て増幅器に与えられる正方向クロツク信号の作用で、「
   Ｏ」Ｖに放電される。もし「１」がアクセスされたセル
   にストアされたならば、それぞれの列母線は充電された
   ままであろう。このようにして、セル情報はクロツク信
   号の各立上りでリフレツシユされる検出増幅器はストア
   された「１」に何らの効果も有しない。 そのようなデータはセルを母線に接続するという単なる
   働きによつて完全に再ストアされる（すなわち、第１図
   において行１の選択によつてＣ２２の電圧が、Ｃ２２が
   充電されたか否かに拘らず、母線１９ａの電圧と等しく
   される）。検出増幅器は、有限の容量比のために生じる
   小さい電位差の極性を識別し、それが電位的により低く
   みなされようと、母線１８又は１９を「０」に放電する
   働きをするだけである。先行技術の、特に「低インピー
   ダソス」ラツチにおいて、双方の母線１８および１９は
   最初に検出クロツク作用でレベルがかなり減じられ、か
   つしたがつて２つの母線の高い方が条件的に再充電され
   なければならない。 この結果電力／速度のトレードオフになり（すなわち速
   い再充電および速い書込み回復時間が追加の電力の犠性
   でのみ可能である）、そのことはこの発明と一般ではな
   い。さらに、端縁検出配置は書込みのための各アドレス
   されたセルに対する直接のアクセスを可能にするが、端
   縁アクセスの、中央検出アレイを用いる先行技術では、
   端縁アクセス回路に直接に接続されないアレイの半分の
   ために意図されるデータを反転しかつ再伝送することは
   検出増幅器の問題である。