KR100309299B1 - 다중 임계값으로부터 하나의 임계값이 설정될 수 있는 반도체 메모리 장치 - Google Patents

다중 임계값으로부터 하나의 임계값이 설정될 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 반도체 장치는, 하나의 임계값이 n 종류의 임계값으로 설정되는 메모리 셀로 이루어진다. 장치는 메모리 셀을 선택하는 워드선과, 워드선을 선택하는 X 디코더와, 메모리 셀의 출력을 증폭하는 센스 증폭기와, n-1 종류의 임계값이 설정되는 n-1 개의 기준 셀과, 각 기준 셀의 출력을 증폭하는 n-1 개의 기준 증폭기와, 각 기준 증폭기의 출력을 수신하는 n-1 개의 차동 증폭기와 센스 증폭기의 출력부를 포함한다. 또한, 장치는 n-1 개의 차동 증폭기의 출력을 인코딩하는 인코더를 추가로 포함한다. 마지막으로, 본 발명의 반도체 장치는 워드선에 공급된 전압보다 인접한 임계값 전압차의 절반만큼 낮은 전압을 모든 기준 증폭기에 공급하는 레벨 시프트 회로로 이루어진다.

Description

다중 임계값으로부터 하나의 임계값이 설정될 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WHICH CAN BE SET ONE FROM MULTIPLE THRESHOLD VALUE}
본 발명은 다중값 형태의 반도체 메모리 장치에 관한 것이고, 더욱 상세히는 다중값 형태의 비휘발성 메모리 장치에 관한 것이다.
도 6 은 종래의 3 단계 판독 방법 회로의 구조도이다. 도 7 은 도 6 에 도시된 회로의 데이터 판독 시간의 도면이다.
4 종류의 임계값 Vti (i = 1, 2, 3 또는 4, Vt0 〈 Vt1〈 Vt2〈 Vt3) 중 Vt1 이 메모리 셀 C1 (206) 에 설정되어 있다라고 가정한다. 그렇지만, 여기의 임계값 Vti 는 소스와 게이트 사이의 전압을 기준으로 하며, 셀의 드레인 전류는 오프 (off) 상태의 누설 전류 레벨을 초과한다. 기준 셀 RC2 (208) 의 임계값은 Vt1 로 설정되어 있고, 기준 셀 RC3 (209) 의 임계값은 Vt2 로 각각 설정된다.
정전압 회로 (regulated voltage circuit) 1 (218) 의 출력 레벨은 임계값 Vt0 과 동일한 전압으로 설정된다. 정전압 회로 2 (219) 의 출력 레벨은 임계값 Vt1 과 동일한 전압으로 설정된다. 정전압 회로 3 (220) 의 출력 레벨은 임계값 Vt2 과 동일한 전압으로 설정된다. 따라서, 정전압 회로 1 (218) 의 출력 레벨 Vt0 이 메모리 셀의 게이트에 주어질 때, 메모리 셀 (206) 에 설정되는 임계값은 Vt0 (Vt1, Vt2 또는 Vt3) 과는 다르다. 정전압 회로 2 (219) 의 출력 레벨 Vt1 이 메모리 셀의 게이트에 주어질 때, 메모리 셀은 오프 (OFF) 상태로 설정된다 (이때, 메모리 셀에 설정되는 임계값은 Vt2 또는 Vt3 이다). 정전압 회로 3 (220) 의 출력 레벨 Vt2 가 메모리 셀의 게이트에 주어질 때, 메모리 셀에 설정된 임계값이 Vt3 인 메모리 셀은 오프 (OFF) 상태로 설정된다. 정전압 회로 1 의 출력인 제 1 단계 워드 선 레벨이 트랜지스터 RC1 에 주어진다. 정전압 회로 2 의 출력인 제 2 단계 워드 선 레벨은 트랜지스터 RC2 의 게이트에 주어진다. 정전압 회로 3 의 출력인 제 3 단계 워드선 레벨은 트랜지스터 RC3 의 게이트에 주어진다. 기준 셀 1 내지 3 의 각 드레인은 기준 증폭기 1 (203), 기준 증폭기 2 (204) 및 기준 증폭기 3 (205) 에 각각 접속되어 있다.
이하, 전류를 판독하는 종래의 3 단계 동작을 설명한다.
펄스 생성 회로 (217) 는 펄스 신호 P1 (231), /P1 (232), P3 (235), /P3 (236) (여기서, 부호 "/"는 부논리를 지시한다) 을 발생한다.
초기에, 모든 펄스 신호 P1 (231), P2 (233), P3 (235) 는 H 레벨로 설정되는데, 이때 회로는 비활성 상태에 있게 된다.
다음에, 워드선 선택 신호 XP (230) 와 펄스 신호 P1 (231) 은 L 레벨 (Tac 1 주기) 이 된다. 전송 게이트 (240 과 243) 가 턴온되어, 도통 상태로 설정되며, 전송 게이트 (246) 는 또한 XP 신호 (230) 에 의해 턴온되어 도통 상태로 되기 때문에, 정전압 회로 1 의 출력 레벨 Vt0 은 워드 선 WO0 (250) (제 1 단계 워드 레벨) 을 통하여 메모리 셀 C1 의 게이트에 공급된다. 그 결과, 메모리 셀 C1 이 선택된다.
이때, 임계 전압 Vt1 이 메모리 셀 C1 (206) 에 설정되어 있으므로, 메모리 셀 C1 (206) 은 OFF 상태로 설정된다. 한편, 기준 셀 RC1 (207) 의 임계값이 Vt0 으로 설정되어 있으므로, 기준 셀 RC1 (207) 은 ON 상태로 설정된다. 기준 전압과 임계값과의 비교에 의해서, 타이밍 Tac1 에서의 데이터는 OFF (하이, 예컨대, 논리값 1) 가 되어 있는 것이 자명해진다.
다음으로, 펄스 신호 P1 (231) 가 상승되고, 펄스 신호 P2 (233) 는 하강되어, 전송 게이트 (240 및 243) 는 비도통 상태에 설정되며, 전송 게이트 (241 과 244) 는 Tac2 주기에서 도통 상태에 설정된다.
이때, 정전압 회로 2 의 출력 레벨 Vt1 은 워드선 WO0 (233) (제 2 단계 워드 레벨) 을 통하여 메모리 셀 C1 에 공급되어, 메모리 셀 C1 (206) 은 ON 상태로설정되며, 기준 셀 RC2 (208) 또한 ON 상태에 설정되어 있고, 타이밍 Tac2 에서 데이터는 ON 상태 (로우, 예컨대, 논리값 0) 로 설정되어 있다라고 판별된다.
다음에, 펄스 신호 P2 (233) 가 상승되고, 펄스 신호 P3 (235) 이 하강되어 전송 게이트 (241 과 244) 는 비도통 상태에 설정되고 전송 게이트 (242 및 245) 는 Tac2 와 Tac3 에서 도통 상태로 각각 설정된다.
시간 주기 Tac 3 에서, 정전압 회로 3 의 출력 레벨 Vt2 는 워드선 WO0 (250) (제 3 단계 레벨) 을 통하여 메모리 셀 C1 에 공급되어서 메모리 셀 C1 (206) 은 ON 상태로 설정된다. 기준 셀 RC3 (209) 역시 ON 상태로 설정된다. 같은 게이트 레벨에서, Tac3 에서의 데이터는 ON (로우, 예컨대, 논리값 0) 으로 판별된다.
각 임계값에 대한 시간 Tac1, Tac2, Tac3 에서의 (차동) 센스 증폭기 (202) 의 출력과 출력 회로 (214) 의 출력 D0 과 D1 사이의 관계는 표 1 에 도시된 바와 같다.
Tac1 Tac2 Tac3 D1 D0
Vt0 0 0 0 0 0
Vt1 1 0 0 0 1
Vt2 1 1 0 1 0
Vt3 1 1 1 1 1
이러한 방법은 트랜지스터의 ON 과 OFF 가 워드선 레벨과 셀에 기입된 임계 전압 Vt 와의 차이로 판별되기 때문에, 확실한 판독을 할 수 있다는 이점이 있다. 그렇지만, 액세스 속도가 느리다는 문제점이 있다. 즉, 기생 커패시턴스 C 와 저항 R 이 신호 X 를 제공하는 워드선에 첨부되는 경우, 소정의 레벨 V1 의 축적을얻는데 필요한 시간은 C 와 R 의 결과에 의해서 대략적으로 나타내어진다. 따라서, 전술한 워드선을 3 단계로 판독하는 경우의 속도는, 센스 증폭기에서 워드선 레벨 결정에서의 판독 완료 시간이 Ts 로 설정될 때 다음의 식으로 표현될 수 있다.
Tac = 3 ×C ×R + 3 ×Ts
다시 말하면, 2 비트 데이터로 기록된 셀을 판독하고 변환하기 위한, 데이터 판독 시간은 통상의 1 비트를 판독하는 시간의 3 배가 될 것이다. 따라서, 고속 장치를 바라는 시장 요구가 만족될 수 없고, 직렬 액세스 방법 (serial access method) 등의 특별한 판독 방법의 반도체 메모리 장치만이 시장에 공급될 수 있다.
소정의 전압 레벨을 발생하는 정전압 회로와, 워드선 상승 시간을 제어하는 지연회로와 펄스 발생회로와 같은 특별한 회로가 필요하며 이러한 특별한 회로는 칩 면적의 약 20 % 을 점유한다.
또한 2진 검색 타입의 경우에, 도 6 과 7 에 도시된 판독 방법과 비교할 때, 제 2 단계 워드 레벨은 메모리 셀에 공급하기 시작하는 Tac 주기에서 발생되어서 메모리 셀이 턴온 또는 턴오프되는지가 판별된다. 메모리 셀이 턴온되는 경우, 워드선 레벨은 다음의 Tac 2 주기에서의 제 2 단계 워드 레벨보다 낮은 제 1 단계 워드 레벨로 설정된다. 메모리 셀이 턴오프되는 경우, 워드선 레벨은 제 2 단계 워드 레벨보다 높은 제 3 단계 워드 레벨로 설정된다. 결과적으로, 2 비트 데이터는 Tac 2 주기 동안에 메모리 셀이 턴온인지 또는 턴오프인지를 판별하여 출력된다. 그렇지만, 상기 방법은 다수의 선택된 메모리 셀이 하나의 워드선에 접속되는 경우에는 사용될 수 없다. 다시 말하면, 하나의 워드선이 임계 전압 Vt1 을 갖는 하나의 메모리 셀과 임계 전압 Vt2 을 갖는 다른 메모리 셀에 접속될 때, 상기 메모리 셀은 Tac1 주기에서 턴온된다. 그리고 나서, 다음의 Tac 2 주기에서, 워드선 레벨은 상기 메모리 셀의 임계 전압을 검출하기 위해서 제 1 단계 워드 레벨로 설정되어야만 한다. 그러나, 후자의 메모리 셀이 Tac 1 주기에서 턴오프되기 때문에, 워드선 레벨은 Tac 2 주기에서 제 3 단계 워드 레벨로 설정되어야만 한다. 따라서, 이러한 판독 방식은 Tac 1 및 Tac 2 주기 동안에 메모리 셀에 저장된 데이터를 판독하기 위해서 하나의 메모리 셀에 대응하는 하나의 워드선을 필요로 하기 때문에 칩 사이즈가 증가되는 문제점이 발생한다.
한편, 다중값 셀 형태의 반도체 메모리 장치에 대하여, 셀의 데이터를 판독하는 다른 방법은, 예컨대 일본 특개소 62-140298 호 공보에 개시된 바와 같이 한번에 워드선을 상승시키는 것이다.
도 8 은 특개소 62-140298 호 공보에 개시된 반도체 메모리 장치용 회로를 도시한다. 이러한 예시에서, 이러한 회로는 3 개의 기준 전압 신호를 발생시키는 기준 증폭기 RA10 (여기에서, 이 도면은 하나의 기준 전압 신호를 발생시키는 트랜지스터 S1 과 S2 로 이루어지는 기준 증폭기 RA10 을 도시한다) 과 트랜지스터 Q1, Q11 및 Q12 로 이루어지는 센스 증폭기 SA10 으로 구성된다. 메모리 트랜지스터 M1 은 4개의 다른 Ion전류 레벨 (I1〈 I2〈 I3〈 I4) 중의 하나로 설정된다. 한편, 기준 전류 (I1+I2, I2+I3, I3+I4) 는 각각의 Ion전류 레벨 I1, I2, I3 및 I4 을 갖는 트랜지스터 S1, S2, S3 및 S4 로부터 트랜지스터의 조합 S1, S2, S2+S3, S3+S4 로 형성된다. 또한, 센스 증폭기의 부하 MOS 트랜지스터 Q1 과 동일한 사이즈를 갖는 부하 MOS 트랜지스터 Q11 과 Q12 는, 전류 미러 쌍을 구성한다. 메모리 셀 M1 을 통하여 흐르는 전류가 일시적으로 I2 가 될 때, MOS 트랜지스터 Q1 을 통하여 흐르는 전류는 I2 가 되어, MOS 트랜지스터 Q11 과 Q12 을 통하여 흐르는 전류의 합계는 2 ×I2 가 된다. 그렇지만, 부하 MOS 트랜지스터 Q11 과 Q12 을 통하여 흐르는 전류에는 2 ×I2 〉I1 + I2, 2 ×I2 〈 I2 + I3, 2 ×I2 〈 I3 + I4 의 관계가 설정되어 그 결과 출력 레벨은 2 ×I2 〉I1 + I2 인 경우에만 H 상태가 된다. 다른 경우에, 전류는 모두 로우로 검출될 수 있다.
상기 실시예에서, 메모리 셀 트랜지스터 M1 이 교류 I1 또는 I2 일 때, 셀 트랜지스터 M1 에 흐르는 전류와 비교하기 위해서 기준 전류 I1 + I2 가 기준 전류로서 발생된다.
이러한 경우에, 이러한 실시예와 종래 실시예를 비교할 때, 메모리 셀에 기록된 데이터를 판독할 수 있고 고속 동작을 실행할 수 있다는 이점이 있다. 그렇지만, 메모리 셀 영역의 셀 전류 Ion이 큰 편차를 가져서 판독 동작이 부정확해진다. 또한 두 개의 기준 셀이 하나의 기준 증폭기에 대하여 기준 셀로서 필요하므로 기준 셀에 의해 점유된 칩의 면적이 커지게 된다. 다시 말해서, 메모리 셀에 데이터를 기록하기 위해서 미소한 임계값에서 미소한 차이가 있는 전류 Ion의편차를 제어하는 것이 공정상 어렵고, 데이터 기록은 셀 Ion의 편차에 대하여 신뢰할 수 없게 된다. 또한, 기준 셀 면적은 증가한다. 더욱이, 하나의 비교 값을 나타내기 위해서 두 개의 기준이 필요하므로 에러의 분포 범위가 두배가 되어므로, 셀 전류 Ion의 편차의 결과로서 신뢰할 수 없는 판독을 나타낸다.
본 발명의 목적은 감소된 칩면적을 가지고 고속 동작과 안정하고 신뢰할 수 있는 동작을 보장할 수 있는 다중 값 형태의 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 하나의 임계값이 n (n 은 임의의 2 이상의 정수이다) 종류의 임계값으로부터 설정될 수 있는 메모리 셀과, 메모리 셀의 게이트에 접속된 워드선과, 워드선을 제어하는 X 디코더와, 메모리 셀로부터의 출력을 증폭하는 센스 증폭기와, n-1 종류의 기준 값이 각각 설정되는 n-1 개의 기준 셀과, 각각의 기준 셀의 출력을 증폭하는 n-1 개의 기준 증폭기와, 각각의 기준 증폭기의 출력과 센스 증폭기의 출력을 입력하는 n-1 개의 차동 증폭기와, n-1 개의 차동 증폭기의 출력을 인코딩하는 인코더와, 워드선에 공급된 전압보다 인접한 두 임계값 사이의 차이의 절반만큼 낮은 전압을 n-1 개의 기준 셀의 게이트에 공급하는 분압회로로 구성된다.
도 1 은 본 발명의 실시예에 따른 다중값 형태의 반도체 메모리 장치의 블록도이다.
도 2 는 본 발명의 반도체 메모리 장치의 다중값의 판독 시간의 다이어그램이다.
도 3 은 본 발명의 실시예에 따른 다중값 형태의 반도체 장치의 회로도이다.
도 4 는 게이트 전압과 메모리 셀의 드레인 전류와 기준 셀의 관계를 도시하는 도면이다.
도 5 는 본 발명에 따른 다중값 형태의 반도체 메모리 장치에서 센스 증폭기의 출력 레벨과 기준 증폭기의 출력 레벨을 비교하는 비교도이다.
도 6 은 종래의 다중값 형태의 반도체 메모리 장치의 일예의 블록도이다.
도 7 은 도 6 에 도시된 장치의 판독 시간 다이어그램이다.
도 8 은 다른 종래의 다중값 형태의 반도체 메모리 장치의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
101 : X 디코더 102 : 센스 증폭기
103 내지 105 : 기준 증폭기 106 : 메모리 셀
107 내지 109 : 기준 셀 110 내지 112 : 차동 증폭기
113 : 인코더 114 : 출력 회로
121 : 워드선 115 : 레벨 시프트 회로
123 : 센스 증폭기 검출 신호 127 내지 129 : 차동 출력 신호
130 : 외부 출력 신호
P10, P11, P20, P21, P30, P31, P40, P41, P50, P51, P60, P70,
P80 : P 형 도전형 트랜지스터
N10, N11, N20, N21, N30, N31, N40, N41, N50, N51, N60, N61,
N70, N71, N80, N90, N,100 : N 형 도전형 트랜지스터
도 1 내지 도 5 는 본 발명의 실시예를 도시한다. 도 1 에 도시된 바와같이, 본 발명의 제 1 실시예에 따른 반도체 장치는 메모리 셀 C1 (106) 과 워드선WOO (121) 을 통하여 메모리 셀 (106) 을 선택하는 X 디코더 (101) 를 구비한다. 센스 증폭기 (102) 는 셀 (106) 에 기억된 데이터를 증폭하기 위해서 셀 (106) 의 트랜지스터 드레인에 접속되어 있다. 레벨 시프트 회로 (115) 는 X 디코더 (101) 의 출력을 수신하고 선 RW (122) 을 통하여 기준 셀 RC1 내지 RC3 (107, 108 및 109) 에 정전압 레벨 (regulated level) 을 출력한다. 기준 셀 RC1 내지 RC3 (107 내지 109) 은 각각 다른 임계값으로 설정된다. 기준 증폭기 1 내지 3 (103 내지 105) 은 기준 셀 RC1 내지 RC3 (107 내지 109) 에 기록된 데이터를 증폭하여 선 RA0 내지 RA2 (124 내지 126) 로 각각의 기준 전압을 출력한다. 차동 증폭기 1 내지 3 (110 내지 112) 은 기준 증폭기 1 내지 3 (103 내지 105) 과 센스 증폭기 (102) 의 출력을 수신하고 수신된 신호 레벨을 각각 판별하고 그 결과를 각각의 선 SO0 내지 SO2 (127 내지 129) 로 출력한다. 인코더 (113) 는 차동 증폭기 1 내지 3 (110 내지 112) 의 출력 전압을 입력하고 2 비트 데이터 D0 와 D1 의 출력 정보를 인코딩한다. 출력 회로 (114) 는 인코딩된 출력을 증폭하고 2 비트 데이터 D0 와 D1 을 외부로 출력한다.
다음에, 본 발명의 동작을 도 2 을 사용하여 설명한다. 초기에, Vt0〈 Vt1〈 Vt2〈 Vt3 의 관계를 갖는 임계값 레벨로부터 하나의 임계값이 메모리 셀 C1 (106) 에 기록된다. 인접한 임계값들 사이의 차이는 거의 같다. 한편, 기준 셀 RC1 (107), RC2 (108), RC3 (109) 은 다른 임계값 레벨로 기록되어, 임계값 Vt3 가 아닌 3개의 상태가 기준 셀들에 기록되어 있다. 기준 셀 RC1 (107) 의 임계값은 Vt0 으로 설정되어 있고, 기준 셀 RC2 (108) 의 임계값은 Vt1 로 설정되어 있고,기준 셀 RC3 (109) 의 임계값은 Vt2 로 설정되어 있다. X 디코더 (101) 는 메모리 셀 C1 (106) 을 선택하기 위하여 어드레스선 XP (120) 에서 어드레스 신호에 의해서 워드 선 WOO (121) 을 하이 레벨로 만든다. 한편, 기준 셀 RC1 내지 RC3 (107 내지 109) 에는, 레벨 시프트 회로 (115) 의 출력부 RW (122) 을 통하여 워드선 WOO 에 공급된 전압보다 낮으며, 임계값 Vt1 에서 임계값 Vt0 을 뺀 값의 1/2 만큼의 레벨 (1/2(Vt1 - Vt0)) 을 갖는 전압이 공급된다.
메모리 셀 C1 (106) 의 출력은 센스 증폭기 (102) 에 의해 증폭되고. 검출 레벨 SA 이 생성되어 선 (123) 에 제공된다. 또한, 기준 셀 RC1 내지 RC3 (107 내지 109) 의 출력은 각각의 기준 증폭기 1 내지 3 (103 내지 105) 에 의해 증폭되고, 기준 전압 신호 RA0 내지 RA2 가 출력되어, 선 (124 내지 126) 에 공급된다. 검출 레벨 SA 는 기준 전압 신호 RA0 내지 RA2 와 함께 3개의 차동 증폭기 1 내지 3 (110 내지 112) 모두 에 입력된다. 검출 레벨 SA 와 각각의 기준 전압 신호 RA0 내지 RA2 과의 비교와 증폭 결과는 3개의 차동 증폭기 1 내지 3 (110 내지 112) 에 의해서 결정되며, 출력 SO0 내지 SO2 는 선 (127 내지 129) 을 통하여 인코더 (113) 로 전송된다. 인코더 (113) 는 다른 증폭기 회로 1 내지 3 (110 내지 112) 으로부터 입력된 3개의 상태들을 표 2 에 따라 인코딩하여 3개의 상태의 데이터를 2 비트 데이터로 변환시킨다. 그리고 나서, 출력 회로 (114) 는 2 비트 데이터를 수신하고 수신된 2 비트 데이터를 증폭하여 데이터 D1 과 D0 (130) 과 같이 외부에 출력한다.
SO0 SO1 SO2 D1 D0
1 1 1 0 0
0 1 1 0 1
0 0 1 1 0
0 0 0 1 1
이러한 방식으로, 데이터는 Tac 1 주기 동안에 판독될 수 있고 그 결과 주기 Tac 2 와 Tac 3 는 전혀 필요하지 않게 된다.
본 발명의 제 2 실시예는 도 3 을 사용하여 설명된다. 도 3 은 도 1 에 도시된 메모리 셀 C1, 센스 증폭기 (102), 기준 셀 RCi (107, 108, 109), 기준 증폭기 RAi (103, 104, 105), 차동 증폭기 (110, 111, 112), 및 레벨 시프트 회로 (115) 을 포함하는 회로도이다. 도 1 에는, 3개의 센스 증폭기중의 하나의 기준 증폭기와 차동 증폭기 사이의 관계가 도시된다. 즉, 실질적으로 3개의 기준 셀과, 3개의 기준 증폭기 및 3개의 차동 증폭기가 사용되더라도, 도 3 은 중복 설명을 피하기 위해서 이들 중의 한 쌍만을 도시한다. 어떠한 경우에도, 다른 쌍들의 구조는 동일하다.
센스 증폭기 (102) 는 트랜지스터 P10, P20, N10, N20 및 N30 (예들 들어 여기에서 P10 의 P 는 P 형 도전 (채널) 형을 지시하고 N10 의 N 은 N 도전 (채널) 형을 지시한다) 을 포함하는 NOR 회로로 이루어지는 피드백 부와, 고속용 충전 트랜지스터 N40 과, 게이트 입력부가 펄스 입력 신호 PW 을 수신하고 충전부가 부하 트랜지스터 P30 이나 등화 회로에 접속되어 있는 트랜지스터 N50 과, 부하 트랜지스터 P40 으로 구성된다. 센스 증폭기 (102) 는 그 입력부로서 메모리 셀 C1 에 그리고 그 출력부로서 차동 증폭기에 접속되어 있다. 기준 증폭기 (103, 104 또는 105) 는 센스 증폭기 (102) 와 동일한 구조이므로 기준 증폭기에 대한 설명은 생략한다.
차동 증폭기 (110, 111 또는 112) 는 소정의 정전압 레벨 V1 을 발생시키는 트랜지스터 P60, P70, N80 및 N90 으로 이루어진 정전압 회로로 구성된다. 차동 증폭기는, 정전압 회로의 출력을 수신하는 트랜지스터 N71 과, 센스 증폭기 검출 레벨 SA 와 기준 전압 신호 RAi (i = 1, 2 또는 3) (124, 125 또는 126) 을 각각 입력하는 트랜지스터 N60 및 N61 과, 전류 미러 쌍을 구성하는 트랜지스터 P50 및 P51 을 추가로 포함한다. 증폭기 (110, 111 또는 112) 의 출력은 신호 SOi (i = 1, 2 또는 3) 로서 선 (126, 127 또는 128) 에 출력된다.
분압회로로서 레벨 시프트 회로 (115) 는 워드선 레벨 WOO 이 공급된 소스를 갖는 트랜지스터 P80 과, 트랜지스터 P80 의 드레인에 접속된 저항 소자 R1 과, 저항 R1 의 일단과 그라운드 GND 사이에 접속된 저항 소자 R2 와, 저항 소자들 R1 과 R2 와 GND 에 접속된 소스 사이에 접속점을 갖는 드레인을 구비하는 트랜지스터 N100 으로 구성된다.
여기서, 레벨 시프트 회로 (115) 의 출력과 워드선 WOO (121) 에 공급된 전압 사이의 관계와, 메모리 셀 C1 을 통하여 흐르는 전류 Ivtj (j=0, 1, 2 또는 3) 와 기준 셀 RCi (i = 1, 2 또는 3) (107, 108 또는 109) 을 통하여 흐르는 전류 Irefi (i = 1, 2 또는 3) 사이의 관계를 도 4 을 참조하여 설명한다.
도 4 는 메모리 셀 C1 과 기준 셀 RCi (i = 1, 2 또는 3) 에서의 워드선 전압 Vg 와 드레인 전류 Id 사이의 관계를 도시하는 그래프이다. 초기에, 저항 R1 과 R2 는 워드선 WOO 에 대한 기준 워드 RW 의 전압 강하량이 인접한 임계값 전압 Vt 들 사이의 차이, 즉 Vt0 와 Vt1 사이의 차이, Vt1 과 Vt2 사이의 차이, 또는 Vt2 과 Vt3 사이의 차이의 절반으로 설정되도록 설정된다. 이는 기준 셀 RCi (i = 107, 108 또는 109) 의 임계값의 표면상의 시프트 (ostensible shift) 와 같아서, 기준 셀 RCi (i = 1, 2 또는 3) (107, 108 또는 109) 에 설정된 임계값이 메모리 셀 C1 에 설정된 임계값과 같더라도, 기준 셀 RCi (i = 1, 2 또는 3) 을 통하여 흐르는 전류값 Irefi (i = 1, 2 또는 3) 는 메모리 셀 C1 (106) 의 전류값 Ivtj (j = 0, 1, 2 또는 3) 보다 반드시 작아진다.
임계값 Vt0 이 메모리 셀 C1 (106) 에 기록되고 임계값 Vt0 레벨이 기준 셀 RC1 (106) 에 기록되어 있다라고 가정한다. 동일한 구조를 갖는 바이어스 회로 (도시 안됨) 로부터 메모리 셀 C1 과 기준 셀 RC1 의 드레인으로 하나의 전위가 공급되기 때문에, 어떠한 전압도 게이트에 인가되지 않을 때 메모리 셀 C1 (106) 과 기준 셀 RC1 (107) 의 드레인 전압은 동일하다. 여기서, 워드선 WOO 가 3.5V 로 설정되는 경우에, 메모리 셀 C1 을 통하여 흐르는 전류는 점 C 에서의 전류값 Ivt1 이 된다. 또한, 도 1 에 도시된 기준 셀 RC2 와 RC3 의 각 전류값은 기준 셀 RC2 와 RC3 이 임계값 Vt1 과 Vt2 로 각각 설정되기 때문에 각각 점 D 에서 Iref1 이 되고 점 F 에서 Iref2 이 된다. 여기서, Iref0 가 Ivt0 과 Ivt1 의 중간값이 되도록 Ivt0 〉Iref0 〉Ivt1 의 관계로 설정된다. 메모리 셀 C1 의 임계값이 Vt0, Vt1, Vt2 및 Vt3 일 때, 각각의 전류값은 Ivt0, Ivt1, Ivt2 및 Ivt3 이 되고 기준 셀 RC1, RC2 및 RC3 의 각각의 전류값은 Iref0, Iref1, Iref2 가 되며, Ivt0 〉Iref0 〉 Ivt1〉Iref1 〉Ivt2 〉Iref2 〉Ivt3 의 관계가 된다.
다음으로, 센스 증폭기 레벨 SAi 와 기준 레벨 RAi (i = 1, 2 또는 3) (124 내지 126) 관계를 도 5 을 참조하여 설명한다.
메모리 셀 C1 의 임계값 Vt 가 Vt1 인 경우에, SAi 의 레벨은 부하 트랜지스터 P40 (301) 을 통한 전류 Ivt1 의 흐름에 의해서 야기되는 전압 강하가 있는 VSA (C1=Vt1)(507) 의 레벨이 된다. 한편, 기준 증폭기 RC1 (103) 의 출력 RAO (124) 은, 기준 셀 RC1 이 임계값 Vt0 을 가지며 그것의 게이트에는 워드선 WO0 (121) 에 공급되는 워드선 전압보다 (1/2) ×(Vt1-Vt0) 만큼 낮은 전압 RW (122) 이 공급되기 때문에 VRA0(508) 의 레벨이 된다. 동일한 방식으로, 기준 증폭기 2 (104) 의 출력 RA1 (125) 은 VRA1레벨 (506) 이 되며 기준 증폭기 3 (105) 의 출력 RA2 는 VRA2레벨이 된다. 여기에서 VRA0〈 VSA (C1=Vt1)〈 VRA1〈 VRA2의 관계가 설정된다.
본 실시예에서, 도 5 로부터 명백해지는 바와 같이 메모리 셀 C1 (106) 의 임계값 Vt 가 Vt1 일 때, VSA0〈 VSA (C1=Vt1)의 관계가 설정되기 때문에, 차동 증폭기 1 (110) 의 출력 SO0 (127) 은 로우 (논리값 0) 가 된다. 동일한 방식으로, VRA1〉 VSA (C1=Vt1)의 관계가 설정되기 때문에, 차동 증폭기 2 (111) 의 출력 SO1 (128) 은 하이 (논리값 1) 가 된다. VRA2〉VSA (C1=Vt1)의 관계가 설정되기 때문에, 차동 증폭기 3 (112) 의 출력 SO2 역시 하이 (논리값 1) 가 된다.
메모리셀 C1 (106) 의 임계값이 Vt0, Vt1, Vt2 및 Vt3 인 경우, 출력 (D0,D1) 과 출력값 SO0 내지 SO2 의 관계가 표 3 에 도시되어 있다.
C1 의 Vt VSA와 VRA사이의 관계 SO0 SO1 SO2 D1 D2
Vt0 VSA〈 VRA0 1 1 1 0 0
Vt1 VRA0〈 VSA〈 VRA1 0 1 1 0 1
Vt2 VRA1〈 VSA〈VRA2 0 0 1 1 0
Vt3 VRA2〈 VSA 0 0 0 1 1
출력 SO0 내지 SO2 (127 내지 129) 는 종래기술의 출력의 반대이다. 그러나, 인버터가 각 출력부에 부착될 때, 동일한 출력 상태가 제공된다.
신호 SA 의 레벨과 신호 RA0 내지 RA2 의 레벨은, 펄스 신호 PW (204) 를 고속용 트랜지스터 N50 (302) 과 N51 (303) 에 인가된 H 레벨로 높임에 의해, 한번에 상승되어 거의 같은 레벨로 된다. 따라서, 유사한 등화를 실행함에 의해서 속도 개선이 실행된다. 워드선 WO0 (121) 의 레벨이 전원 VCC로부터 공급된다는 것은 설명하였다. 그렇지만, 워드선 WO0 (121) 의 레벨은, 승압 회로 (도시 안됨) 를 사용함으로써 전원 VCC보다 높은 레벨로 설정될 수 있다. 이러한 경우에, 도 4 로부터 명백해지는 바와 같이, 메모리 셀 C1 (106) 과 기준 셀 RC1 내지 RC3 (107 내지 109) 을 통하여 흐르는 전류는 추가로 증가되어, 어떤 것이 큰가를 센스 증폭기가 일찍 결정할 수 있으므로 속도는 추가로 증대될 수 있고, 전원 VCC는 낮은 전압으로 설정될 수 있다. 또한, 본 실시예에서, 4개의 값의 메모리 반도체 장치가 설명되지만, 기억되는 값의 수는 여기에 한정되지 않는다. 일반적으로, 본 발명은 N 값 메모리 반도체 메모리 장치에 적용될 수 있다.
명세서로부터 본 발명이 상기한 실시예에 한정되지 않고 본 발명의 범주와 기술 사상을 벗어나지 않고 변경될 수 있다는 것은 명백해진다. 예컨대, 레벨 시프트 회로는 직렬 저항기 R1 과 R2 보다는 선형 영역에서 동작하는 직렬 트랜지스터를 구비할 수 있다.
상기하는 바와 같이, 본 발명에 따라서, 2진 조사 방법을 사용함으로써 데이터를 판독하기 위해서 워드선이 3 단계로 상승되는 것이 필요치 않다. 워드선을 한번에 상승시켜 데이터를 판독하는 것이 가능하기 때문에, 종래의 두 가지 값 메모리 반도체 장치의 속도와 실질적으로 같은 속도가 얻어질 수 있다. 따라서, 판독 속도는 종래의 4 종류 값 메모리 반도체 메모리 장치에 비해서 증가될 수 있다. 다시 말해서, R 과 C 로 표시된 기생 저항 및 커패시턴스와 Ts 로 표시된 센스 속도에서, 제 1 관련 기술과 비교하여 단지 한번에 상승되기 때문에 데이터는 하기 관계식으로 판독될 수 있다.
Tac = C ×R + Ts
따라서, 액세스 타임은 3 단계에서 종래의 워드선을 판독하는 스타일의 4 종류 값 메모리 반도체 메모리 장치의 1/3 레벨로 감소될 수 있고, 2 진 조사 방법의 4 종류 값 반도체 메모리의 1/2 레벨로 감소될 수 있다. 또한, 데이터를 판독하기 위해서 종래의 워드선이 3 단계로 상승되는 경우와 비교하여 본 발명에 따라, 정전압 회로, 전송 게이트, 지연 회로 등의 특별한 회로가 필요하지 않으며 면적이 20 % 정도로 감소될 수 있어서, 칩 면적이 감소될 수 있다는 이점을 제공한다.
특개소 62-140298 호 공보에 기재된 센스 방법과 비교할 때, 기준 셀은 하나의 기준 증폭기당 단지 하나의 기준 셀이 형성될 수 있어서 기준 셀의 점유 면적은 1/2 레벨로 설정될 수 있다. 또한, 특개소 62-140298 호 공보에 기재된 센스 방법과 비교하는 경우에, 확산 상태에 있는 온 (ON) 전류의 편차가 임계값의 편차보다 크기 때문에, 종래 방법에서는 동작이 불안정하게 되는 가능성이 있다. 한편, 본 발명에 따라서, 기준 셀의 게이트 레벨이 워드선 레벨보다 인접 임계값에서의 차이의 절반만큼 낮게 설정되므로, 이에 의해서 임계값의 설정은 메모리 셀에 기록된 임계값을 고려하여 인접한 임계값의 중앙 지점에서 근사적 방식으로 설정될 수 있다. 따라서, 임계값의 편차를 고려하더라도 안정한 동작이 실행될 수 있다.

Claims (33)

  1. 하나의 임계값이 n (n 은 2 이상의 정수임) 종류의 임계값으로부터 설정되는 메모리 셀;
    상기 메모리 셀의 게이트에 접속된 워드선;
    상기 워드선을 선택하는 디코더;
    상기 메모리 셀의 출력을 증폭하는 센스 증폭기;
    n-1 종류의 임계값이 각각 설정되는 n-1 개의 기준 셀;
    상기 기준 셀의 각 출력들을 증폭하는 n-1 개의 기준 증폭기;
    각각의 상기 기준 증폭기들의 출력들과 상기 센스 증폭기의 출력을 수신하는 n-1 개의 차동 증폭기;
    상기 n-1 개의 차동 증폭기의 출력을 인코딩하는 인코더; 및
    상기 워드선에 접속되고, 상기 워드선에 공급된 전압보다 인접한 상기 임계값들의 차의 절반 만큼 낮은 전압을 모든 상기 기준 셀의 게이트들에 공급하는 레벨 시프트 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센스 증폭기는,
    입력 단자에 접속된 일단과 출력 단자에 접속된 타단을 갖는 제 1 도전형의 제 1 트랜지스터;
    전원에 접속된 일단과 상기 출력 단자에 접속된 타단을 갖는 상기 제 1 도전형의 제 2 트랜지스터;
    상기 입력 단자에 접속된 입력부와 제 1 및 제 2 트랜지스터의 게이트들에 접속된 출력부를 갖는 인버터; 및
    상기 출력 단자와 상기 전원 사이에 접속된 부하 소자로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 부하 소자는 상기 출력 단자에 접속된 게이트와, 상기 전원에 접속된 일단과, 상기 출력단자에 접속된 타단을 갖는 제 3 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 센스 증폭기는 상기 출력 단자를 충전하는 충전 회로를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 충전 회로는, 제 1 노드와 상기 출력 단자 사이에 접속된 상기 제 1 도전형의 제 4 트랜지스터와, 상기 제 1 노드와 상기 전원 사이에 접속된 상기 제 2 도전형의 제 5 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 각 기준 증폭기는 상기 센스 증폭기와 동일한 구조인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 레벨 시프트 회로는 두 개의 저항 소자들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 두 개의 저항 소자는 저항기이고 상기 레벨 시프트 회로는, 상기 워드선에 인가된 전압이 공급되는 워드 전압 입력 단자와 그라운드 사이에 직렬로 접속되는 상기 두 개의 저항 소자와, 상기 기준 셀의 게이트에 접속된 상기 두 개의 저항기 소자의 접속점을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 레벨 시프트 회로는, 상기 접속점과 상기 그라운드 사이에 접속되며 신호가 공급되는 게이트를 구비하는 상기 제 1 도전형의 제 6 트랜지스터와; 상기 접속점과 상기 워드선 사이에 접속되며, 상기 신호가 공급되는 게이트를 구비하는 상기 제 2 도전형의 제 7 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 차동 증폭기는,
    제 2 노드와 제 3 노드 사이에 접속되며 상기 센스 증폭기의 출력이 공급되는 게이트를 구비하는 제 1 도전형의 제 8 트랜지스터;
    상기 제 2 노드와 제 4 노드 사이에 접속되며 상기 기준 증폭기의 출력이 공급되는 게이트를 구비하는 상기 제 1 도전형의 제 9 트랜지스터;
    상기 제 3 노드와 상기 전원사이에 접속되며, 상기 제 3 노드에 접속되는 게이트를 구비하는 상기 제 2 도전형의 제 10 트랜지스터;
    상기 제 4 노드와 상기 전원 사이에 접속되며, 상기 제 3 노드에 접속되는 게이트를 구비하는 상기 제 2 도전형의 제 11 트랜지스터; 및
    상기 제 2 노드와 그라운드 사이에 접속된 상기 제 1 도전형의 제 12 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 차등 증폭기는,
    상기 제 12 트랜지스터의 게이트와 그라운드 사이에 접속된 상기 제 1 도전형의 제 13 트랜지스터;
    상기 제 12 트랜지스터의 상기 게이트와 제 5 노드 사이에 접속된 상기 제2 도전형의 제 14 트랜지스터;
    상기 전원과 상기 제 5 노드 사이에 접속되며 신호가 공급되는 게이트를 구비하는 상기 제 2 도전형의 제 15 트랜지스터; 및
    상기 제 13 및 제 14 트랜지스터의 게이트들과 그라운드 사이에 접속되며, 상기 신호가 공급되는 게이트를 구비하는 상기 제 1 도전형의 제 16 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 다수의 임계값으로부터 하나의 임계값으로 설정되어지며, 워드선 전압이 공급되는 게이트 전극을 구비하는 메모리 셀;
    상기 다수의 임계값으로부터 선택된 임계값을 가지며, 게이트 전극을 구비하는 하나 이상의 기준 셀; 및
    상기 워드선 전압을 수신하고 이 워드선 전압으로부터 시프트된 시프트 전압을 상기 기준 셀의 게이트 전극에 인가하는 레벨 시프트 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 분할된 전압은 상기 다수 임계값의 일 세트의 차이에 근거하여 분할되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 분할된 전압은 상기 워드선 전압보다, 상기 다수의 임계값의 인접한 임계 전압 사이의 차이의 절반만큼 낮은 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    입력 단자에 접속된 일단과 출력 단자에 접속된 타단을 구비하는 제 1 도전형의 제 1 트랜지스터;
    전원에 접속된 일단과 상기 출력 단자에 접속된 타단을 구비하는 상기 제 1 도전형의 제 2 트랜지스터;
    상기 입력 단자에 접속되는 입력부와 상기 제 1 및 제 2 트랜지스터의 게이트에 접속되는 출력부를 구비하는 인버터; 및
    상기 출력 단자와 상기 전원 사이에 접속된 부하 소자로 구성되는 센스 증폭기를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 부하 소자는 상기 출력 단자에 접속된 게이트와, 상기 전원에 접속된 일단과, 상기 출력 단자에 접속된 타단을 구비하는 제 3 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 센스 증폭기는 상기 출력 단자를 충전하는 충전 회로를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 충전 회로는, 제 1 노드와 상기 출력 단자 사이에 접속된 상기 제 1 도전형의 제 4 트랜지스터와, 상기 제 1 노드와 상기 전원 사이에 접속된 상기 제 2 도전형의 제 5 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    각각이 상기 센스 증폭기와 동일한 구조인 다수의 기준 증폭기를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 다수의 임계값으로부터 선택된 임계값으로 설정된 메모리 셀에 기록된 데이터를 판독하는 방법에 있어서,
    상기 메모리 셀에 워드선 전압을 인가하는 단계;
    상기 워드선 전압에 근거하여 기준 전압을 다수의 기준 셀에 인가하는 단계; 및
    상기 메모리 셀에 상기 워드선 전압이 공급될 때 상기 메모리 셀을 통하여 흐르는 전류와, 상기 기준 셀에 상기 기준 전압이 공급될 때 각각의 상기 기준 셀을 통하여 흐르는 전류를 비교하는 단계로 구성되며, 상기 기준 전압은 워드선 전압과는 다르게 되며, 상기 각 기준 셀은 상기 다수의 임계값으로부터 선택된 서로다른 임계값을 갖는 것을 특징으로 하는 데이터 판독 방법.
  21. 제 20 항에 있어서,
    상기 기준 전압은 상기 다수의 임계값의 일 세트의 차이에 근거하여 시프트되는 것을 특징으로 하는 데이터 판독 방법.
  22. 제 21 항에 있어서,
    상기 기준 전압은 상기 워드선 전압보다 상기 다수의 임계값의 인접한 임계 전압값들 사이의 차이의 절반만큼 낮은 것을 특징으로 하는 데이터 판독 방법.
  23. 다수의 임계값으로부터 선택된 일 세트의 임계값을 갖고, 활성화될 때 제 1 전류가 흐르게 되는 메모리 셀과;
    상기 메모리 셀이 활성화될 때 제 2 전류가 흐르게 되는 하나 이상의 기준 셀과;
    상기 제 1 전류와 상기 제 2 전류를 비교하는 비교 수단과;
    상기 메모리 셀이 워드선 전압이 공급되는 상기 다수의 각각의 임계값중 하나로 설정되는 경우에, 상기 메모리 셀에 흐르는 각 전류로부터 선택된 인접한 전류값들 사이의 값으로 상기 제 2 전류값이 설정되도록, 상기 제 2 전류를 발생시키는 기준 셀 전류 발생 수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 기준 셀 전류 발생 수단은, 상기 다수의 임계값들 중에서 인접한 임계값들의 차의 절반으로 설정된 상기 워드선 전압보다 낮은 전압을, 상기 기준 셀의 게이트에 발생시키는 레벨 시프트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 비교 수단은 상기 제 1 전류에 대응하는 제 1 전압을 발생하는 제 1 수단과, 상기 제 2 전류에 대응하는 제 2 전압을 발생하는 제 2 수단과, 상기 제 1 전압과 상기 제 2 전압을 비교하는 제 3 수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 다수의 임계값으로부터 선택된 임계값으로 설정되는 메모리 셀;
    각 기준 셀이, 상기 다수의 임계값으로부터 선택된 서로 다른 임계값으로 설정되는 다수의 기준 셀; 및
    일세트의 상기 다수의 임계값의 차이에 근거하여, 하나의 기준 전압을 상기 각각의 기준 셀에 공급하는 레벨 시프트 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 하나의 기준 전압은 상기 메모리 셀의 게이트에 인가된 워드선 전압보다 인접한 임계값들의 절반만큼 낮은 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 메모리 셀에 설정된 임계값에 대응하는 제 1 전압을 발생하는 제 1 증폭기를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 제 1 증폭기는, 상기 메모리 셀에 상기 워드선 전압이 공급될 때 상기 메모리 셀에 흐르는 전류에 근거하여 상기 제 1 전압을 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 기준 셀에 대응하는 다수의 제 2 증폭기를 추가로 포함하고, 각각의 제 2 증폭기는 상기 다수의 기준 셀 각각에 설정된 각각의 임계값에 대응하는 다수의 제 2 전압을 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 30 항에 있어서,
    상기 각각의 제 2 증폭기는 각 기준 셀에 상기 하나의 기준 전압이 공급될 때 각각의 기준 셀에 흐르는 전류에 근거하여 상기 제 2 전압을 발생시키는 것을특징으로 하는 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제 1 전압과 상기 각각의 제 2 전압을 수신하는 다수의 제 3 증폭기를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제 1 및 제 2 증폭기 각각은 그 출력부를 충전하는 충전 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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