TW440852B - Semiconductor memory device which can be set one from multiple threshold value - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims description 16
- 101100518501 Mus musculus Spp1 gene Proteins 0.000 claims description 12
- 230000000875 corresponding effect Effects 0.000 claims 5
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 238000010411 cooking Methods 0.000 claims 1
- 230000002079 cooperative effect Effects 0.000 claims 1
- 238000010422 painting Methods 0.000 claims 1
- 238000005406 washing Methods 0.000 claims 1
- 101150100415 Tac3 gene Proteins 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 13
- 101150108167 TAC1 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241001124076 Aphididae Species 0.000 description 1
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 101100368700 Caenorhabditis elegans tac-1 gene Proteins 0.000 description 1
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
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Description
A7 44085^ 五、發明説明（） 發明背景 發明之面積 本發明係關於多値型半導體記憶裝置，特別是關於多 値型不揮發性記憶裝置的讀取系統。 相關技術之描沭 圖6爲習知三階段讀取方法電路的結構圖。圖7爲圖6 所顯示之電路的資料讀取時序圖。 假定從4門檻値Vti (i=l，2，3或4 ; VtO<Vtl<Vt2 <Vt3)中將Vtl設定至記憶單元Cl (206)。於此，門檻値Vti 乃爲記憶單元的汲極電流超過OFF狀態下之洩漏電流位準 以上的源極與閘極間之電壓。分別將參考單元RC2 (208)的 門檻値設定至Vtl，與將參考單元RC3 (209)的門檻値設定 至Vt2。 穩定電壓電路1 (218)的輸出位準與門檻値VtO有相同 的電壓。穩定電壓電路2 (219)的輸出位準係設定至門檻値 Vtl。穩定電壓電路3 (220)的輸出位準係設定至與門檻値 Vt2有相同的電壓。因此，在將穩定電壓電路1 (218)的輸出 位準VtO供給至記憶單元之閘極的情況下，設定至記憶單元 的門濫値爲VtO以外的顧Vtl、Vt2或Vt3)，記憶單元爲設定 在OFF狀態。在將穩定電壓電路2 (219)的輸出位準VU供給 至記憶單元之閘極的情況下，設定在記憶單元中的門檻値 爲Vt2或Vt3，記憶單元爲設定在OFF狀態。在將穩定電壓 電路3 (220)的輸出位準Vt2供給至記憶單元之閘極的情況 下，設定在記憶單元中的門檻値爲Vt3，記憶單元爲設定在 __________2_____ 本紙ίί：尺及均用中阈找家梯今() /W規格（公釐） (誚先閱讀背1&-之注意事項再填巧本頁) 訂 赶瀠部中央掠準局吳T,消玢合iti.t印絮 ^140 8 5 2 A7 五、發明説明（） OFF狀態。將第1階段字線位準，其爲穩定電壓電路1的輸 出，供給到電晶體RC1。將第2階段字線位準，其爲穩定電 壓電路2的輸出，供給到電晶體RC2。將第3階段字線位準， 其爲穩定電壓電路3的輸出，供給到電晶體RC3。將參考單 元1至3的每一汲極分別連接到參考放大器1 (203)、參考放 大器2 (204)與參考放大器3 (205)。 接下來，將解釋習知3P皆段讀取電流的操作。 脈衝產生電路217產生脈衝信號P1 (231)、/P1 (232)、 P2 (233)、/P2 (234)、P3 (235)與/P3 (236)(在此，7"符號代 表負數邏輯）。 一開始，當所有脈衝信號P1 (231)、P2 (233)與P3 (235) 爲設定在Η位準的情況下，本電路是位於無效狀態。 接著，字線選定信號ΧΡ (230)與脈衝信號Ρ1 (231)變成 L位準(Tac 1期間）。由於以ΧΡ信號230將傳輸聞240與傳輸 閘243轉到ON而設定在導通狀態，且傳輸閘246也轉到ON 而設定在導通狀態，貝ί!穩定電壓電路1的輸出位準VtO經由 字線W00 (250)(第1階段字位準)供應到記憶單元C1的閘 極。因此，S&K單元α被選定。 在此，由於門檻値Vtl是設在記憶單元C1 (206)中，故 記億單元C1P06)是設定在OFF狀態。另一方面，參考單元 RC1 (207)的門檻値是設在VtO，故參考單元RC1 (207)是設 定在ON狀態。以門檻値與參考電壓的比較使以下事實淸 楚：在時序Tael處的資料是OFF (High，邏輯値1)。 接著，脈衝信號P1 (231)上升且P2 (233)下降，使得傳 (請先▲閱讀背面之注意事項再填寫本頁) 本紙ί長尺度鸿坩中國Η家榡冷（（'NS ) Λ4規格（210X 297公釐） 440852
7 B 五、發明説明（） 輸閘240與傳輸閘243設定在非導通狀態，而傳輸閘241與傳 輸閘244則設定在導通狀態(Tac2期間）。 此時，將穩定電壓電路2的輸出位準Vtl經由字線W00 (25〇)(第段字位準)供應到記憶單元Cl，將記億單元ci (2〇6)設定在ON狀態，且參考單元RC2 (208)也設定在ON狀 態，且在時序Tac2處的資料是設定在ON狀態(Low，邏輯値 0)。 接著，脈衝信號P2 (233)上升，而脈衝信號P3 (235)下 降，使得傳輸閘241與傳輸閘244設定在非導通狀態，而傳 輸閘242與傳輸閘245分別在Tac2及Tac3期間被設定於導通 狀態。 在Tac3期間，將穩定電壓電路3的輸出位準Vt2經由字 線W00 (250)(第3階段字位準)供應到記憶單元C1 ’使記憶 單元C1 (206)設定在ON狀態。參考單元RC3 (209池設定在 ON狀態。在相同閘極位準的情況下，時序Tac3處的資料是 ON狀態(Low，邏輯値〇)。 :¾¾—部中决標準局貝-T消资含作社印y {对先玷讀背面之注意事項再填寫本頁) 訂 將感測放大器202在時間Tael、Tac2、Tac3的輸出與輸 出電路214的輸出信號DO及D1對於各自的門檻値之間的關 係顯示在表1。 [表1]
Tael Tac2 Tac3 D1 DO Vto 0 0 0 0 0 Vtl 1 0 0 0 1 Vt2 1 1 0 1 0 Vt3 r l 1 1 1 「1 4 標 440 85P a7 ___________B7 五、發明説明（） 本方法具有下述優點：電晶體的ON與OFF狀態可用字 線位準及寫入單元中之門鑑電壓Vt的差異加以判斷，使得 可以執行確實無誤的讀取。然而，有一個問題就是存取速 度慢。即，在附在字線之寄生電容C與電阻R供應信號X的 情況下，用於累積所需位準VI所需要的時間可約略以C與R 的乘積表示。因此，在讀取前述3階段字線的情況下，速度 可以下列方程式表示，其中Ts爲從感測放大器字線位準的 決定至讀取完成的時間。 Tac = 3xCxR+3xTs 換句話說，爲了寫於2位元資料單元的讀取與轉變，用 於讀取資料的時間將爲用於讀取平常1位元的時間之3倍 長。因此，不符合市場對高速裝置的需求，且只有特殊讀 取方法如系列存取方法等的半導體記憶裝置可被供應到市 場。 需要使用特殊電路，例如用於產生所需電壓位準的穩 定電壓電路、喊衝產生電路與用於控制字線上升時間的延 遲電路，使得這些特殊電路佔據約20%的晶片面積。 再者，在二進位搜尋的方式下，與圖兔及圖7所顯示之 讀取方法比較，在Tael期間一開始產生第2階段字位準以供 應至記憶單元使得可判斷將記憶單元轉到ON或者OFF。當 將記憶單元轉到ON時，字線位準爲設定至第1階段字位 準，其低於在接下來之Tac2期間的第2階段字位準。當將記 億單元轉到OFF時，字線位準爲設定至第3階段字位準，其 高於第2階段字位準。因此，藉由在Tac2期間判斷將記憶單 5 (請先_聞讀背面之注意事項再填湾本頁) 本紙張尺度適用屮阈Η家樣肀（rNS ) Λ4規格（210x 297公釐） 經潢部中央桴嗥局负工消灸合竹奴印來 440 85 2 A7 B7 五、發明説明（） 元轉到ON或者OFF來將2位元資料輸出。然而’無法將此 方法使用在有複數個選定的記憶單元連接在同一字線的情 況下。即，當將一字線連接到具有門檻値vtl的一記憶單元 與具有門檻値Vt2的另一記憶單元時，前述記憶單元在Tael 期間轉到ON。接著，在接下來之Tac2期間，必需將字線位 準設定於第1階段字位準以偵測前述記憶單元的門檻電 壓。然而，由於後面的記憶單元在Tac2期間轉到OFF，Tac2 期間的字線位準必需設定至第3階段字位準。因此，由於此 種讀取方法需要一字線對應於一記憶單元，以在Tael與2 期間讀出儲存在記憶單元中的資料，故會發生晶片尺寸增 加的問題。 另一方面，關於多値型半導體記憶裝置，用於讀取單 元之資料的另一方法爲藉由使字線在一個時間上升，如同 曰本專利公開公報日本發明專利公報昭62-140298號所揭 露者。 圖8顯示日本發明專利公報昭62-140298中所描述之 半導體記憶裝置的電路圖。此電路係包含：參考放大器 RA10，其用於產生3個參考電壓信號(在此，本圖只顯示參 考放大器RA10包含電晶體S1與S2用於產生1個參考電壓信 號）；與感測放大器SA10，其包含電晶體φ、Q11與Q12。 記憶電晶體Μ1可被設定至4個不同Ion電流位準(11 < 12 < 13 <14)的其中之一。另一方面，從具有個別Ion電流位準II、 12、13與14之電晶體SI' S2、S3與S4的電晶體結合體S1+S2、 S2+S3與S3+S4形成參考電流(11+12，I2+B，13+14)。再者， (請先时讀背命之注意事項再填寫本頁} 訂 本紙认尺度读州屮國闽家栉冷{ ('NS ) Λ4現棺（2!0'/297公嫠） ^40 85 2 五、發明説明（） 負載MOS電晶體Q11與Q12具有與感測放大器的負載MOS 電晶體Q1相同的尺寸，構成電流鏡偶。當流經記憶單元C1 的電流暫時爲12時，流經電晶體Q1的電流變成12而使流經 電晶體Q11與的電流總和變成2X12。然而，流經負載 MOS電晶體Q11與Q12的電流，成立2XI2>I1+ 12、2X12 < 12+13、2 X12 < 13+14的關係，僅於2 X12 > 11+12的情況下 輸出位準變成High。在其他情況下，可偵測電流全部爲 Low 0 .在前述實施例中，當記憶單元電晶體Ml可以流通交替 之電流II或12時，則產生參考電流11+12作爲與流進單元電 晶體Ml之電流比較的參考電流。 在此情況下，當將本實施例與前述實施例比較時，有 一個好處就是讀取寫在記憶單元中的資料與實現高速操作 變成可能。然而，記憶單元面積中的單元電流Ion具有大的 變化程度，使得讀取操作變得不正確。又，關於參考單元， 由於每一個參考放大器需要兩個參考單元，而使得晶片中 被參考單元佔據的面積變大。即，在製程中欲以寫入記憶 單元之微小的門濫値的微小差異來控制電流Ion的變化程 度是困難的’且寫入資料由於單元電流〖(^的變化程度而變 得不可靠。又，參考單元面積會增加。再者，產生一個比 較値需要兩個參考單元，致使誤差的分散性變爲兩倍，且 由於單元電流I的變化而造成不可靠的讀取。 (請先w.^背面之注意事項再填寫本頁)
、1T 本紙依尺度ilifl中阐闽家枵彳：(’阽>八4規格（210/297公角） 4 4 0 85 2 A7 __B7 五、發明说明（） 發明槪要 本發明爲提供一種多値型半導體記憶裝置，其可在減 少晶片尺寸下確保高速與穩定可靠的操作。 本發明的半導體記憶裝置係包含：記憶單元，其中設 定了η (η爲大於或等於2的任意整數)種門檻値的其中一門 濫値；字線，其連接至記憶單元的閘極；X解碼器，用於 控制字線；感測放大器，用於放大從記憶單元的輸出；（η -1)個參考單元，其中分別設定了(η - 1)種參考値；（η - 1) 個參考放大器，用於放大個別參考單元的輸出；（η - 1)個 差動放大器，用於輸入個別參考放大的輸出與感測放大器 的輸出；編碼器，用於將該(η - 1)個差動放大器的輸出編 碼；及電壓分割電路，用於供應電壓到(η - 1)個參考單元 的閘極，此電壓爲比供應至字線的電壓小了相鄰門檻電壓 値間之差異的一半。 圖式之簡單說明 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白，其中： 圖1爲依照本發明之實施例的多値型半導體記憶裝置 的方塊圖。 圖2爲本發明之多値型半導體記億裝置的讀取時序 圖。 圖3爲依照本發明之實施例的多値型半導體記億裝置 的電路圖。 ___8 __ 本紙張尺度適川中國围家榡呤((’NS ) Λ4規格（210X297公釐) {請先κί讀背而之注意事項再填寫本頁) 經減部中丈標準局貝-x消资合作杜印灰 - 40852 A7 '_ B7 五、發明説明（） 圖4爲顯示記憶單元與參考單元的閘極電壓與汲極電 流之關係的圖。 圖5爲比較依照本發明之多値型半導體記憶裝置中參 考放大器之輸出位準與感測放大器之輸出位準的比較圖。 圖6爲習知多値型半導體記憶裝置之一例的方塊圖。 圖7爲用於圖6所顯示之裝置的讀取時序圖。 圖8爲另一習知多値型半導體記憶裝置的電路匱1 ° 符號說明 101〜X解碼器 102〜感測放大器 103-105〜參考放大器 106〜記憶單元 107-109〜參考單元 1KM12〜差動放大器 113〜編碼器 η 4〜輸出電路 115〜位準移動電路 120〜位址線 121〜字線 > 122〜參考字線 123〜感測放大器偵測信號 124-126〜參考電壓信號 127-129〜差動輸出信號 _____—' 本紙张尺度述州中家標彳（（，NS ) Λ4規格（210X 297公梦） (請先閲讀背νδ之注意事項再填寫本瓦) T J's° 440 85 2 A7 B7 .¾¾-部中吹禕準局另J-消f舌竹社印犁 五、發明説明（） 130〜外部輸出信號 202〜感測放大器 203-205〜參考放大器1-3 206〜記憶單元 207-209〜參考單元 213〜編碼器 214〜輸出電路 217〜脈衝產生電路 218-220〜穩定電壓電路 230〜字線選定信號 231-236〜脈衝信號 240-246〜傳輸閘 250〜字線 P10、P20、P30、P40、P50、P60、P70、P80、P1 卜 P2卜 P31、P4卜P51〜P型電晶體 N10、N20、N30、N40、N50、N60、N70、N100、NU、 N21、N31、N4卜N5卜N61〜N型電晶體 較佳實施例之詳鄰說昍 圖1至圖5顯示本發明之實施例。茲參考圖1，依照本發 明之第1實施例的半導體記憶裝置係包含記億單元C1 (106);與X解碼器⑻，其用於從字線wo〇 12ι選定記憶單 元106。將感測放大器102連接至記憶單元106的電晶體汲極 以將記憶單元106中所記憶的資料放大。位準移動電路115 (-¾先閱讀背面之注意事項再填寫本頁) .17 本紙張尺度適則等ϋ* ( ΓΝ!5 ) Λ4規格（2]〇X 297公梦） Μ 0 8 5 2 Α7 __ Β7 五、發明説明（） (請先'閱讀背16之注意事項再填寫本頁) 接收X解碼器101的輸出，並經由參考字線RW 122將已穩定 位準輸出到參考單元RC1至RC3 (107、108與109)。參考單 元RC1至RC3 (107至109)爲分別設定在不同門檻値。參考放 大器1至3 (103至105)將寫在參考單元RC1至RC：3 (1〇7至1〇9) 的資料放大’以輸出個別的參考電壓至信號線RA〇至RA2 (124至126)。差動放大器1至3 (110至112)接收從參考放大器 1至3 (103至105)來的個別輸出與感測放大器102的一輸 出，以分別判斷所接收信號的位準並將結果輸出在個別的 信號線SOO至S02 (127至129)上。編碼器113輸入差動放大 器1至3 (110至1Π)的電壓輸出，並將資料輸出予以編碼兩 位元資料D0與D1。輸出電路114將已編碼之輸出放大，並 將兩位元資料D0與D1輸出。 接著，观用圖2說明本發明之操作。一開始，從具有 VtO < Vtl < Vt2 < Vt3之關係的門檻値中將其中一門檻値寫 入記憶單元C1 (106)。相鄰的門檻値之間的差異幾乎相等。 另一方面，把不同門濫値寫入參考單元RC1 (107)、RC2 (108) 與RC3 (109)，使得門檻値Vt3以外的3種狀態被寫入參考單 元中。在此，將參考單元RC1 (107)的門檻値設定爲VtO， 將參考單元RC2 (108)的門檻値設定爲Vtl ’而將參考單元 RC3 (109)的門濫値設定爲Vt2。X解碼器101藉由位址線XP (120)上的位址信號使得位於HIGH位準的字線WOO (121)去 選定記憶單元C1 (106)。另一方面，將具有比字線W00所供 應的電壓小了門檻値(Vtl-Vto)之1/2的電壓經由位準移動 電路115的輸出線RW (122)供應到參考單元RC1至RC3 11 本紙乐尺度述抝中阈®家標肀{ (’NS ) Λ4規樁（2I0'X 297公釐） 蚜",部中少'枒準而負τ,消於合作社印5^ 440852 A7 ______ B7 五、發明説明（） (107至 109)。 以感測放大器102將記憶單元C1 (106)的輸出放大，以 產生用信號線123供應的偵測位準SA。再者，以各自的參 考放大器1至3 (103至105)將參考單元RC1至RC3 (107至109) 的輸出放大，以輸出用信號線124至126供應的參考電壓信 號RA0至RA2。將偵測位準SA與參考電壓信號RA0至RA2 輸入到全部的3個差動放大器1至3 (110至112)。當偵測位準 SA與個別的參考電壓信號RA0至RA2之間的比較結果與放 大結果藉由3個差動放大器1至3 (110至112)所決定時，輸出 SOO至S02被經由信號線(127至129)傳輸到編碼器113。編 碼器113依照表2將從差動放大器1至3 (110至112)的3種狀 態之輸入加以編碼，以將此3種狀態轉換成兩位元資料。接 著，輸出電路114接收此兩位元資料並將接收到之雨位元資 料放大’以將資料D0與D1 (130)輸出。 [表2] SOO SOI S02 D1 DO 1 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 0 0 1 1 以此方式，資料可在Tael期間被讀取，因此完全不需 要期間Tac2與Tac3。 用圖3說明本發明之第2實施例。圖3爲一電路圖，其包 含圖1所顯示之記憶單元C1 (106)、感測放大器(102)、參考 __ ——______ 12 本紙乐尺度適用中國困家標嗲（GNS ) Λ4現格UiOX297公嫠） (請先聞讀背此之注意事項再填寫本頁)
4 4 0 8b A7 B7 經澇部中决標準局Μ t,消於合竹it印欠 五、發明説明（） 單元RCi (107、108或109)、參考放大器RAi (103、104或 105)、差動放大器(110、η 1或112)與位準移動電路(115)。 在此，圖1中顯示了3個參考放大器其中之一與一差動放大 器之間的關係。即，雖然實際上使用3個參考單元、3個參 考放大器與3個差動放大器，但圖3只顯示其中一個組合， 而省略重複的解釋。在任何情況下，其他組合的結構都是 相同的。 感測放大器102包含一回饋部分，其由NOR電路所組 成，其包含··電晶體Pl〇、P20、N10、N20與N30 (P表示p 傳導型而N表示η傳導型）；充電電晶體N40 ,其爲了較高速 度而使用的；電晶體Ν50，其接收脈衝輸入信號PW作爲閘 極輸入，與連接到負載電晶體Ν30作爲充電或補償電路； 與負載電晶體Ρ40。將感測放大器102連接到記億單元C1作 爲其輸入與連接到差動放大器作爲其輸出。參考放大器 (103、104或105)與感觚改大器102具有相同的結構，故將對 參考放大器的解釋省略。 差動放大器(110、111或112)包含一穩定電壓電路，其 由電晶體Ρ60、Ρ70、Ν80與Ν90所組成，用於產生所需之穩 定電壓位準VI。此差動放大器尙包含電晶體Ν71，其接收 穩定電壓電路的輸出；電晶體Ν60與Ν61，分別用於輸入感 測放大器偵測位準SA與參考電壓信號RAi (i = 0、1或2) (124、125或126);與電晶體P50與P51，其構成電流鏡偶。 將差動放大器(110、111或112)的輸出輸出到信號線(127、 128或 129)作爲信號SOi(i = 0、1 或2)。 13 {請先閲讀背面之注意事項再填寫本頁) 本紙张尺度埤川肀家榡呤（（’NS ) Λ4規格（2I0X297公芨） 4 40 8 5 2 A7 五、發明説明（ 妗冶部中史榡卑扃兵二消资合作社印繁 作爲分壓電路的位準移動電路115係包含：電晶體 P80 ’其具有供應字線位準W00的源極；電阻元件R1，其連 接至電晶體P80的汲極；電阻元件R2，其連接在電阻元件 R1的一尾端與接地GND之間；與電晶體N100，其具有汲極 連接至電阻元件R1與R2之間及源極連接至GND。 在此，茲參考屬4說明位準移動電路115的輸出與供應 至字線W00 (121)的電壓之間的關係，及流經記憶單元C1 (106)的電流Ivtj (j = 0、1、2或3)與流經參考單元RCi (i = 1、 2或3) (107、108或109)的電流lrefi(i=0、1或2)之間的關係。 圖4爲顯示記憶單元C1與參考單元RCi (i=l、2或3) 中，字線電壓Vg與汲極電流Id間之關係的圖。一開始，設 定電阻元件R1與R2使得參考字線RW對於字線位準W00的 電壓下降量爲設定至相鄰門檻値Vt間之電壓差異的一半， 即VtO與Vtl間之差異、Vtl與Vt2間之差異或Vt2與Vt3間之 差異的一半。此與參考單元RCi (i=l、2或3) (107、108或 109)的門檻値之表面上的移動相同，使得即使設定在參考 單元RCi (i= 1、2或3) (107、108或109)的門檻値與設定在記 憶單元C1的門檻値是相同的，流經參考單元RCi (i=l、2 或3)的電流値Irefi (i=0、l或2)也必然小於記憶單元Cl (106) 的電流値Ivtj (j = 0、1、2或3)。 假使將門檻値VtO寫入記憶單元Cl (i06)，且將門檻値 VtO寫入參考單元RC1 (107)。當沒有電壓供應到閘極的時 候，記憶單元C1 (106)與參考單元RC1 (107)的汲極電壓是 相同的，此乃由於電位爲從具有同樣構造的偏壓電路(未顯 14
1T 本紙张尺度邊川中KS家標今（CNS ) Λ4規格（2丨0X 297公嫠） d ά 0 Qbc a? ___Β7_ 五、發明説明（） '示)供應到單元Cl與RC1的汲極。在此，在將字線WOO的位 準設定在3.5 V的情況下，流經記憶單元C1的電流在點C時 變成電流値Ivtl。再者，圖1所顯示之參考單元RC2與RC3 各自的電流値分別在點D時變成Irefl與在點F時變成Iref2 ’ 此乃由於參考單元RC2與RC3爲分別設定在門檻値Vtl與 Vt2。在此，設定IvtO>IrefO>Ivtl的關係，使得IrefO爲IvtO 與Ivtl之間的中間値。當記憶單元的門檻値爲VtO、Vtl、 Vt2與Vt3時，個別的電流値爲IvtO、IvU、Ivt2與Ivt3，而參 考單元禮、RC2與RC3各自的電流値爲IrefO、Irefl、Iref2 與Iref3，有IvtO > IrefO > Ivtl > Irefl > Ivt2 > Iref2 > Ivt3的關 係。 接著，將參考圖5說明感測放大器位準SAi與參考位準 RAi (i =0、1或2) (124至126)之間的關係。 在參考單元RC1的門檻値Vt爲Vtl的情況下，因電流 Ivtl流經負載電晶體P40 (301)的所導致的壓降，而使SAi的 位準成爲VSA(C 1 =Vt 1 )(507)。另一方面，參考放大器1 (103) 的輸出RA0 (124)爲位準Vra〇 (508)，此乃由於參考單元 RC1具有門檻値VtO且將電壓RW (122)供應到其閘極，其較 供應至字線W00 (121)的字線電壓小了(】/2)X(Vtl—VtO)。 同樣的，參考放大器2 (104)的輸出RA1 (125)爲位準VRA1 (506) ’而參考放大器3 (105)的輸出RA2 (126)爲位準VRA2 (504)。在此’建立VRA〇<VsA(Cl=Vtl)<VRAl<VRA2 的關係。 在此實施例中，當參考單元RC1 (106)的門檻値Vt爲 _______15_ 本紙張尺度试州中闽因家標中(7NS ) Λ4規格（210X297公梦) (誚先‘聞讀背岛之注意事項再填寫本頁) 訂 44085 2 A7 ____B7_ 五、發明説明（）
Vtl時，如在圖5中所見，由於建立VRAO<VSA(Cl=Vtl；) 的關係，差動放大器1 (110)的輸出SOO (127)變成Low (邏輯 値0)。同樣的，由於建立VRAl>VSA(Cl=Vtl)的關係，差 動放大器2 (111)的輸出SOI (128)變成High (邏輯値1)。由於 建立VRA2>VSA(Cl=Vtl)的關係，差動放大器3 (112)的輸 出S02 (129)也爲High (邏輯値1)。 表3顯示在記憶單元C1 (106)的門檻値爲VtO、Vtl、Vt2 與Vt3的情況下，輸出(D1與DO)與輸出SOO至S02之間的關 係。 (請先W讀背面之注意事項再填寫本頁) _] C1的 門檻値 VSA 與 VRA 之間的關係 SOO SOI S02 D1 DO VtO VsA<Vra〇 1 1 1 0 0 Vtl Vra〇<Vsa<Vrai 0 1 1 0 1 Yt2 VRA1<VSA<VRA2 0 0 1 1 0 Vt3 VRA2<VSA 0 0 0 1 1 訂 :¾.¾部中决核Ϊ?-而OCJ.消於合竹社印-震 輸出SOO至S02 (127至129)是習知技術之輸出的倒 置。然而，當將一反相器裝到每一輸出時，則提供相同的 輸出狀態。 信號SA與信號RA0至RA2的位準同時上升，變成大約 相同的位準，此爲藉由將供應至電晶體N50 (302)與N51 (303)的脈衝信號PW (304)提高至Η位準。因此，藉執行相 同的補償可實現速度的增進。已說明過字線W00 (121)的位 準爲藉使用升壓電路(未顯示)而從電源VCC所供應。在此 _____；__16_ 逆州中闽S家標兮(CNS ) ( 2Ι0κ 297公沒) 經#部中史梂if而貞-T消资合作.ί-i印絮 4 4 0 8 5 五、發明説明（） 情況下，如於圖4所見，流經參考單元C1 (106)與參考單元 RC1至RC3(107至109)的電流又將增加，使得速度可再增 加，因爲感測放大器可在稍早時測定何値較大，而可將電 源VCC設定到較小的電壓。再者，在此實施例中，已說明4 値半導體記憶裝置但並不將値的數量限定於此。通常，可 將本發明應用到N値半導體記憶裝置。 如前所述，依照本發明，藉使用二進位搜尋方法並不 需要將字線提升至3個階段來讀取資料。由於藉由字線只提 升一次來讀取資料是可能的，故可得到實質上與習知2値半 導體記憶裝置相等的速度。因此，對於習知4値半導體記憶 裝置而言，是可增加讀取速度的。換句話說，以RC表示寄 生電阻與電容及Ts表示感測速度，可以下列關係來讀取資 料：Tac = CXR+Ts，此乃由於與第1習知技術比較其字線 只提升一次。因此，可將存取時間減至以3階段讀取習知字 線的4値半導體記憶裝置的1/3，及二位元搜尋方法的4値半 導體記憶裝置的I/2。再者，依照本發明，當與習知字線爲 3階段提升以讀取資料的情況比較，並不需要特殊電路如穩 定電壓電路、傳送聞極或延遲電路等，而其佔據之面積可 下降20%，因此提供降低晶片尺寸的好處。 當與日本發明專利公報日召62_140298號中所描述的感 測方法比較，母參考放大器只有—參考單元，使得參考 單兀所佔據的面積變成1/2。再者，在與日本發明專利公報 昭62_140298號中所描述的感測方法比較的情況下，由於 分散狀態下的ON電流的變動程度大於門檻値的變動程 (請先閲讀背面之注意事項再填寫本頁) ,ιτ
本紙张尺度適扣中阈因家標肀((’NS ) Λ4規格（2I0X 297^~T A7 五、發明説明（） 度，有可能在習知方法中操作會變得不穩定。另一方面， 依照本發明，由於將參考單元的閘極位準設定成較字線位 準小了相鄰門檻値間之差異的一半，故門檻値可以類似的 方式，考慮寫入於記憶單元的門檻値而設定在相鄰門檻値 之中間點上。 從說明書可知並不將本發明限制於前述該實施例，在 不超出本發明之範圍及精神的情況下，可作種種變化實 施。例如，位準移動電路可具有串聯電晶體在線性區域操 作，來取代串聯電晶體R1與R2。 (讀先'閲讀背面之注意事項再填寫本S )
11T 本紙張尺度適州中家標呤（rNS ) Λ4規格（2i〇x297公釐）
Claims (1)
- 440852 8 8 8 8 ABCD 經濟部中央標牟局員工消費合作社印茉 六、申請專利範圍 丄一種半導體記憶裝置，其係包含： 記憶單元，其中設定了從η (η爲大於或等於2的整數) 種門檻値所選定的其中一門檻値； 字線，其連接至該記憶單元的閘極； 解碼器，用於選定該字線； 感測放大器，用於放大該記憶、單元的輸出： (η - 1)個參考單元，其中分別設定了(η - 1)種門濫値； (η - 1)個參考放大器，用於放大該參考單元各自的輸 出； (η -1)個差動放大器，用於接收該參考放大個別的輸出 與該感測放大器的輸出： 編碼器，用於將該(η - 1)個差動放大器的輸出編碼； 及 位準移動電路，其連接至該字線與供應電壓到所有該 參考單元的閘極，該電壓爲比供應到該字線的電壓小了相 鄰門濫電壓値的一半。 2.如申請專利範圍第1項所述之裝置，其中該感測放 大器係包含： 第1傳導型的第1電晶體，其具有一端連接至輸入端子 與另一端連接至輸出端子； 該第1傳導型的第2電晶體，其具有一端連接至電源與 另一端連接至該輸出端子； 反相器，其具有連接至該輸入端子的輸入與連接至該 弟1與桌2電晶體之閘極的輸出；及 _____19__ 说尺度適用中國國家棣準（CNS ) Α4坑格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 4 4 0 8 5 Α8 Β3 C8 D8 經濟部中央標隼局員工消費合作社印製 7T、申請專利範圍 負載元件，其連接在該輸出端子與該電源之間。 3. 如申請專利範圍第2項所述之裝置，其中該負載元 件爲第3電晶體，其具有閘極連接至該輸出端子、一端連接 至該電源與另一端連接至該輸出端子。 4. 如申請專利範圍第2項所述之裝置，其中該感測放 大器尙包含充電電路，用於充電該輸出端子。 5. 如申請專利範圍第4項所述之裝置，其中該充電電 路係包含：該第1傳導型的第4電晶體，其連接在第1節點與 該輸出端子之間；及該第2傳導型的第5電晶體，其連接在 該第1節點與該電源之間。 6. 如申請專利範圍第2項所述之裝置，其中各自的該 參考放大器與該感測放大器有相同的結構。 7. 如申請專利範圍第1項所述之裝置，其中該位準移 動電路包含2個阻抗元件。 《如申請專利範圍第7項所述之裝置，其中該2個阻 抗元件爲電阻器，且該位準移動電路尙包含：S亥2個阻抗元 件串聯連接在供應了供應至字線之電壓的字電壓輸入端子 與接地線之間；及該2個阻抗元件的連接點’其連接至該參 考單元的閘極。 9.如申請專利範圍第6項所述之裝置’其中該位準移 動電路尙包含：該第1傳導型的第6電晶體’其連接在該連 接點與該接地線之間，且其具有供應信號的閘極；及該第2 傳導型的第7電晶體，其連接在該連接點與該字線之間’且 其具有供應該信號的閘極。 20 (請先閲讀背面之注意事項再填寫本f ) -3 本紙張尺度適用中國國家梯準{ CNS > A4洗格（2t〇><297公釐） 經濟部中央標隼局員工消費合作社印製 A8 B8 C8 · D8 六、申請專利範圍 10. 如申請專利範圍第9項所述之裝置，其中該差動 放大器係包含： 該第1傳導型的第8電晶體，其連接在第2節點與第3 節點之間，且其具有供應該感測放大器之輸出的閘極； 該第1傳導型的第9電晶體’其連接在該第2節點與 第4節點之間，且其具有供應該參考放大器之輸出的閘 極： 該第2傳導型的第1〇電晶體，其連接在該第3節點與 該電源之間，且其具有連接至該第3節點的閘極； 該第2傳導型的第11電晶體，其連接在該第4節點與 該電源之間，且其具有連接至該第3節點的閘極；及 該第1傳導型的第12電晶體，其連接在該第2節點與 接地線之間。 11. 如申請專利範圍夢10項所述之裝置，其中該差 動放大器係包含： 該第1傳導型的第13電晶體，其連接在接地線與該 第12電晶體的閘極之間； 該第2傳導型的第14電晶體，其連接在該第12電晶 體的閘極與第5節點之間； 該第2傳導型的第15電晶體，其連接在該電源與該 第5節點之間，且其具有供應信號的閘極；及 該第1傳導型的第16電晶體’其連接在該第i3及第14 電晶體的閘極與接地線之間，且其具有供應該信號的閘 極。 12. —種半導體記憶裝置，其係包含·‘ 記憶單元，其中設定了從複數個門檻値所選定的其中 21 rFf— ^^^^1 —F^^i ^^^^1 ^^^^1 ^^^^1 —^E n (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榇準（CNS M4规格（210X297公釐） 44085 2 儲 C9 D9 圖式 一PMi値，該記憶單元具有供應字線電壓的閘極電極； 至少一個參考單元，其具有從該複數個門檻値選定的 一門檻値，該參考單元具有閘極電極；及 位準移動電路，其接收該字線電壓，與將從該字線電 壓移動之已移動電壓供應到該參考單元的該閘極電極。 13. 如申請專利範圍第12項所述之裝置，其中該已移 動電壓是基於一組該複數個門檻値的差異而分割的。 14. 如申請專利範圍第13項所述之裝置，其中該已分 割電壓比該字線電壓小了該複數個門檻値的相鄰門檻電壓 値間之差異的一半。 15. 如申請專利範圍第12項所述之裝置尙包含一感測 放大器’其係包含： 第1傳導型的第1電晶體，其具有一端連接至輸入端子 與另一端連接至輸出端子； 該第1傳導型的第2電晶體，其具有一端連接至電源與 另一端連接至該輸出端子； 反相器，其具有連接至該輸入端子的輸入與連接至該 第1與第2電晶體之閘極的輸出；及 負載元件，其連接在該輸出端子與該電源之間。 16. 如申請專利範圍第15項所述之裝置，其中該負載 元件爲第3電晶體，其具有閘極連接至該輸出端子、一端連 接至該電源與另一端連接至該輸出端子。 Π.如申請專利範圍第15項所述之裝置，其中該感測 放大器尙包含充電電路，用於充電該輸出端子。 ____22___ 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） (請先閱讀背面之注f項再行燴袈) 訂 經濟部中央標隼局員工消費合作社印製 Α9 Β9 C9 D9 8 5 2 圖式 18·如申請專利範圍第π項所述之裝置，其中該充電 電路係包含：該第1傳導型的第4電晶體，其連接在第丨節點 與該輸出端子之間；及該第2傳導型的第5電晶體，其連接 在該第1節點與該電源之間。 19. 如申請專利範圍第15項所述之裝置，尙包含複數 個參考放大器’其各自與該感測放大器有相同的結構。 20. —種讀取資料的方法，其中資料爲寫在記憶單 元，其中設定了由複數個門檻値選定之一門檻値，此方法 係包含下列步驟： 施加字線電壓至該記憶單元； 依照該字線電壓而施加參考電壓至複數個參考單元， 該參考電壓與該字線電壓不同，各該參考單元具有彼此不 同的一門檻値’該一門檻値係從該複數個門檻値所選定 的：及 比較當將該字線電壓供應至該記憶單元時流經該記憶 單元的電流與當將該參考電壓供應至該參考單元時流經各 自的該參考單元的電流。 21. 如申請專利範圍第20項所述之方法，其中該參考 電壓係依一組該複數個門檻値之差異而移位。 22. 如申請專利範圍第21項所述之方法，其中該參考 電壓比該字線電壓小了該複數個門檻値的相鄰門檻電壓値 間之差異的一半。 23_ —種半導體記憶裝置，其係包含： 記憶單元，其具有設定的門濫値，其爲從複數個門檻 _____23___ 本紙張尺度適用中國國家標隼（CMS ) Α4規格（210X297公釐） (請先閎讀背面之注意事項再行繪製) 訂 r 經濟部中央標率局員工消費合作社印製 輕濟部中央榡隼局員工消費合作枉印製 - Μ C8 D8 _ 六、申請專利範圍 値所選定的，該記憶單元被活化時則流通第1電流； 至少一個參考單元，當該記憶單元被活化時其流通第2 電流； 比較機構，用於比較該第1電流與該第2電流；及 參考單元電流產生機構，用於產生該第2電流，以將該 第2電流的値建立在相鄰的電流値之間，其中相鄰的電流爲 從流入對應到該複數個門檻値之各自一個的該記憶單元中 的電流所選定，將字線電壓供應到該記憶單元中。 24.如申請專利範圍第23項所述之裝置，其中包含位 準移動電路的該參考單元電流產生機構產生比該字線電壓 小了該複數個門檻値的相鄰門檻値間之差異的一半之電壓 至該參考單元的閘極。 25.如申請專利範圍第24項所述之裝置，其中該比較 機構係包含： 第1機構，其用於產生對應於該第1電流的第丨電壓； 第2機構，其用於產生對應於該第2電流的第2電壓；及 第3機構，其用於比較該第1電壓與該第2電壓。 26. —種半導體記憶裝置，其係包含： 記憶單元，將其設定至從複數個門檻値所選定的其中 一門檻値； 複數個參考單元，將各自的參考單元設定至彼此不同 而從該複數個門檻値所選定的一門檻値；及 位準移動電路，其基於一組該複數個門檻値之間的差 異而供應該參考電壓至各自的該參考單元。 ~~_ 24 裝------訂--.--：——線 (請先閱讀背面之注意事項再填寫本頁) 440852 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印装 六、申請專利範圍 27. 如申請專利範圍第26項所述之裝置，其中該參考 電壓比供應至該記憶單元的字線電壓小了相鄰門檻値的— 半。 28. 如申請專利範圍第27項所述之裝置，尙包含第1放 大器’其對應於設定至該記憶單元的門檻値而產生第1電 壓。 29. 如申請專利範圍第28項所述之裝置，其中該第1放 大器在當將該字線位準供應至該記憶單元時，基於流進該 記億單元的電流而產生該第1電壓。 30. 如申請專利範圍第29項所述之裝置，尙包含複數 個第2放大器，其對應於該參考單元，各自的第2放大器產 生複數個第2電壓，其爲對應於分別設定在各自的該複數個 參考單元中之門濫値。 31. 如申請專利範圍第30項所述之裝置，其中各自的 該第2放大器在當將該參考電壓供應至各自的參考單元 時，基於流進個別的參考單元的電流而產生該第2電壓。 32. 如申請專利範圍第31項所述之裝置，尙包含複數 個第3放大器，各自的第3放大器接收該第1電壓與該個別的 第2電壓的其中之一。 33. 如申請專利範圍第32項所述之裝置，其中各自的 該第1與第2放大器包含充電電路，其用於充電其輸 出。 25 本紙張尺度適用中画國家禕準（CNS ) A4規格（2】〇χ 297公釐） n ΙΊΙ —.1 n n n n a^ilm n n n T n I I K _ n .- » (請先閲讀背面之注意事項再填寫本頁)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16391297A JP3169858B2 (ja) | 1997-06-20 | 1997-06-20 | 多値型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW440852B true TW440852B (en) | 2001-06-16 |
Family
ID=15783196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW087109930A TW440852B (en) | 1997-06-20 | 1998-08-14 | Semiconductor memory device which can be set one from multiple threshold value |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6016276A (zh) |
| JP (1) | JP3169858B2 (zh) |
| KR (1) | KR100309299B1 (zh) |
| CN (1) | CN1120499C (zh) |
| TW (1) | TW440852B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6282145B1 (en) | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
| JP2001273796A (ja) * | 2000-03-29 | 2001-10-05 | Nec Microsystems Ltd | センスアンプ回路 |
| US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| KR100386296B1 (ko) * | 2000-12-30 | 2003-06-02 | 주식회사 하이닉스반도체 | 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법 |
| US6711068B2 (en) * | 2002-06-28 | 2004-03-23 | Motorola, Inc. | Balanced load memory and method of operation |
| WO2004079746A1 (ja) * | 2003-03-04 | 2004-09-16 | Fujitsu Limited | 不揮発性半導体記憶装置 |
| US7237074B2 (en) * | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
| JP4427361B2 (ja) | 2004-03-16 | 2010-03-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP4421925B2 (ja) | 2004-03-30 | 2010-02-24 | 三星電子株式会社 | 不揮発性半導体記憶装置 |
| US7345512B2 (en) * | 2004-05-04 | 2008-03-18 | Silicon Storage Technology, Inc. | Sense amplifier for low voltage high speed sensing |
| JP2009205798A (ja) * | 2009-06-18 | 2009-09-10 | Renesas Technology Corp | 半導体記憶装置 |
| US8259505B2 (en) * | 2010-05-28 | 2012-09-04 | Nscore Inc. | Nonvolatile memory device with reduced current consumption |
| CN108281163B (zh) * | 2018-02-05 | 2020-09-25 | 杭州旗捷科技有限公司 | 耗材芯片存储器电压反馈方法及耗材芯片 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4648074A (en) * | 1984-06-29 | 1987-03-03 | Rca Corporation | Reference circuit with semiconductor memory array |
| JPH0734312B2 (ja) * | 1985-12-13 | 1995-04-12 | 株式会社リコー | センス回路 |
| JPH0738274B2 (ja) * | 1988-12-22 | 1995-04-26 | 株式会社東芝 | 不揮発性半導体メモリシステム |
| JP2586722B2 (ja) * | 1990-10-11 | 1997-03-05 | 日本電気株式会社 | 半導体記憶装置 |
| US5202855A (en) * | 1991-01-14 | 1993-04-13 | Motorola, Inc. | DRAM with a controlled boosted voltage level shifting driver |
| JPH0574182A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 不揮発性半導体記憶装置 |
| JP3213434B2 (ja) * | 1993-03-25 | 2001-10-02 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置 |
| JP3581393B2 (ja) * | 1993-04-26 | 2004-10-27 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置 |
| WO1995034075A1 (en) * | 1994-06-02 | 1995-12-14 | Intel Corporation | Sensing schemes for flash memory with multilevel cells |
| US5602774A (en) * | 1995-11-16 | 1997-02-11 | University Of Waterloo | Low-power BiCMOS/ECL SRAM |
-
1997
- 1997-06-20 JP JP16391297A patent/JP3169858B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-18 US US09/099,404 patent/US6016276A/en not_active Expired - Lifetime
- 1998-06-19 KR KR1019980023220A patent/KR100309299B1/ko not_active IP Right Cessation
- 1998-06-22 CN CN98102638A patent/CN1120499C/zh not_active Expired - Fee Related
- 1998-08-14 TW TW087109930A patent/TW440852B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100309299B1 (ko) | 2002-01-15 |
| JPH1116379A (ja) | 1999-01-22 |
| KR19990007167A (ko) | 1999-01-25 |
| CN1120499C (zh) | 2003-09-03 |
| JP3169858B2 (ja) | 2001-05-28 |
| US6016276A (en) | 2000-01-18 |
| CN1203426A (zh) | 1998-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |