CN111033622B - 用于突发传输中的数据传输偏移值的设备和方法 - Google Patents

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Abstract

用于突发传输中的数据传输偏移值的设备和方法。一种示例设备可以包含偏移逻辑，所述偏移逻辑被配置成提供与耦接到信号线的存储器装置的接收器电路相关联的偏移值。所述偏移值基于所述接收器电路的采样电路的个别转换阈值电压偏置。所述示例设备可以进一步包含输入/输出I/O电路，所述I/O电路包括驱动电路。所述驱动电路被配置成接收逻辑信号和所述偏移值并且基于所述逻辑信号向所述信号线提供输出信号并且基于所述偏移值调整所述输出信号的电压。

Description

用于突发传输中的数据传输偏移值的设备和方法
背景技术
当前和未来一代动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)应用利用非常高的输入/输出(I/O)速度。在如当前和未来一代图形双倍数据速率5(GDDR5)/GDDR5X规格等图形存储器中尤其如此。图形存储器被设计用于要求高带宽和高I/O速度(例如，超过8Gbps)的应用。然而，当前和下一代芯片(如例如，GDDR5)采用较窄的存储器接口(如较窄的存储器总线宽度)和相对于先前几代减小的芯片尺寸。
速度的提高和占用空间的减小通常导致信号幅度减小并且数据有效窗口减小。在数据有效窗口较小的情况下，I/O接口中固有的小电压偏置可能使数据在主机与存储器之间不可靠地传送。
发明内容
描述了用于偏移突发传输中的数据值的示例设备和方法。一种示例设备包含偏移逻辑，所述偏移逻辑被配置成提供与耦接到信号线的存储器装置的接收器电路相关联的偏移值。所述偏移值可以基于所述接收器电路的采样电路的个别阈值电压偏置。所述示例设备可以进一步包含输入/输出(I/O)电路，所述I/O电路包含驱动电路。所述驱动电路可以被配置成接收逻辑信号和所述偏移值并且可以被配置成基于所述逻辑信号向所述信号线提供输出信号并且基于所述偏移值调整所述输出信号的电压。在一些实例中，所述驱动电路可以包含驱动器，所述驱动器被配置成基于上拉信号和下拉信号向所述信号线提供所述输出信号。所述上拉信号和所述下拉信号基于所述逻辑信号和所述偏移值。在一些实例中，所述驱动电路可以进一步包含耦接到所述驱动器的编码器。所述编码器可以被配置成接收所述逻辑信号和所述偏移值并且基于所述逻辑信号和所述偏移值提供所述上拉信号和所述下拉信号。在一些实例中，所述编码器可以被配置成确定与所述逻辑信号的第一数据时隙相对应的电压并且基于所述偏移值中与所述数据时隙相关联的偏移值来调整确定的电压以提供输出电压并且基于所述输出电压提供所述上拉信号和所述下拉信号。在一些实例中，所述编码器可以被配置成将所述偏移值中的第一偏移值应用于所述逻辑信号的与第一数据时隙相对应的位并且将所述偏移值中的第二偏移值应用于所述逻辑信号的与第二数据时隙相对应的第二位。所述第一偏移值可以不同于所述第二偏移值。所述第一数据时隙可以与所述第二数据时隙相邻。在一些实例中，所述示例设备可以进一步包含训练电路，所述训练电路被配置成与存储器装置的所述接收器电路执行接口训练操作，以确定所述偏移值。所述训练电路可以被配置成执行所述接口训练操作，所述接口训练操作包含通过所述信号线向所述接收器电路提供具有各个电压电平的测试信号并且基于所述测试信号接收回信号。所述偏移值可以基于接收到的信号来确定。
另一种示例设备可以包含存储器，所述存储器包含具有第一采样电路和第二采样电路的接收器电路。所述第一采样电路可以被配置成经由信号线接收信号并且检测在第一数据时隙处所述信号的值，并且所述第二采样电路可以被配置成经由所述信号线接收所述信号并且检测在不同于所述第一数据时隙的第二数据时隙处所述信号的所述值。所述信号线上的所述信号可以基于所述第一数据时隙的第一偏移值经预失真并且基于所述第二数据时隙的第二偏移值经预失真。在一些实例中，所述第一偏移值基于所述第一采样电路的电压偏移值，并且所述第二偏移值基于所述第二采样电路的电压偏移值。在一些实例中，所述第一采样电路包含第一比较器，所述第一比较器被配置成将所述信号与参考信号进行比较并且基于所述比较提供第一采样信号；和/或第一锁存器，所述第一锁存器被配置成响应于第一时钟信号锁存所述第一采样信号。在一些实例中，所述第二采样电路包含第二比较器，所述第二比较器被配置成将所述信号与所述参考信号进行比较并且基于所述比较提供第二采样信号；和/或第二锁存器，所述第二锁存器被配置成响应于不与所述第一时钟信号对准的第二时钟信号锁存所述第二采样信号。
一种示例方法包含：接收逻辑信号；以及接收与耦接到信号线的存储器装置的接收器电路相关联的偏移值。所述偏移值可以基于所述接收器电路的采样电路的个别转换阈值电压偏置。所述示例方法进一步包含基于所述逻辑信号确定要通过所述信号线提供的电压；应用所述偏移值来调整要通过所述信号线提供的所述电压；以及通过所述信号线提供经过调整的电压。在一些实例中，应用所述偏移值来调整要通过所述信号线提供的所述电压包含：在与所述接收器电路的第一采样电路相对应的数据时隙，将第一偏移值应用于所述信号线，并且在与所述接收器电路的第二采样电路相对应的数据时隙，将第二偏移值应用于所述信号线。所述第一偏移值不同于所述第二偏移值。在一些实例中，所述第一数据时隙可以是负偏移值并且所述第二数据时隙可以是正偏移值。在一些实例中，应用所述偏移值来调整要通过所述信号线提供的所述电压包括为驱动器提供上拉信号和下拉信号。所述示例方法可以进一步包含与存储器装置的所述接收器电路执行接口训练操作以确定所述偏移值。在一些实例中，执行所述接口训练操作包含：通过所述信号线向所述接收器电路提供具有各个电压电平的测试信号；基于所述测试信号接收回信号；以及基于接收到的信号确定所述偏移值。
附图说明
图1是根据本公开的实施例的存储器系统的框图。
图2是根据本公开的实施例的主机的框图。
图3是根据本公开的实施例的主机的框图。
图4是根据本公开的实施例的驱动器的示意图。
图5描绘了展示使用偏移值的编码器和发射器对的操作的时序图。
图6展示了根据本公开的实施例的半导体装置的示意性框图。
图7是根据本公开的实施例的存储器的I/O电路的接收器电路的框图。
图8是根据本公开的实施例的存储器的I/O电路的接收器电路的框图。
图9是根据本公开的实施例的用于GDDR5接口训练的方法的流程图。
具体实施方式
以下阐述了某些细节以提供对本公开的实施例的充分理解。然而，对于本领域技术人员而言将清楚的是，可以在没有这些特定细节的情况下实践本公开的实施例。此外，本文所描述的本公开的特定实施例是通过举例提供的并且不应当用于将本公开的范围限制到这些特定实施例。
图1是根据本公开的实施例的存储器系统100的框图。系统100可以包含通过输入/输出(I/O)总线与存储器装置120进行通信的主机110。主机110可以包含被配置成与存储器接口连接的任何电路，包含存储器控制器、堆叠式存储器装置中的逻辑芯片、处理器单元、图形处理器单元等。主机110可以包含训练电路112、偏移逻辑114、一或多个核116和I/O接口电路117，所述I/O接口电路包含用于通过I/O总线进行通信的驱动电路118和接收器电路119。存储器装置120可以包含I/O接口电路122。I/O接口电路122包含用于通过I/O总线进行通信的驱动电路123和接收器电路124。I/O总线可以包含一或多条数据信号线和一或多条写时钟(WCK)线。
在一些实例中，主机110可以包含存储器控制器或处理系统，和/或存储器装置120可以包含存储器，所述存储器包含易失性存储器和/或非易失性存储器。在一些实例中，存储器装置120可以包含动态随机存取存储器(DRAM)，如双倍数据速率(DDR)DRAM、低功率DDRDRAM或高速图形DRAM(例如，GDDR、GDDR5X等)。
驱动电路118可以针对每条信号线包含相应的驱动器，以通过I/O总线向存储器装置120提供信号。接收器电路119可以针对每条信号线包含相应的接收器。每个相应的接收器电路包含用于对数据进行检测和解码的解码器和采样电路。训练电路112可以执行接口训练操作，以确定接收器电路124的接收器的采样电路的转换阈值。训练操作可以包含经由驱动电路118以各个电平驱动I/O总线的信号线上的数据并且经由接收器电路119回读I/O总线的信号线上的数据，以确定每个采样电路的相应逻辑转换阈值(例如，接收器电路124处的经过采样的信号从逻辑高值转换为逻辑低值或反之亦然的电压)。基于相应转换阈值，所述一或多个核116可以确定接收器电路119的每个采样电路的相应偏移值并且可以在偏移逻辑114处存储表示采样电路的相应偏移值的偏移值。偏移值可以指示对应采样电路中的电压偏置。驱动电路118可以从偏移逻辑114接收偏移值，并且可以根据与采样电路相关联的相应偏移值来调整(例如，预失真)通过I/O总线传输的信号的电平。
存储器装置120的驱动电路123可以针对每条信号线包含相应的驱动器，以通过I/O总线向主机110提供信号。进一步地，接收器电路124可以针对每条信号线包含相应的接收器。因为驱动电路118的驱动器能够以比对应接收器检测数据更快的速率发送数据，所以接收器电路119中的每个接收器可以包含用于在不同时间段期间感测信号线上的数据的多个采样电路并且进一步包含用于组装数据的位以重构接收到的比特流的解码器电路。采样电路可以在不同的时间段期间感测信号线。每个采样电路可以包含比较器电路、锁存电路、解码器逻辑电路或其组合。
在操作中，主机110和存储器装置120可以通过I/O总线进行通信，以传递信息，如数据。然而，应了解，本公开的实施例还包含如地址、命令等其它信息在主机110与存储器装置120之间的传递。因此，本公开的实施例不仅限于数据的传递。在一些高速应用中，驱动电路118的驱动器可以能够以大于接收器电路124的单个接收器能够对数据进行检测和解码的频率操作。为了减轻将会由常规接收器引起的瓶颈，接收器电路124的接收器可以包含多个采样电路。每个采样电路可以被分配不同的相应时间段来对信号线上的数据进行检测和解码。也就是说，每个采样电路可以检测由发射器电路118的相应发射器发射的比特流的一部分，并且所检测的部分可以被组装以重构接收到的比特流。例如，如果接收器具有四个采样电路A、B、C和D：采样电路A可以在从T0到T1的第一时间段期间检测信号线的值；采样电路B可以在从T1到T2的第二时间段期间检测信号线的值；采样电路C可以在从T2到T3的第三时间段期间检测信号线的值；采样电路D可以在从T3到T4的第四时间段期间检测信号线的值，并且然后序列可以由采样电路A在从T4到T5的第五时间段期间检测信号线的值重新开始。
由于总线速度的原因，当检测信号线的值时，采样电路可以对转换阈值电压偏置敏感。转换阈值电压偏置可能是由包含在采样电路本身中的电路的性能的差异或提供到采样电路的参考电压的差异引起的。为了确定接收器电路124的每个接收器的个别采样电路是否具有电压偏置，训练电路112可以执行接口训练操作。训练操作可以包含经由驱动电路118以各个电平驱动I/O总线的信号线上的数据并且回读I/O总线的信号线上的数据，以确定由接收器电路119的接收器的每个采样电路检测到的值。基于回读数据，训练电路112可以确定每个采样电路的相应逻辑转换阈值(例如，接收器电路124的接收器的采样电路处的经过采样的信号从逻辑高值转换到逻辑低值或反之亦然的电压)。当采样电路的实际转换阈值不同于预期的转换阈值时，所述一或多个核116可以基于转换电压偏置确定接收器电路119的接收器的相应的采样电路的相应采样电路偏移值并且可以将相应采样电路偏移值存储在偏移逻辑114处。
在一些实施例中，系统100可以对I/O总线采用判定反馈均衡化(DFE)，其中接收器的转换阈值电压基于通过信号等传输的先前值进行调整。通常，在二进制信令系统中，转换电压大约是所述两个相反逻辑值的相应电压之间的一半。在一些高频应用中，从对应于一个逻辑值(例如，第一位)的电压转换到对应于相反逻辑值(例如，第二位)的电压可能没有足够的时间将信号线充电或放电到跨越转换阈值电压的电压，这会使位值产生误差。为了补偿这些转换，可以采用DFE，其中基于先前位的值在一个方向上将转换阈值电压稍加调整，以使跨越转换阈值电压稍微更可实现。例如，如果第一位“1”(例如，高电压)之后是第二位“0”(例如，低电压)，则接收器电路119的接收器可以通过各种手段将转换阈值电压调整到稍高的值以检测第二位。因此，除了采样电路中的一或多个采样电路中的固有偏移之外，接收器电路119的接收器还可以改变转换阈值电压以进行DFE。因此，在采用了DFE的一些实例中，训练电路112可以发送位值的各种组合，以确保基于两种信号转换类型来选择与接收器电路119的接收器相关联的偏移。在具有DFE实施方案的一些实例中，可以基于先前位的值来选择偏移值(例如，如果第一位是“1”，则为第二位选择第一偏移值，并且如果第一位是“0”，则选择第二偏移值)。在其它实例中，基于两种转换类型，将偏移值设定为单个最佳值。
在正常操作期间，当传输到具有分配的采样电路偏移值的采样电路时，驱动电路118可以使用从偏移逻辑114检索的采样电路偏移值来调整(例如，预失真)通过I/O总线传输的信号的信号电平。例如，驱动电路118可以确定要通过信号线发送的电压(例如，用于指示高逻辑值或低逻辑值)，并且然后可以基于所述给定时间段的对应偏移值来调整所述确定的电压。如前所述，采样电路可以包含用于检测信号线的值的比较器和用于捕获所述值的锁存器。数据的比特可以由也包含在采样电路中的解码器组装，以构建接收到的比特流。
驱动电路123与接收器电路119之间的通信协议可以类似于驱动电路118与接收器电路124之间的通信协议。在一些实例中，驱动电路118和/或驱动电路123的驱动器包含用于驱动信号线上不同电压电平的信号的多电平信号驱动器。在一些实例中，驱动电路118和驱动电路123可以各自包含DRAM驱动器。应了解，主机110可以能够与多于一个存储器装置进行通信，而不脱离本公开的范围。
图2是根据本公开的实施例的主机200的框图。主机200可以包含偏移逻辑206、具有编码器0-N 212(0)-212(N)和驱动器0-N 222(0)-222(N)的驱动电路210。编码器0-N212(0)-212(N)中的每个编码器耦接到驱动器0-N 222(0)-222(N)中相应驱动器。在本公开的一些实施例中，主机200可以在图1的主机110中实施，并且驱动电路210可以在图1的驱动电路118中实施。在一些实例中，主机200可以包含预加重逻辑204。
对于每条信号线DQ0-DQN，驱动电路210可以包含相应的一组编码器0-N212(0)-212(N)和驱动器0-N 222(0)-222(N)。编码器0-N 212(0)-212(N)中的每个编码器可以从偏移逻辑206接收相应的逻辑信号<0:N>和偏移值0-N<0:M>。基于相应的逻辑信号<0:N>和偏移值0-N<0:M>，每个编码器0-N 212(0)-212(N)可以提供相应的上拉信号PUP0-N<0:K>和相应的下拉信号PDN0-N<0:K>。也就是说，编码器0-N 212(0)-212(N)可以根据与接收器侧的采样电路(例如，图1的接收器电路124的接收器的采样电路)相关联的相应偏移值0-N<0:M>来调整(例如，预失真)通过I/O总线传输的相应逻辑信号0-N的电压电平。经由偏移逻辑206提供的偏移值0-N<0:M>可以被确定为接口训练操作的一部分，如由图1的训练电路112执行的接口训练操作(例如，发送各个电压电平的信号以确定每个采样电路的转换阈值)。基于相应的PUP0-N<0:K>信号和相应的PDN0-N<0:K>信号，驱动器0-N 222(0)-222(N)驱动信号线DQ0-DQN上的信号。
在一些实例中，预加重逻辑204还可以基于与信号的转换(例如，从低值转换到高值或反之亦然)相关的其它标准将另外的电压偏移值应用于信号线。
在操作中，主机200可以通过信号线DQ0-DQN进行通信，以传递信息，如数据。然而，应了解，本公开的实施例还包含如地址、命令等其它信息在主机200与存储器装置之间的传递。因此，本公开的实施例不仅限于数据的传递。在一些高速应用中，驱动器0-N 221(0)-221(N)可以与具有转换阈值电压偏置的接收器进行通信，所述转换阈值电压偏置可能影响准确地检测传输的数据的能力。为了补偿接收器侧的转换阈值电压偏置，对于耦接到相应信号线DQ0-DQN的每个采样电路，偏移逻辑206可以向驱动电路210的相应编码器0-N 212(0)-212(N)提供个别的偏移信号。因为每个采样电路可以被分配不同的相应时间段以检测相应信号线DQ0-DQN上的数据，所以相应的编码器0-N212(0)-212(N)可以基于来自偏移逻辑206的偏移值0-N<0:M>，将对应的偏移值应用于在特定采样电路的时间段期间传输的信号。例如，在从T0到T1的第一时间段期间，可以将采样电路A的第一偏移值应用于信号；在从T1到T2的第二时间段期间，可以将采样电路B的第二偏移值应用于信号；在从T2到T3的第三时间段期间，可以将采样电路C的第三偏移值应用于信号；在从T3到T4的第四时间段期间，可以将采样电路D的第四偏移值应用于信号，并且然后序列可以从在从T4到T5的第五时间段期间应用采样电路A的第一偏移值重新开始。
由驱动器0-N 222(0)-222(N)应用于信号线DQ0-DQN的偏移可以由编码器0-N212(0)-212(N)所提供的相应PUP0-N<0:K>信号和相应PDN0-N<0:K>信号来控制。在一些实例中，偏移值可以是零偏移值、正偏移值或负偏移值中的一个。在一些实例中，偏移值可以基于编码器0-N 212(0)-212(N)和驱动器0-N 222(0)-222(N)的电路系统可以容纳的步长。应用偏移值可以提高对主机200所提供的比特流进行接收和解码的可靠性和鲁棒性。
图3是根据本公开的实施例的主机300的框图。主机300可以包含偏移逻辑306、编码器312和具有上拉电路324和下拉电路326的驱动器322。在本公开的一些实施例中，主机300可以在图1的主机110和/或图2的主机200中实施。在一些实例中，主机300可以包含预加重逻辑304。
编码器312和驱动器322可以接收逻辑信号并且通过信号线DQ提供对应的信号。编码器312可以从偏移逻辑306接收逻辑信号和偏移值<0:M>。基于相应的逻辑信号和偏移值<0:M>，编码器312可以向上拉电路324提供相应的上拉信号PUP<0:K>并且向下拉电路326提供相应的下拉信号PDN<0:K>。偏移值<0:M>中的每个偏移值可以对应于耦接到信号线DQ的相应采样电路。也就是说，编码器312可以根据与接收器侧的采样电路(例如，图1的接收器电路124的接收器的采样电路)相关联的相应偏移值来调整通过I/O总线传输的逻辑信号的电压电平。经由偏移逻辑306提供的偏移值<0:M>可以被确定为接口训练操作的一部分，如由图1的训练电路112执行的接口训练操作。基于相应的PUP<0:K>信号和相应的PDN<0:K>信号，上拉电路324和下拉电路326可以驱动信号线DQ上的信号。
在一些实例中，预加重逻辑304还可以基于与信号的转换(例如，从低值转换到高值或反之亦然)相关的其它标准将另外的电压偏移值应用于信号线。
在操作中，主机300可以通过信号线DQ进行通信，以传递信息，如数据。然而，应了解，本公开的实施例还包含如地址、命令等其它信息在主机300与存储器装置之间的传递。因此，本公开的实施例不仅限于数据的传递。在一些高速应用中，驱动器322可以与具有转换阈值电压偏置的接收器进行通信，所述转换阈值电压偏置可能影响准确地检测传输的数据的能力。为了补偿接收器侧的转换阈值电压偏置，对于耦接到信号线DQ的每个采样电路，偏移逻辑306可以向编码器312提供个别的偏移值<0:M>。因为每个采样电路可以被分配不同的相应时间段以检测信号线上的数据，所以编码器312可以基于来自偏移逻辑306的偏移值<0:M>调整在特定采样电路的时间段期间传输的信号。因此，可以以与目标采样电路相对应的序列模式来重复偏移值<0:M>。例如，在从T0到T1的第一时间段期间，可以将采样电路A的第一偏移值<0>应用于信号；在从T1到T2的第二时间段期间，可以将采样电路B的第二偏移值<1>应用于信号；在从T2到T3的第三时间段期间，可以将采样电路C的第三偏移值<2>应用于信号；在从T3到T4的第四时间段期间，可以将采样电路D的第四偏移值<3>应用于信号，并且然后序列可以从在从T4到T5的第五时间段期间应用采样电路A的第一偏移值<0>重新开始。
由驱动器322应用于信号线DQ的偏移值可以由编码器312所提供的相应PUP<0:K>信号和相应PDN<0:K>信号控制。在一些实例中，偏移值<0:M>可以具有指示零偏移值、正偏移值或负偏移值中的一个的值。在一些实例中，偏移值<0:M>的精确度可以基于编码器312和驱动器322的电路系统可以容纳的步长。应用偏移值可以提高对主机300所提供的比特流进行接收和解码的可靠性和鲁棒性。
图4是根据本公开的实施例的驱动器400的示意图。驱动器400可以用作DRAM中的驱动器，如双倍数据速率(DDR)DRAM驱动器或者GDDR5 DRAM或GDDR5X DRAM驱动器。虽然驱动器400被描绘为具有至少4条支腿，但是在不脱离本公开的范围的情况下，可以包含更多或更少的支腿。在本实例中，驱动器400可以包含上拉电路424和下拉电路426。上拉电路包含上拉信号线驱动器(例如，p型晶体管)442(0)-442(K)。下拉电路426包含下拉信号线驱动器(例如，n型晶体管)452(0)-452(K)。每对p型晶体管和n型晶体管可以构成驱动器支腿。在一些实例中，驱动器400可以包含7个驱动器支腿。在一些实施例中，信号线驱动器中的每个信号线驱动器的阻抗为240ohm。上拉信号线驱动器442(0)-442(K)可以各自由相应的上拉信号PUP<0:K>控制，以将信号线DQ驱动到VDDQ电压，并且下拉信号线驱动器452(0)-452(K)可以各自由相应的下拉信号PDN<0:K>控制，以将信号线DQ驱动到VSSQ电压。驱动器400可以在图1的驱动电路118、图2的驱动器0-N 222(0)-222(N)中的任何一个驱动器或者图3的驱动器322中实施。
在操作中，驱动器400可以响应于PUP<0:K>信号和PDN<0:K>信号而驱动信号线DQ。PUP<0:K>信号和PDN<0:K>信号的值可以由编码器提供，如图2的编码器0-N212(0)-212(N)或图3的编码器312。PUP<0:K>信号和PDN<0:K>信号的值可以由编码器基于针对连接到信号线DQ的采样电路应用的偏移值来设定。
图5描绘了展示使用偏移值的编码器和发射器对的操作的时序图500。在时序图500中，描绘了数据时隙0-13。从数据时隙0开始，每四个数据时隙(例如，时隙0、4、8、12)分配采样电路A；从时隙1开始，每四个数据时隙(例如，时隙1、5、9、13)分配采样电路B；从时隙2开始，每四个数据时隙(例如，时隙2、6、10)分配采样电路C；并且从时隙3开始，每四个数据时隙(例如，时隙4、8、12)分配采样电路D。基于逻辑信号，数据时隙0、3、6、7和13是逻辑高值，并且时隙2、4、5和8-12是逻辑低值。
如DQ信号所示，将第一偏移值应用于与采样电路A相对应的数据时隙0、4、8和12的DQ信号，并且将第二偏移值应用于与采样电路C相对应的数据时隙2、6和10的DQ信号。第一偏移值是负偏移值(例如，与无移值相比，减小了DQ信号的值)，并且第二偏移值是正偏移值(例如，与无偏移值相比，增大了DQ信号的值)。在图5所描绘的实例中，与采样电路B和采样电路D相关联的时隙没有偏移值或有零偏移。偏移值可以基于接收数据的对应采样电路中固有的电压偏置来确定。
应了解，第一偏移值和第二偏移值是示范性的并且不是按比例的，并且在不脱离本公开的范围的情况下，可以实施偏移值大小和关系的任何组合。应进一步了解，可以将非零偏移值应用于采样电路B或采样电路D的时隙，或可以将非零偏移值应用于采样电路A或采样电路C的时隙。例如，第一偏移值可以大于第二偏移值、等于第二偏移值或小于第二偏移值。
图6展示了根据本公开的实施例的半导体装置600的示意性框图。半导体装置600包含存储器管芯。存储器管芯可以包含地址/命令输入电路605、地址解码器610、命令解码器615、时钟输入电路620、内部时钟发生器630、定时发生器635、行解码器640、列解码器645、存储器阵列650、读/写放大器655、I/O电路660、ZQ校准电路665和电压发生器670。半导体装置600可以在图1的存储器120中实施。
在一些实施例中，半导体装置600可以包含但不限于例如DRAM装置，如集成到单个半导体芯片中的GDDR5 SGRAM。可以将管芯安装在外部衬底，例如存储器模块衬底、母板等上。半导体装置600可以进一步包含存储器阵列650。存储器阵列650包含多个存储体，每个存储体包含多个字线WL、多个位线BL和布置在所述多个字线WL与所述多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器640执行，并且位线BL的选择由列解码器645执行。感测放大器(SA)针对其对应的位线BL定位并且连接到至少一个相应的本地I/O线，所述I/O线进而经由用作开关的传输门(TG)耦接到至少两个主I/O线对中的相应主I/O线对。
半导体装置600可以采用多个外部端子，所述多个外部端子包含耦接到命令/地址总线(C/A)的地址端子和命令端子、时钟端子CK和/CK、数据端子DQ、写时钟(WCK)端子、电源端子VDD、VSS、VDDQ和VSSQ以及ZQ校准端子(ZQ)。
可以从外部为命令/地址端子供应地址信号和存储体地址信号。向地址端子供应的地址信号和存储体地址信号经由地址/命令输入电路605传递到地址解码器610。地址解码器610接收地址信号并且向行解码器640供应经过解码的行地址信号并且向列解码器645供应经过解码的列地址信号。地址解码器610还接收存储体地址信号并且向行解码器640、列解码器645供应存储体地址信号。
可以进一步从外部，如例如从存储器控制器605为命令/地址端子供应命令信号。命令信号可以通过C/A总线经由地址/命令输入电路605提供到命令解码器615。命令解码器615对命令信号进行解码以生成各种内部命令，所述内部命令包含用于选择字线的行命令信号和用于选择位线的列命令信号(如读取命令或写入命令)以及测试模式信号。可以将测试模式信号提供到测试模式电路625，这将在下文进行更详细的讨论。
因此，当发出读取命令并且及时为行地址和列地址供应读取命令时，从存储器阵列650中由这些行地址和列地址指定的存储器单元中读取读出数据。读出数据DQ经由读/写放大器655和输入/输出电路660从数据端子DQ输出到外部。当发出写入命令并且及时为行地址和列地址供应此命令并且然后将写入数据供应到响应于经由WCK端子接收的WCK定时的数据端子DQ时，写入数据由输入/输出电路660中的数据接收器接收并且经由输入/输出电路660和读/写放大器655供应到存储器阵列650并且写入由行地址和列地址指定的存储器单元中。
转向解释包含在半导体装置600中的外部端子，分别为时钟端子CK和/CK供应外部时钟信号和互补的外部时钟信号。可以将外部时钟信号(包含互补的外部时钟信号)供应到时钟输入电路605。时钟输入电路605可以接收外部时钟信号以生成内部时钟信号ICLK。将内部时钟信号ICLK供应到内部时钟发生器630，并且因此基于接收到的内部时钟信号ICLK和来自地址/命令输入电路605的时钟启用信号CKE生成相位控制的内部时钟信号LCLK。尽管不限于此，但是可以将DLL电路用作内部时钟发生器630。将相位控制的内部时钟信号LCLK供应到输入/输出电路660并将其用作用于确定读出数据的输出定时的定时信号。还可以将内部时钟信号ICLK供应到定时发生器635，并且因此可以生成各种内部时钟信号。
可以为电源端子供应电源电位VDD和VSS。将这些电源电位VDD和VSS供应到内部电压发生器电路670。内部电压发生器电路670基于电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等和参考电位ZQVREF。内部电位VPP主要用于行解码器640中，内部电位VOD和VARY主要用于包含在存储器阵列650中的感测放大器中，并且内部电位VPERI用于许多其它电路块中。参考电位ZQVREF用于ZQ校准电路665中。
还可以为电源端子供应电源电位VDDQ和VSSQ。将这些电源电位VDDQ和VSSQ供应到输入/输出电路660。电源电位VDDQ和VSSQ通常分别是与电源电位VDD和VSS相同的电源电位。然而，专用电源电位VDDQ和VSSQ被用于输入/输出电路660，使得由输入/输出电路660生成的电源噪声不会传播到其它电路块。
校准端子ZQ连接到ZQ校准电路665。当被ZQ校准命令信号(ZQ_com)激活时，ZQ校准电路665参考RZQ的阻抗和参考电位ZQVREF执行校准操作。将通过校准操作获得的阻抗码ZQCODE供应到输入/输出电路660，并且因此指定包含在输入/输出电路660中的输出缓冲器(未示出)的阻抗。
如先前所讨论的，命令解码器615对命令信号进行解码并且生成各种内部命令。例如，命令解码器615可以响应于测试模式写入内部命令而生成测试模式写入内部控制信号。当测试模式命令经由命令解码器615发出并且由测试模式电路625接收时，测试模式电路可以向I/O电路660输出测试模式控制信号，如测试模式写入内部控制信号(tm_wrint)。响应于接收到测试模式写入内部控制信号，I/O电路660可以被配置成进入测试模式配置，使得数据可以高速写入存储器阵列650并且从存储器阵列650读取，而无需使用I/O电路660的数据接收器。换句话说，测试数据可以在不依赖于数据接收器的情况下内部地写入存储器阵列650，由此允许在没有来自外部系统的输入的情况下执行写入数据测试。
在其它实例中，命令解码器615可以与主机执行接口训练。在接口训练操作期间，可以实行I/O电路660以及半导体装置600的其它组件的操作，以确定用于通过I/O总线与主机接口连接的操作阈值和限制。例如，可以在接口训练操作期间验证I/O电路660的接收器的采样电路的偏移值，以允许主机将偏移值应用于提供到半导体装置600的信号。
图7是根据本公开的实施例的存储器的I/O电路的接收器电路700的框图。接收器电路700可以包含耦接到锁存电路0-N 722(0)-722(N)的比较器电路0-N 712(0)-712(N)。接收器电路700可以在图1的接收器电路124和/或图6的I/O电路660中实施。
比较器电路0-N 712(0)-712(N)中的每个比较器电路可以耦接到信号线DQ0-N中的对应信号线并且可以被配置成接收参考电压信号REF。比较器电路0-N 712(0)-712(N)中的每个比较器电路可以包含多个采样电路，所述多个采样电路被配置成在相应的不同时间段将相应的信号线DQ0-N的电压与REF信号进行比较并且将采样信号SAMP0-N<0-M>提供到锁存电路0-N 722(0)-722(N)中的相应锁存电路。锁存电路0-N722(0)-722(N)可以响应于时钟信号CLK<0:M>提供相应的锁存信号LAT0-N<0:M>。可以将LAT0-N<0:M>中的每一个提供到解码器以构建接收到的比特流。
图8是根据本公开的实施例的存储器的I/O电路的接收器电路800的框图。接收器电路800可以包含耦接到锁存电路822的比较器电路812。接收器电路800可以在图1的接收器电路124、图6的I/O电路660或图7的接收器电路700中实施。
比较器电路812可以包含比较器0-3 832、834、836和838。在一些实例中，采样电路可以包含逻辑比较电路，如差分放大器电路。每个比较器0-3 832、834、836和838可以从DQ信号线接收信号并且将接收到的信号与参考信号REF进行比较。基于所述比较，每个比较器0-3 832、834、836和838可以提供相应的样本信号SAMP<0:3>。
锁存电路822可以包含锁存器0-3 842、844、846和848。每个锁存器0-3 842、844、846和848可以接收相应的SAMP<0:3>信号并且可以响应于对应的CLK<0:3>信号将相应的SAMP<0:3>信号锁存为相应的LAT<0:3>。LAT<0-3>信号可以被组装以恢复通过DQ信号线提供的比特流信号。
每个相应的比较器0-3 832、834、836和838与锁存器0-3 842、844、846和848对可以形成相应的采样电路。在一些高速应用中，每条信号线的单个采样电路可能无法可靠地对信号线上的转换进行检测和解码。因此，用所述多个采样电路将信号线划分成时间段可以减轻对单个采样电路的检测速度的限制。虽然图8示出了四个采样电路，但是应了解，在不脱离本公开的范围的情况下，可以实施更多或更少的采样电路。在一些DFE应用中，第二组比较器和第二组锁存器可以与比较器0-3 832、834、836和838和锁存器0-3 842、844、846和848并联耦接，其中第二组比较器电路接收第二REF电压并且第二组锁存器锁存第二组比较器的相应输出。对于每个位，下游电路系统可以确定是使用来自锁存器0-3 842、844、846和848中的一个锁存器的锁存位，还是使用来自第二组锁存器的锁存器的锁存位。
图9是根据本公开的实施例的用于GDDR5接口训练的方法900的流程图。方法900可以在图1的存储器系统100或图6的半导体装置600中实施。方法900从框905处开始，首先进行加电。加电后，设置x32或x16模式下的装置配置以及地址/命令行的管芯上端接。
在任选框910，可以完成地址训练过程。地址训练可以用于使地址输入数据眼居中。在一些实施例中，地址训练模式使用装置的地址输入与数据输出之间的内部桥。特殊的读取命令被用于地址捕获，所述地址然后经由数据输出引脚，例如图2所描绘的DQ和DBI_n引脚同步输出到控制器。控制器然后可以将地址模式与期望值进行比较并且相应地调整地址传输定时。
在框915，可以执行WCK到CK训练。WCK和CK时钟信号需要根据装置变化的特定相位关系。此相位关系确保了写入数据从外部WCK时钟域到内部CK时钟域的可靠相位转换。类似地，同一相位关系确保了读出数据从内部CK时钟域到外部WCK时钟域以及输出驱动器的可靠相位转换。这样有助于限定装置与存储器控制器之间的读取和写入等待时间。在一些实施例中，WCK到CK训练可以由控制器发起。控制器可以针对CK时钟扫描WCK时钟。装置可以通过指示“早期”或“晚期”时钟相位的静态信号来作出响应。最佳相位关系可以通过从早期到晚期相位的转换来指示。
方法900在框920通过执行读取训练来继续。读取训练可以使控制器能够为GDDR5装置的每个输出找到数据眼中心和突发帧位置。在一些实施例中，读取训练可以将数据总线与WCK时钟对准。这可以包含两个部分：1)将存储器控制器中的锁存时钟与读出数据位的中心对准；以及2)从连续读出数据流中检测突发边界。在另外的实施例中，读出缓冲器可以用作读出数据的临时存储装置。读出缓冲器可以预加载有测试数据，所述测试数据可以通过先前经过训练的地址总线进行传输。一旦读出缓冲器加载了测试数据，就可以由控制器重复地发出读取命令。然后，控制器可以扫描其时钟相位，直到数据被正确地采样为止。
在框925，可以执行写入训练。写入训练使存储器控制器能够为DRAM的每个高速输入找到写入数据的数据眼中心和突发帧位置。在一些实施例中，写入训练可以是接口训练中将数据总线与WCK时钟对准的最后步骤。类似于读取训练，写入训练可以包含两个部分：1)将DRAM中的锁存时钟与写入数据位的中心对准；以及2)从连续写入数据流中检测突发边界。在写入训练后，期望所有数据眼均居中。读取训练和写入训练还可以允许主机确定是否将偏移值应用于GDDR5装置内的采样电路。
根据前述内容，应了解，尽管出于说明的目的已经描述了本公开的具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开除由所附权利要求书限制外不受限制。

Claims (17)

1.一种用于突发传输中的数据传输偏移值的设备，其包括：
偏移逻辑，所述偏移逻辑被配置成提供与耦接到信号线的存储器装置的接收器电路相关联的偏移值，其中所述偏移值基于所述接收器电路的采样电路的个别阈值电压偏置；以及
输入/输出I/O电路，所述I/O电路包括驱动电路，所述驱动电路被配置成接收逻辑信号和所述偏移值，所述驱动电路被配置成基于所述逻辑信号向所述信号线提供输出信号并且基于所述偏移值调整所述输出信号的电压，其中所述驱动电路包括驱动器，所述驱动器被配置成基于上拉信号和下拉信号向所述信号线提供所述输出信号，其中所述上拉信号和所述下拉信号基于所述逻辑信号和所述偏移值，其中，所述驱动电路进一步包括耦合到所述驱动器的编码器，其中所述编码器被配置成接收所述逻辑信号和所述偏移值并且基于所述逻辑信号和所述偏置值提供所述上拉信号和所述下拉信号。
2.根据权利要求1所述的设备，其中所述编码器被配置成确定与所述逻辑信号的第一数据时隙相对应的电压，并且基于所述偏移值中与所述第一数据时隙相关联的偏移值来调整确定的电压以提供输出电压，其中所述编码器被配置成基于所述输出电压提供所述上拉信号和所述下拉信号。
3.根据权利要求1所述的设备，其中所述编码器被配置成将所述偏移值中的第一偏移值应用于所述逻辑信号的与第一数据时隙相对应的位并且将所述偏移值中的第二偏移值应用于所述逻辑信号的与第二数据时隙相对应的第二位。
4.根据权利要求3所述的设备，其中所述第一偏移值不同于所述第二偏移值。
5.根据权利要求3所述的设备，其中所述第一数据时隙与所述第二数据时隙相邻。
6.根据权利要求3所述的设备，其进一步包括训练电路，所述训练电路被配置成与存储器的所述接收器电路执行接口训练操作以确定所述偏移值。
7.根据权利要求6所述的设备，其中被配置成执行所述接口训练操作的所述训练电路包括通过所述信号线向所述接收器电路提供具有各个电压电平的测试信号并且基于所述测试信号接收回信号，其中所述偏移值是基于接收到的信号确定的。
8.一种用于突发传输中的数据传输偏移值的设备，其包括：
存储器，所述存储器包括具有第一采样电路和第二采样电路的接收器电路，其中所述第一采样电路被配置成经由信号线接收信号并且检测在第一数据时隙处所述信号的值，其中所述第二采样电路被配置成经由所述信号线接收所述信号并且检测在不同于所述第一数据时隙的第二数据时隙处所述信号的所述值，其中所述信号线上的所述信号基于所述第一数据时隙的第一偏移值经预失真并且基于所述第二数据时隙的第二偏移值经预失真，其中所述第一采样电路进一步包括第一锁存器，所述第一锁存器被配置成响应于第一时钟信号来锁存第一采样信号。
9.根据权利要求8所述的设备，其中所述第一偏移值基于所述第一采样电路的电压偏移值，并且其中所述第二偏移值基于所述第二采样电路的电压偏移值。
10.根据权利要求8所述的设备，其中所述第一采样电路包括第一比较器，所述第一比较器被配置成将所述信号与参考信号进行比较并且基于所述比较提供所述第一采样信号。
11.根据权利要求10所述的设备，其中所述第二采样电路包括第二比较器，所述第二比较器被配置成将所述信号与所述参考信号进行比较并且基于所述比较提供第二采样信号，其中所述第二采样电路进一步包括第二锁存器，所述第二锁存器被配置成响应于不与所述第一时钟信号对准的第二时钟信号锁存所述第二采样信号。
12.一种用于突发传输中的数据传输偏移值的方法，其包括：
接收逻辑信号；
接收与耦接到信号线的存储器装置的接收器电路相关联的偏移值，其中所述偏移值基于所述接收器电路的采样电路的个别转换阈值电压偏置；以及
基于所述逻辑信号确定要通过所述信号线提供的电压；
应用所述偏移值来调整要通过所述信号线提供的所述电压，包括：为驱动器提供上拉信号和下拉信号；
通过所述信号线提供经过调整的电压。
13.根据权利要求12所述的方法，其中应用所述偏移值来调整要通过所述信号线提供的所述电压包括：
在与所述接收器电路的第一采样电路相对应的第一数据时隙，将第一偏移值应用于所述信号线；以及
在与所述接收器电路的第二采样电路相对应的第二数据时隙，将第二偏移值应用于所述信号线。
14.根据权利要求13所述的方法，其中所述第一偏移值不同于所述第二偏移值。
15.根据权利要求13所述的方法，其中所述第一数据时隙是负偏移值并且所述第二数据时隙是正偏移值。
16.根据权利要求12所述的方法，其进一步包括与存储器的所述接收器电路执行接口训练操作以确定所述偏移值。
17.根据权利要求16所述的方法，其中执行所述接口训练操作包括：
通过所述信号线向所述接收器电路提供具有各个电压电平的测试信号；
基于所述测试信号接收回信号；以及
基于接收到的信号确定所述偏移值。
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