CN1779860A - 页面缓存器和包括页面缓存器的多状态非易失性存储设备 - Google Patents

Abstract

一种存储器单元阵列包括连接到多个非易失性存储器单元的位线，其中所述非易失性存储器单元可选择性地编程为至少是第一、第二、第三和第四阈值电压状态中的一个，并且其中第一、第二、第三和第四阈值电压状态对应于由第一和第二位定义的四个不同的数据值。页面缓存器电路存储逻辑值作为主锁存数据，并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值。副锁存电路存储逻辑值作为副锁存数据，并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值。所述存储设备可在读出模式和编程模式中操作，其中所述页面缓存器电路选择性地响应副锁存数据，禁止在编程模式中翻转主锁存数据的逻辑值。

Description

页面缓存器和包括页面缓存器的多状态非易失性存储设备

技术领域

本发明通常涉及半导体存储设备，更具体地，本发明涉及非易失性半导体存储设备和用于操作非易失性存储设备的方法。

背景技术

近年来，对于电可编程和电可擦除非易失性存储设备的需求急剧增加。这种设备的特征至少部分在于即使缺少供应电源也能够维持所存储的数据的能力。所谓的闪速存储器的使用(特别地但是不排他地)在诸如数码相机、蜂窝电话、个人数据助理(PDA)、和膝上电脑的便携式设备的环境中已经变得非常普及。诸如NAND型的闪速存储器能够在相对小的范围中存储大量的数据。

作为背景讨论，下面呈现闪速存储器单元和闪速存储器设备潜在的基本操作原理。然而，应当清楚地理解，下面的讨论仅仅是示例性的而不是以任何方式限制和/或定义本发明的范围。

首先参考图1A至图1C描述闪速存储器单元的操作原理。图1A图解说明了其中闪速存储器单元晶体管连接到存储设备的字线和位线的典型配置，图1B示出了闪速存储器单元晶体管的电路符号，图1C示出了闪速存储器单元晶体管的阈值电压特性。

集中参考图1A至图1C，闪速存储器单元晶体管包括位于基底3的表面的源极区4和漏极区5。在该示例中，基底是P型的，源极区4和漏极区5是N+型的。在源极区4和漏极区5之间定义的沟道区域上排列栅极结构。栅极结构包括浮动栅1和控制栅2。尽管未示出，隧道效应(tunneling)电介质层插入于浮动栅1和基底P-sub的表面之间，并且另一薄氧化层(或控制电介质)插入于浮动栅1和控制栅2之间。在图解的示例中，从位线BL提供漏极电压Vd，从字线WL提供控制栅电压Vcg，并且源极电压Vs连接到诸如地的基准电势。

闪速存储器单元晶体管的阈值电压定义其存储的逻辑值。也就是，在单个位单元晶体管的示例中，当闪速存储器单元晶体管处于其初始状态(也称作“擦除”状态)时，如图1C所示，阈值电压Vth相对较低。在这一状态中，单元晶体管被指定为具有逻辑值“1”，其通常对应于传统晶体管设备的导通状态。另一方面，当单元晶体管处于其“编程”状态(PGM)时，阈值电压Vth相对较高。这一高阈值电压状态被指定为具有逻辑值“0”，其通常对应于传统晶体管设备的截止状态。

为了将单元晶体管从其初始状态改变(编程)为其编程状态，利用已知的福勒-诺德海姆(Fowler-Nordheim，FN)隧道效应。简要地说，在控制栅2和基底P-sub之间产生相对大的正电势差，并且导致基底的表面上的沟道内的受激电子被推过该沟道并且被陷落到浮动栅1中。这些负充电的电子充当控制栅2和基底上的沟道之间的壁垒，因此增加单元晶体管的阈电压，如图1C所示。可以通过在控制栅2和基底P-sub之间形成大的负电势差来将单元晶体管带回到其初始状态，从而所产生的FN隧道效应横跨在浮动栅1和基底P-sub之间的薄氧化物层拖拽回所陷落的电子，因此消除电子壁垒并减小了阈值电压Vth。

多位(或者多状态)非易失性存储器的特征在于利用每个单元晶体管同时存储两位或多位数据。图2是用于解释示例性两位非易失性单元存储器的操作的图。在闪速存储器设备中发现的大量闪速存储器单元晶体管的阈值电压Vth通常展示钟形曲线分布。在图2的示例中，可以以四(4)个不同的阈值分布，即第一状态、第二状态、第三状态和第四状态中任意一个来设定单元晶体管。具有在由这些四个状态之一定义的分布内的阈值电压的任意单元晶体管被分配了相应的两位逻辑值，例如，图2所示的“11”、“10”、“00和“01”。图2所示的特定位分配是现有技术中已知的“灰度-编码”。

如上提到的，当单元晶体管的阈值电压从其正常的导通状态(其擦除状态)增加到更高状态的阈值电压时，单元晶体管被称为“已编程”。在图2中，到图(“11”)的较远的左侧的阈值电压分布是擦除状态。在单元晶体管的两位编程中，执行两个连续的编程操作，也就是，最低有效位(LSB)编程模式和最高有效位(MSB)编程模式。下面参考图3-5来描述这些LSB和MSB编程模式的示例。

首先注意，单元晶体管开始处于它的擦除状态，因此，其初始逻辑值是“11”(图2)。在这一示例中，如果待存储的数据的LSB是“0”，则执行编程操作，以便将单元晶体管的阈值电压从第一状态增加为第二状态(图3)。另一方面，如果待存储的数据的LSB是“1”，在LSB编程模式期间不执行编程。此处注意，在LSB编程模式之后单元晶体管处于第一状态或第二状态。

接着待存储的数据的MSB规定MSB编程模式中的操作。图4图解说明了已经采用了灰度编码的情况。不管LSB编程模式之后单元晶体管是处于第一状态还是第二状态，如果待存储的数据的MSB是“1”则在MSB编程模式中不执行编程。另一方面，如果待存储的数据的MSB是“0”，则取决于LSB编程模式后单元晶体管是处于第一状态还是第二状态而发生编程。这由图4中出现的虚线示出。如果待存储的数据的MSB是“0”，并且如果在LSB编程模式之后单元晶体管处于第一状态，则执行编程，以便将单元晶体管的阈值电压从第一状态变为第四状态。另一方面，如果待存储的数据的MSB是“0”，并且如果在LSB编程模式之后单元晶体管处于第二状态，则执行编程，以便将单元晶体管的阈值电压从第二状态变为第三状态。

图5类似于图4，除了采用了二进制编码。在这种情况下，第一至第四阈值电压状态表示两位值“11”、“10”、“01”和“00”。而且，不管在LSB编程模式之后单元晶体管是处于第一状态还是第二状态，如果待存储的数据的MSB为“1”时，在MSB模式中不执行编程。另一方面，如果待存储的数据的MSB是“0”，则取决于在LSB编程模式之后单元晶体管是处于第一状态还是第二状态而发生编程。这由图5中出现的虚线示出。如果待存储的数据的MSB是“0”，并且如果在LSB编程模式之后单元晶体管处于第一状态，则执行编程，以便将单元晶体管的阈值电压从第一状态变为第三状态。另一方面，如果待存储的数据的MSB是“0”，并且如果在LSB编程模式之后单元晶体管处于第二状态，则执行编程，以便将单元晶体管的阈值电压从第二状态变为第四状态。

接着参考图6和7描述多位非易失性存储器的读出。具体地，图6图解说明了LSB读出模式，其中确定了所存储的数据的LSB的逻辑值。LSB读出模式涉及第一LSB读出操作和条件性第二LSB读出操作。在第一LSB读出操作中，第一读出电压Vread被施加到单元晶体管的字线。如果结果是单元晶体管导通，则单元晶体管必定处于第一状态(“11”)。如果单元晶体管保持截止，则通过将第二读出电压Vread2施加到单元晶体管的字线来执行第二LSB读出操作。这里，如果在第二LSB读出操作期间单元晶体管保持截止，则单元晶体管必定处于第四状态(“01”)。另一方面，如果在第二LSB读出操作期间单元晶体管导通，则所存储的数据的LSB是“0”，但是所存储的数据的MSB保持未知。

在灰度编码的情况下，可以通过单个读出操作检测所存储的数据的MSB。图7所图解的，其中通过将第三读出电压Vread3施加到存储器单元的字线来执行读出操作。如果单元晶体管导通，则所存储的数据的MSB是“1”。如果单元晶体管保持截止，则所存储的数据的MSB是“0”。

从上面清楚的是，当与检测单个位非易失性存储器相比，检测多位非易失性存储器的多位相当复杂。当设计并开发编程和读出来自独立的单元晶体管的多位所需要的电路时遇到无数的挑战。

发明内容

根据本发明的一方面，提供了一种多位非易失性半导体存储设备，其包括存储器单元阵列、页面缓存器电路、和副锁存电路。存储器单元阵列包括连接到多个非易失性存储器单元的位线，其中所述非易失性存储器单元可编程为多于两个阈值电压状态，以便存储多于一位的数据。页面缓存器电路存储逻辑值作为主锁存数据，并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值。副锁存电路存储逻辑值作为副锁存数据，并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值。所述存储设备可在读出模式和编程模式中操作，在所述读出模式中，所述存储设备读出非易失性存储器单元的阈值电压状态，并且在所述编程模式中，所述存储设备编程非易失性存储器单元的阈值电压状态，其中所述页面缓存器电路选择性地响应副锁存数据，以禁止通过位线在编程模式中翻转主锁存数据的逻辑值。

根据本发明的另一方面，提供了一种多位非易失性半导体存储设备，其包括存储器单元阵列、页面缓存器电路、和副锁存电路。存储器单元阵列包括连接到多个非易失性存储器单元的位线，其中所述非易失性存储器单元可编程为多于两种阈值电压状态，以便存储多于一位的数据。页面缓存器电路存储逻辑值作为主锁存数据，并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值。副锁存电路存储逻辑值作为副锁存数据，并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值。所述页面缓存器电路和副锁存电路位于存储器单元阵列的相对侧。

根据本发明的另一方面，提供了一种非易失性存储设备，其包括：存储器单元阵列，包括连接到多个非易失性存储器单元的位线；第一和第二偏压电路，用于预置位线的电压并且连接到存储器单元阵列相对侧上的位线；和页面缓存器电路，其连接到位线并且用于存储从非易失性存储器单元读出的数据和被编程到非易失性存储器单元中的数据。

根据本发明的另一方面，提供了一种非易失性半导体存储设备，其包括：存储器单元阵列，包括连接到多个非易失性存储器单元的位线；主检测锁存单元，其包括主锁存单元和主检测响应单元；副锁存单元，其包括副锁存电路；第一位线选择电路，其选择性地将主检测锁存单元连接到位线；第二位线选择电路，其选择性地将副锁存单元连接到位线。

根据本发明的另一方面，提供了一种操作多位非易失性半导体存储设备的方法，所述方法包括：将逻辑值作为主锁存数据存储在第一锁存器中；根据位线的电压电平将逻辑值作为副锁存数据存储在第二锁存器中；在编程模式中，设定连接到位线的至少一个非易失性存储器单元的阈值电压状态；和根据存储在第二锁存器的副锁存数据中的位线的电压电平，在设定阈值电压状态之后，选择性地禁止主锁存数据的逻辑值的翻转。

根据本发明的另一方面，提供了一种操作多位非易失性半导体存储设备的方法，所述方法包括：第一位编程操作，其包括用外部提供的第一位数据值将所选的存储器单元编程为对应于第一数据状态的阈值电压；初始读出存储操作，其包括将在第一位编程操作中编程的存储器单元驱动至第一基准电压，以便将对应于第一位数据值的副锁存数据存储在副锁存块中；第二位编程操作，其包括在主缓存器块中存储与被用来将存储器单元编程为第四数据状态的第二位数据值对应的主锁存数据，并且在初始读出存储操作之后将存储器单元编程为第四数据状态，从而将存储器单元编程为对应于第三数据状态的阈值电压；初级(primary)检验读出操作，其包括用第二基准电压驱动存储器单元，从而在第二位编程操作之后在主检测节点上反映存储器单元的第二位数据值；副锁存驱动编程操作，其包括驱动副锁存块，以便在主检测节点上反映存储在初始读出存储操作中的副锁存数据；初级主锁存翻转操作，其包括根据初级检验读出操作中的主检测节点的电压电平来翻转主锁存数据，其中主锁存数据的翻转根据副锁存驱动操作中主检测节点的电压电平而被选择性地禁止；次级(secondary)检验读出编程操作，其包括用第三基准电压驱动存储器单元，从而在初级主锁存翻转操作之后在主检测节点上反映存储器单元的第二位数据值；和次级主锁存翻转操作，其包括根据次级检验读出操作中主检测节点的电压电平翻转主锁存数据。

根据本发明的另一方面，提供了一种操作多位非易失性半导体存储设备的方法，所述方法包括：第一位编程操作，其包括用外部提供的第一位数据值编程所选的存储器单元；初始读出存储操作，其包括驱动在第一位编程步骤中编程的存储器单元到第一基准电压，以便将对应于第一位数据值的副锁存数据存储在副锁存块中；第二位编程操作，其包括在初始读出存储操作之后驱动存储器单元以在存储器单元中编程外部提供的第二位数据值；初级检验读出操作，其包括用第二基准电压驱动存储器单元，从而在第二位编程操作之后在主检测节点上反映存储器单元的第二位数据值；副锁存驱动操作，其包括驱动副锁存块，以便在主检测节点上反映在初始读出存储步骤中存储的副锁存数据；和初级主翻转操作，其包括根据在初级检验读出操作和副锁存驱动操作中获得的主检测节点的电压电平选择性地翻转主锁存数据。

根据本发明的另一方面，提供了一种操作多位非易失性半导体存储设备的方法，所述方法包括：第一位编程操作，其包括用外部提供的第一位数据值编程所选的存储器单元；初始读出存储操作，其包括驱动在第一位编程操作中编程的存储器单元到第一基准电压，以便将对应于第一位数据值的副锁存数据存储在副锁存块中；第二位编程操作，其包括在初始读出存储操作之后驱动存储器单元以便在存储器单元中编程外部提供的第二位数据值；初级检验读出操作，其包括用第二基准电压驱动存储器单元，从而在第二位编程操作之后在主检测节点上反映存储器单元的第二位数据值；副锁存驱动操作，其包括驱动副锁存块，以便在主检测节点上反映在初始读出存储步骤中存储的副锁存数据；初级主翻转操作，其包括根据在初级检验读出操作和副锁存驱动操作中获得的主检测节点的电压电平选择性地翻转主锁存数据；次级检验读出操作，其包括用第三基准电压驱动存储器单元，从而在初级主翻转操作之后在主检测节点上反映存储器单元的第二位数据值；和次级主翻转操作，其包括根据在次级检验读出步骤中获得的主检测节点的电压电平选择性地翻转主锁存数据。

附图说明

通过参考附图的下面详细描述，本发明的上面和其他方面和特征将变得更加明显，其中：

图1A到1C分别是非易失性存储器单元的示意图、非易失性存储器单元的电路符号、和非易失性存储器单元的阈值电压特性；

图2图解说明了多位非易失性存储器单元的阈值电压分布状态；

图3至5是用于解释多位非易失性存储器单元的编程的阈值电压分布图；

图6和7是用于解释多位非易失性存储器单元的读出的阈值电压分布图；

图8是根据本发明实施例的多位非易失性存储设备的示意图；

图9是根据本发明实施例的图8中图解的主锁存块的示意图；

图10是根据本发明实施例的图8中图解的副锁存块的示意图；

图11是根据本发明实施例的多位非易失性存储设备的一部分的示意方框图；

图12是根据本发明实施例的多位非易失性存储设备的阈值电压分布图；

图13是根据本发明实施例的图11的多位非易失性存储设备的主位线选择偏移块和副位线选择偏移块的电路图；

图14是根据本发明实施例的图11的多位非易失性存储设备的主缓存器块的电路图；

图15是根据本发明实施例的图11的多位非易失性存储设备的副锁存块的电路图；

图16是根据本发明实施例的图11的多位非易失性存储设备的页面缓存器解码器的电路图；

图17是根据本发明实施例的图11的多位非易失性存储设备的电路图；

图18A和18B是描述编程根据本发明实施例的图11的多位非易失性存储设备的最低有效位(LSB)的方法的流程图；

图19A到19C描述编程根据本发明实施例的图11的多位非易失性存储设备的最高有效位(MSB)的方法的流程图；

图20A和20B是描述编程根据本发明实施例的图11的多位非易失性存储设备的方法的流程图；

图21A和21B是解释读出根据本发明实施例的图11的多位非易失性存储设备的最低有效位(LSB)的时序图；

图22A和22B是解释读出根据本发明实施例的图11的多位非易失性存储设备的最高有效位(MSS)的时序图；

图23是描述编程根据本发明实施例的图11的多位非易失性存储设备的方法的流程图；

图24是用于解释擦除根据本发明实施例的图11的多位非易失性存储设备的时序图；和

图25是根据本发明另一实施例的多位非易失性存储设备的电路图。

具体实施方式

现在将通过本发明的优选但非限制性的实施例来描述本发明。

图8是根据本发明实施例的非易失性半导体存储设备的示意方框图。

参考图8，该示例的非易失性半导体存储设备包括存储器单元阵列MCARR、主锁存块NWMLB<63：0>、副锁存块NWSLB<63：0>、第一和第二全局输入线GDI和nGDI、全局输出线GDOUT、y条地址信号线Yp<7：0>、Yq<7：0>和Yr<7：0>、主读出锁存信号线LCHM<7：0>、副读出锁存信号线LCHS<7：0>、以及页面缓存器解码器NWDE<63：0>。

存储器单元阵列MCARR包括矩阵阵列的存储器单元、字线WL和位线BL。在这一实施例的示例中，存储器单元是NAND闪速存储器单元晶体管。

内部输入线IDI<63：0>和nIDI<63：0>以及内部输出线IDOUT<63：0>连接在页面缓存器解码器NWDE<63：0>与相应的主锁存块NWMLB<63：0>之间。

在预定的操作间隔——例如读出模式、编程模式和擦除模式期间，第一全局输入线GDI和第二全局输入线nGDI发送相反逻辑状态的输入和控制数据。如后面更详细解释的，每个页面缓存器解码器NWDE<63：0>解码数据GDI和nGDI以及y地址数据Yq<7：0>和Yr<7：0>，以便输出内部输入线IDI<63：0>和nIDI<63：0>的数据。

而且，每个页面缓存器解码器NWDE<63：0>向全局输出线GDOUT提供与内部输出线IDOUT<63：0>上的数据对应的数据。

每对主锁存块NWMLB<63：0>和副锁存块NWSLB<63：0>一起充当多位非易失性存储器的页面缓存器块。

参考图9，每个主锁存块NWMLB包括多个主锁存电路NWML。也就是，在图9的示例中，主锁存块NWMLB0包括并置于页面缓存器解码器NWDE0与存储器单元阵列MCARR之间的八个(8)主锁存电路NWML<7：0>。具体地，每个主锁存电路NWML<7：0>经由内部输入线IDI0和nIDI0以及内部输出线IDOUT0连接到页面缓存器解码器NWDE0，并且每个锁存电路NWML<7：0>还经由主位线BLm<7：0>连接到存储器单元阵列MCARR。而且，如后面更详细解释的，每个主锁存电路NWML<7：0>包括晶体管240a，其被门控(gated)到主位线切断信号BLSHFM。每个晶体管240a连接于主位线BLm<7：0>与各个主检测节点NSENM<7：0>之间。

参考图10，每个副锁存块NWSLB包括多个副锁存电路NWSL。也就是，在图10的示例中，副锁存块NWSLB0包括连接到存储器单元阵列MCARR的八个(8)副锁存电路NWSL<7：0>。如所示，每个副锁存电路NWSL<7：0>经由副位线BLs<7：0>连接到存储器单元阵列MCARR。而且，如后面将更详细解释的，每个副锁存电路NWSL<7：0>包括晶体管340a，其被门控到副位线切断信号BLSHFS。每个晶体管340a连接于副位线BLs<7：0>与各个副检测节点NSENS<7：0>之间。

图11是与图8至10的多位非易失性存储设备的单条位线BL相关的电路的示意方框图。图11示出了存储器单元阵列100(对应于图8的存储器单元阵列MCARR)、主缓存器块200(对应于图9的一个主锁存电路NWML)、副锁存块300(对应于图10的一个副锁存电路NWSL)、主位线选择偏移块400、副位线选择偏移块500、和行解码器600。注意，主位线选择偏移块400和副位线选择偏移块在图8中未示出，因为这些块可选择地可以考虑为图8的存储器单元阵列MCARR的形成部分。而且，为了简化，在图8中没有示出行解码器600。

NAND闪速存储器的特征在于串联连接的闪速存储器单元晶体管串，其中多个并行串组成闪速存储器的存储器块。每个串由在存储器块中沿着位线BL串联连接的多个闪速存储器单元晶体管组成，并且字线WL连接到存储器块中的各行单元晶体管的控制栅。例如，闪速存储器设备可以在每一串包括16或32个单元晶体管，并且在每个存储器块中有4224个串(B/L0...B/L4223)。

图11图解说明了两串存储器单元MC，每个串通过相应的偶数位线BLe或奇数位线BLo而存储和输出数据。也就是，根据本发明实施例的示例，每条位线BL由偶数位线BLe和奇数位线BLo组成。后面将更详细地解释对这些奇数和偶数位线BLe和BLo的访问。

在每串的两端是串选择晶体管，其具有接收串选择信号SSL和地选择信号GSL的控制栅。通常，利用选择信号SSL和GSL来读出和编程单元晶体管。而且，在每串的末尾是公共源极线CSL，其设定每个存储器块的单元晶体管串的源极线电压。如所示，从解码行地址信号RADD的行解码器600提供字线信号WL<n：1>以及选择信号SSL和GSL。

仍旧参考图11，连接到位线BLe和BLo的两端的是主位线选择偏移块400和副位线选择偏移块500。主位线BLm在主缓存器块200与主位线选择偏移块400之间延伸，而副位线BLs在副锁存块300与副位线选择偏移块500之间延伸。主缓存器块200响应于主锁存信号LCHM和y地址信号Yp而在主位线BLm上发送/接收数据并且在内部输出线IDOUT上发送数据。页面缓存器解码器700根据全局输入数据信号GDI和nGDI以及y地址数据Yq和Yr将内部输入数据线IDI和nIDI上的数据提供至主缓存器块200。而且，页面缓存器解码器700将数据提供至与内部输出数据线IDOUT上的数据对应的全局输出线GDOUT。最后，副锁存块300响应于副锁存信号和检验信号VFY而在副位线BLs上发送和接收数据。

下面将更详细地描述图11图解的每个块。然而，开始，将注意力投入图12，图12用于解释组成本发明实施例的多位非易失性存储设备的各种状态的单元晶体管阈值电压分布。应当理解，图12所示的电压值仅仅是示例。

在本发明实施例的示例中，存储在每个单元晶体管中的逻辑值对应于四个阈值电压分布状态中的至少一个。也就是，如图12所示，此处描述的示例采用灰度编码方案，其中根据四个连续的阈值电压分布(即，四个不同的数据状态)分别指定两位逻辑值11、10、00和01。

在该实施例的示例中，表1示出了与每个数据状态相关的阈值电压范围。

             表1

数据状态	阈值电压范围
		第一数据状态	-2.7V或更小
第二数据状态	0.3V～0.7V
		第三数据状态	1.3V～1.7V
第四数据状态	2.3V～2.7V

而且，在该实施例的示例中，每个数据状态被指定为由第一位数据值和第二位数据值组成，其中第一位数据值是最低有效位(LSB)数据值，第二位数据值是最高有效位(MSB)数据值。下面在表2中示出了这些指定。

                        表2

数据状态	第一位数据值(LSB)	第二位数据值(LSB)	合并数据值
				第一数据状态	1	1	11
第二数据状态	0	1	10
				第三数据状态	0	0	00
第四数据状态	1	0	01

如表2所示，第一和第四数据状态具有相同的第一位数据值(也就是“1”)，而第二和第三数据状态具有相同的第一位数据值(也就是“0”)。而且，第一和第二数据状态具有相同的第二位数据值(也就是“1”)，而第三和第四数据状态具有相同的第二位数据值(也就是“0”)。

仍参考图12，第一、第二和第三读出电压VR1、VR2和VR3被提供至字线WL，以便确定单元晶体管的数据状态，即，确定哪两位值正存储在单元晶体管中。在数据状态的阈值电压分布之间的间隔中设定读出电压，并且在该实施例的示例中，读出电压VR1、VR2和VR3分别是0V、1V和2V。

例如，假设这样的读出操作，即第三读出电压VR3被施加到连接到所选的存储器单元MCsel的字线WL1。在这种情况下，如果所选的存储器单元MCsel被编程为数据状态“11”、“10”或“00”，则存储器单元MCsel将响应第三读出电压VR3而变成导通，并且相应的位线BL将被驱动为地电压VSS。相反，如果存储器单元MCsel被编程为数据状态“01”，则存储器单元MCsel将保持截止，并且相应的位线BL将保持其初始电压状态。如以后更详细的描述，在读出操作模式期间，读出电压VR1、VR2和VR3被选择性地施加到所选的字线WL1，以便确定被选的存储器单元MCsel的所存储的数据状态。

图12描述的也是第一、第二和第三检验读出电压VF1、VF2和VF3。如后面将更详细地讨论的，在所选的存储器单元MCsel中执行的用来确认第一和第二位数据值的正确编程的检验读出操作中利用这些电压。检验读出电压VF1、VF2和VF3分别被设定为接近于第二至第四阈值电压分布的最小阈值电压。在该实施例的示例中，检验读出电压VF1、VF2和VF3分别为大约0.3V、1.3V和2.3V。

现在参考图13，图13图解说明了图11所示的主位线选择偏移块400和副位线选择偏移块500的示例。这些块用于调节偶数位线BLe和奇数位线BLo至读出、编程和擦除操作模式期间适合的电压。

这一示例的主位线选择偏移块400包括高压NMOS晶体管411至417。晶体管411和412被分别门控至主高偶数屏蔽控制信号SHLDHeM和主高奇数屏蔽控制信号SHLDHoM，从而选择性地将电源电压VDD施加到偶数位线BLe和奇数位线BLo。类似地，晶体管413和414被分别门控至主低偶数屏蔽控制信号SHLDLeM和主低奇数屏蔽控制信号SHLDLoM，从而选择性地将电源电压VSS施加到偶数位线BLe和奇数位线BLo。晶体管415和416被用来选择偶数位线BLe或奇数位线BLo。如所示，这些晶体管415和416分别与偶数位线BLe和奇数位线BLo连接，并且被门控至主偶数位线选择信号BLSLTeM和主奇数位线选择信号BLSLToM。最后，控制主位线选择偏移块400对主位线BLm访问的晶体管417连接在主位线BLm与晶体管415和416的公共节点之间，并且被门控至主检测节点阻塞信号SOBLKM。

这一示例的副位线选择偏移块500包括高压NMOS晶体管511至517。晶体管511和512被分别门控至副高偶数屏蔽控制信号SHLDHeS和副高奇数屏蔽控制信号SHLDHoS，从而选择性地将电源电压VDD施加到偶数位线BLe和奇数位线BLo。类似地，晶体管513和514被分别门控至副低偶数屏蔽控制信号SHLDLeS和副低奇数屏蔽控制信号SHLDLoS，从而选择性地将电源电压VSS施加到偶数位线BLe和奇数位线BLo。晶体管515和516被用来选择偶数位线BLe或奇数位线BLo。如所示，这些晶体管515和516分别与偶数位线BLe和奇数位线BLo连接，并且被门控至副偶数位线选择信号BLSLTeS和副奇数位线选择信号BLSLToS。最后，控制副位线选择偏移块500对副位线BLs访问的晶体管517连接在副位线BLs与晶体管515和516的公共节点之间，并且被门控至副检测节点阻塞信号SOBLKS。

上述的控制信号SHLDLeM/SHLDLeS、SHLDHeM/SHLDHeS、SHLDLoM/SHLDLoS、SHLDHoM/SHLDHoS、BLSLTeM/BLSLTeS、BLSLToM/BLSLToS和SOBLKM/SOBLKS最好是超过电源电压VDD的高压门控信号。

主位线选择偏移块400的晶体管411至414以及副位线选择偏移块500的晶体管511至514通常分别被提供用来提高主位线BLm和副位线BLs的驱动性能。同时，主位线选择偏移块400的晶体管415至417以及副位线选择偏移块500的晶体管515至517通常被提供来选择偶数和奇数位线BLe和BLo。然而，本发明不限于这些电路的提供。

而且，在这一实施例的示例中，偶数位线BLe和奇数位线BLo中未被选择的一个充当干扰屏蔽线。然而，本发明不限于这种结构，事实上，本发明也应用于具有单条位线BL(即，没有偶数和奇数位线BLe和BLo)的结构。

图14是图解说明图11所示的主缓存器块200的示例的电路图。响应主读出锁存信号LCHM到逻辑“H”状态的激活，主缓存器块200在读出操作期间工作，以便检测主位线BLm的电压电平，即在位线BL上反映的存储器单元MCsel中的数据。在这种情况下，将与存储在存储器单元MCsel中的检测的数据对应的数据存储在主缓存器块200的主锁存节点NLATM上。另外，主缓存器块200在编程操作期间工作，以便将与第一全局输入线GDI和第二全局输入线nGDI的外部施加的数据对应的数据存储在主锁存节点NLATM上。这里，在主缓存器块200的主锁存节点NLATM上的数据被指定为“主锁存数据”。

参考图14，这一示例的主缓存器块200包括主检测节点NSENM、主检测锁存单元210、和输出驱动单元220。另外，主缓存器块200最好还包括主预充电单元230和主位线切断单元240。这一示例的主检测锁存单元210包括主锁存单元211、主锁存发送单元213、主锁存驱动单元215、主检测响应单元217、和主缓存器选择单元219。

主检测节点NSENM适于反映主位线BLm的电压电平，并且通过主位线切断单元240被选择性地连接到主位线BLm。

主位线切断单元240响应主位线切断信号BLSHFM而控制主位线BLm连接到主检测节点NSENM。在这一示例中，主位线切断单元240是使用主位线切断晶体管240a来实现的，它是响应主位线切断信号BLSHFM而被门控的低压NMOS晶体管。

在读出操作期间，主锁存单元211在主锁存节点NLATM上存储与主检测节点NSENM的电压电平对应的主锁存数据。

主锁存驱动单元215响应缓存器选择地址Yp而被使能以产生主锁存驱动电压。在这一示例中，主锁存驱动电压是地电压VSS。而且，在这一示例中，主锁存驱动单元215包括主锁存驱动晶体管215a。主锁存驱动晶体管215a是响应缓存器选择地址Yp而被门控的NMOS晶体管，并且具有连接到地电压VSS的源极。

这一示例的锁存发送单元213包括第一锁存发送晶体管213a和第二锁存发送晶体管213b。第一锁存发送晶体管213a响应第一内部输入线IDI，向主锁存单元211的节点N211a提供从主锁存驱动晶体管215a提供的主锁存驱动电压。第一锁存发送晶体管213a与主锁存驱动晶体管215a串联连接，并且响应在第一内部输入线IDI上载入的数据而被门控。因此，如果当缓存器选择地址Yp处于逻辑“H”状态时将逻辑“H”状态的数据施加到第一内部输入线IDI，则第一锁存发送晶体管213a将地电压VSS提供至主锁存单元211的节点N211a。

第二锁存发送晶体管213b响应第二内部输入线nIDI，向主锁存单元211的主锁存节点NLATM提供从主锁存驱动晶体管215a提供的主锁存驱动电压。第二锁存发送晶体管213b与主锁存驱动晶体管215a串联连接，并且响应在第二内部输入线nIDI上载入的数据而被门控。当将逻辑“H”状态的数据施加到第二内部输入线nIDI和缓存器选择地址Yp处于逻辑“H”状态时，第二锁存发送晶体管213b将地电压VSS提供至主锁存单元211的主锁存节点NLATM。

也就是，在这一示例中，当逻辑“1”的数据被编程为第一或第二位数据时，第一锁存发送晶体管213a导通，因此存储在主锁存节点NLATM上的主锁存数据是逻辑“H”。而且，当逻辑“0”的数据被编程为第一或第二位数据时，第二锁存发送晶体管213b导通，因此存储在主锁存节点NLATM上的主锁存数据是逻辑“L”。

这里，如图14所示，主锁存驱动电压被发送至主锁存单元211所经过的路径称作“缓存器输入路径RBIN1和RBIN2”。也就是，包括主锁存驱动晶体管215a和第一锁存发送晶体管213a的路径被称作第一缓存器输入路径RBIN1，包括主锁存驱动晶体管215b和第二锁存发送晶体管213b的路径被称作第二缓存器输入路径RBIN2。

同时，第一锁存发送晶体管213a在读出数据时导通。这时，通过第一锁存发送晶体管213a将从主检测响应单元217提供的主检测响应电压选择性地提供至主锁存单元211的节点N211a。

通过主检测节点NSENM驱动主检测响应单元217，以将主检测响应电压发送至锁存发送单元213。在这一示例中，主检测响应电压是地电压VSS，并且主检测响应单元217包括与主输出检测晶体管217b串联连接的主检测响应晶体管217a。主检测响应晶体管217a是响应在主检测节点NSENM上载入的数据而被门控的NMOS晶体管。主输出检测晶体管217b是被门控至主读出锁存信号LCHM的NMOS晶体管，并且其源极连接到地电压VSS。

当主检测节点NSENM的电压电平接近于电源电压VDD时，主检测响应晶体管217a导通。而且，假设在这一操作间隔内第一内部输入线IDI被激活为逻辑“H”状态。在这种情况下，响应主读出锁存信号LCHM，主输出检测晶体管217b通过锁存发送单元213的第一锁存发送晶体管213a向主锁存单元211的节点N211a提供主检测响应电压，即地电压VSS。这使得主锁存节点NLATM存储与主检测节点NSENM的数据(～VDD)对应的逻辑“H”状态的主锁存数据。

另一方面，当主检测节点NSENM的电压电平接近于地电压VSS时，主检测响应晶体管217a截止。在这种情况下，即使主读出锁存信号LCHM变成逻辑“H”，主锁存单元211根据输入数据值而维持其当前存储的逻辑状态。

缓存器选择单元219控制主锁存节点NLATM与主检测节点NSENM的连接。在这一示例中，缓存器选择单元219包括缓存器选择晶体管219a，其为响应缓存器选择信号PBSLT而被门控的NMOS晶体管。当缓存器选择信号PBSLT变成逻辑“H”时，通过缓存器选择晶体管219a将主锁存节点NLATM上的数据发送至主检测节点NSENM。

主预充电单元230将主检测节点NSENM预充电为预定的主预充电电压。在这一实施例中，主预充电电压是电源电压VDD。也就是，主检测节点NSENM起初被预充电为电源电压VDD，以便反映主位线BLm的电压电平。在这种情况下，当所选的存储器单元MCsel是“导通单元(on cell)”，主检测节点NSENM的电压电平减少到地电压VSS。

另一方面，当所选的存储器单元MCsel被确定为“截止单元(off cell)”时，主检测节点NSENM可以维持为电源电压VDD(尽管，如后面解释的，由于对副锁存块300的操作，主检测节点NSENM的电压电平可以减少到地电压VSS)。

这一示例的主预充电单元230包括主预充电晶体管230a。主预充电晶体管230a是提供有连接到电源电压VDD(例如2.2V)的源极并且响应主预充电信号/PLOADM而被门控的PMOS晶体管。

输出驱动单元220响应缓存器选择地址Yp而被使能，并且驱动内部输出线IDOUT为预定的输出驱动电压，该预定的输出驱动电压取决于存储在主锁存节点NLATM上的主锁存数据。内部输出线IDOUT与主锁存节点NLATM以及缓存器输入路径RBINl和RBIN2电隔离。这样，防止了由在内部输出线IDOUT上载入的数据引起的主锁存节点NLATM的不经意驱动。

在这一示例中，输出驱动单元220包括串联连接在输出驱动电压与内部输出线IDOUT之间的第一输出驱动晶体管220a和第二输出驱动晶体管220b。第一输出驱动晶体管220a响应存储在主锁存单元211的主锁存节点NLATM上的主锁存数据而被门控。第二输出驱动晶体管220b响应缓存器选择地址Yp而被门控。在示例中，输出驱动电压是地电压VSS。

根据这一实施例的示例，当存储在主锁存节点NLATM上的主锁存数据是逻辑“H”时，响应缓存器选择地址Yp向逻辑“H”状态的转变，内部输出线IDOUT被驱动为地电压VSS。

另一方面，当存储在主锁存节点NLATM上的主锁存数据是逻辑“L”时，第一输出驱动晶体管220a截止。在这种情况下，不管缓存器选择地址Yp的电压电平是否变化为逻辑“H”状态，内部输出线IDOUT维持其高压状态。在这一示例中，内部输出线IDOUT的高压状态是电源电压VDD。

现在参考图15，其图解说明了图11的副锁存块300的示例。副锁存块300响应副读出锁存信号LCHS到逻辑“H”状态的激活而在读出操作期间工作，以便读出副位线BLs的电压电平，并且存储读出的数据为副锁存数据。在这一实施例中，在完成存储器单元MCsel中的第二位数据值的编程之前，但是在完成存储器单元MCsel中的第一位数据值的编程之后，副读出锁存信号LCHS被激活为逻辑“H”状态。同样在该实施例中，存储在主缓存器块200中的主锁存数据可被翻转为对应于最终从存储器单元MCsel读出的数据值。然而，当副锁存数据是逻辑“H”时，可以阻塞主锁存数据的翻转。

注意，先前描述的主缓存器块200在被应用到单位非易失性半导体存储设备时是整体起作用的，并且多位功能性是通过简单添加副锁存块300而获得的。如本领域的普通技术人员理解的，这带来显著的设计和制造相关的优点。如在本发明实施例的示例中描述的，通过在存储器单元阵列100相对侧上放置主缓存器块200和副锁存块300可以进一步增强这些优点。

图15的副锁存块300包括副检测节点NSENS、副检测锁存单元310、和副驱动单元320，并且最好还包括副预充电单元330和副位线切断单元340。副检测锁存单元310包括副锁存单元311、副锁存初始化单元315和副检测响应单元317。

副检测节点NSENS被适配用来反映副位线BLs的电压电平，并且通过副位线切断单元340连接到副位线BLs。

副位线切断单元340响应副位线切断信号BLSHFS而控制副位线BLs与副检测节点NSENS的连接。在该示例中，副位线切断单元340是使用副位线切断晶体管340a实现的，其是响应副位线切断信号BLSHFS而被门控的低压NMOS晶体管。

副检测锁存单元310在副锁存节点NLATS上存储与副检测节点NSENS的电压电平对应的数据。这里，存储在副锁存节点NLATS上的数据被指定为“副锁存数据”。

副锁存初始化单元315响应副锁存初始化信号RST而初始化副锁存数据。在该示例中，当副锁存初始化信号RST被激活至逻辑“H”状态时，副锁存节点NLATS上的副锁存数据被初始化至逻辑“H”状态的数据。同样在该示例中，副锁存节点NLATS的逻辑“H”状态是电源电压VDD。

副锁存初始化单元315包括例如副锁存初始化晶体管315a。副锁存初始化晶体管315a是响应副锁存初始化信号RST而被门控的NMOS晶体管，并且被提供有连接到地电压VSS的源极。

副锁存单元311在副锁存节点NLATS上存储与副检测节点NSENS的电压电平对应的数据。

副检测响应单元317被副检测节点NSENS驱动来将副检测响应电压发送至副锁存单元311，并且最终被控制为使得对应于副检测节点NSENS的数据被存储在副锁存节点NLATS上。在该示例中，副检测响应电压是地电压VSS，并且副检测响应单元317包括副检测响应晶体管317a和副输出检测晶体管317b。副检测响应晶体管317a是响应存储在副检测节点NSENS上的数据而被门控的NMOS晶体管。副输出检测晶体管317b是与副检测响应晶体管317a串联连接的NMOS晶体管，并且包括连接到地电压VSS的源极。图15的副检测响应单元317也包括所示的NMOS晶体管317c。该NMOS晶体管317c是通过模拟图14的主缓存器块200的第一锁存发送晶体管213a而实现的，并且由电源电压VDD门控。

副预充电单元330将副检测节点NSENS预充电至预定的副预充电电压。在该示例中，副预充电电压是电源电压VDD，并且副预充电单元330包括预充电晶体管330a。副预充电晶体管330a是PMOS晶体管，其包括连接到电源电压VDD的源极并且响应副预充电信号/PLOADS而被门控。

副驱动单元320响应检验读出控制信号VFY而被使能，以便取决于存储在副锁存节点NLATS上的副锁存数据而驱动副检测节点NSENS至预定副驱动电压。在该示例中，副驱动单元320包括与第二副驱动晶体管320b串联连接的第一副驱动晶体管320a、副驱动电压和副检测节点NSENS。第一副驱动晶体管320a响应存储在副锁存节点NLATS上的副锁存数据而被门控。也就是，当存储在副锁存单元311的副锁存节点NLATS上的数据是逻辑“H”时，第一副驱动晶体管320a导通。第二副驱动晶体管320b响应检验读出控制信号VFY而被门控，以便将副检测节点NSENS驱动至副驱动电压。在该实施例中，副驱动电压是地电压VSS，并且其连接到第二副驱动晶体管320b的源极端。

在副锁存块300的操作中，如果所选的存储器单元MCsel被确定为“截止单元”，则副检测节点NSENS具有预充电的电源电压VDD。而且，副锁存节点NLATS上的副锁存数据响应副读出锁存信号LCHS而被翻转为逻辑“L”状态。在这种情况下，如果检验读出控制信号VFY转变为逻辑“H”状态，则副检测节点NSENS维持电源电压VDD。

另一方面，如果所选的存储器单元MCsel被确定为“导通单元”，则副检测节点NSENS的电压电平减少到地电压VSS。在这种情况下，即使副读出锁存信号LCHS被激活为逻辑“H”状态，副锁存节点NLATS上的副锁存数据不翻转，并且相反保持其初始“H”状态。这时，当发生检验读出控制信号VFY向逻辑“H”状态的转变时，副检测节点NSENS被驱动至地电压VSS。这样，被驱动至地电压VSS的副检测节点NSENS最终驱动主缓存器块200的主检测节点NSENM(图14)至地电压VSS，从而防止了存储在主锁存节点NLATM上的主锁存数据的翻转。

图16是图解说明图11所示的页面缓存器解码器700的示例的电路图。图16示例中的页面缓存器解码器700包括第一至第三解码器逻辑门701、703和705、反相器706和解码器晶体管707。

页面缓存器解码器700具有两个主要功能。第一，页面缓存器解码器700选择性地发送与内部输出线IDOUT上的数据对应的输出数据至全局输出线GDOUT。第二，页面缓存器解码器700将与第一全局输入线GDI和第二全局输入线nGDI上的输入数据对应的数据分别发送至第一内部输入线IDI和第二内部输入线nIDI。

这里，y地址信号Yq称作主选择地址，y地址信号Yr称作副选择地址。也就是，在先前描述的图8的示例中，非易失性存储器包括64个页面缓存器解码器NWDE<63：0>。根据主选择地址Yq<7：0>和副选择地址Yr<7：0>的组合分别地选择页面缓存器解码器NWDE<63：0>。主选择地址Yq<7：0>用于选择64个页面缓存器解码器NWDE<63：0>当中8组(每组具有8个缓存器解码器)之一，并且副选择地址Yr<7：0>用于选择包含在所选的组中的8个页面缓存器解码器中的任意一个。而且，如先前所述，缓存器选择地址Yp<7：0>用于选择与所选的缓存器解码器相关联的8个页面缓存器(主锁存电路)中的独立的一个。

参考图16，第一解码器逻辑门701对主选择地址Yq和副选择地址Yr执行逻辑运算，并且输出逻辑运算结果作为块解码信号/BLDEC。在该示例中，第一解码器逻辑门701是对主选择地址Yq和副选择地址Yr执行NAND运算的NAND门，并且输出NAND运算结果作为块解码信号/BLDED。在这种情况下，当主选择地址Yq和副选择地址Yr都被激活至逻辑“H”状态时，块解码信号/BLDEC被激活至逻辑“L”状态。

第二解码器逻辑门703响应块解码信号/BLDEC而被使能，并且根据第一全局输入线GDI上的数据将逻辑运算结果提供至第一内部输入线IDI。在该示例中，第二解码器逻辑门703是对块解码信号/BLDEC和第一全局输入线GDI执行NOR运算的NOR门。在这种情况下，当块解码信号/BLDEC处于逻辑“L”状态时(即当主选择地址Yq和副选择地址Yr都处于逻辑“H”状态时)，第二解码器逻辑门703反相(invert)第一全局输入线GDI上的数据，并且将反相的结果提供至第一内部输入线IDI。

第三解码器逻辑门705响应块解码信号/BLDEC而被使能，并且根据第二全局输入线nGDI上的数据将逻辑运算结果提供至第二内部输入线nIDI。在该示例中，第三解码器逻辑门705是对块解码信号/BLDEC和第二全局输入线nGDI执行NOR运算的NOR门。在这种情况下，当块解码信号/BLDEC处于逻辑“L”状态时(即当主选择地址Yq和副选择地址Yr都处于逻辑“H”状态时)，第三解码器逻辑门705反相第二全局输入线nGDI上的数据，并且将反相的数据提供至其第二内部输入线nIDI。

反相器706反相块解码信号/BLDEC以便门控解码器晶体管707。这样，在该示例中，当块解码信号/BLDEC被激活为逻辑“L”状态时，解码器晶体管707将内部输出线IDOUT上的数据提供至全局输出线GDOUT。

下面将详细描述根据本发明实施例的编程、读出和擦除操作模式。在下面的讨论的同时将参考图8-16。而且为了方便，示出了图17，其图解说明了与一对奇数和偶数位线BLo和BLe相关联的全部上述电路的图。在图17中利用与先前附图中出现的相同信号和节点表示，因此，关于图17中出现的元素的相互连接，参考对应的在前讨论。

图18A和图18B是示出在编程根据本发明实施例的多位非易失性半导体存储设备的第一数据位值(即最低有效位(LSB))期间主要信号和节点电压的时序图。此处将这一编程顺序称作“第一数据位值LSB”编程模式LSBPG。

为了解释，图18A和18B分为八(8)个LSBPG间隔，也就是，页面缓存器设置间隔(下文称作“LSBPG1”间隔)、数据载入间隔(下文称作“LSBPG2”间隔)、高压使能间隔(下文称作“LSBPG3”间隔)、位线设置间隔(下文称作“LSBPG4”间隔)、编程执行间隔(下文称作“LSBPG5”间隔)、恢复间隔(下文称作“LSBPG6”间隔)、检验读出间隔(下文称作“LSBPG7”间隔)、和检验扫描间隔(下文称作“LSBPG8”间隔)。

贯穿LSBPG1至LSBPG8间隔的始终，副预充电信号/PLOADS、副读出锁存信号LCHS、检验读出控制信号VFY和副锁存初始化信号RST都是无效的。因此有效地防止了副锁存块300影响主检测节点NSENM。

在LSBPG1间隔期间，在载入外部施加的数据之前，主锁存节点NLATM被调节为编程禁止状态，即，在这一示例中，主锁存节点NLATM的电压电平被设定为逻辑“H”状态。这里，术语“编程禁止状态”是指对于外部施加的数据不需要执行编程的状态。在该示例中，当外部施加逻辑值“1”的数据时，不需要执行编程。

更具体地，在LSBPG1间隔期间，缓存器选择地址Yp处于逻辑“H”状态，从而导通锁存驱动晶体管215a。而且，主选择地址Yq和副选择地址Yr都处于逻辑“H”状态，因此块解码信号/BLDED被激活为逻辑“L”状态。在该示例中，第一全局输入线GDI是具有逻辑“L”状态的有效脉冲，并且第二全局输入线nGDI处于逻辑“H”状态。因此，第一内部输入数据是具有逻辑“H”状态的有效脉冲，并且第二内部输入数据nIDI处于逻辑“L”状态。因此，第一锁存发送晶体管213a暂时导通，第二锁存发送晶体管213b处于截止状态。这样，主锁存节点NLATM被设定为编程禁止状态，即逻辑“H”状态。

在LSBPG2间隔中，在编程所选的存储器单元MCsel之前，将外部施加的数据载入主锁存节点NLATM上。当输入数据是逻辑“0”时，在主锁存节点NLATM上存储逻辑“L”状态作为主锁存数据。相反，输入数据是逻辑“1”时，在主锁存节点NLATM上存储逻辑“H”状态作为主锁存数据。

更具体地，在LSBPG2间隔中，缓存器选择地址Yp是逻辑“H”。而且，主选择地址Yq和副选择地址Yr都是逻辑“H”，因此块解码信号/BLDEC是逻辑“L”。这时，第一全局输入线GDI或第二全局输入线nGDI变化为逻辑“H”状态。

也就是，如果输入数据是逻辑“L”，则第二全局输入线nGDI变化为逻辑“L”状态，因此，第一内部输入线IDI处于逻辑“L”状态，而第二内部输入线nIDI变化为逻辑“H”状态。因此，逻辑“L”状态的数据存储在锁存节点NLATM上。

另一方面，如果输入数据是逻辑“H”，则第一全局输入线GDI变化为逻辑“L”状态。结果，第二内部输入线nIDI处于逻辑“L”状态，并且第一内部输入线IDI变化为逻辑“H”状态。因此，逻辑“H”状态的数据存储在锁存节点NLATM上。

在LSBPG3间隔期间，使能多位非易失性存储设备的高压泵电路。附图中未示出的这些电路产生具有超过VDD的电压电平的各种操作电源电压。在该实施例的示例中，高压泵电路包括用于产生编程电压VPGM(例如20V)、通过电压VPASS(例如7到9V)、和读出电压VREAD(例如5V)的电路。而且，高压泵电路也可以包括用于产生升压VPP(未示出)的电路，其由行解码器600使用。为了参考，本实施例的示例中的电源电压VDD大约是2.2V。

在LSBPG4间隔中，所选的存储器单元MCsel的偶数位线BLe的电压被调节为与存储在主锁存节点NLATM上的数据对应的电平。也就是，当编程逻辑“1”的数据时，偶数位线BLe被设定为接近于电源电压VDD的电压电平。当编程逻辑“0”的数据时，偶数位线BLe被设定为接近于地电压VSS的电压电平。而且，将不连接到所选的存储器单元MCsel的奇数位线BLo(即未选位线)调节为编程禁止状态。

更具体地，控制信号SHLDHeM/SHLDHeS的电压电平暂时增加到读出电压VREAD，并且控制信号SHLDHoM/SHLDHoS的电压增加到读出电压VREAD。因此，偶数位线BLe和奇数位线BLo的电压电平变成电源电压VDD。

控制信号BLSLTeM/BLSLTeS以及主检测节点阻塞信号SOBLK的电压电平都增加到读出电压VREAD，并且主位线切断信号BLSHFM的电压电平增加到电压“VDD+Vt1”。在本示例中，电压“Vt1”是大约1.5V的电压。

在LSBPG4间隔内的预定时间间隔过去之后，控制信号SHLDHeM/SHLDHeS的电压电平再次减少到地电压VSS。而且，在缓存器选择信号PBSLT初始变化到第一基准电压VREF1后不久，它再次变化为第五电压。在该实施例的示例中，第一基准电压VREF1是大约1.3V，第五电压等于“VDD+Vt1”。

作为上述操作的结果，存储在主锁存节点NLATM上的数据被发送至连接到所选的存储器单元MCsel的偶数位线BLe。如果存储在主锁存节点NLATM上的数据是逻辑“L”，则偶数位线BLe的电压变为“0V”。另一方面，如果存储在主锁存节点NLATM上的数据是逻辑“H”，则偶数位线BLe维持电源电压VDD。

接着执行LSBPG5间隔，其中将发送至偶数位线BLe的LSB数据存储在所选的存储器单元MCsel中。也就是，当LSB是逻辑“1”并且因此偶数位线BLe的电压电平接近于电源电压VDD时，维持编程禁止状态。相反，当LSB是逻辑“0”并且因此偶数位线BLe的电压电平接近于地电压VSS时，作为F-N隧道效应的结果而编程所选的存储器单元MCsel。

具体地，对于预定的时间周期将通过电压VPASS暂时地施加到所选的字线WL，并且随后将作为第三电压的编程电压VPGM施加到所选的字线WL。如前所讨论的，取决于在所选的存储器单元MCsel中要编程的偶数位线BLe的电压电平，编程电压VPGM使能数据。而且，通过电压VPASS被施加到剩余的未选字线WL，因此，未选存储器单元MC不使能编程，从而保持它们当前的状态。

而且，在LSBPG5间隔期间，串选择线SSL变化为电源电压VDD，地选择线GSL保持地电压VSS，并且公共源极线CSL维持大约1.5V的电压。

接着执行LSBPG6间隔，其中字线WL、位线BL、BLe和BLo、以及检测节点NSENM放电至地电压VSS。

也就是，在LSBPG6间隔期间，控制信号SHLDLeM/SHLDLeS以及控制信号SHLDLoM/SHLDLoS激活，并且控制信号BLSLTeM/BLSLTeS、主检测节点阻塞信号SOBLKM、以及主位线切断信号BLSHFM变为电源电压VDD。因此，位线BL、BLe和BLo以及检测节点NSENM放电至地电压VSS。另外，所选的和未选字线的电压是地电压VSS。

而且，缓存器选择信号PBSLT变为地电压VSS，以便电隔离位线BL与主锁存节点NLATM。

接着执行LSBPG7间隔，以便检测(检验)在存储器单元MCsel中编程的数据。简单地，这是通过在读出检验模式期间将第一读出检验电压VF1施加到所选的字线WL上而执行的。

LSBPG7间隔期间执行的特定操作与后面描述的正常读出模式中执行的操作实际上相同。也就是，LSBPG间隔与正常读出模式不同之处在于：对于所选的字线WLn-1仅执行了单个读出序列(在检验读出电压VF1)，并且可以省略主锁存节点NALTM的复位。由于LSBPG7间隔期间执行的剩余操作类似于后面描述的读出模式的操作，为了避免冗长这里省略其详细描述。

接着执行LSBPG8间隔，其中对于是否已经正确地编程所选的存储器单元MCsel进行确定。这是使用在LSBPG7间隔期间存储在主锁存节点NLATM上的数据来完成的。

也就是，在LSBPG8间隔期间，如果存储在主锁存节点NLATM上的数据是逻辑“H”，则将逻辑“L”状态的数据输出至全局输出线GDOUT，这意味着生成了通过数据。另一方面，如果锁存节点NLATM上的数据是逻辑“L”，则将逻辑“H”状态的数据输出至全局输出线GDOUT，这意味着产生了失败信号。

当在LSBPG8间隔期间生成了失败信号时，重复从LSBPG4间隔至LSBPG8间隔的编程循环，直到生成通过信号。一旦生成通过信号，就完成了LSBPG编程模式。

图19A至图19C是示出在编程根据本发明实施例的多位非易失性半导体存储设备的第二数据位值(即最高有效位(MSB))期间的信号和节点电压的时序图。此处将这一编程顺序称作“第二数据位值MSB”编程模式MSBPG。

为了解释，图19A至图19C分为多个间隔，也就是，页面缓存器设置间隔(下文称作“MSBPG1”间隔)、数据载入间隔(下文称作“MSBPG2”间隔)、初始读出间隔(下文称作“MSBPG-X”间隔)、高电压使能间隔(下文称作“MSBPG3”间隔)、位线设置间隔(下文称作“MSBPG4”间隔)、编程执行间隔(下文称作“MSBPG5”间隔)、恢复间隔(下文称作“MSBPG6”间隔)、检验读出间隔(下文称作“MSBPG7”间隔)、和检验扫描间隔(下文称作“MSBPG8”间隔)。图19A至图19C的MSBPG7还分段为第一检验读出间隔(下文称作“MSBPG7A间隔”)和第二检验读出间隔(下文称作“MSBPG7B间隔”)。

第二数据位值编程模式MSBPG的MSBPG1至MSBPG6间隔(排除MSBPG-X间隔)类似于先前描述的第一位数据值编程模式LSBPG的LSBPG1至LSBPG6间隔。这样，为了避免冗长而省略这些间隔的详细描述。

然而，如图19A至19C所示，在MSBPG2和MSBPG3间隔之间执行初始读出间隔MSBPG-X。在MSBPG-X间隔中，读出在存储器单元MCsel中预先编程的第一位数据值，并且将与所读出的数据值对应的副锁存数据存储在副锁存块300的副锁存节点NLATS上。也就是，0V的第一读出电压VR1被施加到所选的存储器单元MCsel的字线WL1，并且高压VREAD被施加到未选存储器单元MC的字线WL<n：2>。然后，当在存储器单元MCsel中编程的第一位数据值(LSB)是逻辑“0”时，响应副读出锁存信号LCHS(tMP1)，存储在副锁存节点NLATS上的副锁存数据翻转为逻辑“L”状态。相反，当在存储器单元MCsel中编程的第一位数据值(LSB)是逻辑“1”时，存储在副锁存节点NLATS上的副锁存数据翻转为逻辑“H”状态。随后依次执行MSBPG3至MSBPG6间隔，并且如先前所提到的，这些间隔基本与已经描述的间隔LSBPG3至LSBPG6相同。

随后执行第一检验读出间隔MSBPG7A。在MSBPG7A间隔期间，1.3V的第二检验读出电压VF2被施加到所选的存储器单元MCsel的字线WL1。

在存储器单元MCsel被编程为第一数据状态“11”或第二数据状态“10”的情况下，主检测节点NSENM的电压电平减少到地电压VSS。因此，主锁存数据未翻转，而是相反维持在MSBPG2间隔期间存在的逻辑“H”状态。

在存储器单元MCsel被编程为第三数据状态“00”的情况下，主检测节点NSENM的电压电平维持电源电压VDD。因此，主锁存数据从逻辑“L”状态翻转到逻辑“H”状态。

而且，在存储器单元MCsel被编程为第四数据状态“01”的情况下，存储在副锁存节点NLATS上的副锁存数据是逻辑“H”。这时，响应检验读出控制信号VFY，主检测节点NSENM的电压电平减少到地电压VSS。因此，主锁存数据未翻转，而是维持在MSBPG2间隔期间存在的逻辑“L”状态。

接着，执行第二检验读出间隔MSBPG7B。在第二检验读出间隔MSBPG7B期间，将2.3V的第三检验读出电压VF3施加到所选的存储器单元MCsel的字线WL1。

在存储器单元MCsel被编程为第四数据状态“01”的情况下，主检测节点NSENM的电压电平维持电源电压VDD。因此，将主锁存数据从逻辑“L”状态翻转到逻辑“H”状态。否则，主锁存数据维持其当前状态。

只要在存储器单元MCsel中正确地存储了第一至第四数据状态之一，在MSBPG7B间隔的末端，主锁存数据将具有逻辑“H”状态。这样，将表示通过条件的逻辑“L”状态的数据提供至内部输出线IDOUT和全局输出线GDOUT。相反，如果没有正确地编程期望的数据状态，则主锁存数据将具有逻辑“L”状态。这样，在内部输出线IDOUT和全局输出线GDOUT上发送表示失败条件(逻辑“H”)的数据。

这里，描述了两种类型的失败条件，也就是“第三数据状态失败编程操作”和“第四数据状态失败编程操作”。“第三数据状态失败编程操作”是指期望从第二数据状态“10”编程为第三数据状态“00”的存储器单元MCsel仍具有低于第二检验电压VF2的阈值电压的情况。“第四数据状态失败编程操作”是指期望从第一数据状态“11”编程为第四数据状态“01”的存储器单元MCsel具有低于第三检验电压VF3的阈值电压的情况。

图19C示出了上述第三数据状态失败编程操作情况下的相关节点和信号电压的时序图。

如图19C所示，由于在MSBPG2间隔期间输入第二位数据值是逻辑“0”，因此逻辑“L”状态的主锁存数据被存储在主锁存节点NLATM上。而且，由于在第一和第二检验读出间隔MSBPG7A和MSBPG7B期间所选的存储单元MCsel导通，因此主检测节点NSENM的电压电平减少到地电压VSS。因此，主锁存数据未翻转，而是维持在MSBPG2间隔期间存在的逻辑“L”状态。

在第三数据状态失败编程操作中，即使在第一和第二检验读出间隔MSBPG7A和MSBPG7B已经终止之后，主锁存数据仍处于逻辑“L”状态。因此，在随后的MSBPG8间隔期间，内部输出线IDOUT和全局输出线GDOUT维持逻辑“H”状态，以便允许识别数据编程失败。

当生成失败信号时，重复执行从MSBPG4间隔至MSBPG8间隔的编程循环，直到在MSBPG8间隔期间生成通过信号，这时完成了MSBPG编程模式。

图19C也示出了上述第四数据状态失败编程操作的相关节点和信号电压。

参考图19C，由于在MSBPG2间隔期间第二位数据值是“0”，因此逻辑“L”状态的主锁存数据被存储在主锁存节点NLATM上。而且，由于在初始读出间隔MSBPG-X期间在存储器单元MCsel中编程的第一位数据值(LSB)是逻辑“1”，因此存储在副锁存节点NLATS上的副锁存数据维持逻辑“H”状态。

而且，在第一检验读出间隔MSBPG7A间隔期间，响应检验读出控制信号VFY，主检测节点NSENM的电压电平减少到地电压VSS。因此，主锁存数据不翻转，而是维持在MSBPG2间隔期间存在的逻辑“L”状态。

接着，由于即使在第二检验读出间隔MSBPG7B期间所选的存储器单元MCsel被确定为“导通单元”，主检测节点NSENM的电压电平减少到地电压VSS。因此，主锁存数据不翻转，而是维持了在MSBPG2间隔期间存在的逻辑“L”状态。

如上所述，在第四数据状态失败编程操作中，即使在第一和第二检验读出间隔MSBPG7A和MSBPG7B终止之后，主锁存数据仍处于逻辑“L”状态。因此，在随后的MSBPG8间隔期间，内部输出线IDOUT和全局输出线GDOUT保持逻辑“H”状态，因此表示数据编程失败。

当生成失败信号时，重复执行从MSBPG4间隔至MSBPG8间隔的编程循环，直到在MSBPG8间隔期间生成通过信号，这时完成了MSBPG编程模式。

图20A和20B是用于进一步解释编程根据本发明实施例的多位非易失性半导体存储设备的方法的流程图。

在步骤S1010，用外部提供的第一位数据值(LSB)编程所选的存储器单元MCsel。

然后，在步骤S1030，将与第二位数据值对应的主锁存数据存储在主锁存节点NLATM中。在第四数据状态失败编程操作的情况下，逻辑“L”状态的数据被存储在主锁存节点NLATM中。

在初始读出存储步骤S1050，在第一位编程步骤S1010编程的存储器单元MCsel被驱动至第一基准电压，从而执行控制操作，其中与第一位数据值对应的副锁存数据被存储在副锁存块300中。所述第一基准电压被用来区分第一阈值电压组和第二阈值电压组，并且最好是第一读出电压VR1。

在第四数据状态失败编程操作的情况下，由第一读出电压VR1读出的存储器单元MCsel是“导通单元”。因此，将与第一数据状态的第一位数据值对应的逻辑“H”的副锁存数据存储在副锁存块300的副锁存节点NLATS中。

初始读出存储步骤S1050包括副锁存初始化步骤S1051、初始读出步骤S1053、和副锁存存储步骤S1055。

在副锁存初始化步骤S1051中，副锁存数据被初始化为逻辑“H”状态。

在初始读出步骤S1053中，驱动在第一位编程步骤S1010编程的存储器单元MCsel以在位线BL上反映第一位数据值。这里，初始读出步骤S1053包括第一基准电压驱动步骤S1053a和位线反映步骤S1053b。

在第一基准电压驱动步骤S1053a中，存储器单元MCsel被驱动为第一基准电压。当第一位数据值是逻辑“1”时，存储器单元MCsel导通。相反，当第一位数据值是逻辑“0”时，存储器单元MCsel截止。

在位线反映步骤S1053b中，在位线BL上，即在副位线BLs上反映在第一基准电压驱动步骤S1053a取回的第一位数据值。如果第一位数据值是逻辑“1”，则副位线BLs的电压电平减少到地电压VSS。相反，如果第一位数据值是逻辑“0”，则副位线BLs维持其预充电的电压电平。

副锁存存储步骤S1055包括副锁存翻转步骤S1055a，其中根据副位线BLs的电压电平(最终是位线BL的电压电平)来翻转副锁存数据。也就是，当第一位数据值是逻辑“1”时，副锁存数据维持其逻辑“H”状态。相反，第一位数据值是逻辑“0”时，副锁存数据从逻辑“H”状态翻转到逻辑“L”状态。

在执行了初始读出存储步骤S1050之后，执行第二位编程步骤S1070。

在第二位编程步骤S1070中，执行操作，以便在存储器单元MCsel中编程在初始载入步骤S1030存储的主锁存数据，其最终为外部施加的第二位数据值。在第四数据状态失败编程操作的情况下，执行操作以便将存储器单元MCsel编程为第四数据状态，但是存储器单元MCsel的阈值电压仍低于第三检验电压VF3。

在执行了第二位编程步骤S1070之后，执行初级检验读出步骤S1090和副锁存驱动步骤S1110。

在初级检验读出步骤S1090，存储器单元MCsel被驱动为第二基准电压，以便在主检测节点NSENM上反映存储器单元MCsel的第二位数据值。第二基准电压被用来区分第二阈值电压组和第三阈值电压组，并且最好是第二检验读出电压VF2。在第四数据状态失败编程操作的情况下，由第二检验读出电压VF2读出的存储器单元MCsel是“截止单元”。因此，存储器单元MCsel被驱动来根据第二位数据值而允许主检测节点NSENM具有接近于逻辑“H”状态的数据值。

在副锁存驱动步骤S1110，副锁存块300被驱动为最终在在主检测节点NSENM上反映在初始读出存储步骤S1050存储的副锁存数据。在第四数据状态失败编程操作的情况下，因为在初始读出存储步骤S1050存储了逻辑“H”状态的副锁存数据，因此副锁存块300被驱动为在主检测节点NSENM上反映具有逻辑“L”状态的数据值。

下面描述执行初级检验读出步骤S1090和副锁存驱动步骤S1110获得的主检测节点NSENM的电压电平。

当存储器单元MCsel被正常编程为第一或第二数据状态时，存储器单元被确定为导通，因此主检测节点NSENM的电压电平具有接近于逻辑“L”状态的数据值。而且，由于即使通过第一数据状态将存储器单元编程为第四数据状态时，副锁存数据也维持“H”初始化状态，因此主检测节点NSENM具有接近于逻辑“L”状态的数据值。

相反，当通过第二数据状态编程第三数据状态时，主检测节点NSENM具有接近于逻辑“H”状态的数据值。

在第四数据状态失败编程操作的情况下，因为在初始读出存储步骤S1050存储了逻辑“H”状态的副锁存数据，因此在主检测节点NSENM上反映具有逻辑“L”状态的数据值。

在初级主翻转步骤S1130，根据在初级检验读出步骤S1090和副锁存驱动步骤S1110获得的主检测节点NSENM的电压电平而选择性地翻转主锁存数据。

也就是，当执行到第一或第二数据状态的正常编程时，主锁存节点NLATM上的主锁存数据维持在初始载入步骤S1030获得的逻辑“H”状态。当执行到第三数据状态的正常编程时，主锁存节点NLATM上的主锁存数据从逻辑“L”状态翻转到逻辑“H”状态。

同时，当存储器单元被编程为第四数据状态(包括第四数据状态失败编程操作)时，主锁存节点NLATM上的主锁存数据维持在初始载入步骤S1030获得的逻辑“L”状态。

在次级检验读出步骤S1150，存储器单元MCsel被驱动为第三基准电压，以便确定存储器单元MCsel是否被编程为第四数据状态，并且随后最终在主检测节点NSENM上反映第四数据状态。第三基准电压被用来区分第三阈值电压组和第四阈值电压组，并且最好是第三检验读出电压VF3。也就是，当存储器单元被编程为第四数据状态时，主检测节点NSENM具有接近于电源电压VDD的电压电平。

在第四数据状态失败编程操作的情况下，由第三检验读出电压VF3读出的存储器单元MCsel是“导通单元”。因此，主检测节点NSENM具有接近于地电压VSS的电压电平。

在次级主翻转步骤S1170中，根据在次级检验读出步骤S1150获得的主检测节点NSENM的电压电平而选择性地翻转主锁存数据。也就是，当存储器单元MCsel被正常编程为第四数据状态时，主锁存节点NLATM上的主锁存数据从逻辑“L”状态翻转到逻辑“H”状态。

在第四数据状态失败编程操作的情况下，主锁存节点NLATM的主锁存数据维持在初始载入步骤S1030获得的逻辑“L”状态。

在检验扫描步骤S1190中，对应于执行初级和次级主翻转步骤S1130和S1170获得的主锁存数据而产生内部输出数据。也就是，当存储器单元MCsel被正常编程为第一至第四数据状态时，所有主锁存数据的电压电平为逻辑“H”。因此，在检验扫描步骤S1190，将逻辑“L”状态的数据提供至内部输出线IDOUT和全局输出线GDOUT，因此可以看出，按期望执行了数据编程。

在第四数据状态失败编程操作的情况下，即使在执行了初级和次级主翻转步骤S1130和S1170之后，主锁存数据的电压电平也是逻辑“L”。因此，在检验扫描步骤S1190中，内部输出线IDOUT和全局输出线GDOUT维持逻辑“H”状态，因此表示数据编程失败。

图21A和图21B是示出在读出根据本发明实施例的多位非易失性半导体存储设备的第一数据位值(即最低有效位(LSB))期间的主要信号和节点电压的时序图。此处将这一编程顺序称作“第一数据位值LSB”读出模式LSBRD。

为了解释，图21A和21B分为九(9)个LSBRD间隔，也就是，位线放电和页面缓存器复位间隔(下文称作“LSBRD1”间隔)、第一位线预充电间隔(下文称作“LSBRD2”间隔)、第一位线发展(development)间隔(下文称作“LSBRD3”间隔)、第一检测间隔(下文称作“LSBRD4”间隔)、第二位线预充电间隔(下文称作“LSBRD5”间隔)、第二位线发展间隔(下文称作“LSBRD6”间隔)、第二检测间隔(下文称作“LSBRD7”间隔)、恢复间隔(下文称作“LSBRD8”间隔)、和数据取回间隔(下文称作“LSBRD9”间隔)。

为了解释，这里将LSBRD1间隔分为页面缓存器复位间隔(下文称作“LSBRD1a间隔”)和位线放电间隔(下文称作“LSBRD1b间隔”)。在LSBRD1a间隔，主缓存器块的主锁存节点NLATM被复位为逻辑“L”状态，也就是，地电压VSS。在LSBRD1b间隔期间，位线BLe、BLo、BLm和BLs被放电为地电压VSS。

接着描述LSBRD1a间隔期间主锁存节点NLATM的复位。

由于在LSBRD1a间隔期间缓存器选择地址Yp是逻辑“H”，主锁存驱动晶体管215a导通。而且，由于主选择地址Yp和副选择地址Yr两者为逻辑“H”，阻塞解码信号/BLDED的电压电平被改变为逻辑“L”状态。这时，第一全局输入线GDI的电压电平是逻辑“H”，第二全局输入线nGDI的电压电平是逻辑“L”。因此，第一内部输入线IDI的电压电平是逻辑“L”，第二内部输入线nIDI的电压电平是逻辑“H”。第一锁存发送晶体管213a截止，而第二锁存发送晶体管213b导通。因此，主锁存单元211的节点N211a的电压电平被改变至逻辑“H”状态，并且主锁存节点NLATM被复位为逻辑“L”状态。

接着描述LSBRD1b间隔期间位线BLe、BLo、BLm和BLs的放电。

在LSBRD1b间隔期间，读出电压VREAD(例如5V)被施加到未选字线WL<n：2>，并且地电压VSS被施加到所选的字线WL1。而且，读出电压VREAD被施加到串选择线(SSL)和地选择线(GSL)，并且当地电压VSS被施加到公共源极线(CSL)。而且，控制信号SHLDHeM、SHLDHeS、SHLDHoM和SHLDHoS被设定为地电压VSS，开且控制信号SHLDLeM、SHLDLeS、SHLDLoM、SHLDLoS、BLSLTeM、BLSLTeS、SOBLKM、SOBLKS被设定为电源电压VDD。这样，位线BLe、BLo、BLm和BLs被放电为地电压VSS。

接着执行LSBRD2间隔，其中偶数位线BLe和主位线BLm被预充电为预定的预充电电压(例如0.8V)，以便检测存储在所选的存储器单元MCsel中的数据值。

在LSBRD2间隔期间，将作为第一基准电压的地电压VSS施加到所选的字线WL1，并且将读出电压VREAD施加到未选字线WL<n：2>。因此，根据其中存储的数据来控制所选的存储器单元MCsel的开/关状态。当存储在所选的存储器单元MCsel中的数据具有第一数据状态(在该示例中是“11”)时，所选的存储器单元MCsel处于导通状态。相反，当所存储的数据是第二至第四数据状态(在该示例中是“10”、“00”和“10”)中的一个时，所选的存储器单元MCsel处于截止状态。

在LSBRD2间隔期间，控制信号SHLDLeM和SHLDLeS的电压电平改变为地电压VSS。因此，释放了偶数位线BLe和主位线BLm的放电状态。在这种情况下，控制信号SHLDLoM和SHLDLoS被维持在电源电压VDD。因此，奇数位线BLo的电压电平维持地电压VSS，并且随后充当偶数位线BLe之间的屏蔽线。

而且，在主预充电信号/PLOADM从电源电压VDD改变为第一初步(preliminary)电压VPRE1并维持第一初步电压VPRE1某一时间段之后，主预充电信号/PLOADM减少到地电压VSS。因此，主预充电晶体管230a导通，并且因此主检测节点NSENM被预充电至电源电压VDD。

在这种情况下，主位线切断信号BLSHFM的电压电平改变为第二初步电压VPRE2，其具有在电源电压VDD与地电压VSS之间的电压电平。因此，主检测节点NSENM和主位线BLm彼此电连接。如上所述，主位线切断信号BLSHFM用第二初步电压VPRE2门控主位线切断晶体管240a。因此，通过使用从主预充电晶体管230a提供的电流，将主位线BLm预充电至这样的电压电平，其比第二初步电压VPRE2的电压电平低主位线切断晶体管240a的阈值电压。

接着执行LSBRD3间隔，其中主位线BLm检测存储在所选的存储器单元MCsel中的数据并且发展其上所检测的数据。

在LSBRD3间隔期间，由于主位线切断信号BLSHFM是地电压VSS，因此主位线切断晶体管240a被设定为导通状态。因此，主位线BLm与主检测节点NSENM电隔离，并且主位线BLm上的数据进行发展。

当存储在所选的存储器单元MCsel中的数据值是第一数据状态(在这一示例中是“11”)时，主位线BLm上的数据被放电至公共源极线(CSL)。因此，主位线BLm的电压电平接近于地电压VSS。当所选的存储器单元MCsel中的数据值是第二至第四数据状态中的一个时(在该示例中是“10”、“00”和“01”)，除了由泄漏电流引起的任何波动，主位线BLm的电压电平不变化。

而且，主预充电晶体管230a维持导通状态并且随后刚好在LSBRD3间隔终止之前截止。因此，主检测节点NSENM在维持电源电压VDD之后变化到漂移状态。

接着执行LSBRD4间隔，其中在主缓存器块200的主锁存节点NLATM上存储在主位线BLm上发展的数据，即，与主位线BLm的电压电平对应的数据。

首先，维持在LSBRD3间隔期间发生的主检测节点NSENM的漂移状态。之后，主位线切断信号BLSHFM的电压电平变化为第三初步电压VPRE3，从而导通主位线切断晶体管240a。根据这一示例，第三初步电压VPRE3具有在地电压VSS与电源电压VDD之间的电压电平。根据在主位线BLm上发展的数据的电压电平来确定主检测节点NSENM的电压电平。

在这种情况下，第一内部输入线IDI的数据值变化为逻辑“H”状态，从而第一锁存发送晶体管213a导通。而且，主锁存节点NLATM存储根据主位线BLm的电压电平而确定的、在主检测节点NSENM上载入的数据，其最终与存储在所选的存储器单元MCsel中的数据对应。也就是，当存储在所选的存储器单元MCsel中的数据值是第一数据状态(在这一示例中是“11”)时，主位线BLm和主检测节点NSENM的电压电平接近于地电压VSS。因此，即使主读出锁存信号LCHM被使能为逻辑“H”状态，主锁存节点NLATM上的主锁存数据维持为逻辑“L”状态。

如果存储在所选的存储器单元MCsel中的数据值是第二至第四数据状态(在该示例中是“10”、“00”和“01”)中的一个时，主位线BLm维持初始预充电的电压电平，因此主检测节点NSENM维持逻辑“H”状态。因此，当主读出锁存信号LCHM被使能为逻辑“H”状态时，主锁存节点NLATM上的主锁存数据被翻转为逻辑“H”状态。

接着执行第二位线预充电间隔(LSBRD5间隔)、第二位线发展间隔(LSBRD6间隔)和第二检测间隔(LSBRD7间隔)。

除了如下所讨论的，在LSBRD5、LSBRD6和LSBRD7间隔期间执行的操作分别非常类似于在LSBRD2、LSBRD3和LSBRD4间隔期间执行的操作。

具体地，当在LSBRD2、LSBRD3和LSBRD4间隔期间第一基准电压(VSS)被施加到所选的字线WL1时，在LSBRD5、LSBRD6和LSBRD7间隔期间将第三基准电压(大约2.3V)施加到所选的字线WL1。因此，当存储在所选的存储器单元MCsel中的数据值是第一至第三数据状态(在该示例中是“11”、“10”和“00”)中的一个时，所选的存储器单元MCsel处于导通状态。当所存储的数据值是第四数据状态(在该示例中是“01”)时，所选的存储器单元MCsel处于导通状态。

在LSBRD6和LSBRD7间隔期间获得的主位线BLm和主检测节点NSENM的电压电平与在LSBRD3和LSBRD4间隔期间获得的有点不同。也就是，当在LSBRD6和LSBRD7间隔期间存储在所选的存储器单元MCsel中的数据值是第一至第三数据状态(在该示例中是“11”、“10”和“00”)中的一个时，主位线BLm和主检测节点NSENM的电压电平接近于地电压VSS。而且，当存储在所选的存储器单元MCsel中的数据值是第四数据状态(在该示例中是“01”)时，主位线BLm和主检测节点NSENM的电压电平几乎不变。

而且，LSBRD7间隔与LSBRD4间隔的不同之处在于在LSBRD4间隔期间第一内部输入线IDI是逻辑“H”，而在LSBRD7间隔期间第二内部输入线nIDI是逻辑“H”。因此，在LSBRD4间隔期间主锁存数据从逻辑“L”状态翻转到逻辑“H”状态，而在LSBRD7间隔期间主锁存数据从逻辑“H”状态翻转到逻辑“L”状态。因此，当所选的存储器单元MCsel中的数据值是第四数据状态(在这一示例中是“01”)时，主锁存数据从逻辑“H”状态翻转到逻辑“L”状态。

因此，在LSBRD7间隔期间主读出锁存信号LCHM被使能到逻辑“H”状态之后，主锁存节点NLATM上的主锁存数据的逻辑状态如下。

如果所选的存储器单元MCsel中的数据值是第一或第四数据状态(在这一示例中是“11”或“01”)，也就是，如果第一位数据值(LSB)是“1”，则主锁存节点NLATM上的主锁存数据的电压电平是逻辑“L”。如果所选的存储器单元MCsel中的数据值是第二或第三数据状态(在这一示例中是“10”或“00”)，也就是，如果第一位数据值(LSB)是“0”，则主锁存节点NLATM上的主锁存数据的电压电平是逻辑“H”。

在LSBRD5、LSBRD6和LSBRD7间隔期间执行的其他操作与在LSBRD2、LSBRD3和LSBRD4间隔期间执行的操作相同，因此，此处为了避免冗长而省略其详细描述。

接着执行LSBRD8间隔，其中复位了主位线BLm和主检测节点NSENM。

在LSBRD8间隔期间，控制信号SHLDLeM和SHLDLeS的电压电平变化为电源电压VDD，并且控制信号BLSLTeM、BLSLTeS和SOBLKM的电压电平从读出电压VREAD变化为电源电压VDD。因此，主位线BLm和主检测节点NSENM被复位为地电压VSS。

而且，未选字线WL<n：2>、串选择线(SSL)和地选择线(GSL)的电压电平从读出电压VREAD变化为地电压VSS。

接着执行LSBRD9间隔，其中通过内部输出线IDOUT将与在LSBRD7间隔期间存储在主锁存节点NLATM上的主锁存数据对应的数据输出至全局输出线GDOUT。

在LSBRD9间隔期间，缓存器选择地址Yp和阻塞解码信号/BLDEC被脉冲激活。响应阻塞解码信号/BLDEC的激活，通过内部输出线IDOUT将与主锁存数据对应的数据发送至全局输出线GDOUT。

在这一实施例的示例中，在激活阻塞解码信号/BLDEC之前，通过输出线预充电电路(未示出)将全局输出线GDOUT预充电至电源电压VDD。

因此，当存储在所选的存储器单元MCsel中的第一位数据值(LSB)是“1”时，主锁存节点NLATM上的数据是逻辑“L”，从而全局输出线GDOUT上的数据变化为逻辑“H”状态。当所选的存储器单元MCsel中的第一位数据值(LSB)是“0”时，主锁存节点NLATM上的数据是逻辑“H”，从而全局输出线GDOUT上的数据放电为逻辑“L”状态。这样，全局输出线GDOUT携带表示所选的存储器单元MCsel的LSB的信号。

图22A和图22B是示出在读出根据本发明实施例的多位非易失性半导体存储设备的第二数据位值(即最高有效位(MSB))期间的主要信号和节点电压的时序图。这里将这一编程顺序称作“第二数据位值MSB”读出模式MSBRD。

为了解释，图22A和图22B分为六(6)个LSBRD间隔，也就是，位线放电和页面缓存器复位间隔(下文称作“MSBRD”间隔)、位线预充电间隔(下文称作“MSBRD2”间隔)、位线发展间隔(下文称作“MSBRD3”间隔)、检测间隔(下文称作“MSBRD4”间隔)、恢复间隔(下文称作“MSBRD5”间隔)、和数据取回间隔(下文称作“MSBRD6”间隔)。

除了下面提到的，在图22A和图22B的MSBRD1间隔至MSBRD4间隔期间执行的操作非常类似于在先描述的图21A和图21B的LSBRD1间隔至LSBRD4间隔期间执行的操作。

在LSBRD1至LSBRD4间隔期间将作为第一基准电压的地电压VSS施加到所选的字线WL1，而在MSBRD1至MSBRD4间隔期间将大约1.3V的第二基准电压施加到所选的字线WL1。因此，当存储在所选的存储器单元MCsel中的数据值是第一和第二数据状态(在这一示例中是“11”和“10”)之一时，所选的存储器单元MCsel处于导通状态。当所存储的数据值是第三和第四数据状态(在这一示例中是“00”和“01”)之一时，所选的存储器单元MCsel处于截止状态。

因此，在MSBRD3和MSBRD4间隔期间主位线BLm和主检测节点NSENM的电压电平与在LSBRD3和LSBRD4间隔期间有点不同。也就是，在MSBRD3和MSBRD4间隔期间，当所选的存储器单元MCsel的数据值是第一和第二数据状态(在这一示例中是“11”和“10”)之一时，主位线BLm和主检测节点NSENM的电压电平接近于地电压VSS。而且，当所选的存储器单元MCsel的数据值是第三和第四数据状态(在这一示例中是“00”和“01”)之一时，主位线BLm和主检测节点NSENM的电压电平几乎不变。

在MSBRD4间隔期间主读出锁存信号LCHM的电压电平被使能为逻辑“H”状态之后，主锁存节点NLATM上的主锁存数据的逻辑状态如下变化。当存储在所选的存储器单元MCsel中的数据值是第一或第二数据状态时(在这一示例中是“11”和“10”)，也就是，当第二位数据值(MSB)是逻辑“1”时，主锁存节点NLATM上的主锁存数据是逻辑“L”。当存储在所选的存储器单元MCsel中的数据值是第三或第四数据状态时(在这一示例中是“00”和“01”)，也就是，当第二位数据值(MSB)是逻辑“0”时，主锁存节点NLATM上的主锁存数据是逻辑“H”。

在MSBRD1至MSBRD4间隔期间执行的其他操作与在LSBRD1至LSBRD4间隔期间执行的操作相同，因此，为了避免冗长而省略其详细描述。

接着执行MSBRD5和MSBRD6间隔，并且除了下面所讨论的，非常类似于图21A和22B的LSBRD8和LSBRD9间隔期间执行的操作，因此，为了避免冗长而省略其详细描述。

当存储在所选的存储器单元MCsel中的第二位数据值(MSB)是逻辑“1”时，主锁存节点NLATM上的数据是逻辑“L”，从而全局输出线GDOUT上的数据是逻辑“H”。当存储在所选的存储器单元MCsel中的第二位数据值(MSB)是逻辑“0”时，主锁存节点NLATM上的数据是逻辑“H”，从而全局输出线GDOUT上的数据放电至逻辑“L”状态。这样，在全局输出线GDOUT上携带表示所选的存储器单元MCsel的MSB的数据。

图23是进一步描述读出根据本发明实施例的多位非易失性半导体存储设备的方法的流程图。

图23图解的示例中执行读出模式的方法包括第一主锁存数据初始化步骤S1410、第一位数据值初级读出步骤S1430、第一位数据值次级读出步骤S1450、第一位数据值识别步骤S1470、第二主锁存数据初始化步骤S1490、第二位数据值读出步骤S1510、和第二位数据值识别步骤S1530。

在第一主锁存数据初始化步骤S1410中，存储在主锁存节点NLATM中的主锁存数据被初始化为逻辑“H”状态。在这种情况下，利用从主锁存驱动单元215提供的主锁存驱动电压。

在第一位数据值初级读出步骤S1430中，所选的存储器单元MCsel被驱动为第一基准电压。

这时，当存储在存储器单元MCsel中的数据具有第二至第四数据状态(在该示例中为“10”、“00”和“01”)之一时，主锁存数据从逻辑“L”状态翻转到逻辑“H”状态。而且，用从主检测响应单元217提供的主检测响应电压来翻转主锁存数据。相反，当存储在存储器单元MCsel中的数据具有第一数据状态(在该示例中为“11”)时，不翻转主锁存节点。

在第一位数据值次级读出步骤S1450中，所选的存储器单元MCsel被驱动至第三基准电压。这时，当存储在存储器单元MCsel中的数据具有第四数据状态(在该示例中为“01”)时，主锁存数据从逻辑“H”状态翻转到逻辑“L”状态。而且，用主检测响应电压来翻转主锁存数据。相反，当存储在存储器单元MCsel中的数据具有第一到第三数据状态(在该示例中为“11”、“10”和“00”)之一时，主锁存数据不翻转。

在第一位数据值检验步骤S1470中，由通过执行第一位数据值次级读出步骤S1450获得的主锁存数据来驱动内部输出线IDOUT和全局输出线GDOUT。而且，在相同的步骤中，识别第一位数据值(LSB)。

在第二主锁存数据初始化步骤S1490中，存储在主锁存节点NLATM中的主锁存数据被再次初始化为逻辑“L”状态。在这种情况下，利用从主锁存驱动单元215提供的主锁存驱动电压。

在第二位数据值读出步骤S1510中，所选的存储器单元MCsel被驱动为第二基准电压。在这种情况下，当存储在存储器单元MCsel中的数据具有第三和第四数据状态(在该示例中为00”和“01”)之一时，主锁存数据从逻辑“L”状态翻转到逻辑“H”状态。而且，用从主检测响应单元217(参考图14)提供的主检测响应电压来翻转主锁存数据。相反，当存储在存储器单元MCsel中的数据是第一和第二数据状态(在该示例中为“11”和“10”)之一时，主锁存数据不翻转。

在第二位数据值识别步骤S1530中，通过执行第二位数据值读出步骤S1510获得的主锁存数据来驱动内部输出线IDOUT和全局输出线GDOUT。而且，在第二位数据值识别步骤S1530中，识别第二位数据值(MSB)。

因此，在两个识别步骤S1470和S1530识别全局输出线GDOUT上的LSB和MSB数据值。

图24是示出在根据本发明实施例的多位非易失性半导体存储设备的擦除期间的主要信号和节点电压的时序图。这里将这一编程顺序称作擦除模式ERS。

为了解释，图24分为六(6)个ERS间隔，也就是，擦除执行间隔(下文称作“ERS1”间隔)、第一恢复间隔(下文称作“ERS2”间隔)、第二恢复间隔(下文称作“ERS3”间隔)、第一检验读出间隔(下文称作“ERS4”间隔)、第二检验读出间隔(下文称作“ERS5”间隔)、和Y扫描间隔(下文称作“ERS6”间隔)。

在ERS1间隔期间，擦除电压VERS被施加到存储器单元MC的大部分区域，并且大约0.3V的电压被施加到所选的字线，以便从相应的存储器单元中擦除数据。在这一示例中，擦除电压VERS大约为20V。而且，未选字线被调节为漂移状态。在这一情况下，与大部分区域耦合的结果是，未选字线的电压电平接近于擦除电压VERS。因此，在连接到未选字线的存储器单元中不执行擦除操作。

同样在ERS1间隔期间，控制信号SHLDHeM、SHLDHeS、SHLDHoM、SHLDHoS、SHLDLeM、SHLDLeS、SHLDLoM和SHLDLoS的电压电平被维持为地电压VSS，而控制信号BLSLTeM、BLSLTeS、BLSLToM和BLSLToS的电压电平变化为“VERS-Vt2”。检测节点阻塞信号SOBLKM和SOBLKS维持电源电压VDD。在这一示例中，电压“Vt2”表示高电压NMOS晶体管的阈值电压并且大约为1.3V。

在ERS2和ERS3间隔期间，调节存储器单元的大部分区域以及位线BL的电压，以便检测存储在所选的存储器单元MCsel中的数据。

也就是，执行其间公共源极线(CSL)放电的ERS2间隔，其中存储器单元MC的大部分区域漂移，并且CSL上充电的VERS-Vt的电压被放电至地电压VSS。

在ERS3间隔中，大部分区域以及位线BLm、BLs、BLe和BLo放电。也就是，在ERS3间隔期间，控制信号SHLDHeM、SHLDHeS、SHLDHoM和SHLDHoS的电压电平变化为地电压VSS。而且，控制信号SHLDLeM、SHLDLeS、SHLDLoM、SHLDLoS、BLSLTeM、BLSLTeS、BLSLToM和BLSLToS的电压电平变化为电源电压VDD。因此，位线BLm、BLs、BLe和BLo放电至地电压VSS。

在ERS4和ERS5间隔期间，主锁存节点NLATM被预充电，以便检测存储器单元MC的任意未擦除的数据。而且，存储在存储器单元中的数据被主锁存节点NLATM检测并被存储在主锁存节点NLATM上。

也就是，在ERS4间隔期间，在主锁存节点NLATM被预充电至逻辑“H”状态之后，检测连接到偶数位线BLe的存储器单元MC中的、在ERS1间隔期间未被擦除的数据。ERS4间隔期间执行的操作非常类似于在第二位数据值(MSB)读出模式中执行的操作。然而，在ERS4间隔中，第一基准电压0V被施加到所选的存储器块中的所有字线WL<n：1>，并且主锁存节点NLATM被复位为逻辑“H”状态。而且，在ERS4间隔期间通过激活第二内部输入线nIDI来执行读出数据的检测。由于在ERS4间隔期间执行的剩余操作与在第二位数据值(MSB)读出模式中执行的操作基本上相同，因此为了避免冗长，此处省略对ERS4间隔的描述。

接着执行ERS5间隔，以便检测存储在奇数位线BLo的存储器单元MC中并且在ERS1间隔期间未被擦除的数据。在ERS5间隔期间执行的操作与在ERS4间隔执行的操作不同之处在于未执行主锁存节点NLATM的设定。否则，ERS5间隔非常类似于ERS4间隔，因此，为了避免冗长而省略其详细描述。

接着执行ERS6间隔，其中对于在ERS4和ERS5间隔期间检测的数据确定是否已经正确地执行存储器单元MC的擦除操作。

如果在ERS6间隔期间主锁存节点NLATM处于逻辑“H”状态，则逻辑“L”状态的数据被输出至全局输出线GDOUT，这意味着产生了通过信号。相反，如果主锁存节点NLATM处于逻辑“L”状态，则逻辑“H”状态的数据被输出至全局输出线GDOUT，这意味着产生了失败信号。因此，当产生通过信号时，完成了擦除模式。

然而，在ERS6间隔期间，如果主锁存节点NLATM保持逻辑“H”状态，则在ERS4和ERS5间隔中存储器单元MCsel被检测为“导通单元”。如果偶数位线BLe连接到“截止单元”，则在ERS4间隔期间主锁存节点NLATM被放电至地电压VSS。因此，即使在ERS5间隔期间连接到奇数位线BLo的存储器单元MC是“导通单元”，主锁存节点NLATM上的数据也为逻辑“L”。

而且，如果奇数位线BLo连接到“截止单元”，则即使连接到偶数位线BLe的存储器单元MC是“导通单元”，在ERS5间隔期间主锁存节点NLATM上的数据也变成逻辑“L”。同样地，生成失败信号。

因此，仅当偶数位线BLe和奇数位线BLo都连接到“导通单元”时才产生通过信号。

尽管为了图解说明的目的已经公开了本发明的优选实施例，本领域的普通技术人员将理解，在不背离本发明的范围和精神的情况下，各种修改、添加和替换是可能的。例如，在本说明书中示出并描述了NAND型非易失性半导体存储设备。然而，对于本领域普通技术人员明显的是，本发明的技术精神也可应用于其他类型的非易失性半导体存储设备，例如AND型半导体存储设备。

而且，如已经建议的，包括示例性实施例的每个和全部元件来实现本发明的利益和优点是不必要的或者是不重要的。仅作为一个示例，注意图25，其图解说明了图17所示的实施例的修改。具体地，图25的实施例省略了在图17的副位线选择块500中出现的偏移电路。本领域的普通技术人员将容易地预料本发明的许多其他变化，由于太多此处无法列出来。

因此，通过所附权利要求的技术精神而不是所公开的实施例来定义本发明保护的技术范围。在这一点上，短语“连接到”及其类似短语不被解释为必须在元件之间直接连接。

Claims (61)

1.一种多位非易失性半导体存储设备，包括：

存储器单元阵列，其包括连接到多个非易失性存储器单元的位线，其中所述非易失性存储器单元可编程为多于两个阈值电压状态，以便存储多于一位的数据；

页面缓存器电路，用于存储逻辑值作为主锁存数据，并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值；和

副锁存电路，用于存储逻辑值作为副锁存数据，并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值；

其中所述存储设备可在读出模式和编程模式中操作，在所述读出模式中，所述存储设备读出非易失性存储器单元的阈值电压状态，并且在所述编程模式中，所述存储设备编程非易失性存储器单元的阈值电压状态，其中所述页面缓存器电路选择性地响应副锁存数据，以禁止通过位线在编程模式中翻转主锁存数据的逻辑值。

2.如权利要求1所述的存储设备，其中在读出模式中仅使用页面缓存器电路和副锁存电路当中的页面缓存器电路，而在编程模式中使用页面缓存器电路和副锁存电路两者。

3.如权利要求1所述的存储设备，其中所述编程模式包括第一位数据值编程操作和第二位数据值编程操作，并且其中，在编程模式期间，在第一位数据值编程操作之后并在第二位数据值编程操作之前激活所述副锁存信号。

4.如权利要求1所述的存储设备，其中所述副锁存电路包括：

连接到位线的副检测节点；

副检测锁存单元，用于根据副检测节点的电压电平而存储副锁存数据；和

副驱动单元，其响应副锁存数据而选择性地被使能，并且其响应检验控制信号而驱动副检测节点至副驱动电压，以便禁止主锁存数据的逻辑值的翻转。

5.如权利要求4所述的存储设备，其中所述副驱动单元包括串联连接在副检测节点和副驱动电压源之间的第一副驱动晶体管和第二副驱动晶体管，其中第一副驱动晶体管响应检验控制信号而被门控，而第二副驱动晶体管响应副锁存数据而被门控。

6.如权利要求5所述的存储设备，其中所述副驱动电压是地电压。

7.如权利要求5所述的存储设备，其中所述副锁存电路还包括副预充电单元，其响应副检测预充电控制信号而将副检测节点预充电至副检测预充电电压。

8.如权利要求7所述的多位非易失性半导体存储设备，其中所述副检测预充电电压是电源电压，并且其中所述副预充电单元包括连接在电压源与副检测节点之间并且响应副检测预充电信号而被门控的晶体管。

9.如权利要求4所述的存储设备，其中所述副检测锁存单元包括：

副锁存器，用于存储副锁存数据；

副锁存初始化电路，用于响应副锁存初始化信号而初始化副锁存数据；和

副检测响应电路，其响应副锁存信号而被使能，并且被驱动为根据副检测节点的电压电平选择性地翻转副锁存数据的逻辑值。

10.如权利要求1所述的存储设备，还包括：

第一全局输入线，用于发送第一全局输入数据；

第二全局输入线，用于发送第二全局输入数据，其中在给定操作间隔期间第一全局输入数据的逻辑状态与第二全局输入数据的逻辑状态相反；和

连接到第一和第二全局输入线的页面缓存器解码器，用于根据第一和第二全局输入数据将内部输入数据提供至主缓存器电路。

11.如权利要求10所述的存储设备，还包括：

内部输出线，用于选择性地输出与页面缓存器电路的主锁存数据对应的数据并且连接至页面缓存器解码器；

全局输出线，其响应页面缓存器解码器而选择性地输出与内部输出数据对应的全局输出数据，其中页面缓存器电路包括存储主锁存数据的主锁存节点，并且其中页面缓存器电路响应来自页面缓存器解码器的内部输入数据而控制主锁存节点上的主锁存数据的逻辑值，并且其中所述内部输出线与主锁存节点电隔离。

12.如权利要求1所述的存储设备，还包括主位线选择偏移电路，其偏移位线的电压并且将位线选择性地连接到页面缓存器电路。

13.如权利要求12所述的存储设备，还包括副位线选择偏移电路，其偏移位线的电压并且将位线选择性地连接到副锁存电路。

14.如权利要求13所述的存储设备，其中所述存储器单元阵列的位线包括奇数位线和偶数位线。

15.如权利要求1所述的存储设备，其中所述非易失性存储器单元可编程为四个阈值电压状态。

16.如权利要求1所述的存储设备，其中所述非易失性存储器单元是NAND型闪速存储器单元。

17.一种多位非易失性半导体存储设备，包括：

存储器单元阵列，包括连接到多个非易失性存储器单元的位线，其中所述非易失性存储器单元可编程为多于两种阈值电压状态，以便存储多于一位的数据；

页面缓存器电路，用于存储逻辑值作为主锁存数据，并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值；和

副锁存电路，用于存储逻辑值作为副锁存数据，并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值；

其中所述页面缓存器电路和副锁存电路连接到位于存储器单元阵列相对侧的位线。

18.如权利要求17所述的存储设备，其中在读出模式中仅使用页面缓存器电路和副锁存电路当中的页面缓存器电路，在编程模式中使用页面缓存器电路和副锁存电路两者。

19.如权利要求17所述的存储设备，其中所述编程模式包括第一位数据值编程操作和第二位数据值编程操作，并且其中，在编程模式期间，在第一位数据值编程操作之后并在第二位数据值编程操作之前激活所述副锁存信号。

20.如权利要求17所述的存储设备，其中所述副锁存电路包括：

副检测节点，其连接到位线；

副检测锁存单元，用于根据副检测节点的电压电平来存储副锁存数据；和

副驱动单元，其响应副锁存数据而选择性地被使能，并且其响应检验控制信号而驱动副检测节点至副驱动电压，以便禁止主锁存数据的逻辑值的翻转。

21.如权利要求20所述的存储设备，其中所述副驱动单元包括串联连接在副检测节点和副驱动电压源之间的第一副驱动晶体管和第二副驱动晶体管，其中第一副驱动晶体管响应检验控制信号而被门控，而第二副驱动晶体管响应副锁存数据而被门控。

22.如权利要求21所述的存储设备，其中所述副驱动电压是地电压。

23.如权利要求21所述的存储设备，其中副锁存电路还包括副预充电单元，其响应副检测预充电控制信号而将副检测节点预充电至副检测预充电电压。

24.如权利要求23所述的存储设备，其中所述副检测预充电电压是电源电压，并且其中所述副预充电单元包括串联连接在电压源与副检测节点之间并且响应副检测预充电信号而被门控的晶体管。

25.如权利要求20所述的存储设备，其中所述副检测锁存单元包括：

副锁存器，用于存储副锁存数据；

副锁存初始化电路，用于响应副锁存初始化信号而初始化副锁存数据；和

副检测响应电路，其响应副锁存信号而被使能，并且被驱动为根据副检测节点的电压电平选择性地翻转副锁存数据的逻辑值。

26.如权利要求17所述的存储设备，还包括：

第一全局输入线，用于发送第一全局输入数据；

第二全局输入线，用于发送第二全局输入数据，其中在给定操作间隔期间第一全局输入数据的逻辑状态与第二全局输入数据的逻辑状态相反；和

连接到第一和第二全局输入线的页面缓存器解码器，用于根据第一和第二全局输入数据将内部输入数据提供至主缓存器电路。

27.如权利要求26所述的存储设备，还包括：

内部输出线，用于选择性地输出与页面缓存器电路的主锁存数据对应的数据并且连接至页面缓存器解码器；

全局输出线，其响应页面缓存器解码器而选择性地输出与内部输出数据对应的全局输出数据，其中页面缓存器电路包括存储主锁存数据的主锁存节点，并且其中页面缓存器电路响应来自页面缓存器解码器的内部输入数据而控制主锁存节点上的主锁存数据的逻辑值，并且其中所述内部输出线与主锁存节点电隔离。

28.如权利要求17所述的存储设备，还包括主位线选择偏移电路，其偏移位线的电压并且将位线选择性地连接到页面缓存器电路。

29.如权利要求28所述的存储设备，还包括副位线选择偏移电路，其偏移位线的电压并且将位线选择性地连接到副锁存电路。

30.如权利要求17所述的存储设备，其中所述非易失性存储器单元可编程为四种阈值电压状态。

31.一种非易失性存储设备，包括：

存储器单元阵列，包括连接到多个非易失性存储器单元的位线；

第一和第二偏压电路，用于预置位线的电压并且连接到存储器单元阵列的相对侧上的位线；和

页面缓存器电路，其连接到位线并且用于存储从非易失性存储器单元读出的数据和被编程到非易失性存储器单元中的数据。

32.如权利要求31所述的存储设备，其中所述非易失性存储器单元是多位非易失性存储器单元，其可选择性地编程为至少四种阈值电压状态中的任意一种。

33.如权利要求32所述的存储设备，其中所述存储设备还包括连接到位线的副锁存电路，其中所述页面缓存器电路和副锁存电路连接到位于存储器单元阵列的相对侧的位线。

34.如权利要求33所述的存储设备，其中所述非易失性存储器单元是NAND型闪速存储器单元。

35.一种非易失性半导体存储设备，包括：

存储器单元阵列，包括连接到多个非易失性存储器单元的位线；

主检测锁存单元，其包括主锁存单元和主检测响应单元；

副锁存单元，其包括副锁存电路；

第一位线选择电路，其选择性地将主检测单元连接到位线；

第二位线选择电路，其选择性地将副锁存单元连接到位线。

36.如权利要求35所述的存储设备，其中所述第一和第二位线选择电路位于存储器单元阵列的相对侧。

37.如权利要求36所述的存储设备，其中所述多个非易失性存储器单元可选择性地编程为至少四种阈值电压状态中的任意一种，其中所述存储设备可在读出模式和编程模式中操作，在所述读出模式中，所述存储设备读出非易失性存储器单元的阈值电压状态，并且在所述编程模式中，所述存储设备编程非易失性存储器单元的阈值电压状态。

38.如权利要求37所述的存储设备，其中在读出模式中仅使用第一和第二锁存电路当中的第一锁存电路，而在编程模式中使用第一和第二锁存电路两者。

39.如权利要求37所述的存储设备，其中，在编程模式中，经由位线将第二锁存电路的电压选择性地传送至页面缓存器单元，以便控制第一锁存电路的状态。

40.如权利要求35所述的存储设备，还包括至少一个用于预置位线的电压的偏压电路。

41.如权利要求35所述的存储设备，还包括第一和第二偏压电路，其预置位线的电压并且连接到位于存储器单元阵列的相对侧的位线。

42.如权利要求35所述的存储设备，其中所述非易失性存储器单元是NAND型闪速存储器单元。

43.一种操作多位非易失性半导体存储设备的方法，所述存储设备包括具有连接到多个非易失性存储器单元的位线的存储器单元阵列，其中所述非易失性存储器单元可选择地编程为多于一个阈值电压状态，并且其中每个阈值电压状态对应于不同的数据值，其中所述存储设备可在读出模式和编程模式中操作，在所述读出模式中，所述存储设备读出非易失性存储器单元的阈值电压状态，并且在所述编程模式中，所述存储设备编程非易失性存储器单元的阈值电压状态，所述方法包括：

将逻辑值作为主锁存数据存储在第一锁存器中；

根据位线的电压电平将逻辑值作为副锁存数据存储在第二锁存器中；

在编程模式中，设定连接到位线的至少一个非易失性存储器单元的阈值电压状态；和

在设定阈值电压状态之后，根据存储在第二锁存器的副锁存数据中的位线的电压电平，选择性地禁止主锁存数据的逻辑值的翻转。

44.如权利要求43所述的方法，其中在读出模式中仅使用页面缓存器电路和副锁存电路当中的页面缓存器电路，而在编程模式中使用页面缓存器电路和副锁存电路两者。

45.一种操作多位非易失性半导体存储设备的方法，其中所述存储设备包括(a)具有连接到多个非易失性存储器单元的位线的存储器单元阵列，其中所述非易失性存储器单元可选择地编程为至少是连续的第一、第二、第三和第四阈值电压状态中的任意一个，并且其中第一、第二、第三和第四阈值电压状态与由第一和第二位定义的四个不同的数据值对应，其中第一和第四阈值电压状态的第一位相同，并且其中第一和第二阈值电压状态的第二位相同，(b)主缓存器单元，用于存储逻辑值作为主锁存数据并且其包括连接到位线的主检测节点，其中主锁存数据的逻辑值根据主检测节点的电压电平而选择性地翻转，和(c)副锁存单元，用于存储逻辑值作为副锁存数据并且其包括连接到位线的副检测节点，所述方法包括：

第一位编程操作，其包括用外部提供的第一位数据值将所选的存储器单元编程至与第一数据状态对应的阈值电压；

初始读出存储操作，其包括将在第一位编程操作中编程的存储器单元驱动至第一基准电压，以便将与第一位数据值对应的副锁存数据存储在副锁存块中；

第二位编程操作，其包括在主缓存器块中存储与被用来将存储器单元编程为第四数据状态的第二位数据值对应的主锁存数据，并且在初始读出存储操作之后将存储器单元编程为第四数据状态，从而将存储器单元编程为与第三数据状态对应的阈值电压；

初级检验读出操作，其包括用第二基准电压驱动存储器单元，从而在第二位编程操作之后在主检测节点上反映存储器单元的第二位数据值；

副锁存驱动编程操作，其包括驱动副锁存块，以便在主检测节点上反映存储在初始读出存储操作中的副锁存数据；

初级主锁存翻转操作，其包括根据初级检验读出操作中主检测节点的电压电平来翻转主锁存数据，其中主锁存数据的翻转根据副锁存驱动操作中主检测节点的电压电平而被选择性地禁止；

次级检验读出编程操作，其包括用第三基准电压驱动存储器单元，从而在初级主锁存翻转操作之后在主检测节点上反映存储器单元的第二位数据值；和

次级主锁存翻转操作，其包括根据次级检验读出编程操作中主检测节点的电压电平翻转主锁存数据。

46.如权利要求45所述的方法，包括使用第一至第三基准电压来区分第一至第四阈值电压组。

47.如权利要求45所述的方法，还包括检验扫描操作，其包括根据通过执行初级和次级主翻转操作获得的主锁存数据而产生数据，该数据指示在第二位编程操作中存储器单元向第四数据状态的编程失败。

48.如权利要求45所述的方法，其中所述初始读出存储操作包括：

初始读出操作，其包括驱动在第一位编程操作中编程的存储器单元，以便在位线上反映第一位数据值；和

副锁存存储操作，其包括执行控制操作，以便将与通过执行初始读出操作而获得的位线的电压电平对应的副锁存数据存储在副锁存块中。

49.如权利要求45所述的方法，其中第一至第四数据状态分别为“11”、“10”、“00”和“01”。

50.一种操作多位非易失性半导体存储设备的方法，其中所述存储设备包括(a)具有连接到多个非易失性存储器单元的位线的存储器单元阵列，其中所述非易失性存储器单元可选择性地编程为至少是连续的第一、第二、第三和第四阈值电压状态中的任意一个，并且其中第一、第二、第三和第四阈值电压状态与由第一和第二位定义的四个不同的数据值对应，其中第一和第四阈值电压状态的第一位相同，并且其中第一和第二阈值电压状态的第二位相同，(b)主缓存器单元，用于存储逻辑值作为主锁存数据并且其包括连接到位线的主检测节点，其中主锁存数据的逻辑值根据主检测节点的电压电平而选择性地翻转，和(c)副锁存单元，用于存储逻辑值作为副锁存数据并且其包括连接到位线的副检测节点，所述方法包括：

第一位编程操作，其包括用外部提供的第一位数据值编程所选的存储器单元；

初始读出存储操作，其包括驱动在第一位编程步骤中编程的存储器单元，以便将与第一位数据值对应的副锁存数据存储在副锁存块中；

第二位编程操作，其包括在初始读出存储操作之后驱动存储器单元以便在存储器单元中编程外部提供的第二位数据值；

初级检验读出操作，其包括用第二基准电压驱动存储器单元，从而在第二位编程操作之后在主检测节点上反映存储器单元的第二位数据值；

副锁存驱动操作，其包括驱动副锁存块，以便在主检测节点上反映在初始读出存储步骤中存储的副锁存数据；和

初级主翻转操作，其包括根据在初级检验读出操作和副锁存驱动操作中获得的主检测节点的电压电平选择性地翻转主锁存数据。

51.如权利要求50所述的方法，还包括使用第一和第二基准电压来区分第一至第三阈值电压状态。

52.如权利要求50所述的方法，其中所述初始读出存储操作包括：

初始读出操作，其包括驱动在第一位编程操作中编程的存储器单元以便在位线上反映第一位数据值；和

副锁存存储操作，其包括执行控制操作，以便将与通过初始读出操作获得的位线的电压电平对应的副锁存数据存储在副锁存块中。

53.如权利要求52所述的方法，其中所述初始读出操作包括：

第一基准电压驱动操作，其包括用第一基准电压驱动存储器单元，所述第一基准电压区分第一和第二阈值电压状态；和

位线反映操作，其包括在位线上反映第一位数据值，在第一基准电压驱动操作读出所述第一位数据值。

54.如权利要求52所述的方法，其中所述副锁存存储操作包括：

副锁存初始化操作，其包括初始化副锁存数据；和

副锁存翻转操作，其包括根据位线的电压电平来选择性地翻转副锁存数据。

55.如权利要求54所述的方法，其中所述副锁存翻转操作包括：

如果在位线上反映第一数据状态的第一位数据值，则维持初始化的副锁存数据；和

如果在位线上反映第二数据状态的第一位数据值，则翻转初始化的副锁存数据。

56.如权利要求50所述的方法，其中第一至第四数据状态分别为“11”、“10”、“00”和“01”。

57.一种操作多位非易失性半导体存储设备的方法，其中所述存储设备包括(a)具有连接到多个非易失性存储器单元的位线的存储器单元阵列，其中所述非易失性存储器单元可选择性地编程为至少是连续的第一、第二、第三和第四阈值电压状态中的任意一个，并且其中第一、第二、第三和第四阈值电压状态与由第一和第二位定义的四个不同的数据值对应，其中第一和第四阈值电压状态的第一位相同，并且其中第一和第二阈值电压状态的第二位相同，(b)主缓存器单元，用于存储逻辑值作为主锁存数据并且其包括连接到位线的主检测节点，其中主锁存数据的逻辑值根据主检测节点的电压电平而选择性地翻转，和(c)副锁存单元，用于存储逻辑值作为副锁存数据并且其包括连接到位线的副检测节点，所述方法包括：

第一位编程操作，其包括用外部提供的第一位数据值编程所选的存储器单元；

初始读出存储操作，其包括驱动在第一位编程操作中编程的存储器单元以便将与第一位数据值对应的副锁存数据存储在副锁存块中；

第二位编程操作，其包括在初始读出存储操作之后驱动存储器单元以便在存储器单元中编程外部提供的第二位数据值；

初级检验读出操作，其包括用第二基准电压驱动存储器单元，从而在第二位编程操作之后在主检测节点上反映存储器单元的第二位数据值；

副锁存驱动操作，其包括驱动副锁存块，以便在主检测节点上反映在初始读出存储步骤中存储的副锁存数据；

初级主翻转操作，其包括根据在初级检验读出操作和副锁存驱动操作中获得的主检测节点的电压电平选择性地翻转主锁存数据；

次级检验读出操作，其包括用第三基准电压驱动存储器单元，从而在初级主翻转操作之后在主检测节点上反映存储器单元的第二位数据值；和

次级主翻转操作，其包括根据在次级检验读出步骤中获得的主检测节点的电压电平选择性地翻转主锁存数据。

58.如权利要求57所述的方法，还包括使用第一至第三基准电压来区分第一至第四阈值电压状态。

59.如权利要求57所述的方法，还包括检验扫描操作，其包括根据通过执行初级和次级主翻转操作获得的主锁存数据而产生表示第二位编程操作中的通过或失败的数据。

60.如权利要求57所述的方法，其中所述初始读出存储操作包括：

初始读出操作，其包括驱动在第一位编程操作中编程的存储器单元，以便在位线上反映第一位数据值；和

副锁存存储操作，其包括将与通过执行初始读出操作获得的位线的电压电平对应的副锁存数据存储在副锁存块中。

61.如权利要求60所述的方法，其中所述初始读出操作包括：

第一基准电压驱动操作，其包括用第一基准电压驱动存储器单元，所述第一基准电压区分第一和第二阈值电压状态；和

位线反映操作，其包括在位线上反映第一位数据值，在第一基准电压驱动步骤中读出所述第一位数据值。

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