CN1477644A - 非易失性半导体存储器及其操作方法 - Google Patents

非易失性半导体存储器及其操作方法 Download PDF

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Abstract

第一判断处理，其在第一判断条件下判断从该存储单元读出的数据是否合格/不合格，然后把一个信号施加到被判断为不合格的存储单元，以改变存储在该存储单元中的电荷量；以及第二判断处理，其在比第一判断条件更松的第二判断条件下判断从该存储单元读出的数据是否合格/不合格；以及当在第二判断处理中判断该数据不合格时，从第一判断处理重复执行该处理。

Description

非易失性半导体存储器及其操作方法
技术领域
本发明涉及一种非易失性半导体存储器，例如EEPROM(电可擦除可编程只读存储器)、快速存储器(总称为电可擦除EEPROM)等等，及其操作方法，更加具体来说，但判断电流或判断电压由于电源噪声以及其他原因的发生变化时能够保证稳定的写入确认和擦除确认的一种非易失性半导体存储器及其操作方法。
背景技术
在最近几年，电子器件的多功能和减小尺寸的发展被加速，因此相应地更加需要半导体集成电路的小型化。在例如EEPROM、快速存储器等等这样的非易失性半导体存储器中，不但需要存储单元的小型化而且还需要稳定检测阈值电压的较小改变。
同时，可以大大地减小面积而不减小存储单元的尺寸并且相应多级操作的存储器已经被开发出来。在普通半导体存储器中，在一个存储单元中仅仅可以存储“0”或“1 ”这两种状态。而在多级存储器中，必须响应所存储的数据严格控制阈值电压。在将来，为了响应电子器件的更高功能和减小尺寸的发展，多级存储器将被采用。
作为在现有技术中的非易失性半导体存储器，通常使用具有双栅极结构的浮置栅极存储器，其中浮置栅极的两个栅电极和控制栅极之间形成有薄的绝缘膜。该浮置栅极存储器在日本专利申请公告(KOKAI)2000-174235中给出。
但是，在最近几年，双栅极结构所需的复杂制造处理变为对小型化的一种障碍。因此，具有单个栅电极的单栅极非易失性半导体存储器受到人们的注意。在单栅极非易失性半导体存储器中，可以存储电荷的材料被用作为形成在半导体基片和栅电极之间的栅绝缘膜，然后通过利用阈值电压根据存储在栅绝缘膜中的电荷量而改变这样的现象来存储数据。
作为一种这样的单栅极非易失性半导体存储器，具有SONOS(氧化硅氮氧化硅)存储器。该SONOS存储器例如在日本专利申请公告(KOKAI)2001-325793中给出。
在这种种SONOS存储器，具有叠层结构的绝缘膜被用作为栅绝缘膜，其中氮化硅(SiN)膜被置于附近的氧化硅(SiO2)之间的。数据存储和擦除通过从该氮化硅膜充电/放电而执行。
在SONOS存储器中，由于所存储的电荷量小于浮置栅极存储器，因此阈值电压的偏移量较小。并且在SONOS存储器中，由于写入效率较低，因此写入速度变得比浮置栅极存储器更慢。因此，在例如SONOS存储器这样的单栅极非易失性半导体存储器中，在写入和擦除过程中检测在该阈值电压中的小的改变是重要的。
按照这种方式，考虑到最近几年非易失性半导体存储器的趋势，检测在阈值电压中的小的改变是重要的。但是，造成这样一个问题，如果阈值电压的改变量较小，则不能够在确认操作中精确地判断合格或不合格，以检查是否已经成功地执行写入和擦除。
更加具体来说，在半导体存储器中，作为一个标准的电流或来自存储单元的电流受到例如电源噪声等等这样的外部噪声的影响而随时间变化。因此，在一些情况中，对应于由于这这些噪声的影响所造成的电流波动电平变为等于阈值电压的改变量。结果，在一些情况中，曾经被判断为合格的存储单元在下一个确认中被判断为不合格，因此必须再一次执行写入或擦除操作(循环)。按照这种方式，在现有的非易失性半导体存储器中，由于电源噪声以及其他因素的影响导致合格/不合格判断变为不可靠，因此可能需要多次地执行确认操作。
图1为示出在现有技术中的确认思想的示意图。假设参考电流仅仅改变±ΔI。如果存储单元的电流Id超过的I+ΔI，不论噪声的影响如何，该存储单元被判断为不合格，因此需要再一次执行写入。如果存储单元的电流Id小于I-ΔI，则无论噪声的影响如何，该存储单元被判断为合同，但是因此不需要的第二次写入。，如果存储单元的电流Id在I-ΔI＜Id＜I+ΔI的范围内，由于噪声的影响导致合格/不合格判断变为不可靠。结果，有时在第一次确认中被判断为合格的单元在下一次确认中被判断为不合格。
在实际存储单元中，如图2的示意图所示，有3种判断电平，即，写入判断电平、在正常操作中的所存储信息判断电平、以及擦除判断电平。在每个判断电平中存在使判断变为不稳定死区(由图2中的虚线所表示的区域)。
图3为示出在现有技术的非易失性半导体存储器中的写入确认操作的流程图。
首先，在步骤S11，不合格计数值被初始化(不合格计数值＝0)。然后，在步骤S12，一个的开始地址被设置在地址计数器中。在步骤S13，从开始地址的存储单元读取数据。
然后，该处理进行到步骤S14以判断一个存储单元是否为需要写入数据的存储单元。如果该是单元是需要写入数据的存储单元，则通过把读取数据与一个标准相比较以判断该读取数据是否合格。如果该存储单元是需要写入数据的存储单元并且该读取数据不合格(是)，则该处理进行到步骤S15。相反，如果该存储单元是不需要写入数据的存储单元或该读取数据不合格(否)，则该处理进行到步骤S17。
在步骤S15，写入脉冲被施加的具有该地址的存储单元。然后，该处理进行到步骤S17。
在步骤S17，判断在该地址计数器中设置的地址是否为结束地址。如果该地址不是结束地址，该处理进行到步骤S18，以把下一个地址设置在地址计数器中。然后，该处理返回到步骤S13，数据被从具有该设置地址的存储单元读出。
按照这种方式，数据被顺序地从具有开始地址的存储单元到具有结束地址的存储单元读出，以判断该存储单元是否为需要写入数据的存储单元，然后如果该存储单元是需要写入数据的存储单元，则判断该读取数据是否不合格。然后，通过把一个写入脉冲施加到该存储单元，存储在被判断为不合格的存储单元中的电荷量被改变。
然后，该处理从步骤S17进行到步骤S19，以判断不合格计数值是否为0。如果不合格计数值不为0，该处理返回到步骤S11，然后上述处理被重复执行。如果在步骤S19判断不合格计数值为0，则该确认结束。
图4为示出在现有技术中的非易失性半导体存储器的擦除确认操作的流程图。
首先，在步骤S21，不合格计数值被初始化(不合格计数值＝0)。然后，在步骤S22，开始地址被设置在该地址计数器中。在步骤S23，数据被从其地址为开始地址的存储单元中读出。
然后，该处理进行到步骤S24，其中该读取数据被与该标准相比较，以判断读取数据是否不合格。如果读取数据不合格(是)，该处理进行到步骤S25。如果读懂读取数据合格(否)，该处理进行到步骤S26。
在步骤S25，不合格计数值被增加1。然后，该处理进行到步骤S26。
在步骤S26，判断设置在地址计数器中的地址是否为结束地址。如果该设置地址不是结束地址，该处理进行到步骤S27，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S23，其中该数据被从具有设置地址的存储单元中读出。
按照这种方式，数据被顺序地从具有开始地址的存储单元到具有结束地址的存储单元读出，以判断该读取数据是否不合格。当每次发现不合格时，不合格计数值被增加。
然后，该处理从步骤S26进行到步骤S28，以判断不合格计数值是否为0。如果不合格计数值不为0，则该处理进行到步骤S29，其中擦除脉冲被集中施加到具有开始地址到结束地址的所有存储单元。然后，该处理返回到步骤S21，并且上述处理被重复执行。另外，在擦除确认中，如图4的虚线所示，还存在这样的情况，如果在步骤S24检测到不合格，则该处理直接进行到步骤S29。
如图3和图4中所示，在现有的非易失性半导体存储器中，如果在确认时出现不合格，写入脉冲和擦除脉冲的施加被重复执行，直到消除不合格。如上文所述、由于噪声等等的影响，有时被判断为合格的存储单元在下一次确认时被在被判断为不合格，则在现有技术的非易失性半导体存储器具有不可靠的缺点。并且处理循环(在步骤S11到步骤S19或步骤S21到步骤S29的处理)被多次重复执行，直到消除不合格。因此，直到确认完成时为止需要大量的时间。
发明内容
本发明的一个目的是提供一种能够在由于电源噪声或者其他噪声的影响而导致判断电流或判断电压变化时能够精确地执行合格/不合格判断的非易失性半导体存储器，以及其操作方法。
本发明的一种非易失性半导体存储器包括：非易失性存储单元，用于存储对应于数据的电荷；以及存储单元驱动部分，用于驱动该存储单元；其中该存储单元驱动部分执行第一判断处理，其在第一判断条件下判断从该存储单元读出的数据是否合格/不合格，并且如果该数据被判断为不合格，则把一个信号施加到该存储单元，以改变存储在该存储单元中的电荷量；以及执行第二判断处理，其在比第一判断条件更松的第二判断条件下判断从该存储单元读出的数据是否合格/不合格。
本发明的一种非易失性半导体存储器操作方法，其在非易失性存储器单元中执行数据写入和数据擦除，并且确认非易失性存储器单元的数据，其中包括：第一判断处理，其在第一判断条件下判断从该存储单元读出的数据是否合格/不合格，并且如果该数据被判断为不合格，则把一个信号施加到该存储单元，以改变存储在该存储单元中的电荷量；以及第二判断处理，其在比第一判断条件更松的第二判断条件下判断从该存储单元读出的数据是否合格/不合格；其中，当在第二判断处理中判断该数据不合格时，从第一判断处理重复执行该处理。
在现有技术中，存储单元的合格/不合格的判断以及是否需要写入的判断在相同的条件下执行。因此，但由于电源噪声等等而导致电压变化时，合格/不合格判断变为不可靠。因此，如上文所述，这一问题造成该处理循环必须重复多次执行。
由于该原因，在本发明中，存储单元的合格/不合格的判断以及是否需要写入的判断在不同的条件下执行。例如，在数据写入时，首先在相对比较严格的第一判断条件下执行判断是否需要写入的第一判断处理，然后对需要写入的陈述单元进行写入处理，以改变存储在该存储单元中的电荷量。结果，通过把大量电荷注入到可能使得合格/不合格判断变得不可靠的存储单元中而增强该数据。
然后，在第二判断条件下执行判断该存储单元的合格/不合格的第二判断处理。在第一判断处理中，通过把大量电荷注入到可能使得合格/不合格判断变得不可靠的存储单元中而增强该数据。并且，在第二判断处理中，在比第一判断条件更松的第二判断条件下判断合格/不合格。结果，在第二判断处理中该存储单元的数据不合格的可能性非常小。
按照这种方式，由于存储单元的合格/不合格的判断以及是否需要写入的判断在不同的条件下执行，因此合格/不合格变得准确而与噪声等等无关。因此，数据确认处理的执行时间比现有技术大大地缩短。
附图说明
图1为示出现有的确认方法的示意图(#1)；
图2为示出现有的确认方法的示意图(#2)；
图3为示出在现有的非易失性半导体存储器中的写入确认操作的流程图；
图4为示出在现有的非易失性半导体存储器中的擦除确认操作的流程图；
图5为示出根据本发明第一实施例的SONOS非易失性半导体存储器的存储单元形成部分的平面视图；
图6A为沿着图5的I-I线截取的截面视图，图6B为沿着图5的II-II线截取的截面视图，以及图6C为沿着图5的III-III线截取的截面视图；
图7为示出SONOS非易失性半导体存储器的电路结构的方框图；
图8为示出在根据第一实施例的非易失性半导体存储器的读出放大器部分中提供的合格/不合格判断电路的结构的电路图；
图9为示出在第一实施例中的确认思想的示意图(#1)；
图10为示出在第一实施例中的确认思想的示意图(#2)；
图11为示出根据第一实施例的非易失性半导体存储器中的写入确认操作的流程图；
图12为示出根据第一实施例的非易失性半导体存储器中的擦除确认操作的流程图；
图13为示出根据本发明第二实施例的非易失性半导体存储器的合格/不合格判断电路的结构的电路图；
图14为示出根据本发明第三实施例的非易失性半导体存储器的合格/不合格判断电路的结构的电路图；
图15为示出在多级存储器中的阈值电压的分布以及对应于各个数值的判断电平的示意图；
图16A和16B为示出根据本发明第四实施例的非易失性半导体存储器中的写入确认操作的流程图；
图17为示出浮置栅极存储器(NOR门类型)的一个例子的截面视图；
图18为示出浮置栅极存储器(快速存储器)的电路结构的方框图；以及
图19为示出非易失性半导体存储器的检测方法的概况的示意图。
具体实施方式
下面将参照附图描述本发明的实施例。
(第一实施例)
图5为示出根据本发明第一实施例的SONOS非易失性半导体存储器的存储单元形成部分的平面视图。图6A为沿着图5的I-I线截取的截面视图，图6B为沿着图5的II-II线截取的截面视图，以及图6C为沿着图5的III-III线截取的截面视图。
确定一个有源区的局部绝缘膜11形成在p型硅基片10的表面上。该局部绝缘膜11在与图6A的纸面相垂直的方向上延伸。叠层栅极绝缘膜15形成在硅基片10的有源区上。该叠层栅极绝缘膜15具有三层结构，其中从基片10的侧面顺序地叠加氧化硅膜12、氮化硅膜13和氧化硅膜14。对应于数据的电荷被存储在氮化硅膜13中。
由杂质区所构成的位线1被设置在局部绝缘膜11之下，该杂质区通过把As(砷)导入到硅基片10中而形成。在图6A的横向方向上延伸的字线2被形成在局部绝缘膜11和叠层栅极绝缘膜15上。该字线2具有例如由多晶硅层和硅化钨(WSi)层所构成的叠层结构。
位线1和字线2通过局部绝缘膜11在它们的交叉部分相互绝缘。具有作为源极和漏极的一对位线1和作为栅极的字线2的FET(存储单元)3分别形成在位于一对相邻位线1字线的一部分与一条字线2相交的位置处。
通过把p型杂质导入到硅基片10而形成的沟道停止区4被设置在沿着位线1延伸的方向互为相邻的两个FET3的沟道区之间。
图7为示出SONOS非易失性半导体存储器的电路结构的方框图。构成一个存储单元的FET 3的源极和漏极分别连接两个相邻的位线1，并且该该栅极连接到字线2。
多个存储单元被设置为矩阵，以构成一个存储单元阵列。唯一的地址被分别被分配给该存储单元，并且一个存储单元由该地址信息所表示。该存储单元阵列被分为多个块，每个存储单元属于任何一个块。
位线1连接到读出放大器26，并且字线2连接到字线驱动器27。控制电路20控制读出放大器26和字线驱动器27。在此，位线1从图7的左侧被顺序地表示为BL1、BL2、BL3、BL4...，并且字线2从图7的顶部被顺序地表示为WL1、WL2、WL3、WL4...。
控制电路20具有地址计数器(未示出)。如果连接到由设置在该地址计数器中的地址所表示的存储单元的位线和字线被选择，则可以访问所需的存储单元。
控制电路20由外部CPU 30所控制。RAM 31连接到CPU 30。RAM 31暂时存储要被写入的数据。
(判断电路)
图8为示出在根据第一实施例的非易失性半导体存储器的读出放大器部分26中提供的合格/不合格判断电路的结构的电路图。
参考电流产生电路40响应来自控制电路20的信号产生预定的参考电流Iref。电阻值为R0的电阻器43连接在参考电流产生电路40和地之间。如果参考电流Iref被从参考电流产生电路40提供到电阻器43，则在参考电流产生电路40侧的电阻器43的连接点N1处产生一个参考电压(R0×Iref)。
并且，选择器门(MOSFET)41、42分别连接到在源极侧和漏极侧上的位线。这些选择器门41、42响应来自控制电路的信号而导通/截止。阻值为R0的电阻器44连接在选择器门42和地之间。
例如，如果写入到存储单元3的数据被确认，则预定电压Vwr被从读出放大器部分26中的字线控制电路(未示出)施加到存储单元3的栅极(字线)，并且预定电压Vbr被从读出放大器部分26中的位线控制电路(未示出)通过选择器门41施加到存储单元3的栅极。因此，相应存储在栅绝缘膜中的电荷量(数据)的电流Icore流过存储单元3，然后在选择器门42侧上的电阻器44的连接点N2处产生单元电压(R0×Icore)。
读出放大器45把该单元电压与参考电压相比较以判断合格/不合格。然后，如果该数据被判断为不合格时输出“1”，如果该数据被判断为合格时输出“0”。
下面将描述上述SONOS非易失性半导体存储器的场所。在下文中所述的操作由控制电路20响应来自CPU 30的指示而执行。
(数据写入操作)
通过把写入电压Vdp(＝约6V)施加到与所选择存储单元的漏极相连接的位线1，把0V施加到与该源极相连接的位线1，并且把电压Vwp(＝约10V)施加到字线2。在此时，未选择的单元的位线1和字线2被浮置以避免数据写入。
当执行上述数据写入操作时，在所选择存储单元的漏极附近产生热电子。该热电子通过氧化硅膜12障碍并且陷入在氮化硅膜13中。因此，所选择存储单元(FET 3)的阈值电压被转向正方向。该状态表示该数据，即“0”，被写入。
(数据擦除操作)
数据传输操作被集中地应用于在所选择块中的所有存储单元。通过把一个电压Vwe(＝约-6V)施加到所选择块的所有字线2并且把一个电压Vbe(＝约6V)施加到所有位线1而执行数据擦除操作。因此，陷入在氮化硅膜13中的电子被释放到基片10侧，并且存储单元的阈值电压(FET 3)偏移到负方向。该状态表示数据被擦除的状态，即，“1”。
(位数据读取操作)
通过把一个电压Vwr(＝约4V)施加到与所选择存储单元相连接的字线2，并且把电压Vbr(＝约1.4V)施加到与漏极相连接的位线1，并且把0V施加到与源极相连接的位线1。
在这种情况中，在数据读取操作中的漏极和源极之间的关系与在数据写入操作中漏极和源极之间的关系相反地。这是因为电子被陷入在数据写入操作中用作为漏极的扩散层的附近，因此在该数据读取操作中通过反转该漏极和源极而大大地偏移该存储单元(FET3)的阈值。由于数据读取操作的结果，流过所选择存储单元的电流幅度与判断电流相比较，并且根据比较结果确定“0”或“1”。
(确认)
图9为示出在第一实施例中的确认思想的示意图。
在本实施例中，提供参考电流1和参考电流的2两种参考电流(判断条件)。该参考电流1被用于判断是否需要写入，并且该参考电流2被用于判断合格/不合格。参考电流1被在比参考电流2更加严格的条件下设置。
在这种情况中，参考电流1和参考电流2由于噪声等等的影响而变化。在此，参考电流1、2的变化范围(在图9中由虚线所表示)分别被称为死区。应当指出该参考电流1的死区和参考电流2的死区被设置为不相互重叠。
在实际的存储器中，如图10中所示，两种判断条件被分别用于写入确认和擦除确认中。也就是说，在写入确认时通过第一和第二写入判断条件判断合格/不合格，并且在擦除确认时通过第一和第二擦除判断条件判断合格/不合格。
(写入确认)
图11为示出在根据第一实施例的非易失性半导体存储器中的写入确认操作的流程图。在写入确认中，在写入操作之前执行读取以确认是否充分地执行写入。如果该存储单元是需要数据写入的存储单元并且读取数据不合格，则该写入操作被应用于该存储单元。
首先，在步骤S31，不合格计数值被初始化(不合格计数值＝0)。然后，在步骤S32，开始地址被设置在地址计数器中。然后，在步骤S33，从具有开始地址的存储单元读取数据。在此时，通过把一个施加到字线的电压Vwr设置为5.2V，并且把施加到位线的电压Vbr设置为1.4V(第一写入判断条件)。
然后，该处理进行到步骤S34，以判断该存储单元是否为需要数据写入的存储单元。如果该存储单元是需要数据写入的存储单元，则判断该读取数据是否不合格。如果该存储单元是需要数据写入的存储单元，并且该读取数据不合格(是)(如果读出放大器45的输出为“1”)，则该处理进行到步骤S35。相反，如果存储单元不是需要数据写入的存储单元，或者该读取数据为合格(否)(如果读出放大器45的输出为“0”)，则该处理进行到步骤S36。
在步骤S35，写入脉冲被施加到具有相关地址的存储单元。然后，该处理进行到步骤S36。
在步骤S36，判断设置在地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S37。然后，该处理返回到步骤S33，其中该数据被从具有该设置地址的存储单元中读出。
按照这种方式，数据被顺序地从具有开始地址的存储单元到具有结束地址的存储单元读出。然后，通过把写入脉冲施加到该存储单元，存储在被判断为需要数据写入的存储单元并且从其中读出的数据被判断为不合格的存储单元中的电荷量被改变。
然后该处理从步骤S36至步骤S38，以再次设置开始地址。然后，该处理进行到步骤S39，以从具有该设置地址的存储单元读取数据。在此时，施加到字线的电压Vwr被设置为5.0V，并且施加到位线的电压Vbr被设置为1.4V(第二写入判断条件)。
然后，该处理进行到步骤S40，以判断该存储单元是否为需要数据写入的存储单元。然后，如果判断该存储单元是需要数据写入的存储单元，则判断该读取数据是否不合格。如果该存储单元是需要数据写入的存储单元，并且读取数据不合格(是)(如果读出放大器45的输出为“1”)，则该处理进行到步骤S41。相反，如果该存储单元不是需要数据写入的存储单元，或者该读取数据合格(否)(如果读出放大器45的输出为“0”)，则该处理进行到步骤S42。
在步骤S41，不合格计数值被增加1。然后该处理进行到步骤S42。
在步骤S42，判断设置在该地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S43，其中下一个地址被设置在该地址计数器中。然后，该处理返回到步骤S39，其中数据被从具有该设置地址的存储单元中读出。
按照这种方式，数据被顺序地从具有开始地址的存储单元至具有结束地址的存储单元读出，以判断是否需要数据写入并且该数据为不合格。然后，如果判断该数据不合格，则不合格计数值被增加。
然后，该处理从步骤S42进行到步骤S44，以判断不合格计数值是否为0。如果不合格计数值不为0，则该处理返回到步骤S31并且上述处理被重复执行。如果不合格计数值为0，则该写入确认结束。
按照这种方式，在本实施例中，该处理从步骤S31进行到步骤S37，以在第一写入判断条件下判断该读取数据是否不合格，然后如果该读取数据不合格则施加写入脉冲(在下文中被称为“循环1”)，并且该处理从步骤S38进行到步骤S44，以在第二写入判断条件下判断读取数据不合格，然后如果该读取数据不合格，则增加不合格计数值(在下文中被称为“循环2”)。
可以认为参考电流和单元电流由于噪声等等的影响随时间而改变。但是，在第一实施例中，在循环1中，在比循环2中的写入判断条件更加严格的判断条件下判断读取数据是否不合格。也就说，在循环1中施加到字线的电压被设置为字线被设置为5.2V，而在循环2中施加到字线的电压被设置5.0V。因此，假设存储在存储单元中的电荷量互为相同，在循环2中流过存储单元的电流(单元电流)被减小为比循环1中的电流更小。结果，即使循环1中包含在死区内的存储单元在循环2被确定地被判断为合格。
按照这种方式，在本实施例中，合格/不合格可以在写入确认时更加精确地执行。因此，可以提高数据的可靠性，并且可以减小写入确认所需的时间。
在这种情况中，在本实施例中，如图11中的虚线箭头所示，如果在步骤S40判断该数据不合格，则该处理可以进行到步骤S31。
(擦除确认)
图12为在根据第一实施例的非易失性半导体存储器中的擦除确认操作的流程图。在擦除确认中，读取操作被顺序地应用于在该块中的所有存储单元。然后，如果检测到至少一个存储单元被判断为不合格，则对在整个块中的存储单元进行集中的擦除操作。
首先，在步骤S51，不合格计的数值被初始化(不合格计数值＝0)。然后，在步骤S52，开始地址被设置在地址计数器中。然后，在步骤S53，从具有开始地址的存储单元读取数据。在此时，通过把施加到字线的电压Vwr设置为2.3V并且把施加到漏极侧上的位线的电压Vbr设置为1.4V而执行数据读取电压(第一擦除判断条件)。
然后，该处理进行到步骤S54，其中判断读取数据是否不合格。如果读取数据不合格(是)(如果读出放大器45为“1”)，该处理进行到步骤S55。相反，如果读取数据合格(否)(如果读出放大器45为“0”)，该处理进行到步骤S56。
在步骤S55，不合格计数值被增加1。然后，该处理进行到步骤S56。
在步骤S56，判断被设置在地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S57，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S53，其中从具有设置地址的存储单元读取数据。
按照这种方式，数据被顺序地从具有开始地址的存储单元到具有结束地址的存储单元读出，以判断数据是否不合格。然后，在每次检测到不合格时，增加不合格计数值。
然后，该处理从步骤S56进行到步骤S58，其中判断不合格计数值是否为0。如果不合格计数值为0，则该处理从步骤S58进行到步骤S60。在步骤S58，如果不合格计数值不为0，则该处理从步骤S59，其中一个擦除脉冲被集中的施加到具有开始地址至具有的结束地址的存储单元。然后，该处理从步骤S60开始。
在步骤S60，不合格计数值被再次初始化(不合格计数值＝0)。然后，在步骤S61设置开始地址，并且在步骤S62从具有开始地址的存储单元读取数据。在此时，施加到字线的电压Vwr被设置为2.5V，并且施加到漏极侧上的位线的电压Vbr被设置为1.4V(第二擦除判断条件)。
然后，该处理进行到步骤S63，以判断读取数据是否不合格。然后，如果判断读取数据不合格(是)(如果读出放大器45为“1”)，则该处理进行到步骤S64。相反，如果读取数据合格(否)(如果读出放大器45的输出为“0”)，则该处理进行到步骤S65。
在步骤S64，不合格计数值被增加1。然后，该处理进行到步骤S65。
在步骤S65，判断设置在地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S66，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S62，其中从具有该设置地址的存储单元读取数据。
按照这种方式，顺序地从具有开始地址的存储单元到具有结束地址的存储单元读取数据，以判断该数据是否不合格。然后，在每次检测到不合格时，不合格计数值被增加。
然后，该处理从步骤S65进行到步骤S67，以确定不合格计数值是否为0。如果不合格计数值不为0，该处理返回到步骤S51，并且上述处理被重复执行。在步骤S65，如果不合格计数值为0，则该擦除确认结束。
按照这种方式，在本实施例中，该处理从步骤S51进行到步骤S58，以确定从存储单元读取的数据是否不合格(在下文中被称为“循环1”)，并且该处理从步骤S60进行到步骤S67以在第二擦除判断条件下确定从存储单元读取的数据是否不合格，如果读取数据不合格，则增加不合格计数值(在下文中被称为“循环2”)。
可以认为参考电流和单元电流由于噪声等等的影响而随时间改变。但是，在本实施例中，在循环1中，在比循环2中的擦除判断条件更加严格的判断条件下判断读取数据是否不合格。也就是说，在循环1中施加到字线的电压被设置为2.3V，在循环2中施加到字线的电压被设置为2.5V。因此，假设存储在存储单元中的电荷量互为相同，在循环2中流过该存储单元的电流(单元电流)被增加为大于循环1中的电流。结果，即使在循环1中包含在死区中的存储单元在循环2被肯定地判断为合格。
按照这种方式，在本实施例中，可以在擦除确认时更加精确地执行合格/不合格判断。因此，可以提高数据的可靠性，并且可以减小用于擦除确认所需的时间。
在这种情况中，如图12中的虚线箭头所示，在步骤S54，如果判断读取数据不合格，该处理可以进行到步骤S59。并且，在步骤S63，如果判断读取数据不合格，该处理可以进行到步骤S51。
在上述写入确认和上述擦除确认中，如果参考电流被设置为10μA并且阈值电压被定义为当单元电流到达10μA字线的电压(WL电压)，被写入数据的存储单元的阈值电压为5V或更多，并且被乘数数据的存储单元的阈值电压为2.5V或更小。因此，当数据为“0”时和数据为“1”时所获得的阈值电压之差(窗口)变为2.5V。
相应地，在数据读取操作中，如果流过存储单元的电流Icore的幅度与参考电流Iref相比较，并且把施加到字线的电压Vwr设置为4.0V，并且把施加到漏极侧上的位线的电压Vbr设置为1.4V，例如可以精确地读取数据“0”或数据“1”。
(第二实施例)
图13为示出根据本发明第二实施例的非易失性半导体存储器的合格/不合格判断电路的结构的电路图。在这种情况中，根据第二实施例的非易失性半导体存储器与第一实施例之间的不同点在于合格/不合格判断电路的结构。由于其他结构与第一实施例相类似，因此将在此省略重复部分的说明。并且，在图13中，与图8中相同的参考标号表示相同的部件。
在第二实施例中，除了存储单元3此外，还提供一个数据读取参考单元、两个写入确认参考单元以及两个擦除确认参考单元。这些参考单元基本上具有与存储单元3相同的结构。但是，数据读取参考单元的阈值电压被设置为4.0V，第一写入确认参考单元的阈值电压被设置为5.2V，第二写入确认参考单元的阈值电压被设置为5.0V，第一擦除确认参考单元的阈值电压被设置为2.3V，第二擦除确认参考单元的阈值电压被设置为2.5V。在图13，仅仅示出这些参考单元中的第一写入确认参考单元51和第二写入确认参考单元52。
选择器门(MOSFET)53、54连接到分别位于第一写入确认参考单元51的源极侧和漏极侧上的位线。这些选择器门53、54响应来自控制电路的信号而开/关。阻值为R0的电阻器57连接在选择器门54和地之间。电阻器57和选择器门54之间的连接点N3连接到读出放大器45的一个输入端。
并且，选择器门(MOSFET)55、56连接到分别位于第二写入确认参考单元52的源极侧和漏极侧上的位线。这些选择器门55、56相移来自控制电路的信号而开/关。阻值为R0的电阻器58连接在选择器门56和地之间。电阻器58和选择器门56之间的连接点N4连接到读出放大器45的一个输入端。
与此相类似，选择器门分别连接到位于第一和第二擦除确认参考单元的源极侧和漏极侧上的位线。阻值为R0的电阻器连接在选择器门和地之间。然后，电阻器和选择器门之间的连接点连接到读出放大器45的一个输入端。
(写入确认)
下面将描述在写入确认时所执行的操作。在本实施例中，还参照图11中的流程图说明在写入确认时所执行的操作。
首先，在步骤S31，不合格计数值被初始化(不合格计数值＝0)。然后，在步骤S32，开始地址被设置在地址计数器中。然后，在步骤S33，从具有开始地址的存储单元读取数据。
在此时，读取电压Vwr＝4.0V被同时施加到与存储单元3和第一写入确认参考单元51相连接的字线，并且电压Vbr＝1.4V被同时提供到在漏极侧上的位线(第一写入判断条件)。并且，通过关闭连接到这些单元的选择器门，电流不流过第二写入确认参考单元52、数据读取参考单元以及第一和第二擦除确认参考单元。
然后，该处理进行到步骤S34，以判断该存储单元是否为需要数据写入的存储单元。如果该存储单元为需要数据写入的存储单元，则判断读取数据是否不合格。如果该存储单元是需要数据写入的存储单元，并且读取数据不合格(是)，则该处理进行到步骤S35。相反，如果该存储单元是不需要写入数据的存储单元或该读取数据不合格(否)，则该处理进行到步骤S36。
如果该存储单元是需要数据写入的存储单元，并且当阈值电压低于参考单元51的阈值电压(5.2V)时，该数据被判断为不合格。
在步骤S35，写入脉冲被施加的具有相关地址的存储单元。然后，该处理进行到步骤S36。
在步骤S36，判断在该地址计数器中设置的地址是否为结束地址。如果该地址不是结束地址，该处理进行到步骤S37，其中下一个地址设置在地址计数器中。然后，该处理返回到步骤S33，其中数据被从具有该设置地址的存储单元读出。
按照这种方式，数据被顺序地从具有开始地址的存储单元到具有结束地址的存储单元读出。然后，通过把写入脉冲施加到该存储单元，存储在被判断为需要写入数据并且从中读出的数据不合格的存储单元中的电荷量被改变。
然后，该处理从步骤S36进行到步骤S38，以再次设置开始地址。然后，该处理进行到步骤S39，以从具有该设置地址的存储单元读取数据。
在此时，读取电压Vwr＝4.0V被同时施加到与存储单元3和第二写入确认参考单元52相连接的字线，并且电压Vbr＝1.4V被同时提供到在漏极侧上的位线(第二写入判断条件)。并且，通过关闭连接到这些单元的选择器门，电流不流过第一写入确认参考单元51、数据读取参考单元以及第一和第二擦除确认参考单元。
然后，该处理进行到步骤S40，以判断该存储单元是否为需要数据写入的存储单元。如果该存储单元为需要数据写入的存储单元，则判断读取数据是否不合格。如果该存储单元是需要数据写入的存储单元，并且读取数据不合格(是)(如果读出放大器45为“1”)，则该处理进行到步骤S41。相反，如果该存储单元是不需要写入数据的存储单元或该读取数据不合格(否)(如果读出放大器45的输出为“0”)，则该处理进行到步骤S42。
如果该存储单元是需要数据写入的存储单元，并且当阈值电压低于参考单元52的阈值电压(5.0V)时，该数据被判断为合格。
在步骤S41，不合格计数值被增加1。然后，该处理进行到步骤S42。
在步骤S42，判断在该地址计数器中设置的地址是否为结束地址。如果该地址不是结束地址，该处理进行到步骤S43，其中下一个地址设置在地址计数器中。然后，该处理返回到步骤S39，其中数据被从具有该设置地址的存储单元读出。
按照这种方式，数据被顺序地从具有开始地址的存储单元到具有结束地址的存储单元读出，以判断是否需要数据写入并且该数据不合格。然后，如果判断该数据不合格，则增加不合格计数值。
然后，该处理从步骤S42进行到步骤S44，以判断不合格计数值是否为0。如果不合格计数值不为0，该处理返回到步骤S31，然后上述处理被重复执行。如果不合格计数值为0，则该确认结束。
按照这种方式，在本实施例中，在循环1中，通过把流过存储单元3的电流Icore与流过阈值电压较高的第一写入确认参考单元51的电流Iref1相比较，而判断数据是否不合格，然后如果数据被判断为不合格，写入脉冲被施加到该存储单元。相反，在循环2中，通过把流过存储单元3的电流Icore与流过阈值电压较低的第二写入确认参考单元52的电流Iref2相比较，而判断该数据是否不合格。结果，即使包含在循环1的死区中的存储单元在循环2中被肯定地判断为合格。
(擦除确认)
下面将说明在擦除确认时所执行的操作。在本实施例中，还参照图12中的流程图说明在擦除确认10所执行的操作。
首先，在步骤S51，不合格计的数值被初始化(不合格计数值＝0)。然后，在步骤S52，开始地址被设置在地址计数器中。然后，在步骤S53，从具有开始地址的存储单元读取数据。在此时，读取电压Vwr＝4.0被同时施加到与存储单元3和第一擦除确认参考单元的栅极相连接的字线，并且电压Vbr＝1.4V被同时施加到在漏极侧上的位线(第一擦除判断条件)。并且，通过关闭连接到这些单元的选择器门，该电流不流过第二擦除确认参考单元和第一及第二写入确认参考单元。
然后，该处理进行到步骤S54，其中判断读取数据是否不合格。在该存储单元的阈值电压高于第一擦除确认参考单元的阈值电压时(2.3V)，判断该读取数据不合格。如果读取数据不合格(是)，该处理进行到步骤S55。相反，如果读取数据合格(否)，该处理进行到步骤S56。
在步骤S55，不合格计数值被增加1。然后，该处理进行到步骤S56。
在步骤S56，判断被设置在地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S57，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S53，其中从具有设置地址的存储单元读取数据。
然后，该处理从步骤S56进行到步骤S58，其中判断不合格计数值是否为0。如果不合格计数值为0，则该处理进行到步骤S60。在步骤S58，如果不合格计数值不为0，则该处理从步骤S59。然后，一个擦除脉冲被集中的施加到具有开始地址至具有的结束地址的存储单元。然后，该处理从步骤S60开始。
在步骤S60，不合格计数值被再次初始化(不合格计数值＝0)。然后，在步骤S61设置开始地址，并且在步骤S62从具有开始地址的存储单元读取数据。
在此时，读取电压Vwr＝4.0V被同时施加到与的存储单元3和第二擦除确认参考单元相连接的字线，并且Vbr＝1.4V被同时施加到在漏极侧上的位线(第二擦除判断条件)。并且，通过关闭控制这些单元的选择器门，该电流不流过第一擦除确认参考单元和第一及第二数据写入确认参考单元。
然后，该处理进行到步骤S63，以判断读取数据是否不合格。在该存储单元的阈值电压低于第二擦除确认参考单元的阈值电压(2.5V)的情况下，判断该读取数据合格。然后，如果判断读取数据不合格(是)，则该处理进行到步骤S64。相反，如果读取数据合格(否)，则该处理进行到步骤S65。
在步骤S64，不合格计数值被增加1。然后，该处理进行到步骤S65。
在步骤S65，判断设置在地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S66，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S62，其中从具有该设置地址的存储单元读取数据。
然后，该处理从步骤S65进行到步骤S67，以确定不合格计数值是否为0。如果不合格计数值不为0，该处理返回到步骤S51，并且上述处理被重复执行。在步骤S65，如果不合格计数值为0，则该擦除确认结束。
按照这种方式，在第二实施例中，在循环1中，流过存储单元3的电流与阈值电压较低的第一擦除确认参考单元的电流相比较，以确定该数据是否不合格。然后，如果判断该数据不合格，则该擦除脉冲被施加到存储单元。相反，在循环2中，把流过存储单元3的电流与流过阈值电压较高的第二擦除确认参考单元的电流相比较，以判断数据是否不合格。结果，即使包含在循环1中的死区内的存储单元也可以在循环2中被肯定地判断为合格。
(第三实施例)
图14为示出根据本发明第三实施例的非易失性半导体存储器的合格/不合格判断电路的结构的电路图。在这种情况中，根据第三实施例的非易失性半导体存储器与第一实施例之间的不同点在于合格/不合格判断电路的结构。由于其他结构与第一实施例相类似，因此将在此省略重复部分的说明。并且，在图14中，与图8中相同的参考标号表示相同的部件。
在上述第二实施例中，分别需要用于写入确认和擦除确认的两个参考单元。因此，存在这样的缺点使得在各个参考单元中设置的阈值电压变得复杂。在第三实施例中，合格/不合格判断电路由一个写入确认参考单元和一个擦除确认参考单元所构成。该写入确认参考单元将在下文中描述。
选择器门(MOSFET)62、63连接到分别位于参考单元61的源极侧和漏极侧上的位线。这些选择器门62、63响应来自控制电路的信号而开/关。阻值为R0的电阻器64连接在选择器门63和地之间。
在写入确认参考单元的情况中，阈值电压被设置为5.0V。在擦除确认参考单元的情况中，阈值电压被设置为2.3V。
电平开关电路66由两个开关67a和67b所构成。一个开关67a连接在字线控制电路和电平控制晶体管65之间，并且另一个开关67b连接在字线控制电路和参考单元61的栅极之间。
电平控制晶体管65的漏极和栅极连接到开关67a，并且其源极连接到参考单元61的栅极。
电平控制晶体管65的阈值电压Vth0被调节为0.2V的。并且，具有与存储单元3相同的导电性的晶体管被用作为晶体管65。例如，如果存储单元3是一个p型晶体管，则电平控制晶体管65也是一个p型晶体管，并且如果存储单元3是一个n型晶体管，则电平控制晶体管65也是一个n型晶体管。在本例中，假设电平控制晶体管65为n型晶体管。
在根据第三实施例的非易失性半导体存储器，也执行与图11和图12中所示的流程图相兼容写入确认操作和擦除确认操作。在这种情况中，在写入确认时，在循环1中，通过导通开关67a并且截止开关67b而执行合格/不合格判断。并且在循环2中，通过截止开关67a并且导通开关67b而执行合格/不合格判断。
在循环1中，施加到参考单元61的电压为3.8V(4.0V-0.2V)。在循环2中，施加到参考单元61的栅极的电压为4V。也就是说，在循环1中，在比循环2更加严格的条件下执行合格/不合格判断。结果，即使在循环1中包含在死区内的存储单元被肯定地在循环2中被判断为合格。
在擦除确认的情况中，在循环1，通过截止开关67a并且导通开关67b而执行合格/不合格判断。并且，在循环2中，通过导通开关67a并且截止开关67b而执行合格/不合格判断。
在循环1中，施加到参考单元61的栅极的电压为4.0。在循环2，施加到参考单元61的电压为3.8V(4.0V-0.2V)。也就是说，在循环1中，在比循环2更加严格的条件下执行合格/不合格判断。结果，即使在循环1中包含在死区内的存储单元被肯定地在循环2中被判断为合格。
在本实施例中，除了类似于第二实施例中的优点之外，还可以获得分别进行需要一个写入确认参考单元和一个擦除确认参考单元的优点，因此可以便于阈值电压的调节。
(第四实施例)
下面将说明根据本发明第四实施例的非易失性半导体存储器。在第四实施例中，示出把本发明应用于多级存储器的一个例子。
在多级存储器中，存储单元的阈值电压被设置为对应该数据。如果在一个存储单元中存储2位数据，则在对应于四个数据“00”、“01”、“10”和“11”的电压执行数据写入，如图15中所示。在第四实施例中，假设当写入数据“00”时，阈值电压被设置为6V；当写入数据“01”时，阈值电压被设置为4V；当写入数据“10”时，阈值电压被设置为2V。并且擦除电平被设置为1V，并且阈值电压为1V或更小的存储单元的数据被假设为“11”。
三个判断电平(判断电平A、B、C)被用于判断存储在存储单元中的数据。在此，判断电平A被设置为5V，判断电平B被设置为3V，判断电平C被设置为1.5V。
如果在从存储单元中读取的单元电压与该存储单元与该判断电平A、B和C之间的比较结果为“0”，则存储在该存储单元中的数据被判断为“00”。如果从存储单元读取的单元电压与判断电平A之间的比较结果为“1”，并且该单元电压与判断电平B、C之间的比较结果为“0”，则存储在该存储单元中的数据被判断为“01”。如果从存储单元读取的单元电压与判断电平A、B之间的比较结果为“1”，并且该单元电压与判断电平C之间的比较结果为“0”，则存储在该存储单元中的数据被判断为“10”。如果从存储单元中读取的单元电压与判断电平A、B、C的比较结果都为“1”，如果从存储单元读取的单元电压与判断电平A之间的比较结果为“1”，则存储在该存储单元中的数据被判断为“11”。
如上文所述，在数据写入操作和数据读取操作中，由于电源噪声等等的影响而导致死区的出现。因此，在第四实施例中，如图15中所示，采用被设置为比写入判断电平1a略为严格的写入判断电平1b用于数据“00”，被设置为比写入判断电平2a略为严格的写入判断电平2b用于数据“01”，被设置为比写入判断电平3a略为严格的写入判断电平3b用于数据“10”，以及被设置为比擦除判断电平4a略为严格的擦除判断电平4b。通过使用在第三实施例中所述的合格/不合格判断电路执行写入判断电平或擦除判断电平与单元电压之间的比较。
图16A和16B为示出在根据第四实施例的非易失性半导体存储器中的写入确认操作的流程图。
首先，在步骤S71，不合格标志被初始化(不合格标志＝0)。类似于第一至第三实施例，可以使用不合格计数器来取代不合格标志。
然后，在步骤S72，开始地址被设置在地址计数器中。在步骤S73，从具有开始地址的存储单元读出数据。然后，该处理进行到步骤S74，其中判断该存储单元是否为需要写入数据“00”的存储单元。如果该存储单元为需要数据写入的存储单元，则判断该读取数据是否不合格。在对应于图15中所示的写入判断电平1b的条件下执行数据读取和合格/不合格判断。
如果该存储单元是需要写入数据“00”的存储单元并且该读取数据不合格(是)，则该处理进行到步骤S75。相反，如果该存储单元是不需要写入数据“00”的存储单元或该读取数据合格(否)，则该处理进行到步骤S76。
在步骤S75，写入脉冲被施加的具有该地址的存储单元。然后，该处理进行到步骤S76。
在步骤S76，从设置在地址计数器中的存储单元读取数据。然后，该处理进行到步骤S77，其中判断该存储单元是否为需要写入数据“00”或“01”的存储单元。如果在存储单元是需要写入数据的存储单元，则判断该读取数据是否不合格。在对应于图15中所示的写入判断电平2b的条件下执行数据读取和合格/不合格判断。
如果该存储单元是需要写入数据“00”或“01”的存储单元并且该读取数据不合格(是)，则该处理进行到步骤S78。相反，如果该存储单元是不需要写入数据“00”或“01”的存储单元，或读取数据不合格(否)，则该处理进行到步骤S79。
在步骤S78，写入脉冲被施加的具有相关地址的存储单元。然后，该处理进行到步骤S76。
在步骤S79，从设置在地址计数器中的存储单元读取数据。然后，该处理进行到步骤S80，其中判断该存储单元是否为需要写入数据“00”、“01”或“10”的存储单元。如果在存储单元是需要写入数据的存储单元，则判断该读取数据是否不合格。在对应于图15中所示的写入判断电平3b的条件下执行数据读取和合格/不合格判断。
如果该存储单元是需要写入数据“00”、“01”或“10”的存储单元并且该读取数据不合格(是)，则该处理进行到步骤S81。相反，如果该存储单元是不需要写入数据“00”、“01”或“10”的存储单元，或读取数据不合格(否)，则该处理进行到步骤S82。
在步骤S81，写入脉冲被施加的具有相关地址的存储单元。然后，该处理进行到步骤S82。
在步骤S82，以判断设置在地址计数器中的地址是否为结束地址。如果该地质不是结束地址，该处理进行到步骤S83，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S73，其中从具有该设置地址的存储单元读取数据。
按照这种方式，该处理从步骤S71进行到步骤S82(在下文中被称为“循环1”)，并且顺序地从具有开始地址的存储单元到具有结束地址的存储单元读取数据。然后，通过把写入脉冲施加到还没有被写入预定数据的存储单元而改变在该存储单元中存储的电荷量。
然后，该处理从步骤S82进行到步骤S84，以在地址计数器中设置开始地址。
然后，该处理进行到步骤S85，以从具有开始地址的存储单元读取数据。然后，该处理进行到步骤S86，其中判断该存储单元是否为需要写入数据“00”的存储单元。如果该存储单元为需要写入数据的存储单元，则判断该读取数据是否不合格。在对应于图15中所示的写入判断电平1a的条件下执行数据读取和合格/不合格判断。
如果该存储单元是需要写入数据“00”的存储单元并且该读取数据不合格(是)，则该处理进行到步骤S87。相反，如果该存储单元是不需要写入数据“00”的存储单元或该读取数合格(否)，则该处理进行到步骤S88。
在步骤S87，不合格标志被设置为“1”。然后，该处理进行到步骤S88。
在步骤S88，从被设置在地址计数器中的存储单元读取数据。然后，该处理进行到步骤S89，其中判断该存储单元是否为需要写入数据“00”或“01”的存储单元。如果该存储单元是需要写入数据的存储单元，则判断该读取数据是否不合格。在对应于如图15中所示的写入判断电平2的条件下执行数据读取和合格/不合格判断。
如果存储单元是需要写入数据“00”或“01”的存储单元并且读取数据不合格(是)，则该处理进行到步骤S90。相反，如果该存储单元是不需要写入数据“00”或“01”的存储单元或者读取数据合格(否)，则该处理进行到步骤S91。
在步骤S90，不合格标志被设置为“1”。然后，该处理进行到步骤S91。
在步骤S91，从设置在该地址计数器中的存储单元读取数据。然后，该处理进行到步骤S92，其中判断该存储单元是否为需要写入数据“00”、“01”或“10”的存储单元。如果该存储单元是需要写入数据的存储单元，则判断该读取数据是否不合格。在对应于图15中所示的写入判断电平3a的条件下执行合格/不合格判断。
如果该存储单元是需要写入数据“00”、“01”或“10”的存储单元，并且读取数据不合格(是)，则该处理进行到步骤S93。相反，如果该存储单元是不需要写入数据“00”、“01”或“10”的存储单元，或者读取数据合格(否)，则该处理进行到步骤S94。
在步骤S93，不合格标志被设置为“1”。然后，该处理进行到步骤S94。
在步骤S94，判断设置在地址计数器中的地址是否为结束地址。如果该地址不是结束地址，则该处理进行到步骤S95，其中下一个地址被设置在地址计数器中。然后，该处理返回到步骤S84，其中从具有该设置地址的存储单元读取数据。
按照这种方式，该处理从步骤S84进行到步骤S94(在下文中被称为“循环2”)，并且顺序地从具有开始地址的存储单元到具有结束地址的存储单元读取数据。然后，如果还没有被写入预定数据的存储单元被检测，则该不合格标志被设置为“1”。
然后，该处理从步骤S94进行到步骤S96，其中判断该不合格标志是否为“0”。如果该不合格标志为“1”，该处理返回到步骤S71，然后上述处理被重复执行。相反，如果不合格标志为“0”，则该写入确认结束。
按照这种方式，在本实施例中，在循环1，在比循环2中的写入判断条件更加严格的条件下判断该读取数据是否不合格。因此，即使包含在循环1的死区中的存储单元也被在循环2中肯定地判断为合格。结果，可以提高数据的可靠性，并且可以减小写入确认所需的时间。
在这种情况中，由于在本实施例中的非易失性半导体存储器的擦除确认操作基本上与第一实施例相类似，因此在此省略对它的描述。
并且在上述第一至第四实施例中，在第一判断条件和第二判断条件中的所施加电压之间的差别被分别设置为0.2V。但是，实际上在第一判断条件和第二判断条件中的所施加电压必须被响应由于噪声等等导致电压的波动而适当地设置。
(其他实施例1)
在上述第一至第四实施例中，本发明被应用于SONOS非易失性半导体存储器的情况被分别说明。但是本发明可以应用于其他单个存储器和浮置栅极存储器。并且，无论半导体存储器的电路结构是NOR型还是NAND型都可以应用本发明。另外，无论通过通道热电子还是FN(Fowler-Nordheim)隧道作为该数据写入系统，都可以应用本发明。
图17为示出一种浮置栅极存储器(NOR门类型)的一个例子。
作为存储单元的源极/漏极的杂质扩散层72被形成在一个硅基片71中。氧化硅膜(栅氧化膜)73形成在硅基片71的表面上。
浮置栅极74形成在一对杂质扩散层72之间的氧化硅膜73上。绝缘膜75形成在浮置栅极74上。具有由多晶硅层和硅化钨层所构成的叠层结构的控制栅极76被形成在绝缘膜75上。
浮置栅极74和控制栅极76被覆盖有具有氧化硅膜77和BPSG(硼硅酸玻璃)膜78所构成的叠层结构的层间绝缘膜所覆盖。
图18为示出浮置栅极存储器(快速存储器)的电路结构的方框图。
分别构成存储单元的FET 83被设置为矩阵。被设置在行方向上的存储单元的控制栅极连接到公共字线(WL1、WL2、...)82。并且，被设置在列方向上的存储单元的漏极连接到公共位线(BL1、BL2、...)81。另外，在相同的块中的存储单元(FET)3的源极连接到公共源线SL0。
位线BL1、BL2...连接到读出放大器部分86，并且字线WL1、WL2...连接到字线驱动器87。读出放大器部分86和字线驱动器87由来自控制电路的信号所操作(未示出)(参见图7)。在第一至第三实施例中所示的合格/不合格判断电路被形成在读出放大器部分86中。
在按照这种方式构成的浮置栅极存储器中，如果根据在第一至第四实施例中所示的方法执行写入确认和擦除确认，则不但可以与电源噪声和其他噪声无关地精确执行合格/不合格判断，而且可以减小写入确认所需的时间。
(其他实施例2)
本发明的非易失性半导体存储器的操作方法还可以在制造非易失性半导体存储器之后应用于检验步骤。
图19为示出该非易失性半导体存储器检验方法的概况。在图8、图13或图14中所示的合格/不合格被提供到一个检验设备91。该检验设备91和所制造的非易失性半导体存储器95通过一个检验探针电连接，然后与图11、图12或图16A和图16B相兼容地执行数据写入或数据擦除。然后，根据循环1、2的执行次数或判断非易失性半导体存储器好坏的不合格判断次数。
在这种情况中，由于在比循环2更加严格的条件下执行循环1，因此不会无谓地重复执行该循环，并且可以在短时间内判断非易失性半导体存储器的质量。
并且，上述操作方法可以应用于循环测试，其通过重复地在非易失性半导体存储器中执行数据写入和数据擦除而检测该非易失性半导体存储器的使用寿命。

Claims (18)

1.一种非易失性半导体存储器包括：
非易失性存储单元，用于存储对应于数据的电荷；以及
存储单元驱动部分，用于驱动该存储单元；
其中该存储单元驱动部分执行第一判断处理，其在第一判断条件下判断从该存储单元读出的数据是否合格/不合格，然后把一个信号施加到被判断为不合格的存储单元，以改变存储在该存储单元中的电荷量；以及执行第二判断处理，其在比第一判断条件更松的第二判断条件下判断从该存储单元读出的数据是否合格/不合格。
2.根据权利要求1所述的非易失性半导体存储器，其中通过把比用于第二判断处理的参考电流更小的电流设置为参考电流，在写入确认的第一判断处理中判断合格/不合格，并且通过把比用于第二判断处理中的参考电流更大的电流设置为参考电流，而在擦除确认的在第一判断处理中判断合格/不合格。
3.根据权利要求1所述的非易失性半导体存储器，其中通过使用阈值比在第二判断处理中所用的参考单元更高的参考单元，在写入确认的第一判断处理中判断合格/不合格，通过使用阈值比在第二判断处理中所用的参考单元更低的参考单元，在擦除确认的第一判断处理中判断合格/不合格。
4.根据权利要求1所述的非易失性半导体存储器，其中存储单元驱动部分具有一个参考电流产生电路，用于产生对应于第一判断条件的第一参考电流和对应于第二判断条件的第二参考电流；以及一个控制部分，用于驱动/控制该参考电流产生电路。
5.根据权利要求4所述的非易失性半导体存储器，其中该参考电流产生电路包括阈值电压各不相同的多个晶体管。
6.根据权利要求4所述的非易失性半导体存储器，其中该参考电流产生电路包括参考晶体管、连接在字线和该参考晶体管的栅极之间的电平控制晶体管、以及用于把该参考电压的目的地切换到该参考晶体管的栅极和该电平控制晶体管之一的开关电路。
7.根据权利要求1所述的非易失性半导体存储器，其中该存储单元是在绝缘膜中存储对应于数据的电荷的单栅极存储单元。
8.根据权利要求1所述的非易失性半导体存储器，该存储单元是在浮置栅极中存储对应于该数据的电荷的浮置栅极存储单元。
9.根据权利要求1所述的非易失性半导体存储器，该存储单元是对应于多级的存储单元，并且第一判断条件和第二判断条件被分别对每一级设置。
10.一种非易失性半导体存储器操作方法，其在非易失性存储器单元中执行数据写入和数据擦除，并且确认非易失性存储器单元的数据，其中包括：
第一判断处理，其在第一判断条件下判断从该存储单元读出的数据是否合格/不合格，并且如果该数据被判断为不合格，则把一个信号施加到该存储单元，以改变存储在该存储单元中的电荷量；以及
第二判断处理，其从该存储单元读出的数据，在比第一判断条件更松的第二判断条件下判断是否合格/不合格；
其中当在第二判断处理中判断该数据不合格时，从第一判断处理重复执行该处理。
11.一种非易失性半导体存储器的操作方法，其中包括：
第一步骤，在一个地址计数器中设置开始地址；
第二步骤，从具有设置在该地址计数器中的地址的存储单元读取数据，在第一写入判断条件下判断合格/不合格；
第三步骤，当在第二步骤中数据被判断为不合格时，把写入脉冲施加到该存储单元；
第四步骤，当在第二步骤中判断该数据合格时或者当该第三步骤结束时判断设置在该地址计数器中的地址是否为一个结束地址；
第五步骤，当在第四步骤中判断结果为“否”时，改变该地址计数器中的数值，并且把处理转到第二步骤；
第六步骤，当在第四步骤中的判断结果为“是”时，在该地址计数器中设置一个开始地址；
第七步骤，从具有设置在该地址计数器中的地址的存储单元读取数据，在比第一写入判断条件更松的第二写入判断条件下判断合格/不合格；
第八步骤，判断在该地址计数器中设置的地址是否为结束地址；
第九步骤，当在第八步骤中的判断结果为“否”时改变在该地址计数器中的数值，然后该处理转到第七步骤；以及
第十步骤，当在第八步骤中的判断为“是”时执行该步骤，并且当在第七步骤判断为不合格时把该处理返回到第一步骤。
12.根据权利要求11所述的非易失性半导体存储器操作方法，其中当在第七步骤的判断为不合格时，该处理返回到第一步骤。
13.根据权利要求11或12所述的非易失性半导体存储器操作方法，其中该存储单元为对应于多级的存储单元，并且该第一判断条件和第二判断条件被在每个级上分别设置。
14.根据权利要求11或12所述的非易失性半导体存储器操作方法，其中第一步骤到第十步骤被在检验步骤中执行，并且由一个外部检验设备设置第一写入判断条件和第二写入判断条件。
15.一种非易失性半导体存储器的操作方法，其中包括：
第一步骤，在一个地址计数器中设置开始地址；
第二步骤，从具有设置在该地址计数器中的地址的存储单元读取数据，在第一擦除判断条件下判断合格/不合格；
第三步骤，判断设置在该地址计数器中的地址是否为一个结束地址；
第四步骤，当在第三步骤中判断结果为“否”时，改变该地址计数器中的数值，并且把处理转到第二步骤；
第五步骤，当在第三步骤中的判断结果为“是”时执行该步骤，当在第二步骤中判断该存储单元不合格时，把擦除脉冲集中地施加到具有开始地址至结束地址的存储单元；
第六步骤，把该开始地址设置在该地址计数器中；
第七步骤，从具有设置在该地址计数器中的地址的存储单元读取数据，在比第一擦除判断条件更松的第二擦除判断条件下判断合格/不合格；
第八步骤，判断在该地址计数器中设置的地址是否为结束地址；
第九步骤，当在第八步骤中的判断结果为“否”时改变在该地址计数器中的数值，然后该处理转到第七步骤；以及
第十步骤，当在第八步骤中的判断为“是”时执行该步骤，或者当存在有在第七步骤被判断为不合格的存储单元时，把该处理返回到第一步骤。
16.根据权利要求15所述的非易失性半导体存储器操作方法，其中当在第二步骤的判断为不合格时，该处理直接进行到第五步骤，然后一个擦除脉冲被集中地施加到具有开始地址至结束地址的存储单元。
17.根据权利要求15所述的非易失性半导体存储器操作方法，其中该当在第七步骤的判断为不合格时直接返回到第一步骤。
18.根据权利要求15至17之一所述的非易失性半导体存储器操作方法，其中第一步骤到第十步骤被在检验步骤中执行，并且由一个外部检验设备设置第一擦除判断条件和第二擦除判断条件。
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