CN1591688A - 删除时间缩短的非易失性半导体存储装置 - Google Patents
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Abstract
在删除非易失性半导体存储装置的存储块的数据时，共同采用对存储块汇总施加删除脉冲的动作(S3)和限定存储块的部分区域汇总施加删除脉冲的动作(S6)。从而，对验证通过的存储单元过剩地施加的删除脉冲数可比传统降低，结果，成为过删除恢复写入(S9)的对象的存储单元数减少，可缩短块删除时间的总计。
Description
技术领域
本发明涉及非易失性半导体存储装置，更具体地说，涉及执行删除及写入区域可变更的闪速存储器。
背景技术
闪速存储器是可电气改写的非易失性存储器(EEPROM)中，汇总删除多个存储单元的存储器。近年的大电容的闪速存储器中，往往采用将存储阵列分割成多个块，以该块单位进行汇总删除的块删除方式。
图22是传统的闪速存储器的块删除时的动作的流程图。
图23是存储块的电路图。
图23为了简单说明，存储块采用存储单元4行4列配置的构成。各存储单元包含可根据阈值电压的变化非易失地存储数据的存储晶体管。存储晶体管具有浮置栅极，通过向浮置栅极注入电子或从浮置栅极抽出电子来改变阈值电压。以下该存储晶体管也简称存储单元。
参照图22、图23，块删除若开始，则首先在步骤S501中执行删除前的写入。
图24是执行删除前写入后的存储单元的阈值电压的分布图。
删除前，由于存储块内的各存储单元的保持数据通常为零零散散的1和0，若直接进行删除动作，则成为过删除的存储单元很多。如图24所示，若执行删除前写入，则存储块内的各存储单元的阈值电压的分布向电压高侧移动。
图22中步骤S501若结束，则接着在步骤S502、S503中，进行将存储块设定成第1删除状态的操作。具体地，在变更行地址及列地址的同时从各存储晶体管执行读出，用步骤S502的删除验证1判断存储单元是否为删除状态。
步骤S502中，每次判断存储单元未成为删除状态时，在步骤S503中向存储块汇总施加删除脉冲。
本说明书中为了容易区别，在步骤S503为实现第1删除状态而施加的删除脉冲称为删除脉冲1，之后在步骤S507为实现第2删除状态而施加的删除脉冲称为删除脉冲2。另外与删除脉冲1、删除脉冲2对应，确认第1删除状态的验证称为删除验证1，确认第2删除状态的验证称为删除验证2。
如图23所示，步骤S503的删除脉冲的施加通过将字线、位线、源极线设定为规定的电压来进行。具体地，字线WL0～WL3全部设定成负电压例如-10V，位线BL0～BL3全部为开路状态，源极线SL设定成正电压例如+10V。通过设定这样的电压，可向存储块的全部的存储单元汇总施加具有降低阈值电压作用的删除脉冲。
图25是删除脉冲施加时向存储晶体管施加的电压的示意图。
参照图25，与字线连接的控制栅极施加负电压例如-10V。P阱区及源极施加正电压例如+10V。该源极与源极线SL连接。另一方面，存储晶体管的漏极为开路状态。该漏极与位线连接。另外，内部形成P阱区的N阱区的电压也设定成正电压，例如+10V。通过施加删除脉冲，浮置栅极中的电子因隧道现象被抽出，阈值电压Vth降低。
图26是删除脉冲1施加后的阈值电压的分布图。
参照图22、图26，步骤S502、步骤S503中删除动作若结束，则存储块内的各存储单元的阈值电压的分布向比验证电压Vth1小的区域移动。但是，步骤S502的删除验证1通过后，阈值电压分布的下限超出过删除即阈值电压成为0V以下的区域。从而，步骤S504及步骤S505中，执行软汇总写入验证，软汇总写入脉冲施加的处理。步骤S505中施加的比通常写入时弱的写入脉冲称为软汇总写入脉冲。
图27是软汇总写入脉冲施加时的存储单元的电压施加状态示意图。
参照图27，向与字线连接的控制栅极施加正电压例如+10V。与源极线SL连接的源极和存储晶体管形成的P阱区的电压设定成负电压例如-5V。与位线连接的漏极为开路状态。另外向P阱区的下部存在的N阱区施加电源电压Vdd。通过施加这样的电压，由隧道现象向浮置栅极注入电子，阈值电压Vth上升。
图28是软汇总写入验证结束后的阈值电压的分布的示意图。
参照图22、图28，步骤S505中软汇总写入脉冲汇总施加到存储块。从而，存储单元的阈值电压分布的下限值变化。向存储块的全部的存储单元汇总施加软写入脉冲，使得存储单元的阈值电压分布的下限值成为验证电压Vth2以上。存储单元的阈值电压分布的下限值成为验证电压Vth2以上时，步骤S504中软汇总写入验证通过。
步骤S504中软汇总写入验证若通过，则相反，在阈值电压的分布的上限侧有时存在分布溢出位。为了使该上限溢出位的阈值电压返回删除状态，再次在步骤S506、步骤S507中对存储块施加删除脉冲2。
步骤S506、步骤S507中，反复施加删除脉冲2，直到存储单元的阈值电压的分布全部成为规定的上限设定电压Vth3以下。该步骤S507中的删除脉冲2的施加也与步骤S503同样，对块的存储单元汇总施加脉冲。
图29是步骤S506中的删除验证2结束后的阈值电压的分布示意图。
通过在软汇总写入后施加删除脉冲2，即使对分布溢出位，图29所示阈值电压也成为验证电压Vth3以下。
最后，步骤S506的删除验证2若结束，则接着在步骤S508、步骤S509中向过删除的存储单元以1比特单位执行过删除恢复写入。
图30是步骤S508的过删除验证结束后的存储单元的阈值电压的分布的示意图。
若通过步骤S508中的读出判明该存储单元为过删除，则在步骤S509中对该判明为过删除的一个存储单元施加写入脉冲。反复执行步骤S508、S509，结果，仅向阈值电压比验证电压Vth4小的存储单元施加写入脉冲，施加了写入脉冲的存储单元的阈值电压向阈值电压变大的一侧移动。
按照图22所示流程进行处理，通过将存储块内的各存储单元的阈值电压的分布处于阈值电压下限和阈值电压上限的设定电压值内，结束块汇总删除动作。
这样，即使施加相同写入脉冲或相同删除脉冲，由于各存储单元的特性偏差，存储单元的阈值电压的分布变广。因而，几次反复执行脉冲强度的改变并同时对块汇总施加写入脉冲或删除脉冲后，最后，对过删除的存储单元进行逐比特写入。最初对存储单元汇总施加脉冲是为了减少脉冲施加的合计次数。若从最初开始逐个比特地进行写入，则脉冲施加的次数变多，删除时间变长。
另外，作为非易失性半导体存储装置的汇总删除关联的传统技术，特开平3-105795号公报公开了实现包含存储阵列的汇总删除的多样的部分删除的技术。
以前，软汇总写入后的删除脉冲2的施加以块单位汇总进行。具体地，删除脉冲2的施加在每次删除验证失败时进行。删除验证是使行地址及列地址依次加一的同时，每次读出1或8或16比特的数据，执行通过/失败的判定。例如，为由图23所示的16个存储单元组成的存储块的场合，从存储单元逐个进行读出，逐个对存储单元进行通过/失败的判定。
因而，与行地址小且列地址小相当的区域即使在一次验证通过后，若其后进行的验证中与上位地址相当的区域的验证失败，则再次施加删除脉冲2。
结果，向验证已通过的区域过剩地施加删除脉冲，直到删除对象的块的全部存储单元的阈值电压降低到删除脉冲电压以下。这样，过剩地施加删除脉冲的存储单元的阈值电压变得低于容许分布的下限，过删除的存储单元增加。因而，成为过删除恢复写入的对象的存储单元增加，结果，有删除时间变长的问题。
发明内容
本发明的目的是提供删除时间缩短的非易失性半导体存储装置。
本发明概括起来是一种非易失性半导体存储装置，包括：矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；包含与多个存储晶体管的行对应设置的多个字线和与多个存储晶体管的列对应设置的多个位线的存储块；选择存储块内的删除脉冲的施加对象的选择电路；汇总删除存储块保持的信息时，执行存储块的数据删除的控制的写入删除控制部。在汇总删除的过程中，包括汇总删除的过程中的删除状态即第1删除状态和第1删除状态之后的删除状态即第2删除状态。第1、第2删除状态，是多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态。写入删除控制部，指示选择电路汇总选择存储块内的存储晶体管，以反复施加第1删除脉冲，直到存储块成为第1删除状态为止，在存储块成为第1删除状态后，指示选择电路进行选择，使得对存储块内的存储晶体管施加比通常的写入弱的写入脉冲，而且，指示选择电路逐个区域地进行依次选择，以将存储块分割成多个区域，逐个区域地汇总施加第2删除脉冲，直到存储块成为第2删除状态为止。
本发明另一方面的非易失性半导体存储装置，包括：矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；包含与多个存储晶体管的行对应设置的多个字线和与多个存储晶体管的列对应设置的多个位线的存储块；选择存储块内的删除脉冲的施加对象的选择电路；汇总删除存储块保持的信息时，执行存储块的数据删除的控制的写入删除控制部。在汇总删除的过程中，包括汇总删除的过程中的删除状态即第1删除状态和第1删除状态之后的删除状态即第2删除状态。第1、第2删除状态，是多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态，第1写入状态，是多个存储晶体管的阈值电压的分布变得比低于第1阈值电压的电压即规定的阈值电压高的状态，写入删除控制部，指示选择电路汇总选择存储块内的存储晶体管，以反复施加第1删除脉冲，直到存储块成为第1删除状态为止，在存储块成为第1删除状态后，指示选择电路逐个区域地进行依次选择，以将存储块分割成多个区域，逐个区域地汇总施加比通常的写入弱的写入脉冲，直到存储块成为第1写入状态为止，而且，指示选择电路汇总选择存储块内的存储晶体管，以向存储块反复施加第2删除脉冲，直到存储块成为第2删除状态为止。
根据本发明，在删除存储块的数据时，共同采用对存储块汇总施加删除脉冲直到第1删除状态为止的动作和对存储块的部分区域汇总施加删除脉冲直到第2删除状态为止的动作。从而，对验证通过的存储单元过剩地施加的删除脉冲数可比传统降低，结果，成为过删除恢复写入的对象的存储单元数减少，可缩短块删除时间的总计。
附图说明
通过参考附图理解的本发明以下的详细说明可以明白本发明的上述及其他目的、特征、方面及优点。
图1是本发明实施例1的非易失性半导体存储装置的构成概略框图。
图2是图1中的X解码器18的构成电路图。
图3是图1中的存储块BLOCK0的构成电路图。
图4是说明实施例1的块删除动作的流程图。
图5是详细说明图4中的步骤S6的删除动作的流程图。
图6是实施例2中采用的X解码器18A的构成电路图。
图7是说明实施例2的块删除的动作的流程图。
图8是详细说明图7中的步骤S10的流程图。
图9是图8的步骤S114中的删除脉冲施加状态的说明图。
图10是图8的步骤S114中选择的存储晶体管的电压施加状态的示意图。
图11是说明实施例3的块删除动作的流程图。
图12是说明图11中的步骤S20的详细动作的流程图。
图13是图12的步骤S124中的删除脉冲施加状态的说明图。
图14是说明实施例4的块删除的动作的流程图。
图15是说明图14中的步骤S30的详细动作的流程图。
图16是实施例5的非易失性半导体存储装置的构成框图。
图17是说明实施例6的块删除的动作的流程图。
图18是详细说明图17中的步骤S40的软写入动作的流程图。
图19是步骤S154中的软写入脉冲施加时的存储块的电压施加状态的示意图。
图20是说明实施例7的块删除的动作的流程图。
图21是说明图20中的步骤S50的详细动作的流程图。
图22是传统的闪速存储器的块删除时的动作的流程图。
图23是表示存储块的电路图。
图24是删除前写入执行后的存储单元的阈值电压的分布的示意图。
图25是删除脉冲施加时的存储晶体管所施加的电压的示意图。
图26是删除脉冲1施加后的阈值电压的分布图。
图27是软汇总写入脉冲施加时的存储单元的电压施加状态的示意图。
图28是软汇总写入验证结束后的阈值电压的分布图。
图29是步骤S506中的删除验证2结束后的阈值电压的分布图。
图30是步骤S508的过删除验证结束后的存储单元的阈值电压的分布示意图。
具体实施方式
以下，参照图面详细说明本发明的实施例。另外，图中同一符号表示同一或相当部分。
实施例1
图1是本发明实施例1的非易失性半导体存储装置的构成概略框图。
参照图1，非易失性半导体存储装置1包括：在内部采用ROM并根据该ROM1保持的程序代码进行写入及删除的控制的写入&删除控制部2；从写入&删除控制部2接受待机信号CXHRDY及充电泵激活信号PPUMPE、复位信号RSTE并根据这些产生输出电位Vout+、Vout-、VWL并输出的电压发生部3；从外部接受地址信号ADR的地址缓冲器16；从地址缓冲器16接受内部地址信号，从电压发生部3接受电位的供给，确定字线WL0、WL1、源极线SL及阱区的各电位的X解码器18；用于收发数据输入输出信号DIO的输入输出缓冲器22；从地址缓冲器16接受地址信号并解码的Y解码器20；根据Y解码器20的输出，与数据输入输出信号对应地向位线BL施加高电压的Y系控制电路24。
电压发生部3包括：从写入&删除控制部2接受待机信号CXHRDY及充电泵激活信号PPUMPE、复位信号RSTE并根据这些产生输出电位Vout+的正电压发生电路4；接受待机信号CXHRDY、复位信号RSTE及充电泵激活信号NPUMPE并产生输出电位Yout-的负电压发生电路8；产生字线电位VWL的WL升压电路12；由写入&删除控制部2控制，接受输出电位Vout+、Vout-及字线电位VWL并分配到各内部电路的分配器14。
虽然未图示，X解码器18包括：用于选择字线的WL解码器；选择与选择的存储块对应的阱区区域的WELL解码器；用于选择源极线的SL解码器。
虽然未图示，Y系控制电路24包括：读出时进行列选择并由读出放大器执行读出操作的YG&读出放大器和锁存电路；根据锁存数据，确定是否向位线BL施加规定的电位的页面缓冲器。
WL升压电路12是为了实现高速存取，产生向读出时选择的字线WL施加的升压电位的电路。
非易失性半导体存储装置1还包含存储阵列26。存储阵列26包括在各个分离的阱区内部形成的存储块BLOCK0～BLOCKn。
写入&删除控制部2对X解码器18输出块删除时使用的控制信号ERS1、ESR2。另外，写入&删除控制部2对X解码器18及Y解码器20输出验证用的地址信号VADR。验证动作时，写入&删除控制部2从Y系控制电路24接受读出数据RDATA，另外将重写数据或删除数据即数据WDATA对Y系控制电路24施加。
图2是表示图1中的X解码器18的构成的电路图。
参照图2，X解码器18包括：根据控制信号ERS1、ERS2和地址信号AX0、AX1及该反相信号IAX0、IAX1选择字线的选择部30；根据选择部30的输出驱动字线WL0～WL3的字线驱动器32。
选择部30包括：接受控制信号ERS1并反相的反相器40；接受控制信号ERS2及信号IAX1的NAND电路42；接受控制信号ERS2及信号AX1的NAND电路44；接受反相器40的输出和NAND电路42的输出的AND电路46；接受反相器40的输出和NAND电路44的输出的AND电路48。
选择部30还包括：接受信号IAX0、IAX1的AND电路50；接受信号AX0、IAX1的AND电路52；接受信号IAX0、AX1的AND电路54；接受信号AX0、AX1的AND电路56。
选择部30还包括：接受AND电路46的输出和AND电路50的输出的AND电路60；接受AND电路46的输出和AND电路52的输出的AND电路62；接受AND电路48的输出和AND电路54的输出的AND电路64；接受AND电路48的输出和AND电路56的输出的AND电路66。
选择部30还包括：接受AND电路46的输出和AND电路60的输出的OR电路70；接受AND电路46的输出和AND电路62的输出的OR电路72；接受AND电路48的输出和AND电路64的输出的OR电路74；接受AND电路48的输出和AND电路66的输出的0R电路76。
字线驱动器32包括：根据OR电路70的输出驱动字线WL0的驱动电路80；根据OR电路72的输出驱动字线WL1的驱动电路82；根据OR电路74的输出驱动字线WL2的驱动电路84；根据OR电路76的输出驱动字线WL3的驱动电路86。从图1的分配器14向驱动电路80～86施加电位VP、VN，作为驱动电位。
以前，X解码器只能执行个别选择块的字线之一或汇总全部选择块的字线的动作。但是，如图2所示X解码器18，例如施加删除脉冲时，若电位VP设定成0V，电位VN设定成负电位即-10V，则可将字线WL0、WL1设定成-10V，字线WL2、WL3设定成0V。
图3是图1中的存储块BLOCK0的构成电路图。
参照图3，存储块BLOCK0包括：在位线BL0和源极线SL之间连接，其栅极与字线WL0，WL1，WL2，WL3分别连接的存储晶体管M00，M10，M20，M30；在位线BL1和源极线SL之间连接，其栅极与字线WL0，WL1，WL2，WL3分别连接的存储晶体管M01，M11，M21，M31。
存储块BLOCK0还包括：在位线BL2和源极线SL之间连接，其栅极与字线WL0，WL1，WL2，WL3分别连接的存储晶体管M02，M12，M22，M32；在位线BL3和源极线SL之间连接，其栅极与字线WL0，WL1，WL2，WL3分别连接的存储晶体管M03，M13，M23，M33。
另外，图3中为了简单说明，例示了4×4的存储晶体管成矩阵状排列的存储块，实际上，存储块还可以设置更多的字线及位线，包含更多的存储晶体管。
图4是说明实施例1的块删除的动作的流程图。
参照图4，实施例1的块删除动作中，到软汇总写入动作为止与传统相同，而第2次的删除动作中，如后所述，不同点在于，将字线的选择数从通常的块汇总限定为2分之1的字线来选择。字线不限于分割成2分之1，例如也可以分割成4分之1或8分之1后再选择。
以下，依次说明流程图。
首先输入块删除指令，在步骤S1进行删除前写入。
删除前，由于存储块内的各存储单元的保持数据通常为零零散散的1和0，因此若直接进行删除动作，则成为过删除的存储单元很多。如先前图24所示，若执行删除前写入，则存储块内的各存储单元的阈值电压的分布向电压高侧移动。
步骤S1若结束，接着在步骤S2、S3中执行将存储块设定成第1删除状态的操作。具体地，在变更行地址及列地址的同时从各存储晶体管进行读出，由步骤S2的删除验证1判断存储单元是否为删除状态。
每次步骤S2中判断存储单元未成为删除状态时，在步骤S3中向存储块汇总施加删除脉冲。为了便于区别，步骤S3中施加的删除脉冲称为删除脉冲1，后面在步骤S6中施加的删除脉冲称为删除脉冲2。
如先前图23所示，步骤S3的删除脉冲的施加通过将字线、位线、源极线设定成规定的电压进行。具体地，字线WL0～WL3全部设定成负电压例如-10V，位线BL0～BL3全部为开路状态，源极线SL设定成正电压例如+10V。
步骤S3中，图2所示的X解码器18中，信号ERS1设定成H电平，信号ERS2设定成L电平。这样，与步骤S2中执行的删除验证1的地址无关，字线驱动器的全部输入电平成为L电平。此时，字线驱动器的电源电位VP设定成0V，电源电位VN设定成负电位例如-10V。通过这样选择字线，向符合的块内的全部的字线WL0～WL3施加负电位，向存储块内包含的存储晶体管汇总施加删除脉冲。
通过这样设定电压，对存储块的全部存储单元
汇总施加具有降低阈值电压作用的删除脉冲。通过施加删除脉冲，由隧道现象抽出浮置栅极中的电子，阈值电压Vth降低。
步骤S2、步骤S3中删除动作若结束，则先前图26所示存储块内的各存储单元的阈值电压的分布向比验证电压Vth1小的区域移动。但是，若将步骤S2的删除验证1通过后作为第1删除状态，则该第1删除状态是存储块的汇总删除的过程中的删除状态。具体地，阈值电压分布的下限超过了过删除即阈值电压成为0V以下的区域。从而，在步骤S4及步骤S5中执行软汇总写入验证、软汇总写入脉冲施加的处理。步骤S5中施加的比通常的写入时弱的写入脉冲称为软汇总写入脉冲。这里，弱的写入脉冲是指与通常写入时相比，脉冲电压的绝对值小的脉冲、脉冲宽度短的脉冲，或，脉冲电压小且脉冲宽度短的脉冲。
施加软汇总写入脉冲时，与字线连接的控制栅极施加正电压例如+10V。与源极线SL连接的源极和形成存储晶体管的P阱区的电压设定成负电压例如-5V。与位线连接的漏极形成开路状态。另外，向P阱区的下部存在的N阱区施加电源电压Vdd。通过施加这样的电压，由隧道现象向浮置栅极注入电子，阈值电压Vth上升。
步骤S5中若向存储块汇总施加软汇总写入脉冲，则先前图28示的存储单元的阈值电压分布的下限值移动。软写入脉冲汇总施加到存储块的全部存储单元，使得存储单元的阈值电压分布的下限值达到验证电压Vth2以上。存储单元的阈值电压分布的下限值达到验证电压Vth2以上时，步骤S4的软汇总写入验证通过。
步骤S4中软汇总写入验证若通过，则相反地，阈值电压的分布的上限侧存在分布溢出位。为了使该上限溢出位的阈值电压返回删除状态，执行步骤S6的删除2的处理。
步骤S6中，执行施加删除脉冲2的动作。删除脉冲2的施加不汇总选择存储块内的字线，而是分割选择字线。具体地将在后面详细说明，汇总选择的字线的数目限定为存储块的字线总数的2分之1。
另外，通过使删除脉冲2与删除脉冲1相比电压小、脉冲宽度短，可以使过删除更难以产生。
通过在软汇总写入后施加删除脉冲2，即使是分布溢出位，如先前图29所示，阈值电压也可达到验证电压Vth3以下。另外，为了尽早结束删除动作，最好验证电压Vth3与验证电压Vth1相比，电压的绝对值高。该场合，若令步骤S6结束时的存储阵列的状态作为第2删除状态，则第2删除状态是汇总删除的过程中在步骤S2通过后的第1删除状态之后的删除状态。
步骤S6中第2次的删除动作若结束，则进入步骤S8。
步骤S6的删除2若结束，则接着在步骤S8、步骤S9中对过删除的存储单元以1比特为单位执行过删除恢复写入。
若根据步骤S8中的读出判明该存储单元为过删除，则在步骤S9中对该判明为过删除的一个存储单元施加写入脉冲。反复执行步骤S8、S9，结果，如先前图30所示，仅仅向与验证电压Vth4相比阈值电压小的存储单元施加写入脉冲，施加了写入脉冲的存储单元的阈值电压向阈值电压变大的侧移动。
图5是详细说明图4中的步骤S6的删除动作的流程图。
参照图5，步骤S6的删除2的动作若开始，则首先在步骤S101中，执行指定进行验证的存储单元的地址初始化。
接着进入步骤S102，执行删除验证2。该删除验证2中，从与现在设定的地址对应的存储晶体管执行数据读出。若确认存储晶体管的保持数据被删除，则删除验证通过。
例如执行图3所示的存储块BLOCK0的删除时，步骤S102中的删除验证2个别地判断16个存储晶体管。地址初始化后，首先执行存储晶体管M00的读出，若该存储晶体管M00的删除为未完成状态，则删除验证失败。
步骤S102中删除验证2失败时，进入步骤S103。步骤S103中，执行用于施加删除脉冲2的信号ERS1、ERS2的设定。
输入图2所示X解码器18的信号ERS1是删除脉冲1施加时成为H电平的信号，另外，信号ERS2是删除脉冲2施加时成为H电平的信号。
图1的写入&删除控制部2将信号ERS1设定成L电平，信号ERS2设定成H电平。从而，图2所示的X解码器18，选择包含与现在设定的验证地址对应的存储晶体管的区域。
具体地，例如说明选择存储晶体管M11的情况。根据现在的地址设定，如图2、图3所示，地址信号AX0设定成H电平，地址信号AX1设定成L电平。其反相信号即信号IAX0、IAX1分别为L电平、H电平。这样，如记入图2的情况，AND电路46的输出信号成为L电平，AND电路48的输出信号成为H电平。
接着，进入步骤S104，从电压发生部3向字线驱动器32施加删除电压。结果，字线WL0、WL1被驱动到与L电平相当的负电压VN。电位VN为例如-10V。另一方面，字线WL2、WL3被驱动到与H电平相当的电位VP。删除时该电位VP为例如0V。
这样，对存储晶体管M00～M03、M10～M13施加删除脉冲2。此时，未对存储晶体管M20～M23、M30～M33施加删除脉冲2。
接着在步骤S105中来自电压发生部3的删除电压被复位。然后进入步骤S106，删除时的控制信号被复位。即信号ERS1、ERS2都设定成L电平。
步骤S106中信号的复位若结束，则再次在步骤S102中执行删除验证2。步骤S102中验证若通过，则在步骤S107中判断现在设定的地址是否为最终地址。
若不是最终地址，则在步骤S108中使地址加一，然后进入步骤S102，从下一个存储晶体管读出数据并进行删除验证。步骤S107中判断现在设定的地址为最终地址时，步骤S6的删除2的动作结束。
施加图5所示的删除脉冲2时，与图4的步骤S2、S3执行的删除脉冲1的施加时不同，信号ERS1设定成L电平，信号ERS2设定成H电平，因而此时刻所示的地址信号AX1为例如L电平时，字线WL0、WL1施加负电位VN，字线WL2、WL3施加0V。相反，地址信号AX1为H电平时，字线WL0、WL1设定成0V，字线WL2、WL3施加负电位VN。这样，仅块内一半的字线施加删除脉冲2。
这样，通过令删除脉冲2的施加区域为一半，与传统相比可防止过剩地施加删除脉冲。例如图3中，由于删除验证2结束后执行其后剩余的15个存储晶体管的删除验证2，因而向存储晶体管M00施加了过剩的删除脉冲，直到这些所有的存储晶体管的删除验证2通过为止。
相对地，根据本发明实施例1，存储晶体管M01～M03、M10～M13的验证通过后不再向存储晶体管M00施加过剩的删除脉冲2。从而可降低存储晶体管M00成为过删除的可能性。
即，在步骤S6的删除2的动作结束的时刻，可减少移动到阈值电压的容许范围的下限以下的存储单元数。从而，由于可以减少成为步骤S9中逐个比特单位地进行过删除恢复写入对象的存储晶体管的数目，因而可缩短删除时间的总计。
实施例2
实施例1中，施加第2次删除脉冲时，限定字线并选择施加删除脉冲。实施例2中，选择位线来取代字线，限定施加删除脉冲的区域。
实施例2的非易失性半导体存储装置包含X解码器18A以取代图1所示的构成中的X解码器18，写入&删除控制部2向X解码器18A施加信号ERS，执行与实施例1不同的控制。
图6是实施例2采用的X解码器18A的构成电路图。
参照图6，X解码器18A包含选择部30A，以取代图2所示的X解码器18的构成中的选择部30。
选择部30A包括：接受信号ERS并反相的反相器98；接受信号IAX0、IAX1的AND电路100；接受信号AX0、IAX1的AND电路102；接受信号IAX0、AX1的AND电路104；接受信号AX0、AX1的AND电路106。
选择部30A还包括：接受反相器98的输出和AND电路100的输出的AND电路110；接受反相器98的输出和AND电路102的输出的AND电路112；接受反相器98的输出和AND电路104的输出的AND电路114；接受反相器98的输出和AND电路106的输出的AND电路116。AND电路110、112、114、116的输出分别施加到驱动电路80、82、84、86的输入。
图7是说明实施例2的块删除的动作的流程图。
参照图7，实施例2的删除动作的流程图包含步骤S10，以取代图4说明的流程图中的步骤S6。步骤S10中，分割选择位线，执行删除2的动作。
其他步骤与图4相同，不重复说明。
图8是详细说明图7中的步骤S10的流程图。
参照图8，步骤S10的删除2的动作若开始，则首先在步骤S111中初始化成为验证对象的存储单元的地址。接着，进入步骤S112，执行删除验证2。删除验证2中，对与现在设定的地址对应的存储晶体管执行读出动作，确认该存储晶体管的保持数据是否被删除。
步骤S112的结果若失败，则进入步骤S113，执行用于施加删除脉冲的设定。即，从写入&删除控制部2向X解码器18A发送的信号ERS设定成H电平。从而X解码器18A中，如图6所示，信号ERS若设定成H电平，则字线WL0～WL3全部被选择。
另一方面，位线的选择根据从写入&删除控制部2向Y系控制电路24发送的数据WDATA进行。步骤S113中执行数据设定，使得仅仅向步骤S112中进行了验证的存储晶体管所对应的位线施加删除脉冲。这些设定若结束，则进入步骤S114，产生删除电压，并向被选择区域施加删除脉冲。
图9是图8的步骤S114中的删除脉冲施加状态的说明图。
参照图8、图9，步骤S112中执行了验证的存储晶体管为存储晶体管M11时，步骤S114中的字线和位线的状态为如图9所示，向字线WL0～WL3全部施加负电压，位线BL1施加正电压，位线BL0、BL2、BL3设定成0V。另外，源极线SL及形成存储块BLOCK0的P阱区的电位设定成0V。
其结果，与位线BL1连接的存储晶体管M01、M11、M21、M31选择为施加删除脉冲2的区域，剩余的存储晶体管不施加删除脉冲2。
图10是图8的步骤S114中选择的存储晶体管的电压施加状态的示意图。
参照图10，与字线连接的控制栅极设定成负电压例如-10V。与位线BL1连接的存储晶体管的漏极设定成正电压例如5V。与源极线SL连接的存储晶体管的源极设定成0V。另外内部形成存储晶体管的P阱区的电位设定成0V。位于P阱区的下部的N阱区的电位设定成电源电位Vdd。
再次参照图8，步骤S114中的脉冲施加若结束，则进入步骤S115，删除电压被复位。然后进入步骤S116，在步骤S113设定的设定条件被复位。即信号ERS设定成L电平，对位线的数据设定被复位。然后通过删除脉冲的施加，在步骤S112再次确认验证失败的位是否成为通过。
步骤S112的验证结果若为通过，则进入步骤S117。在步骤S117，确认现在的地址是否最终地址。若不是最终地址，则进入步骤S118，使地址加一。该地址加一是行地址及列地址按照顺序加一，使得存储块BLOCK0所包含的存储晶体管可逐个顺序地进行检查。地址加一后进入步骤S112，验证已通过验证的存储晶体管的下一个存储晶体管。
步骤S117中通过的存储晶体管的地址若是最终地址，则步骤S10的删除2的动作结束。
如上所述，实施例2中，仅仅向选择的位线上的存储单元施加删除脉冲2，移动阈值电压Vth。从而，当删除验证2对全部存储晶体管通过时，阈值电压的分布低于下限的存储单元的数目与传统相比可减少。从而由于成为过删除恢复写入的对象的存储晶体管数减少，可使删除高速化。
另外，由于对位线施加在通常的读出和写入动作之间具有互换性的正电压，因而可容易地逐根进行选择，又由于1个块中具有256根以上的位线，因此与传统相比可有显著的改善。
实施例3
实施例1中说明限定选择字线的数目来施加删除脉冲的情况，实施例2中说明限定选择位线的数目来施加删除脉冲的情况。实施例3中组合这些情况，限定位线及字线的选择数目来施加删除脉冲。
图11是说明实施例3的块删除动作的流程图。
参照图11，实施例3的块删除的动作包含步骤S20，以取代图4说明的实施例1的块删除流程中的步骤S6。步骤S20中，将字线、位线两者分割成几组，选择其中的一部分。
具体地，采用图2所示X解码器18的同时，将从写入&删除控制部2向Y系控制电路24施加的位线的设定数据与现在验证的地址对应地进行限定。
图12是说明图11中的步骤S20的详细动作的流程图。
参照图12，步骤S20的删除2的动作若开始，则首先在步骤S121中执行指定进行验证的存储单元的地址初始化。
接着进入步骤S122，执行删除验证2。该删除验证2中，从与现在设定的地址对应的存储晶体管进行数据读出。若确认存储晶体管的保持数据被删除，则删除验证通过。
例如，进行存储块BLOCK0的删除时，步骤S122中的删除验证，个别判断16个存储晶体管。地址的初始化后首先进行存储晶体管M00的读出，若该存储晶体管M00的删除为未执行的状态，则删除验证失败。
步骤S122中删除验证失败时，进入步骤S123。步骤S123中，执行用于施加删除脉冲的设定。
设定中，从写入&删除控制部2向X解码器18发送的信号ERS1设定成H电平，信号ERS2设定成L电平。从而，字线WL0～WL3中的一半根据验证地址被选择。而且，位线的选择根据从写入&删除控制部2向Y系控制电路24发送的数据WDATA进行。步骤S123中进行数据设定，使得步骤S122中仅仅向进行了验证的存储晶体管对应的位线施加删除脉冲。
这些设定若结束，则进入步骤S124，产生删除电压，向选择的区域施加删除脉冲。
图13是图12的步骤S124中的删除脉冲施加状态的说明图。
参照图13，步骤S122中的验证对于存储晶体管M11为验证失败时，如图13所示，字线WL0、WL1设定成负电压，字线WL2、WL3设定成0V。另外，位线BL1设定成正电压，位线BL0、BL2、BL3设定成0V。另外源极线SL及P阱区设定成0V。结果，删除脉冲2施加到存储晶体管M01、M11两者。其他晶体管不施加删除脉冲2。存储晶体管M01、M11施加如先前图10说明的电压。
即，包含与删除验证2中成为不良的存储单元连接的字线的一半字线被选择并施加负电压。另外与该存储单元连接的位线施加正电压，其他位线固定在0V。另外，配置有更多的存储单元的存储阵列中，字线的选择也可以是字线总数的4分之1或8分之1的选择。
步骤S124中的脉冲施加若结束，则步骤S125中来自电压发生部3的删除电压被复位。然后进入步骤S126，删除时的控制信号被复位。即信号ERS1、ERS2都设定成L电平，对位线的数据设定被复位。通过删除脉冲的施加，在步骤S122再次确认验证失败的位是否成为通过。
步骤S122中验证若通过，则步骤S127中判断现在设定的地址是否为最终地址。
若不是最终地址，则在步骤S128中使地址加一，然后进入步骤S122，从下一个存储晶体管读出数据，进行删除验证。在步骤S127中，现在设定的地址判断为最终地址时，步骤S20的删除2的动作结束。
实施例3中的删除2中，仅仅被选择的字线和位线上的存储单元成为阈值电压移动的状态。从而，与实施例1和实施例2相比，阈值电压低于阈值电压的容许范围的下限的存储单元的数目可进一步减少。从而，由于成为过删除恢复写入对象的存储单元数目减少，块删除时间可缩短。
实施例4
实施例4中变更实施例1的图4所示的控制流程，进一步缩短块删除的时间。
图14是说明实施例4的块删除动作的流程图。
参照图14，实施例4的块删除的流程图包含S30，以取代图4所示的实施例1的块删除的流程图中的步骤S6。其他步骤与图4相同，因而不重复说明。步骤S30中，施加删除脉冲2时，根据施加脉冲数变更选择的字线的数目。
图15是说明图14中的步骤S30的详细动作的流程图。
参照图15，步骤S30的删除动作若开始，则首先在步骤S131中进行地址的初始化。接着在步骤S132中初始化施加删除脉冲的数目的计数。例如该脉冲计数作为写入&删除控制部2中的计数字EP2进行管理。该场合计数字EP2设定成0。
接着进入步骤S133，从与现在设定的地址对应的存储单元进行读出，执行确认该存储单元是否被删除的删除验证2。
步骤S133中验证结果为失败时，进入步骤S134。步骤S134中，判断步骤S30中的删除动作中施加的删除脉冲的计数字EP2是否在规定值以上。该规定值例如可以考虑为5。
计数字EP2比5小时进入步骤S136，执行信号的设定。此时信号ERS1设定成H电平，信号ERS2设定成L电平。通过该设定，在下一步骤S137中删除脉冲的施加成为对存储块汇总进行。
另一方面，步骤S134中脉冲计数字EP2判断为规定值以上时，进入步骤S135。步骤S135中，进行信号的设定，从而，信号ERS1设定成L电平，信号ERS2设定成H电平。该场合，如实施例1所说明，施加删除脉冲的存储晶体管根据步骤S133中进行了验证的存储晶体管的行地址限定在特定的区域。
步骤S137中，向步骤S135或步骤S136中设定的区域施加删除脉冲。然后在步骤S138中，删除电压被复位，进入步骤S139，信号被复位。即信号ERS1和ERS2都设定成L电平。
接着进入步骤S140，使脉冲计数字EP2加一。即，使现在的计数字EP2加1。步骤S140中若脉冲计数加一，则进入步骤S133，再次从现在设定的地址对应的存储晶体管进行读出，执行删除验证2。
步骤S133中删除验证2若通过，则进入步骤S141，判断验证通过的存储晶体管的地址是否最终地址。不是最终地址时，进入步骤S142，使地址加一，然后再次在S133中执行删除验证。
步骤S141中判断验证通过的存储晶体管的地址是最终地址时，步骤S30的删除动作结束。
如上所述，实施例4中，在删除脉冲数少的阶段，字线成为全选择状态。因而对块的存储晶体管汇总施加删除脉冲。
从删除脉冲数成为规定值n(例如5)以上的时刻开始，将字线分割成几组来施加删除脉冲。因而对多个位同时施加删除脉冲以抑制全体的删除脉冲施加次数，并仅向包含未删除干净的位的字线继续施加删除脉冲。即，可实现施加删除脉冲的区域的优化。
从而，可抑制删除脉冲的施加次数，通过使阈值电压低于下限，减少有必要过删除恢复的存储单元数，进一步缩短块删除的时间。
实施例5
实施例5中提供这样的非易失性存储器，即如实施例2，将位线分割来施加删除脉冲时，还施加追加删除脉冲后，不再向验证通过的位的位线施加脉冲。
图16是实施例5的非易失性半导体存储装置的构成示意图。
参照图16，箭头A1～A5表示信号的流向。通过/失败判定电路120、BL数据设定电路122与图1的写入&删除控制部2相当。读出电路124和数据发送电路126和BL选择电路128与图1的Y系控制电路24相当。
首先，第2次删除验证的读出在经由BL选择电路128与位线连接的读出电路124中进行(箭头A1)。例如，通过8或16根输入输出线，芯片对一个地址执行与外部8位或16位数据的交换。读出电路124逐根芯片的输入输出线地进行配置，可同时读出同一地址的各输入输出线。
接着，将读出的结果发送到通过/失败判定电路120(箭头A2)，判定来自读出的地址的所有输入输出线的数据是否成为通过。当读出的数据中即使有1比特失败时，BL数据设定电路122中，仅对验证为不良的输入输出线设定与删除脉冲对应的数据(箭头A3)。该数据被数据发送电路126置位(箭头A4)，在第2次删除脉冲施加时，从数据发送电路输出的正电压经由BL选择电路128传到位线(箭头A5)。
这样，仅仅对包含删除验证为不良的位的位线施加删除脉冲。采用该方式，可以进一步减少用于过删除恢复的写入对象位，缩短块删除时间。
实施例6
实施例6中，对于软汇总写入时的写入脉冲施加，限定选择字线的数目，并限定执行脉冲施加的区域。与实施例1同样地采用X解码器18，但是控制流程不同于实施例1。
图17是说明实施例6的块删除动作的流程图。
参照图17，实施例6的块删除动作在删除脉冲1的施加和删除验证1方面与传统相同，但是软汇总写入动作中，如后所述，其不同于传统的点在于：将字线的选择数从通常的块汇总选择限定为2分之1的字线后进行选择。字线不限于分割成2分之1的情况，例如也可选择分割成4分之1或8分之1。
以下依次说明动作流程图。
首先若输入块删除指令，则在步骤S1中执行删除前写入，在步骤S2执行删除验证1，在步骤S3中执行删除脉冲1的施加。步骤S1～S3与图4说明的实施例1相同，因而不重复说明。
步骤S2、步骤S3中删除动作若结束，则如先前图26所示，存储块内的各存储单元的阈值电压的分布向比验证电压Vth1小的区域移动。但是，若令步骤S2的删除验证1通过后作为第1删除状态，则该第1删除状态为存储块的汇总删除的过程中的删除状态。具体地，阈值电压分布的下限超过了过删除即阈值电压成为0V以下的区域。从而，在步骤S40中执行软写入处理。
图18是详细说明图17中的步骤S40的软写入动作的流程图。
参照图18，步骤S40的软写入动作若开始，则首先在步骤S151中执行指定进行验证的存储单元的地址初始化。
接着进入步骤S152，执行软写入验证。该软写入验证中，从现在设定的地址对应的存储晶体管执行数据读出。若确认存储晶体管的保持数据被软写入，则软写入验证通过。若将软写入验证通过的存储块的状态作为第1写入状态，则第1写入状态中，存储单元的阈值成为高于规定的阈值电压的状态。但是，该规定的阈值电压比步骤S2的删除验证1通过后的第1删除状态的阈值电压分布的上限值低。
例如，执行存储块BLOCK0的删除时，步骤S152中的软写入验证个别判断16个存储晶体管。地址的初始化后，首先执行存储晶体管M00的读出，该存储晶体管M00的软写入若为未执行的状态，则软写入验证失败。
步骤S152中软写入验证失败时，进入步骤S153。步骤S153中，执行用于施加软写入脉冲的信号ERS1、ERS2的设定。
图1的写入&删除控制部2将信号ERS1设定成L电平，信号ERS2设定成H电平。从而，图2所示的X解码器18选择包含与现在设定的验证地址对应的存储晶体管的区域。
接着，进入步骤S154，从电压发生部3向字线驱动器32施加软写入电压。
图19是步骤S154中的软写入脉冲施加时的存储块的电压施加状态的示意图。
参照图19，字线WL0、WL1驱动到与H电平相当的正电压。该正电压例如为+10V。另一方面，字线WL2、WL3驱动到与L电平相当的0V。删除时该电位VP例如为0V。位线BL0～BL3设定成开路状态。源极线SL及P阱区设定成负电压，例如-5V。
这样，向存储晶体管M00～M03、M10～M13施加软写入脉冲。此时，对存储晶体管M20～M23、M30～M33未施加软写入脉冲。
另外，虽然软写入时选择了存储块的字线的一半数目的字线，但是只要是包含成为验证对象的存储单元的区域，也可以使X解码器变形以选择1/4或1/8数目的字线。
再次参照图18，步骤S154若结束，则步骤S155中来自电压发生部3的软写入电压被复位。然后进入步骤S156，控制信号被复位。即信号ERS1、ERS2都设定成L电平。
步骤S156中信号的复位若结束，则再次在步骤S152中执行软写入验证。步骤S152中验证若通过，则在步骤S157中判断现在设定的地址是否最终地址。
若不是最终地址，则步骤S158中使地址加一，然后进入步骤S152，从下一个存储晶体管读出数据，执行软写入验证。步骤S157中现在设定的地址判断是最终地址的场合，步骤S40的软写入的动作结束。
再次参照图17，步骤S40的软写入若结束，则接着在步骤S41、S42中执行将存储块设定成第2删除状态的操作。该第2删除状态是块汇总删除的过程中步骤S2通过后的第1删除状态之后的删除状态。设定操作变更行地址及列地址，同时从各存储晶体管执行读出，通过步骤S41的删除验证2判断存储单元是否为删除状态。
步骤S41中每次判断存储单元未成为删除状态时，在步骤S42中向存储块汇总施加删除脉冲2。
步骤S42的删除脉冲2的施加通过将字线、位线、源极线设定成规定的电压来进行。具体地，字线WL0～WL3全部设定成负电压，位线BL～BL3全部为开路状态，源极线SL设定成正电压。
步骤S42中，图2所示的X解码器18中，信号ERS1设定成H电平，信号ERS2设定成L电平。这样，与步骤S41中进行的删除验证2的地址无关，字线驱动器的全部的输入电平成为L电平。这样，通过选择字线，符合的块内的全部的字线WL0～WL3被施加负电位，向存储块包含的存储晶体管汇总施加删除脉冲。
这样，通过设定电压，向存储块的全部的存储单元汇总施加具有降低阈值电压作用的删除脉冲。通过施加删除脉冲，由隧道现象抽出浮置栅极中的电子，阈值电压Vth降低。
步骤S41中删除验证2若通过，则接着在步骤S8、步骤S9中向过删除的存储单元以1比特为单位进行过删除恢复写入。
通过步骤S8的读出，若判明该存储单元为过删除，则在步骤S9中对该判明过删除的一个存储单元施加写入脉冲。反复执行步骤S8、S9，结果，仅仅向阈值电压比验证电压小的存储单元施加写入脉冲，施加了写入脉冲的存储单元的阈值电压向阈值电压变大的一侧移动，成为非过删除状态。
实施例6中，仅仅对选择的字线连接的存储单元执行软写入。从而，与传统相比，可减少软写入验证通过时成为超过阈值电压的容许范围上限的阈值电压的存储单元数目。因而，可显著减少其后的删除脉冲2的施加次数，由于其与成为过删除恢复写入对象的存储单元的减少相关，因而可使删除高速化。
实施例7
实施例7中，改变实施例6的图17、图18所示的控制流程，进一步缩短块删除的时间。
图20是说明实施例7的块删除的动作的流程图。
参照图20，实施例7的块删除的流程图包含S50，以取代图17所示实施例6的块删除的流程图中的步骤S40。其他步骤与图17相同，不重复其说明。步骤S50中，软写入脉冲施加时，根据施加脉冲数变更选择的字线的数目。
图21是说明图20中的步骤S50的详细动作的流程图。
参照图21，步骤S50的软写入动作若开始，则首先在步骤S161中进行地址的初始化。接着在步骤S162中初始化施加软写入脉冲的数目的计数。例如该脉冲计数在写入&删除控制部2中作为计数字SFP进行管理。该场合计数字SFP设定成0。
接着进入步骤S163，从现在设定的地址对应的存储单元执行读出，执行软写入验证，以确认该存储单元是否被软写入。
步骤S163中验证结果为失败时，进入步骤S164。步骤S164中，判断步骤S50中的软写入动作中施加的软写入脉冲的计数字SFP是否为规定值以上。作为该规定值，例如可考虑5。
计数字SFP比5小时，进入步骤S166，执行信号的设定。此时信号ERS1设定成H电平，信号ERS2设定成L电平。通过该设定，下一个步骤S167中的软写入脉冲的施加成为对存储块汇总进行。
另一方面，步骤S164中判断脉冲计数字SFP为规定值以上的场合，进入步骤S165。步骤S165中，执行信号的设定，从而，信号ERS1设定成L电平，信号ERS2设定成H电平。该场合，如实施例6所说明，施加了软写入脉冲的存储晶体管根据步骤S163执行了验证的存储晶体管的行地址来限定到特定的区域。
步骤S167中，对步骤S165或步骤S166设定的区域施加软写入脉冲。然后，步骤S168中软写入电压被复位，进入步骤S169，信号被复位。即信号ERS1和ERS2都设定成L电平。
接着进入步骤S170，脉冲计数字SFP加一。即，现在的计数字SFP加1。步骤S170中，脉冲计数若加一，则进入步骤S163，再次从与现在设定的地址对应的存储晶体管执行读出，并执行软写入验证。
步骤S163中软写入验证若通过，则进入步骤S171，判断验证通过的存储晶体管的地址是否最终地址。若不是最终地址，则进入步骤S172，使地址加一，然后再次在S163中执行软写入验证。
步骤S171中验证通过的存储晶体管的地址判断为最终地址的场合，步骤S50的软写入动作结束。
如上所述，实施例7中，在软写入脉冲数少的阶段，字线成为全选择状态。因而对块的存储晶体管汇总施加软写入脉冲。
从软写入脉冲数成为规定值n(例如5)以上的时刻开始，将字线分割成几组来施加软写入脉冲。因而对多个位同时施加软写入脉冲以抑制全体的软写入脉冲施加次数，并仅向包含未软写入完成的位的字线继续施加软写入脉冲。即，可实现施加软写入脉冲的区域的优化。
从而，与传统相比，可减少软写入验证通过时成为超过阈值电压的容许范围上限的阈值电压的存储单元数。
因而，可显著减少其后的删除脉冲2的施加次数，由于其与成为过删除恢复写入对象的存储单元的减少相关，因而可使删除高速化。
虽然详细说明了本发明，但是这些只是进行例示而不是限定，应该理解发明的精神和范围仅仅由权利要求的范围限定。
Claims (13)
1.一种非易失性半导体存储装置，其特征在于，包括：
矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；
包含与上述多个存储晶体管的行对应设置的多个字线和与上述多个存储晶体管的列对应设置的多个位线的存储块；
选择上述存储块内的删除脉冲的施加对象的选择电路；
汇总删除上述存储块保持的信息时，执行上述存储块的数据删除的控制的写入删除控制部，
在上述汇总删除的过程中，包括
汇总删除的过程中的删除状态即第1删除状态和上述第1删除状态之后的删除状态即第2删除状态，
上述第1、第2删除状态，是上述多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态，
上述写入删除控制部，
指示上述选择电路汇总选择上述存储块内的存储晶体管，以反复施加第1删除脉冲，直到上述存储块成为上述第1删除状态为止，
在上述存储块成为上述第1删除状态后，指示上述选择电路进行选择，使得对上述存储块内的存储晶体管施加比通常的写入弱的写入脉冲，
而且，指示上述选择电路逐个上述区域地进行依次选择，以将上述存储块分割成多个区域，逐个区域地汇总施加第2删除脉冲，直到上述存储块成为上述第2删除状态为止。
2.权利要求1所述的非易失性半导体存储装置，其特征在于，
上述选择电路根据上述写入删除控制部的指示，在上述第1删除脉冲施加时，汇总选择上述多个字线，在上述第2删除脉冲施加时，汇总选择上述多个字线中的部分字线。
3.权利要求2所述的非易失性半导体存储装置，其特征在于，
上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第2删除状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与上述部分字线连接的存储晶体管施加上述第2删除脉冲，另外
指示上述选择电路，使上述部分字线至少包含与上述验证动作的结果为不良时指定的行地址对应的字线。
4.权利要求1所述的非易失性半导体存储装置，其特征在于，
上述写入删除控制部在上述第1删除脉冲施加时，对上述多个位线施加用于汇总删除的数据，在上述第2删除脉冲施加时，向上述多个位线中的部分位线施加用于上述删除的数据。
5.权利要求4所述的非易失性半导体存储装置，其特征在于，
上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第2删除状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与上述部分位线连接的存储晶体管施加上述第2删除脉冲，另外
指示上述选择电路，使上述部分位线至少包含与上述验证动作的结果为不良时指定的列地址对应的位线。
6.权利要求1所述的非易失性半导体存储装置，其特征在于，
上述选择电路根据上述写入删除控制部的指示，在上述第1删除脉冲施加时，汇总选择上述多个字线，在上述第2删除脉冲施加时，当上述第2删除脉冲的施加次数不足规定数时汇总选择上述多个字线，当上述第2删除脉冲的施加次数为规定数以上时汇总选择上述多个字线中的部分字线。
7.权利要求6所述的非易失性半导体存储装置，其特征在于，
上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第2删除状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与由上述选择电路选择的字线连接的存储晶体管施加上述第2删除脉冲，另外
指示上述选择电路，使上述部分字线至少包含与上述验证动作的结果为不良时指定的行地址对应的字线。
8.权利要求1所述的非易失性半导体存储装置，其特征在于，
上述第2阈值电压比上述第1阈值电压高。
9.一种非易失性半导体存储装置，其特征在于，包括：
矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；
包含与上述多个存储晶体管的行对应设置的多个字线和与上述多个存储晶体管的列对应设置的多个位线的存储块；
选择上述存储块内的删除脉冲的施加对象的选择电路；
汇总删除上述存储块保持的信息时，执行上述存储块的数据删除的控制的写入删除控制部，
在上述汇总删除的过程中，包括
汇总删除的过程中的删除状态即第1删除状态和上述第1删除状态之后的删除状态即第2删除状态，
上述第1、第2删除状态，是上述多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态，
第1写入状态，是上述多个存储晶体管的阈值电压的分布变得比低于上述第1阈值电压的电压即规定的阈值电压高的状态，
上述写入删除控制部，
指示上述选择电路汇总选择上述存储块内的存储晶体管，以反复施加第1删除脉冲，直到上述存储块成为上述第1删除状态为止，
在上述存储块成为上述第1删除状态后，指示上述选择电路逐个上述区域地进行依次选择，以将上述存储块分割成多个区域，逐个区域地汇总施加比通常的写入弱的写入脉冲，直到上述存储块成为上述第1写入状态为止，
而且，指示上述选择电路汇总选择上述存储块内的存储晶体管，以向上述存储块反复施加第2删除脉冲，直到上述存储块成为上述第2删除状态为止。
10.权利要求9所述的非易失性半导体存储装置，其特征在于，
上述选择电路根据上述写入删除控制部的指示，在上述第1删除脉冲施加时，汇总选择上述多个字线，在施加比通常的写入弱的上述写入脉冲时，汇总选择上述多个字线中的部分字线。
11.权利要求10所述的非易失性半导体存储装置，其特征在于，
上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第1写入状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与上述部分字线连接的存储晶体管施加比通常的写入弱的上述写入脉冲，另外
指示上述选择电路，使上述部分字线至少包含与上述验证动作的结果为不良时指定的行地址对应的字线。
12.权利要求9所述的非易失性半导体存储装置，其特征在于，
上述选择电路根据上述写入删除控制部的指示，在上述第1删除脉冲施加时，汇总选择上述多个字线，在施加比通常的写入弱的上述写入脉冲时，当上述写入脉冲的施加次数不足规定数时汇总选择上述多个字线，当上述写入脉冲的施加次数为规定数以上时汇总选择上述多个字线中的部分字线。
13.权利要求12所述的非易失性半导体存储装置，其特征在于，
上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第1写入状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与由上述选择电路选择的字线连接的存储晶体管施加比通常的写入弱的上述写入脉冲，另外
指示上述选择电路，使上述部分字线至少包含与上述验证动作的结果为不良时指定的行地址对应的字线。
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