KR100632332B1 - 소거 시간이 단축된 불휘발성 반도체 기억 장치 - Google Patents

Abstract

불휘발성 반도체 기억 장치의 메모리 블럭의 데이터를 소거할 때에, 메모리 블럭에 대해 일괄적으로 소거 펄스를 인가하는 동작(S3)과, 메모리 블록의 일부의 영역에 한정하여 일괄적으로 소거 펄스를 인가하는 동작(S6)을 병용한다. 이에 의해, 검증 패스로 된 메모리 셀에 대하여 과잉으로 인가되는 소거 펄스 수를 종래보다도 저감할 수 있으며, 그 결과 과소거 리커버리 기입(S9)의 대상으로 되는 메모리 셀 수가 저감하여, 블록 소거 시간의 총계를 짧게 할 수 있다.

검증 패스, 메모리 블록, 소거 펄스, 메모리 셀

Description

소거 시간이 단축된 불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING REDUCED ERASING TIME}

도 1은 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치의 구성을 도시하는 개략 블록도.

도 2는 도 1에서의 X 디코더(18)의 구성을 도시한 회로도.

도 3은 도 1에서의 메모리 블록 BLOCK0의 구성을 도시한 회로도.

도 4는 제1 실시예의 블록 소거의 동작을 설명하기 위한 흐름도.

도 5는 도 4에서의 단계 S6의 소거 동작의 상세 내용을 설명하기 위한 흐름도.

도 6은 제2 실시예에서 이용되는 X 디코더(18A)의 구성을 도시하는 회로도.

도 7은 제2 실시예의 블록 소거의 동작을 설명하기 위한 흐름도.

도 8은 도 7에서의 단계 S10을 상세히 설명하기 위한 흐름도.

도 9는 도 8의 단계 S114에서의 소거 펄스 인가 상태를 설명하기 위한 도면.

도 10은 도 8의 단계 S114에서 선택된 메모리 트랜지스터의 전압 인가 상태를 도시한 도면.

도 11은 제3 실시예의 블록 소거 동작을 설명하기 위한 흐름도.

도 12는 도 11에서의 단계 S20의 상세한 동작을 설명하기 위한 흐름도.

도 13은 도 12의 단계 S124에서의 소거 펄스 인가 상태를 설명하기 위한 도면.

도 14는 제4 실시예의 블록 소거의 동작을 설명하기 위한 흐름도.

도 15는 도 14에서의 단계 S30의 상세한 동작을 설명하기 위한 흐름도.

도 16은 제5 실시예의 불휘발성 반도체 기억 장치의 구성을 도시한 블록도.

도 17은 제6 실시예의 블록 소거의 동작을 설명하기 위한 흐름도.

도 18은 도 17에서의 단계 S40의 소프트 기입 동작의 상세 내용을 설명하기 위한 흐름도.

도 19는 단계 S154에서의 소프트 기입 펄스 인가 시의 메모리 블록의 전압 인가 상태를 도시하는 도면.

도 20은 제7 실시예의 블록 소거의 동작을 설명하기 위한 흐름도.

도 21은 도 20에서의 단계 S50의 상세한 동작을 설명하기 위한 흐름도.

도 22는 종래의 플래시 메모리의 블록 소거 시의 동작을 도시한 흐름도.

도 23은 메모리 블록을 도시한 회로도.

도 24는 소거 전 기입이 행해진 후의 메모리 셀의 임계값 전압의 분포를 도시한 도면.

도 25는 소거 펄스 인가 시의 메모리 트랜지스터에 공급되는 전압을 도시한 도면.

도 26은 소거 펄스 1을 인가한 후의 임계값 전압의 분포를 도시한 도면.

도 27은 소프트 일괄 기입 펄스를 공급하고 있을 때의 메모리 셀의 전압 인 가 상태를 도시한 도면.

도 28은 소프트 일괄 기입 검증이 완료된 직후의 임계값 전압의 분포를 도시한 도면.

도 29는 단계 S506에서의 소거 검증 2가 완료된 후의 임계값 전압의 분포를 도시한 도면.

도 30은 단계 S508의 과소거 검증이 완료된 후의 메모리 셀의 임계값 전압의 분포를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 불휘발성 반도체 기억 장치

2 : 기입 & 소거 제어부

3 : 전압 발생부

4 : 플러스 전압 발생 회로

8 : 마이너스 전압 발생 회로

12 : WL 부스트 회로

14 : 디스트리뷰터

16 : 어드레스 버퍼

18, 18A : X 디코더

20 : Y 디코더

22 : 입출력 버퍼

24 : Y계 제어 회로

26 : 메모리 어레이

30, 30A : 선택부

32 : 워드선 드라이버

120 : 패스/페일 판정 회로

122 : BL 데이터 설정 회로

124 : 판독 회로

126 : 데이터 송신 회로

128 : BL 선택 회로

BL, BL0∼BL3 : 비트선

BLOCK0∼BLOCKn : 메모리 블록

M00∼M33 : 메모리 트랜지스터

SL : 소스선

WL, WL0∼WL3 : 워드선

본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 소거 또는 기입을 행하는 영역이 변경 가능한 플래시 메모리에 관한 것이다.

플래시 메모리는, 전기적으로 재기록 가능한 불휘발성 메모리(EEPROM) 중, 복수의 메모리 셀을 일괄 소거하는 메모리이다. 최근의 대용량의 플래시 메모리에 서는, 메모리 어레이를 복수의 블록으로 분할하고, 이 블록 단위로 일괄 소거를 행하는 블록 소거 방식을 채용하는 경우가 많다.

도 22는 종래의 플래시 메모리의 블록 소거 시의 동작을 도시한 흐름도이다.

도 23은 메모리 블록을 도시한 회로도이다.

도 23에서는 설명을 간단히 하기 위해, 메모리 블록은, 메모리 셀이 4 행 4 열로 배치된 구성으로 하고 있다. 각 메모리 셀은, 임계값 전압의 변화에 따라 데이터를 불휘발적으로 기억할 수 있는 메모리 트랜지스터를 포함한다. 메모리 트랜지스터는, 부유 게이트를 갖고, 부유 게이트에 전자를 주입하거나, 또는 부유 게이트로부터 전자를 방출하는 것에 의해, 임계값 전압이 변화한다. 이후 이 메모리 트랜지스터를 가리켜 단순히 메모리 셀이라고도 칭한다.

도 22, 도 23을 참조하면, 블록 소거가 개시되면, 우선 단계 S501에서 소거 전의 기입이 행해진다.

도 24는, 소거 전 기입이 행해진 후의 메모리 셀의 임계값 전압의 분포를 도시한 도면이다.

소거 전에는, 메모리 블록 내의 각 메모리 셀의 유지 데이터가 1이나 0이 통상 흩어져 있기 때문에, 그대로 소거 동작을 행하면, 과소거로 되는 메모리 셀이 많아진다. 도 24에 도시한 바와 같이, 소거 전 기입이 행해지면, 메모리 블록 내의 각 메모리 셀의 임계값 전압의 분포는, 전압이 높은 측으로 이동한다.

도 22에서 단계 S501이 종료하면, 다음에 단계 S502, S503에서 메모리 블록을 제1 소거 상태로 설정하는 작업이 행해진다. 구체적으로 설명하면, 행 어드레 스 및 열 어드레스를 변경하면서 각 메모리 트랜지스터로부터 판독을 행하여, 메모리 셀이 소거 상태에 있는지의 여부가 단계 S502의 소거 검증 1로 판단된다.

단계 S502에서 메모리 셀이 소거 상태로 되어 있지 않다고 판단될 때마다 단계 S503에서 메모리 블록에 일괄적으로 소거 펄스가 인가된다.

본 명세서에서는 구별의 용이화를 위해, 단계 S503에서 인가되는 제1 소거 상태를 실현하기 위해 인가하는 소거 펄스를 소거 펄스 1이라고 하고, 후에 단계 S507에서 인가되는 제2 소거 상태를 실현하기 위해 인가하는 소거 펄스를 소거 펄스 2라고 한다. 또한 소거 펄스 1, 소거 펄스 2에 대응하여, 제1 소거 상태를 확인하기 위한 검증을 소거 검증 1이라고 하며, 제2 소거 상태를 확인하기 위한 검증을 소거 검증 2라고 한다.

도 23에 도시한 바와 같이, 단계 S503의 소거 펄스의 인가는, 워드선, 비트선, 소스선을 소정의 전압으로 설정함으로써 행해진다. 구체적으로 설명하면, 워드선 WL0∼WL3은 모두 마이너스 전압, 예를 들면 -10V로 설정되고, 비트선 BL∼BL3은 모두 개방 상태로 되며, 소스선 SL은 플러스 전압, 예를 들면 +10V로 설정된다. 이와 같이 전압을 설정하는 것에 의해, 메모리 블록의 모든 메모리 셀에 대하여 임계값 전압을 저하하는 작용을 갖는 소거 펄스가 일괄적으로 공급된다.

도 25는, 소거 펄스 인가 시의 메모리 트랜지스터에 공급되는 전압을 도시한 도면이다.

도 25를 참조하면, 워드선에 접속되어 있는 컨트롤 게이트에는 마이너스 전압, 예를 들면 -10V가 인가된다. P 웰 및 소스에는 플러스 전압, 예를 들면 +10V 가 공급된다. 이 소스는 소스선 SL에 접속되어 있다. 한편, 메모리 트랜지스터의 드레인은 개방 상태로 된다. 이 드레인은 비트선에 접속되어 있다. 또한, 내부에 P 웰이 형성되어 있는 N 웰의 전압도 플러스 전압, 예를 들면 +10V로 설정된다. 소거 펄스가 인가되는 것에 의해, 터널 현상에 의해 부유 게이트 중 전자가 방출되어, 임계값 전압 Vth가 저하한다.

도 26은, 소거 펄스 1을 인가한 후의 임계값 전압의 분포를 도시하는 도면이다.

도 22, 도 26을 참조하면, 단계 S502, 단계 S503에서 소거 동작이 완료되면, 메모리 블록 내의 각 메모리 셀의 임계값 전압의 분포는, 검증 전압 Vth1보다 작은 영역으로 이동한다. 단, 단계 S502의 소거 검증 1이 패스된 직후에는, 과소거 즉 임계값 전압이 0V 이하로 되는 영역에 임계값 전압 분포의 하한이 돌출되는 경우가 있다. 따라서, 단계 S504 및 단계 S505에서 소프트 일괄 기입 검증, 소프트 일괄 기입 펄스 인가의 처리를 행한다. 단계 S505에서 공급되는 통상의 기입 시보다도 약한 기입 펄스를 소프트 일괄 기입 펄스라고 한다.

도 27은 소프트 일괄 기입 펄스를 공급하고 있을 때의 메모리 셀의 전압 인가 상태를 도시한 도면이다.

도 27을 참조하면, 워드선에 접속되어 있는 컨트롤 게이트에는 플러스 전압, 예를 들면 +10V가 공급된다. 소스선 SL에 접속되어 있는 소스와 메모리 트랜지스터가 형성되어 있는 P 웰의 전압은, 마이너스 전압, 예를 들면 -5V로 설정된다. 비트선에 접속되어 있는 드레인은 개방 상태로 된다. 또한, P 웰의 하부에 존재하 는 N 웰은 전원 전압 Vdd가 공급된다. 이러한 전압을 인가하는 것에 의해, 터널 현상에 의해 부유 게이트에 전자가 주입되어, 임계값 전압 Vth가 상승한다.

도 28은, 소프트 일괄 기입 검증이 완료된 직후의 임계값 전압의 분포를 도시한 도면이다.

도 22, 도 28을 참조하면, 단계 S505에서 소프트 일괄 기입 펄스가 메모리 블록에 일괄적으로 공급된다. 이에 의해, 메모리 셀의 임계값 전압 분포의 하한값이 시프트된다. 메모리 셀의 임계값 전압 분포의 하한값이 검증 전압 Vth2 이상으로 되도록, 메모리 블록의 모든 메모리 셀에 일괄적으로, 소프트 기입 펄스가 인가된다. 메모리 셀의 임계값 전압 분포의 하한값이 검증 전압 Vth2 이상으로 되었을 때, 단계 S504의 소프트 일괄 기입 검증이 패스된다.

단계 S504에서 소프트 일괄 기입 검증이 패스되면, 반대로 임계값 전압의 분포의 상한측에 분포가 돌출된 비트가 존재하는 경우가 있다. 이 상한 돌출 비트의 임계값 전압을 소거 상태로 복귀하기 위해 다시 단계 S506, 단계 S507에서 메모리 블록에 대하여 소거 펄스 2가 인가된다.

단계 S506, 단계 S507에서 메모리 셀의 임계값 전압의 분포가 모두 소정의 상한 설정 전압 Vth3 이하로 될 때까지 소거 펄스 2의 인가가 반복된다. 이 단계 S507에서의 소거 펄스 2의 인가도 단계 S503과 동일한 블럭의 메모리 셀에 일괄적으로 펄스가 인가된다.

도 29는, 단계 S506에서의 소거 검증 2가 완료된 후의 임계값 전압의 분포를 도시하는 도면이다.

소거 펄스 2를 소프트 일괄 기입 후에 공급하는 것에 의해, 분포가 돌출되어 있던 비트에 대해서도, 도 29에 도시한 바와 같이 임계값 전압은 검증 전압 Vth3 이하로 되어 있다.

마지막으로 단계 S506의 소거 검증 2가 완료되면, 계속해서 단계 S508, 단계 S509에서 과소거로 된 메모리 셀에 대하여 1 비트 단위로 과소거 리커버리 기입이 행해진다.

도 30은, 단계 S508의 과소거 검증이 완료된 후의 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.

단계 S508에서 판독한 것에 의해 그 메모리 셀이 과소거인 것이 판명되면, 단계 S509에서 그 과소거라고 판명된 메모리 셀 1개에 대하여 기입 펄스가 인가된다. 단계 S508, S509가 반복된 결과, 검증 전압 Vth4보다도 임계값 전압이 작은 메모리 셀에만 기입 펄스가 인가되어, 기입 펄스가 인가된 메모리 셀의 임계값 전압은 임계값 전압이 커지는 측으로 시프트한다.

도 22에 도시하는 흐름에 따라 처리를 행하여, 메모리 블록 내의 각 메모리 셀의 임계값 전압의 분포를, 임계값 전압 하한과 임계값 전압 상한의 설정 전압값 내에 두는 것으로, 블록 일괄 소거 동작은 완료된다.

이와 같이, 동일한 기입 펄스나 동일한 소거 펄스를 공급해도, 각 메모리 셀의 특성에 변동이 있기 때문에, 메모리 셀의 임계값 전압의 분포가 넓어진다. 이 때문에, 펄스의 강도를 바꾸면서 블록에 대하여 일괄적으로 기입 펄스나 소거 펄스를 공급하는 것을 몇번인가 반복하여 행한 후, 마지막으로, 과소거로 된 메모리 셀 에 대하여 1 비트마다 기입을 행하고 있다. 처음에는 일괄적으로 메모리 셀에 대하여 펄스를 공급하는 것은, 펄스를 공급하는 합계 횟수를 적게 하기 위해서이다. 처음부터 1 비트마다 기입을 행하거나 하면, 펄스 인가의 횟수가 많아져 소거 시간이 길어지기 때문이다.

또, 불휘발성 반도체 기억 장치의 일괄 소거에 관련된 종래 기술로서, 일본 특개평3-105795호 공보에, 메모리 어레이의 일괄 소거를 포함하는 다양한 부분적 소거를 실현하는 기술이 개시되어 있다.

종래에는, 소프트 일괄 기입 후의 소거 펄스 2의 인가는, 블록 일괄 단위로 행해지고 있었다. 구체적으로 설명하면, 소거 펄스 2의 인가는, 소거 검증이 페일로 될 때마다 행해지고 있었다. 소거 검증은, 로우 어드레스 및 컬럼 어드레스의 양방을 순차적으로 인크리먼트하면서, 한번에 1 또는 8 또는 16 비트의 데이터마다 판독을 행하여 패스/페일의 판정을 행한다. 예를 들면, 도 23에 도시한 바와 같은 16개의 메모리 셀로 이루어지는 메모리 블록인 경우에는, 메모리 셀 1개씩부터 판독을 행하여 메모리 셀 1개마다 패스/페일의 판정을 행한다.

이 때문에, 로우 어드레스 소(小) 또한 컬럼 어드레스 소에 상당하는 영역은, 한번 검증 패스한 후에도, 그 후 검증이 행해지고 또한, 상위 어드레스에 상당하는 영역의 검증이 페일이면, 소거 펄스 2가 더 인가된다.

그 결과, 소거 대상의 블록의 모든 메모리 셀의 임계값 전압이, 소거 검증 전압 이하로 저하되는 동안에는, 검증이 패스로 된 영역에 소거 펄스가 과잉으로 인가된다. 그러면, 과잉으로 소거 펄스가 인가된 메모리 셀의 임계값 전압이, 허용 분포의 하한보다 낮게 되어, 과소거로 되는 메모리 셀이 증가한다. 그리고, 과소거 리커버리 기입의 대상으로 되는 메모리 셀이 증가한 결과, 소거 시간이 길어지는 문제가 있었다.

본 발명의 목적은, 소거 시간이 단축된 불휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명은, 요약하면, 불휘발성 반도체 기억 장치로서, 행렬 형상으로 배열되어 제어 게이트와 부유 게이트를 갖는 복수의 메모리 트랜지스터와, 복수의 메모리 트랜지스터의 행에 대응하여 설치되는 복수의 워드선과, 복수의 메모리 트랜지스터의 열에 대응하여 설치되는 복수의 비트선을 포함하는 메모리 블록과, 메모리 블록 내에서의 소거 펄스의 인가 대상을 선택하는 선택 회로와, 메모리 블록이 유지하는 정보를 일괄 소거할 때에, 메모리 블록의 데이터 소거의 제어를 행하는 기입 소거 제어부를 구비한다. 일괄 소거의 과정에는, 일괄 소거 도중의 소거 상태인 제1 소거 상태와, 제1 소거 상태보다도 후의 소거 상태인 제2 소거 상태를 포함한다. 제1, 제2 소거 상태는, 복수의 메모리 트랜지스터의 임계값 전압의 분포가 미리 정해진 제1, 제2 임계값 전압보다도 각각 낮아진 상태이다. 기입 소거 제어부는, 선택 회로에, 메모리 블록이 제1 소거 상태로 될 때까지, 제1 소거 펄스를 반복하여 공급하도록 메모리 블록 내의 메모리 트랜지스터를 일괄적으로 선택시키는 지시를 하고, 메모리 블록이 제1 소거 상태로 된 후에, 메모리 블록 내의 메모 리 트랜지스터에 대하여 통상의 기입보다도 약한 기입 펄스를 공급하도록 선택시키는 지시를 하며, 또한 메모리 블록이 제2 소거 상태로 될 때까지, 메모리 블록을 복수의 영역으로 분할하여, 각 영역마다 일괄적으로 제2 소거 펄스를 공급하도록 각 영역마다 순차적으로 선택시키는 지시를 한다.

본 발명의 다른 국면에 따르는 불휘발성 반도체 기억 장치는, 행렬 형상으로 배열되어 제어 게이트와 부유 게이트를 갖는 복수의 메모리 트랜지스터와, 복수의 메모리 트랜지스터의 행에 대응하여 설치되는 복수의 워드선과, 복수의 메모리 트랜지스터의 열에 대응하여 설치되는 복수의 비트선을 포함하는 메모리 블록과, 메모리 블록 내에서의 소거 펄스의 인가 대상을 선택하는 선택 회로와, 메모리 블록이 유지하는 정보를 일괄 소거할 때에, 메모리 블록의 데이터 소거의 제어를 행하는 기입 소거 제어부를 구비한다. 일괄 소거의 과정에는, 일괄 소거 도중의 소거 상태인 제1 소거 상태와, 제1 소거 상태보다도 후의 소거 상태인 제2 소거 상태를 포함한다. 제1, 제2 소거 상태는, 복수의 메모리 트랜지스터의 임계값 전압의 분포가 미리 정해진 제1, 제2 임계값 전압보다도 각각 낮아진 상태이고, 제1 기입 상태는, 복수의 메모리 트랜지스터의 임계값 전압의 분포가 제1 임계값 전압보다 낮은 전압인 소정의 임계값 전압보다도 높아진 상태이다. 기입 소거 제어부는, 선택 회로에, 메모리 블록이 제1 소거 상태로 될 때까지, 제1 소거 펄스를 반복하여 공급하도록 메모리 블록 내의 메모리 트랜지스터를 일괄적으로 선택시키는 지시를 하고, 메모리 블록이 제1 소거 상태로 된 후에, 메모리 블록이 제1 기입 상태로 될 때까지, 메모리 블록을 복수의 영역으로 분할하여, 각 영역마다 일괄적으로 통상의 기입보다도 약한 기입 펄스를 공급하도록 각 영역마다 순차적으로 선택시키는 지시를 하고, 또한 메모리 블록이 제2 소거 상태로 될 때까지, 메모리 블록에 제2 소거 펄스를 반복하여 공급하도록 메모리 블록 내의 메모리 트랜지스터를 일괄적으로 선택시키는 지시를 한다.

본 발명에 따르면, 메모리 블록의 데이터를 소거할 때에, 제1 소거 상태로 될 때까지 메모리 블록에 대하여 일괄적으로 소거 펄스를 인가하는 동작과, 제2 소거 상태로 될 때까지 메모리 블록의 일부 영역에 대하여 일괄적으로 소거 펄스를 인가하는 동작을 병용한다. 이에 의해, 검증 패스로 된 메모리 셀에 대하여 과잉으로 인가되는 소거 펄스 수를 종래보다도 저감할 수 있고, 그 결과 과소거 리커버리 기입의 대상으로 되는 메모리 셀 수가 감소하여, 블록 소거 시간의 총계를 짧게 할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부된 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.

<실시예>

이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면에서 동일 부호는 동일하거나 또는 상당하는 부분을 나타낸다.

[제1 실시예]

도 1은, 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치의 구성을 도시하는 개략 블록도이다.

도 1을 참조하면, 불휘발성 반도체 기억 장치(1)는, 내부에 ROM을 이용하여, 이 ROM에 유지하고 있는 프로그램 코드에 기초하여 기입 및 소거의 제어를 행하는 기입&소거 제어부(2)와, 기입&소거 제어부(2)로부터 스탠바이 신호 CXHRDY 및 차지 펌프 활성화 신호 PPUMPE, 리세트 신호 RSTE를 받아 이들에 따라 출력 전위 Vout+, Vout-, V_WL을 발생하여 출력하는 전압 발생부(3)와, 외부로부터 어드레스 신호 ADR을 받는 어드레스 버퍼(16)와, 어드레스 버퍼(16)로부터 내부 어드레스 신호를 받아 전압 발생부(3)로부터 전위의 공급을 받고, 워드선 WL0, WL1, 소스선 SL 및 웰의 각 전위를 결정하는 X 디코더(18)와, 데이터 입출력 신호 DIO를 수수하기 위한 입출력 버퍼(22)와, 어드레스 버퍼(16)로부터 어드레스 신호를 받아 디코드하는 Y 디코더(20)와, Y 디코더(20)의 출력에 따라 데이터 입출력 신호에 대응하여 비트선 BL에 고전압을 인가하는 Y계 제어 회로(24)를 포함한다.

전압 발생부(3)는, 기입&소거 제어부(2)로부터 스탠바이 신호 CXHRDY 및 차지 펌프 활성화 신호 PPUMPE, 리세트 신호 RSTE를 받아 이들에 대응하여 출력 전위 Vout+를 발생시키는 플러스 전압 발생 회로(4)와, 스탠바이 신호 CXHRDY, 리세트 신호 RSTE 및 차지 펌프 활성화 신호 NPUMPE를 받아 출력 전위 Vout-를 발생시키는 마이너스 전압 발생 회로(8)와, 워드선 전위 V_WL를 발생시키는 WL 부스트 회로(12)와, 기입&소거 제어부(2)에 의해 제어되어 출력 전위 Vout+, Vout- 및 워드선 전위 V_WL을 받아 각 내부 회로에 분배하는 디스트리뷰터(14)를 포함한다.

X 디코더(18)는, 도시하지 않았지만, 워드선을 선택하기 위한 WL 디코더와, 선택된 메모리 블록에 대응하는 웰 영역을 선택하는 WELL 디코더와, 소스선을 선택 하기 위한 SL 디코더를 포함한다.

Y계 제어 회로(24)는, 도시하지 않았지만, 판독 시에 컬럼 선택을 행하여 감지 증폭기에 의해 판독 작업을 행하는 YG&감지 증폭기와 래치 회로와, 래치하고 있는 데이터에 기초하여 비트선 BL에 소정의 전위를 인가하는지의 여부를 결정하는 페이지 버퍼를 포함한다.

WL 부스트 회로(12)는, 고속 액세스를 실현하기 위해 판독 시에 선택된 워드선 WL에 공급하는 승압 전위를 발생시키는 회로이다.

불휘발성 반도체 기억 장치(1)는, 메모리 어레이(26)를 더 포함한다. 메모리 어레이(26)는, 각각이 분리된 웰의 내부에 형성되는 메모리 블록 BLOCK0∼BLOCKn을 포함한다.

기입&소거 제어부(2)는, X 디코더(18)에 대하여 블록 소거 시에 사용하는 제어 신호 ERS1, ESR2를 출력한다. 또한 기입&소거 제어부(2)는, 검증용의 어드레스 신호 VADR을 X 디코더(18) 및 Y 디코더(20)에 대하여 출력한다. 검증 동작 시에는, 기입&소거 제어부(2)는, Y계 제어 회로(24)로부터 판독 데이터 RDATA를 수취하고, 또한 재기입 데이터나 소거 데이터인 데이터 WDATA를 Y계 제어 회로(24)에 대하여 공급한다.

도 2는, 도 1에서의 X 디코더(18)의 구성을 도시한 회로도이다.

도 2를 참조하면, X 디코더(18)는, 제어 신호 ERS1, ERS2와 어드레스 신호 AX0, AX1 및 그 반전 신호 IAX0, IAX1에 따라 워드선을 선택하는 선택부(30)와, 선택부(30)의 출력에 따라 워드선 WL0∼WL3을 구동하는 워드선 드라이버(32)를 포함 한다.

선택부(30)는, 제어 신호 ERS1을 받아 반전하는 인버터(40)와, 제어 신호 ERS2 및 신호 IAX1을 받는 NAND 회로(42)와, 제어 신호 ERS2 및 신호 AX1을 받는 NAND 회로(44)와, 인버터(40)의 출력과 NAND 회로(42)의 출력을 받는 AND 회로(46)와, 인버터(40)의 출력과 NAND 회로(44)의 출력을 받는 AND 회로(48)를 포함한다.

선택부(30)는, 신호 IAX0, IAX1을 받는 AND 회로(50)와, 신호 AX0, IAX1을 받는 AND 회로(52)와, 신호 IAX0, AX1을 받는 AND 회로(54)와, 신호 AX0, AX1을 받는 AND 회로(56)를 더 포함한다.

선택부(30)는, AND 회로(46)의 출력과 AND 회로(50)의 출력을 받는 AND 회로(60)와, AND 회로(46)의 출력과 AND 회로(52)의 출력을 받는 AND 회로(62)와, AND 회로(48)의 출력과 AND 회로(54)의 출력을 받는 AND 회로(64)와, AND 회로(48)의 출력과 AND 회로(56)의 출력을 받는 AND 회로(66)를 더 포함한다.

선택부(30)는, AND 회로(46)의 출력과 AND 회로(60)의 출력을 받는 OR 회로(70)와, AND 회로(46)의 출력과 AND 회로(62)의 출력을 받는 OR 회로(72)와, AND 회로(48)의 출력과 AND 회로(64)의 출력을 받는 OR 회로(74)와, AND 회로(48)의 출력과 AND 회로(66)의 출력을 받는 OR 회로(76)를 더 포함한다.

워드선 드라이버(32)는, OR 회로(70)의 출력에 따라 워드선 WL0을 구동하는 구동 회로(80)와, OR 회로(72)의 출력에 따라 워드선 WL1을 구동하는 구동 회로(82)와, OR 회로(74)의 출력에 따라 워드선 WL2를 구동하는 구동 회로(84)와, OR 회로(76)의 출력에 따라 워드선 WL3을 구동하는 구동 회로(86)를 포함한다. 구동 회로(80∼86)에는, 도 1의 디스트리뷰터(14)로부터 구동 전위로서 전위 VP, VN이 공급된다.

종래에는, X 디코더는, 블록의 워드선 중 어느 1개를 개별로 선택하거나, 또는 블록의 워드선을 일괄적으로 모두 선택하거나 그 중 하나의 동작밖에 할 수 없었다. 그러나, 도 2에 도시하는 X 디코더(18)는, 예를 들면 소거 펄스 인가 시에는 전위 VP는 0V로 설정되고, 전위 VN은 마이너스 전위인 -10V로 설정되어 있을 때에, 워드선 WL0, WL1을 -10V로 설정하고, 워드선 WL2, WL3을 0V로 설정할 수 있다.

도 3은, 도 1에서의 메모리 블록 BLOCK0의 구성을 도시한 회로도이다.

도 3을 참조하면, 메모리 블록 BLOCK0은, 비트선 BL0과 소스선 SL과의 사이에 접속되고 게이트에 워드선 WL0, WL1, WL2, WL3이 각각 접속되는 메모리 트랜지스터 M00, M10, M20, M30과, 비트선 BL1과 소스선 SL과의 사이에 접속되고 게이트에 워드선 WL0, WL1, WL2, WL3이 각각 접속되는 메모리 트랜지스터 M01, M11, M21, M31을 포함한다.

메모리 블록 BLOCK0은, 또한 비트선 BL2과 소스선 SL과의 사이에 접속되고 게이트에 워드선 WL0, WL1, WL2, WL3가 각각 접속되는 메모리 트랜지스터 M02, M12, M22, M32와, 비트선 BL3과 소스선 SL과의 사이에 접속되고 게이트에 워드선 WL0, WL1, WL2, WL3이 각각 접속되는 메모리 트랜지스터 M03, M13, M23, M33을 포함한다.

또, 도 3에서는, 설명을 간단하게 하기 위해, 4×4의 메모리 트랜지스터가 행렬 형상으로 배열된 메모리 블록을 예시했지만, 실제로는 메모리 블록에는 더 많 은 워드선 및 비트선이 설치되어 보다 많은 메모리 트랜지스터가 포함된다.

도 4는, 제1 실시예의 블록 소거의 동작을 설명하기 위한 흐름도이다.

도 4를 참조하면, 제1 실시예의 블록 소거 동작은, 소프트 일괄 기입 동작까지는 종래와 동일하지만, 두번째의 소거 동작에서는, 후술한 바와 같이 워드선의 선택 수를 통상의 블록 일괄 선택으로부터 2분의 1의 워드선에 한정하여 선택하는 점이 서로 다르다. 워드선은 2분의 1로 분할하는 경우에 한하지 않고 예를 들면 4분의 1이나 8분의 1로 분할하여 선택해도 된다.

이하, 흐름도를 순차적으로 설명한다.

우선 블록 소거 커맨드가 입력되면, 단계 S1에서 소거 전 기입이 행해진다.

소거 전에는, 메모리 블록 내의 각 메모리 셀의 유지 데이터가 1이나 0이 통상 흩어져 있으므로, 이대로 소거 동작을 행하면, 과소거로 되는 메모리 셀이 많아진다. 앞서 도 24에 도시한 바와 같이, 소거 전 기입이 행해지면, 메모리 블록 내의 각 메모리 셀의 임계값 전압의 분포는, 전압이 높은 측으로 이동한다.

단계 S1이 종료하면, 다음에 단계 S2, S3에서 메모리 블록을 제1 소거 상태로 설정하는 작업이 행해진다. 구체적으로 설명하면, 행 어드레스 및 열 어드레스를 변경하면서 각 메모리 트랜지스터로부터 판독을 행하여, 메모리 셀이 소거 상태에 있는지의 여부가 단계 S2의 소거 검증 1로 판단된다.

단계 S2에서 메모리 셀이 소거 상태로 되어 있지 않다고 판단될 때마다 단계 S3에서 메모리 블록에 일괄적으로 소거 펄스가 인가된다. 구별의 용이화를 위해, 단계 S3에서 인가되는 소거 펄스를 소거 펄스 1이라고 하고, 후에 단계 S6에서 인 가되는 소거 펄스를 소거 펄스 2라고 한다.

앞서 도 23에 도시한 바와 같이, 단계 S3의 소거 펄스의 인가는, 워드선, 비트선, 소스선을 소정의 전압으로 설정함으로써 행해진다. 구체적으로 설명하면, 워드선 WL0∼WL3은 모두 마이너스 전압, 예를 들면 -10V로 설정되고, 비트선 BL∼BL3은 전부 개방 상태로 되어, 소스선 SL은 플러스 전압, 예를 들면 +10V로 설정된다.

단계 S3에서는, 도 2에 도시한 X 디코더(18)에서 신호 ERS1은 H 레벨로 설정되고, 신호 ERS2는 L 레벨로 설정된다. 그러면, 단계 S2에서 행해지고 있는 소거 검증 1의 어드레스와 무관하게, 워드선 드라이버의 모든 입력 레벨이 L 레벨로 된다. 이 때, 워드선 드라이버의 전원 전위 VP는 0V로 설정되어 있고, 전원 전위 VN은 마이너스 전위, 예를 들면 -10V로 설정되어 있다. 이와 같이 워드선이 선택됨으로써, 해당 블록 내의 모든 워드선 WL0∼WL3에 마이너스 전위가 인가되고, 메모리 블록에 포함되어 있는 메모리 트랜지스터에 일괄적으로 소거 펄스가 인가된다.

이와 같이 전압을 설정하는 것에 의해, 메모리 블록의 모든 메모리 셀에 대하여 임계값 전압을 저하하는 작용을 갖는 소거 펄스가 일괄적으로 공급된다. 소거 펄스가 인가되는 것에 의해, 터널 현상에 의해 부유 게이트 내의 전자가 방출되어, 임계값 전압 Vth가 저하한다.

단계 S2, 단계 S3에서 소거 동작이 완료되면, 앞서 도 26에서 도시한 바와 같이 메모리 블록 내의 각 메모리 셀의 임계값 전압의 분포는, 검증 전압 Vth1보다 작은 영역으로 이동하고 있다. 단, 단계 S2의 소거 검증 1이 패스된 직후를 제1 소거 상태로 하면, 이 제1 소거 상태는 메모리 블록의 일괄 소거 도중의 소거 상태이다. 구체적으로 설명하면, 과소거 즉 임계값 전압이 0V 이하로 되는 영역에, 임계값 전압 분포의 하한이 돌출되는 경우가 있다. 따라서, 단계 S4 및 단계 S5에서 소프트 일괄 기입 검증, 소프트 일괄 기입 펄스 인가라는 처리를 행한다. 단계 S5에서 공급되는 통상의 기입 시보다도 약한 기입 펄스를 소프트 일괄 기입 펄스라고 한다. 여기서, 약한 기입 펄스란, 통상의 기입 시보다 펄스 전압의 절대값이 작은 펄스, 펄스 폭이 짧은 펄스, 또는 펄스 전압이 작거나 또한 펄스 폭이 짧은 펄스를 의미한다.

소프트 일괄 기입 펄스를 공급하고 있을 때, 워드선에 접속되어 있는 컨트롤 게이트에는 플러스 전압, 예를 들면 +10V가 공급된다. 소스선 SL에 접속되어 있는 소스와 메모리 트랜지스터가 형성되어 있는 P 웰의 전압은, 마이너스 전압, 예를 들면 -5V로 설정된다. 비트선에 접속되어 있는 드레인은 개방 상태로 된다. 또한, P 웰의 하부에 존재하는 N 웰은 전원 전압 Vdd가 공급된다. 이러한 전압을 인가하는 것에 의해, 터널 현상에 의해 부유 게이트에 전자가 주입되어, 임계값 전압 Vth가 상승한다.

단계 S5에서 소프트 일괄 기입 펄스가 메모리 블록에 일괄적으로 공급되면, 앞서 도 28에서 도시한 바와 같이 메모리 셀의 임계값 전압 분포의 하한값이 시프트된다. 메모리 셀의 임계값 전압 분포의 하한값이 검증 전압 Vth2 이상으로 되도록, 메모리 블록의 모든 메모리 셀에 일괄적으로, 소프트 기입 펄스가 인가된다. 메모리 셀의 임계값 전압 분포의 하한값이 검증 전압 Vth2 이상으로 되었을 때, 단 계 S4의 소프트 일괄 기입 검증이 패스된다.

단계 S4에서 소프트 일괄 기입 검증이 패스되면, 반대로 임계값 전압의 분포의 상한측에 분포가 돌출된 비트가 존재하는 경우가 있다. 이 상한 돌출 비트의 임계값 전압을 소거 상태로 복귀하기 위해 단계 S6의 소거 2의 처리가 행해진다.

단계 S6에서는, 소거 펄스 2를 인가하는 동작이 행해진다. 소거 펄스 2의 인가는, 메모리 블록 내의 워드선은 일괄적으로 선택되는 것은 아니며, 워드선이 분할 선택된다. 구체적으로 설명하면, 자세히 후술한 바와 같이, 일괄적으로 선택되는 워드선의 수가 메모리 블록의 워드선의 총 수의 2분의 1로 한정된다.

또한, 소거 펄스 2를 소거 펄스 1보다 전압을 작게 하거나, 펄스 폭을 짧게 함으로써, 과소거가 더 발생하기 어렵게 할 수 있다.

소거 펄스 2를 소프트 일괄 기입 후에 공급하는 것에 의해, 분포가 돌출되었던 비트에 대해서도, 앞서 도 29에 도시한 바와 같이 임계값 전압은 검증 전압 Vth3 이하로 되어 있다. 또, 검증 전압 Vth3은, 검증 전압 Vth1보다 전압의 절대값을 높여 두는 것이 소거 동작을 더 빠르게 종료하기 위해서는 바람직하다. 이 경우, 단계 S6 완료 시의 메모리 어레이의 상태를 제2 소거 상태로 하면, 제2 소거 상태는, 단계 S2가 패스한 직후의 제1 소거 상태보다도 일괄 소거의 과정에서 후의 소거 상태이다.

단계 S6에서 2회째의 소거 동작이 완료되면, 단계 S8로 진행한다.

단계 S6의 소거 2가 완료되면, 계속해서 단계 S8, 단계 S9에서 과소거로 된 메모리 셀에 대하여 1 비트 단위로 과소거 리커버리 기입이 행해진다.

단계 S8에서 판독한 것에 의해 그 메모리 셀이 과소거인 것이 판명되면, 단계 S9에서 그 과소거라고 판명된 메모리 셀 1개에 대하여 기입 펄스가 인가된다. 단계 S8, S9가 반복된 결과, 앞서 도 30에 도시한 바와 같이, 검증 전압 Vth4보다도 임계값 전압이 작은 메모리 셀에만 기입 펄스가 인가되고, 기입 펄스가 인가된 메모리 셀의 임계값 전압은 임계값 전압이 커지는 측으로 시프트한다.

도 5는, 도 4에서의 단계 S6의 소거 동작의 상세 내용을 설명하기 위한 흐름도이다.

도 5를 참조하면, 단계 S6의 소거 2의 동작이 개시되면 우선 단계 S101에서 검증을 행하는 메모리 셀을 지정하는 어드레스의 초기화가 행해진다.

계속해서 단계 S102로 진행하여 소거 검증 2가 행해진다. 이 소거 검증 2에서는, 현재 설정되어 있는 어드레스에 대응하는 메모리 트랜지스터로부터의 데이터 판독이 행해진다. 메모리 트랜지스터의 유지 데이터가 소거되어 있는 것이 확인되면 소거 검증이 패스로 된다.

예를 들면 도 3에 도시한 메모리 블록 BLOCK0의 소거를 행하는 경우에는, 단계 S102에서의 소거 검증 2는, 16개의 메모리 트랜지스터에 대하여 개별로 판단된다. 어드레스의 초기화 직후에는 우선 메모리 트랜지스터 M00의 판독이 행해져, 이 메모리 트랜지스터 M00의 소거가 아직 이루어지지 않은 상태이면 소거 검증은 페일로 된다.

단계 S102에서 소거 검증 2가 페일로 되었을 때에는 단계 S103으로 진행한다. 단계 S103에서는, 소거 펄스 2를 인가하기 위한 신호 ERS1, ERS2의 셋업이 행 해진다.

도 2에 도시한 X 디코더(18)에 입력되는 신호 ERS1은, 소거 펄스 1의 인가 시에 H 레벨로 되는 신호이고, 또한 신호 ERS2는 소거 펄스 2의 인가 시에 H 레벨로 되는 신호이다.

도 1의 기입&소거 제어부(2)는, 신호 ERS1을 L 레벨로 설정하고, 신호 ERS2를 H 레벨로 설정한다. 이에 의해, 도 2에 도시한 X 디코더(18)는, 현재 설정되어 있는 검증 어드레스에 대응하는 메모리 트랜지스터를 포함하는 영역을 선택한다.

구체적으로, 예를 들면 메모리 트랜지스터 M11이 선택되어 있는 경우에 대해 설명한다. 현재의 어드레스의 설정에 의해 도 2, 도 3에 도시한 바와 같이 어드레스 신호 AX0은 H 레벨로 설정되고, 어드레스 신호 AX1은 L 레벨로 설정되어 있다. 그 반전 신호인 신호 IAX0, IAX1은 각각 L 레벨, H 레벨이다. 그러면, 도 2에 기입된 바와 같이, AND 회로(46)의 출력 신호는 L 레벨로 되고, AND 회로(48)의 출력 신호는 H 레벨로 된다.

이어서, 단계 S104로 진행하여, 전압 발생부(3)로부터 소거 전압이 워드선 드라이버(32)에 공급된다. 그 결과, 워드선 WL0, WL1은 L 레벨에 상당하는 마이너스 전압 VN로 구동된다. 전위 VN은 예를 들면 -10V이다. 한편, 워드선 WL2, WL3은 H 레벨에 상당하는 전위 VP로 구동된다. 소거 시에는 이 전위 VP는 예를 들면 0V이다.

이와 같이 하여 메모리 트랜지스터 M00∼M03, M10∼M13에 대하여 소거 펄스 2가 인가된다. 이 때, 메모리 트랜지스터 M20∼M23, M30∼M33에 대해서는 소거 펄 스 2는 인가되지 않는다.

계속해서 단계 S105에서 전압 발생부(3)로부터의 소거 전압이 리세트된다. 그리고 단계 S106으로 진행하여 소거 시의 제어 신호가 리세트된다. 즉 신호 ERS1, ERS2는 모두 L 레벨로 설정된다.

단계 S106에서 신호의 리세트가 종료되면, 다시 단계 S102에서 소거 검증 2가 행해진다. 단계 S102에서 검증이 패스되면, 단계 S107에서 현재 설정되어 있는 어드레스가 최종 어드레스인지의 여부가 판단된다.

최종 어드레스가 아닌 경우에는, 단계 S108에서 어드레스가 인크리먼트되고, 그리고 단계 S102로 진행하여 다음 메모리 트랜지스터로부터 데이터가 판독되어 소거 검증이 행해진다. 단계 S107에서 현재 설정되어 있는 어드레스가 최종 어드레스라고 판단된 경우에는, 단계 S6의 소거 2의 동작은 완료된다.

도 5에 도시한 소거 펄스 2의 인가시에는, 도 4의 단계 S2, S3에서 행해지는 소거 펄스 1의 인가시와 달리, 신호 ERS1이 L 레벨로 설정되고, 신호 ERS2는 H 레벨로 설정되어 있으므로, 그 시점에 나타낸 어드레스 신호 AX1이 예를 들면 L 레벨인 경우에는, 워드선 WL0, WL1에는 마이너스 전위 VN이 인가되고, 워드선 WL2, WL3에는 0V가 인가된다. 반대로 어드레스 신호 AX1이 H 레벨이면 워드선 WL0, WL1은 0V로 설정되고, 워드선 WL2, WL3에는 마이너스 전위 VN이 인가된다. 이와 같이 하여 블록 내의 절반의 워드선에만 소거 펄스 2가 인가된다.

이와 같이 소거 펄스 2가 인가하는 영역을 절반으로 하면, 종래보다도 과잉으로 소거 펄스가 인가되는 것을 방지할 수 있다. 예를 들면 도 3에서, 메모리 트 랜지스터 M00은, 소거 검증 2가 완료된 경우에 그 후 나머지 15개의 메모리 트랜지스터의 소거 검증 2가 행해지므로 이들 모든 메모리 트랜지스터의 소거 검증 2가 패스할 때까지 과잉의 소거 펄스가 인가되었다.

이것에 대하여, 본 발명의 제1 실시예에 따르면, 메모리 트랜지스터 M00은, 메모리 트랜지스터 M01∼M03, M10∼M13의 검증이 패스된 후에는 과잉의 소거 펄스 2가 더 인가되지는 않는다. 따라서 메모리 트랜지스터 M00이 과소거로 될 가능성을 저감시킬 수 있다.

즉, 단계 S6의 소거 2의 동작이 완료된 시점에서, 임계값 전압의 허용 범위의 하한보다도 아래로 시프트하는 메모리 셀 수를 줄일 수 있다. 이에 따라 단계 S9에서의 1 비트 단위의 과소거 리커버리 기입의 대상으로 되는 메모리 트랜지스터의 수가 감소하므로, 소거 시간의 총계를 단축할 수 있다.

[제2 실시예]

제1 실시예에서는, 제2회째의 소거 펄스의 인가 시에, 워드선을 한정하여 선택하여 소거 펄스를 인가했다. 제2 실시예에서는, 워드선을 선택하는 대신에 비트선을 이용하여 소거 펄스를 인가하는 영역을 한정한다.

제2 실시예의 불휘발성 반도체 기억 장치는, 도 1에 도시한 구성에서 X 디코더(18)를 대신하여 X 디코더(18A)를 포함하고, 기입&소거 제어부(2)는 X 디코더(18A)에 신호 ERS를 공급하여 제1 실시예와는 상이한 제어를 행한다.

도 6은, 제2 실시예에서 이용되는 X 디코더(18A)의 구성을 도시하는 회로도이다.

도 6을 참조하면, X 디코더(18A)는, 도 2에 도시한 X 디코더(18)의 구성에서 선택부(30)를 대신하여 선택부(30A)를 포함한다.

선택부(30A)는, 신호 ERS를 받아 반전하는 인버터(98)와, 신호 IAX0, IAX1을 받는 AND 회로(100)와, 신호 AX0, IAX1을 받는 AND 회로(102)와, 신호 IAX0, AX1을 받는 AND 회로(104)와, 신호 AX0, AX1을 받는 AND 회로(106)를 포함한다.

선택부(30A)는, 또한 인버터(98)의 출력과 AND 회로(100)의 출력을 받는 AND 회로(110)와, 인버터(98)의 출력과 AND 회로(102)의 출력을 받는 AND 회로(112)와, 인버터(98)의 출력과 AND 회로(104)의 출력을 받는 AND 회로(114)와, 인버터(98)의 출력과 AND 회로(106)의 출력을 받는 AND 회로(116)를 포함한다. AND 회로(110, 112, 114, 116)의 출력은, 각각 구동 회로(80, 82, 84, 86)의 입력에 공급된다.

도 7은, 제2 실시예의 블록 소거의 동작을 설명하기 위한 흐름도이다.

도 7을 참조하면, 제2 실시예의 소거 동작의 흐름도는, 도 4에서 설명한 흐름도에서 단계 S6을 대신하여 단계 S10을 포함한다. 단계 S10에서는, 비트선을 분할하여 선택하고, 소거 2의 동작이 행해진다.

다른 단계에 대해서는, 도 4의 경우와 마찬가지이므로 설명은 반복하지 않는다.

도 8은, 도 7에서의 단계 S10을 상세히 설명하기 위한 흐름도이다.

도 8을 참조하면, 단계 S10의 소거 2의 동작이 개시되면 우선 단계 S111에서 검증 대상으로 되는 메모리 셀의 어드레스가 초기화된다. 이어서 단계 S112로 진행하여, 소거 검증 2가 행해진다. 소거 검증 2에서는, 현재 설정되어 있는 어드레 스에 대응하는 메모리 트랜지스터에 대하여 판독 동작이 행해져 그 메모리 트랜지스터의 유지 데이터가 소거되는지의 여부가 확인된다.

단계 S112의 결과가 페일이면 단계 S113으로 진행하여 소거 펄스를 인가하기 위한 셋업이 행해진다. 즉 기입&소거 제어부(2)로부터 X 디코더(18A)에 대하여 전송되는 신호 ERS가 H 레벨로 설정된다. 이에 따라 X 디코더(18A)는 도 6에 도시된 바와 같이 신호 ERS가 H 레벨로 설정되면 워드선 WL0∼WL3 모두 선택된다.

한편, 비트선의 선택은, 기입&소거 제어부(2)로부터 Y계 제어 회로(24)에 대하여 전송되는 데이터 WDATA에 따라 행해진다. 단계 S113에서는, 단계 S112에서 검증이 행해지고 있었던 메모리 트랜지스터에 대응하는 비트선에만 소거 펄스가 인가되도록 데이터 설정이 행해진다. 이들 셋업이 종료하면, 단계 S114로 진행하여 소거 전압이 발생되어 선택되는 영역에 대하여 소거 펄스가 인가된다.

도 9는, 도 8의 단계 S114에서의 소거 펄스 인가 상태를 설명하기 위한 도면이다.

도 8, 도 9를 참조하면, 단계 S112에서 검증이 행해지고 있던 메모리 트랜지스터가 메모리 트랜지스터 M11인 경우에는, 단계 S114에서의 워드선과 비트선의 상태는, 도 9에 도시한 바와 같이 워드선 WL0∼WL3 모두에는 마이너스 전압이 인가되고, 비트선 BL1은 플러스 전압이 인가되어 비트선 BL0, BL2, BL3은 0V로 설정된다. 또한, 소스선 SL 및 메모리 블록 BLOCK0이 형성되는 P 웰의 전위는 0V로 설정된다.

이 결과, 소거 펄스 2가 인가되는 영역으로서 비트선 BL1에 접속되어 있는 메모리 트랜지스터 M01, M11, M21, M31이 선택되고, 나머지 메모리 트랜지스터에는 소거 펄스 2는 인가되지 않는다.

도 10은, 도 8의 단계 S114에서 선택된 메모리 트랜지스터의 전압 인가 상태를 도시한 도면이다.

도 10을 참조하면, 워드선에 접속되어 있는 컨트롤 게이트는, 마이너스 전압, 예를 들면 -10V로 설정된다. 비트선 BL1에 접속되어 있는 메모리 트랜지스터의 드레인은 플러스 전압, 예를 들면 5V로 설정된다. 소스선 SL에 접속되어 있는 메모리 트랜지스터의 소스는 0V로 설정된다. 또한 메모리 트랜지스터가 그 내부에 형성되어 있는 P 웰의 전위는 0V로 설정된다. P 웰의 하부에 위치하는 N 웰의 전위는 전원 전위 Vdd로 설정된다.

다시 도 8을 참조하면, 단계 S114에서의 펄스 인가가 종료되면, 단계 S115로 진행하여 소거 전압이 리세트된다. 그리고 단계 S116으로 진행하여, 단계 S113에서 설정된 셋업 조건이 리세트된다. 즉 신호 ERS가 L 레벨로 설정되어, 비트선에 대한 데이터 설정이 리세트된다. 그리고 소거 펄스의 인가에 의해 검증이 페일한 비트가 패스로 되는지의 여부가 단계 S112에서 다시 확인된다.

단계 S112의 검증 결과가 패스였던 경우에는, 단계 S117로 진행한다. 단계 S117에서는, 현재의 어드레스가 최종 어드레스인지의 여부가 확인된다. 최종 어드레스가 아닌 경우에는 단계 S118로 진행하여 어드레스의 인크리먼트가 이루어진다. 이 어드레스 인크리먼트는, 메모리 블록 BLOCK0에 포함되는 메모리 트랜지스터의 1개씩을 순서대로 검사할 수 있도록, 행 어드레스 및 열 어드레스가 순서대로 인크리먼트된다. 어드레스가 인크리먼트되면 단계 S112로 진행하여 검증이 패스로 된 메모리 트랜지스터의 다음 메모리 트랜지스터가 검증된다.

단계 S117에서 패스로 된 메모리 트랜지스터의 어드레스가 최종 어드레스인 경우에는, 단계 S10의 소거 2의 동작은 종료한다.

이상 설명한 바와 같이, 제2 실시예에서는, 선택된 비트선 상의 메모리 셀만 소거 펄스 2를 인가하여 임계값 전압 Vth를 시프트시킨다. 이에 의해, 소거 검증 2가 모든 메모리 트랜지스터에 대하여 패스했을 때에, 임계값 전압의 분포가 하한보다도 하회하는 메모리 셀의 수를 종래와 비교하여 줄일 수 있다. 따라서 과소거 리커버리 기입의 대상으로 되는 메모리 트랜지스터 수가 감소하기 때문에, 소거를 고속화할 수 있다.

또한, 비트선에는 통상의 판독이나 기입 동작과의 호환성이 있는 플러스의 전압을 인가하기 때문에, 1개씩의 선택이 용이하며, 1개의 블록에 256개 이상의 비트선이 있기 때문에, 종래에 비해 대폭적인 개선을 할 수 있다.

[제3 실시예]

제1 실시예에서는 워드선을 선택하는 수를 한정하고, 제2 실시예에서는 비트선을 선택하는 수를 한정하여 소거 펄스를 인가하는 경우에 대해 설명했다. 제3 실시예에서는, 이들을 조합하여, 비트선 및 워드선의 선택 수를 한정하여 소거 펄스를 공급한다.

도 11은, 제3 실시예의 블록 소거 동작을 설명하기 위한 흐름도이다.

도 11을 참조하면, 제3 실시예의 블록 소거의 동작은, 도 4에서 설명한 제1 실시예의 블록 소거의 흐름에서 단계 S6을 대신하여 단계 S20을 포함한다. 단계 S20에서는, 워드선, 비트선의 양방을 몇개의 그룹으로 분할하여 이들의 일부를 선택한다.

구체적으로 설명하면, 도 2에서 도시한 X 디코더(18)를 이용함과 함께, 기입&소거 제어부(2)로부터 Y계 제어 회로(24)에 공급하는 비트선의 설정 데이터를 현재 검증하고 있는 어드레스에 대응시켜 한정한다.

도 12는, 도 11에서의 단계 S20의 상세한 동작을 설명하기 위한 흐름도이다.

도 12를 참조하면, 단계 S20의 소거 2의 동작이 개시되면 우선 단계 S121에서 검증을 행하는 메모리 셀을 지정하는 어드레스의 초기화가 행해진다.

계속해서 단계 S122로 진행하여 소거 검증 2가 행해진다. 이 소거 검증 2에서는, 현재 설정되어 있는 어드레스에 대응하는 메모리 트랜지스터로부터의 데이터 판독이 행해진다. 메모리 트랜지스터의 유지 데이터가 소거되어 있는 것이 확인되면 소거 검증이 패스로 된다.

예를 들면, 메모리 블록 BLOCK0의 소거를 행하는 경우에는, 단계 S122에서의 소거 검증은, 16개의 메모리 트랜지스터에 대하여 개별로 판단된다. 어드레스의 초기화 직후에는 우선 메모리 트랜지스터 M00의 판독이 행해져, 이 메모리 트랜지스터 M00의 소거가 아직 이루어지지 않은 상태이면 소거 검증은 페일로 된다.

단계 S122에서 소거 검증이 페일로 되었을 때에는 단계 S123으로 진행한다. 단계 S123에서는, 소거 펄스를 인가하기 위한 셋업이 행해진다.

셋업에서는, 기입&소거 제어부(2)로부터 X 디코더(18)에 대하여 전송되는 신호 ERS1이 H 레벨로 설정되고, 신호 ERS2는 L 레벨로 설정된다. 이에 의해, 워드 선 WL0∼WL3 중 절반이 검증 어드레스에 따라 선택된다. 또한, 비트선의 선택은, 기입&소거 제어부(2)로부터 Y계 제어 회로(24)에 대하여 전송되는 데이터 WDATA에 따라 행해진다. 단계 S123에서는, 단계 S122에서 검증이 행해졌던 메모리 트랜지스터에 대응하는 비트선에만 소거 펄스가 인가되도록 데이터 설정이 행해진다.

이들 셋업이 종료하면, 단계 S124로 진행하여 소거 전압이 발생되어, 선택되어 있는 영역에 대하여 소거 펄스가 인가된다.

도 13은, 도 12의 단계 S124에서의 소거 펄스 인가 상태를 설명하기 위한 도면이다.

도 13을 참조하면, 단계 S122에서의 검증이 메모리 트랜지스터 M11에 대하여 검증이 페일로 된 경우에는, 도 13에 도시된 바와 같이 워드선 WL0, WL1은 마이너스 전압으로 설정되고, 워드선 WL2, WL3은 0V로 설정된다. 또한 비트선 BL1은 플러스 전압으로 설정되고, 비트선 BL0, BL2, BL3은 0V로 설정된다. 또한 소스선 SL 및 P 웰은 0V로 설정된다. 그 결과, 소거 펄스 2는, 메모리 트랜지스터 M01, M11의 2개에 인가된다. 다른 트랜지스터에 대해서는 소거 펄스 2는 인가되지 않는다. 메모리 트랜지스터 M01, M11에는, 앞서 도 10에서 설명한 바와 같은 전압 인가가 이루어진다.

즉, 소거 검증 2에서 불량으로 된 메모리 셀에 접속되는 워드선을 포함하는 절반의 워드선이 선택되어 마이너스 전압이 인가된다. 또한, 이 메모리 셀에 접속되는 비트선에 플러스 전압이 인가되고 그 밖의 비트선은 0V로 고정된다. 또, 워드선의 선택은 더 많은 메모리 셀이 배치되는 메모리 어레이에서는, 워드선 총 수 의 4분의 1이나 8분의 1의 선택이어도 된다.

단계 S124에서의 펄스 인가가 종료되면, 단계 S125에서 전압 발생부(3)로부터의 소거 전압이 리세트된다. 그리고 단계 S126으로 진행하여 소거 시의 제어 신호가 리세트된다. 즉 신호 ERS1, ERS2는 모두 L 레벨로 설정되어, 비트선에 대한 데이터 설정이 리세트된다. 그리고 소거 펄스의 인가에 의해 검증이 페일한 비트가 패스로 되는지의 여부가 단계 S122에서 다시 확인된다.

단계 S122에서 검증이 패스되면, 단계 S127에서 현재 설정되어 있는 어드레스가 최종 어드레스인지의 여부가 판단된다.

최종 어드레스가 아닌 경우에는, 단계 S128에서 어드레스가 인크리먼트되고, 그리고 단계 S122로 진행하여 다음 메모리 트랜지스터로부터 데이터가 판독되어 소거 검증이 행해진다. 단계 S127에서 현재 설정되어 있는 어드레스가 최종 어드레스라고 판단된 경우에는, 단계 S20의 소거 2의 동작은 완료된다.

제3 실시예에서는, 소거 2에서, 선택된 워드선과 비트선 상의 메모리 셀만 임계값 전압이 시프트하는 상태로 된다. 따라서, 제1 실시예나 제2 실시예의 경우와 비교하여 임계값 전압의 허용 범위의 하한보다도 임계값 전압이 하회하는 메모리 셀의 수를 더 줄일 수 있다. 따라서 과소거 리커버리 기입의 대상으로 되는 메모리 셀 수가 감소하므로, 블록 소거 시간을 단축할 수 있다.

[제4 실시예]

제4 실시예에서는, 제1 실시예의 도 4에서 도시한 제어 흐름을 변경하여 블록 소거의 시간을 더 단축한다.

도 14는, 제4 실시예의 블록 소거의 동작을 설명하기 위한 흐름도이다.

도 14를 참조하면, 제4 실시예의 블록 소거의 흐름도는, 도 4에서 도시한 제1 실시예의 블록 소거의 흐름도에서 단계 S6을 대신하여 S30을 포함한다. 다른 단계에 대해서는 도 4와 마찬가지이므로 설명은 반복하지 않는다. 단계 S30에서는, 소거 펄스 2를 인가할 때에, 선택하는 워드선의 수를 인가 펄스 수에 따라 변경한다.

도 15는, 도 14에서의 단계 S30의 상세한 동작을 설명하기 위한 흐름도이다.

도 15를 참조하면, 단계 S30의 소거 동작이 개시되면, 우선 단계 S131에서 어드레스의 초기화가 행해진다. 이어서 단계 S132에서 소거 펄스를 인가하는 수의 카운트가 초기화된다. 예를 들면 이 펄스 카운트는 기입&소거 제어부(2)에서 카운트 수 EP2로서 관리된다. 이 경우에는 카운트 수 EP2가 0으로 설정된다.

이어서 단계 S133으로 진행하여, 현재 설정되어 있는 어드레스에 대응하는 메모리 셀로부터의 판독이 행해져, 그 메모리 셀이 소거되어 있는지의 여부를 확인하는 소거 검증 2가 실행된다.

단계 S133에서 검증 결과가 페일인 경우에는, 단계 S134로 진행한다. 단계 S134에서는, 단계 S30에서의 소거 동작에서 인가된 소거 펄스의 카운트 수 EP2가 규정값 이상인지의 여부가 판단된다. 이 규정값으로서는, 예를 들면 5를 생각할 수 있다.

카운트 수 EP2가 5보다도 작은 경우에는 단계 S136으로 진행하여 신호의 셋업이 행해진다. 이 때 신호 ERS1은 H 레벨로 설정되고, 신호 ERS2는 L 레벨로 설 정된다. 이 설정에 의해 다음의 단계 S137에서의 소거 펄스의 인가는 메모리 블록에 대하여 일괄적으로 행해지게 된다.

한편, 단계 S134에서 펄스 카운트 수 EP2가 규정값 이상이라고 판단된 경우에는, 단계 S135로 진행한다. 단계 S135에서는, 신호의 셋업이 행해져 이에 따라 신호 ERS1이 L 레벨로 설정되고, 신호 ERS2는 H 레벨로 설정된다. 이 경우에는, 제1 실시예에서 설명한 바와 같이, 소거 펄스가 인가되는 메모리 트랜지스터는, 단계 S133에서 검증이 행해진 메모리 트랜지스터의 행 어드레스에 따라 특정한 영역에 한정된다.

단계 S137에서는, 단계 S135 또는 단계 S136에서 설정된 영역에 대하여 소거 펄스가 인가된다. 그리고 단계 S138에서 소거 전압이 리세트되고, 단계 S139에 진행 신호가 리세트된다. 즉 신호 ERS1 및 ERS2는 모두 L 레벨로 설정된다.

계속해서 단계 S140으로 진행하여 펄스 카운트 수 EP2가 인크리먼트된다. 즉, 현재의 카운트 수 EP2에 1이 추가된다. 단계 S140에서 펄스 카운트가 인크리먼트되면, 단계 S133으로 진행하여 다시 현재 설정되어 있는 어드레스에 대응하는 메모리 트랜지스터로부터 판독이 행해져 소거 검증 2가 실행된다.

단계 S133에서 소거 검증 2가 패스하면, 단계 S141로 진행하여 검증 패스로 된 메모리 트랜지스터의 어드레스가 최종 어드레스인지의 여부가 판단된다. 최종 어드레스가 아닌 경우에는 단계 S142로 진행하여 어드레스가 인크리먼트되고, 다시 S133에서 소거 검증이 행해진다.

단계 S141에서 검증 패스로 된 메모리 트랜지스터의 어드레스가 최종 어드레 스라고 판단된 경우에는, 단계 S30의 소거 동작은 종료한다.

이상 설명한 바와 같이, 제4 실시예에서는, 소거 펄스 수가 적은 단계에서는, 워드선을 전체 선택 상태로 해 둔다. 그리고 블록의 메모리 트랜지스터에 대하여 일괄적으로 소거 펄스를 인가한다.

소거 펄스 수가 규정값 n(예를 들면 5) 이상으로 된 시점으로부터 워드선을 몇개의 그룹으로 분할하여 소거 펄스를 인가한다. 이 때문에 복수의 비트에 대한 소거 펄스 인가를 동시에 행하여 전체의 소거 펄스 인가 횟수를 적게 억제하면서, 그 펄스라도 완전히 소거할 수 없는 비트를 포함하는 워드선에만 더 소거 펄스를 계속 인가하게 된다. 즉, 소거 펄스를 인가하는 영역의 최적화를 도모할 수 있다.

따라서, 소거 펄스의 인가 횟수를 적게 억제하면서, 임계값 전압이 하한을 하회하는 것에 의해 과소거 리커버리가 필요하게 되는 메모리 셀 수를 감소시킬 수 있으며, 블록 소거의 시간을 더 단축할 수 있다.

[제5 실시예]

제5 실시예에서는, 제2 실시예와 같이 비트선을 분할하여 소거 펄스를 공급하는 경우에, 추가 소거 펄스를 더 인가한 후 검증을 패스한 비트의 비트선에는 그 이상 펄스를 인가하지 않도록 하는 불휘발성 메모리를 제공한다.

도 16은, 제5 실시예의 불휘발성 반도체 기억 장치의 구성을 도시한 블록도이다.

도 16을 참조하면, 화살표 A1∼A5는, 신호의 흐름을 나타낸다. 패스/페일 판정 회로(120), BL 데이터 설정 회로(122)는, 도 1의 기입&소거 제어부(2)에 상당 한다. 판독 회로(124)와 데이터 송신 회로(126)와 BL 선택 회로(128)는, 도 1의 Y계 제어 회로(24)에 상당한다.

우선, 2회째의 소거 검증의 판독은, BL 선택 회로(128)를 통하여 비트선에 접속되는 판독 회로(124)에서 행해진다(화살표 A1). 예를 들면, 칩은 8 또는 16의 입출력선에서 1 어드레스에 대하여 8 비트 또는 16 비트의 데이터를 외부와 교환한다. 판독 회로(124)는, 칩의 입출력선마다 배치되어 동일한 어드레스의 각 입출력선을 동시에 판독할 수 있다.

이어서, 판독한 결과를 패스/페일 판정 회로(120)로 전송되고(화살표 A2), 판독한 어드레스의 모든 입출력선으로부터의 데이터가 패스로 되는지의 여부를 판정한다. 판독한 데이터 중 1 비트라도 페일로 된 경우에는, BL 데이터 설정 회로(122)에 검증으로 불량으로 된 입출력선에 대해서만 소거 펄스에 대응하는 데이터를 설정한다(화살표 A3). 이 데이터가, 데이터 송신 회로(126)에 세트되고(화살표 A4), 제2회째의 소거 펄스 인가 시에 데이터 송신 회로로부터 출력되는 플러스 전압이 BL 선택 회로(128)를 통하여 비트선으로 전해진다(화살표 A5).

이와 같이 하여 소거 검증으로 불량으로 된 비트를 포함하는 비트선에 대해서만 소거 펄스가 인가된다. 이 방식을 채용함으로써, 과소거 리커버리를 위한 기입 대상 비트를 더 줄일 수 있어, 블록 소거 시간을 단축할 수 있다.

[제6 실시예]

제6 실시예에서는, 소프트 일괄 기입시의 기입 펄스 인가에 대하여 워드선의 선택하는 수를 한정하고, 펄스 인가를 행하는 영역을 한정한다. 제1 실시예와 마 찬가지로, X 디코더(18)를 이용하지만, 제어 흐름이 제1 실시예와는 서로 다르다.

도 17은, 제6 실시예의 블록 소거의 동작을 설명하기 위한 흐름도이다.

도 17을 참조하면, 제6 실시예의 블록 소거 동작은, 소거 펄스 1의 인가와 소거 검증 1에 대해서는, 종래와 동일하지만, 소프트 일괄 기입 동작에서는, 후술한 바와 같이 워드선의 선택 수를 통상의 블록 일괄 선택으로부터 2분의 1의 워드선에 한정하여 선택하는 점이 종래와는 서로 다르다. 워드선은 2분의 1로 분할하는 경우에 한하지 않고 예를 들면 4분의 1이나 8분의 1로 분할하여 선택해도 된다.

이하 동작 흐름도를 순차적으로 설명한다.

우선 블록 소거 커맨드가 입력되면, 단계 S1에서 소거 전 기입이 행해지고, 단계 S2에서 소거 검증 1이 행해지며, 단계 S3에서는 소거 펄스 1의 인가가 행해진다. 단계 S1∼S3에 대해서는, 도 4에서 설명한 제1 실시예인 경우와 마찬가지이므로 설명은 반복하지 않는다.

단계 S2, 단계 S3에서 소거 동작이 완료되면, 앞서 도 26에서 도시한 바와 같이 메모리 블록 내의 각 메모리 셀의 임계값 전압의 분포는, 검증 전압 Vth1보다 작은 영역으로 이동하고 있다. 단, 단계 S2의 소거 검증 1이 패스된 직후를 제1 소거 상태로 하면, 이 제1 소거 상태는 메모리 블록의 일괄 소거 도중의 소거 상태이다. 구체적으로 설명하면, 과소거 즉 임계값 전압이 0V 이하로 되는 영역에, 임계값 전압 분포의 하한이 돌출되는 경우가 있다. 따라서, 단계 S40에서 소프트 기입의 처리를 행한다.

도 18은, 도 17에서의 단계 S40의 소프트 기입 동작의 상세 내용을 설명하기 위한 흐름도이다.

도 18을 참조하면, 단계 S40의 소프트 기입 동작이 개시되면 우선 단계 S151에서 검증을 행하는 메모리 셀을 지정하는 어드레스의 초기화가 행해진다.

계속해서 단계 S152로 진행하여 소프트 기입 검증이 행해진다. 이 소프트 기입 검증에서는, 현재 설정되어 있는 어드레스에 대응하는 메모리 트랜지스터로부터의 데이터 판독이 행해진다. 메모리 트랜지스터의 유지 데이터가 소프트 기입되어 있는 것이 확인되면, 소프트 기입 검증이 패스로 된다. 소프트 기입 검증이 패스된 메모리 블록의 상태를 제1 기입 상태로 하면, 제1 기입 상태에서는 소정의 임계값 전압보다도 메모리 셀의 임계값이 높아진 상태이다. 단, 이 소정의 임계값 전압은, 단계 S2의 소거 검증 1이 패스된 직후의 제1 소거 상태의 임계값 전압 분포의 상한값보다도 낮다.

예를 들면, 메모리 블록 BLOCK0의 소거를 행하는 경우에는, 단계 S152에서의 소프트 기입 검증은, 16개의 메모리 트랜지스터에 대하여 개별로 판단된다. 어드레스의 초기화 직후에는 우선 메모리 트랜지스터 M00의 판독이 행해지고, 이 메모리 트랜지스터 M00의 소프트 기입이 아직 이루어지지 않은 상태이면 소프트 기입 검증은 페일로 된다.

단계 S152에서 소프트 기입 검증이 페일로 되었을 때에는 단계 S153으로 진행한다. 단계 S153에서는, 소프트 기입 펄스를 인가하기 위한 신호 ERS1, ERS2의 셋업이 행해진다.

도 1의 기입&소거 제어부(2)는, 신호 ERS1을 L 레벨로 설정하고, 신호 ERS2 를 H 레벨로 설정한다. 이에 의해, 도 2에 도시한 X 디코더(18)는, 현재 설정되어 있는 검증 어드레스에 대응하는 메모리 트랜지스터를 포함하는 영역을 선택한다.

이어서, 단계 S154로 진행하여, 전압 발생부(3)로부터 소프트 기입 전압이 워드선 드라이버(32)에 공급된다.

도 19는, 단계 S154에서의 소프트 기입 펄스 인가 시의 메모리 블록의 전압 인가 상태를 도시하는 도면이다.

도 19를 참조하면, 워드선 WL0, WL1은 H 레벨에 상당하는 플러스 전압으로 구동된다. 이 플러스 전압은 예를 들면 +10V이다. 한편, 워드선 WL2, WL3은 L 레벨에 상당하는 0V로 구동된다. 소거 시에는 이 전위 VP는 예를 들면 0V이다. 비트선 BL0∼BL3은 오픈 상태로 설정된다. 소스선 SL 및 P 웰에 대해서는 마이너스 전압, 예를 들면 -5V로 설정된다.

이와 같이 하여 메모리 트랜지스터 M00∼M03, M10∼M13에 대하여 소프트 기입 펄스가 인가된다. 이 때, 메모리 트랜지스터 M20∼M23, M30∼M33에 대해서는 소프트 기입 펄스는 인가되지 않는다.

또, 소프트 기입 시에 메모리 블록의 워드선의 절반의 수의 워드선을 선택하도록 했지만, 검증 대상으로 되는 메모리 셀을 포함하는 영역이면, 1/4 또는 1/8의 수의 워드선을 선택하도록 X 디코더를 변형해도 된다.

다시, 도 18을 참조하면, 단계 S154가 완료되면 단계 S155에서 전압 발생부(3)로부터의 소프트 기입 전압이 리세트된다. 그리고 단계 S156으로 진행하여 제어 신호가 리세트된다. 즉 신호 ERS1, ERS2는 모두 L 레벨로 설정된다.

단계 S156에서 신호의 리세트가 종료되면, 다시 단계 S152에서 소프트 기입 검증이 행해진다. 단계 S152에서 검증이 패스되면, 단계 S157에서 현재 설정되어 있는 어드레스가 최종 어드레스인지의 여부가 판단된다.

최종 어드레스가 아닌 경우에는, 단계 S158에서 어드레스가 인크리먼트되고, 그리고 단계 S152로 진행하여 다음 메모리 트랜지스터로부터 데이터가 판독되어 소프트 기입 검증이 행해진다. 단계 S157에서 현재 설정되어 있는 어드레스가 최종 어드레스라고 판단된 경우에는, 단계 S40의 소프트 기입의 동작은 완료된다.

다시 도 17을 참조하면, 단계 S40의 소프트 기입이 종료하면, 다음으로 단계 S41, S42에서 메모리 블록을 제2 소거 상태로 설정하는 작업이 행해진다. 이 제2 소거 상태는, 블록 일괄 소거의 과정에서 단계 S2가 패스한 직후의 제1 소거 상태보다도 후의 소거 상태이다. 설정 작업은, 행 어드레스 및 열 어드레스를 변경하면서 각 메모리 트랜지스터로부터 판독을 행하여, 메모리 셀이 소거 상태에 있는지의 여부가 단계 S41의 소거 검증 2에서 판단된다.

단계 S41에서 메모리 셀이 소거 형태로 되어 있지 않다고 판단될 때마다 단계 S42에서 메모리 블록에 일괄적으로 소거 펄스 2가 인가된다.

단계 S42의 소거 펄스 2의 인가는, 워드선, 비트선, 소스선을 소정의 전압으로 설정함으로써 행해진다. 구체적으로 설명하면, 워드선 WL0∼WL3은 모두 마이너스 전압으로 설정되고, 비트선 BL∼BL3은 모두 개방 상태로 되고, 소스선 SL은 플러스 전압으로 설정된다.

단계 S42에서는, 도 2에 도시한 X 디코더(18)에서 신호 ERS1은 H 레벨로 설 정되고, 신호 ERS2는 L 레벨로 설정된다. 그러면, 단계 S41에서 행해지고 있는 소거 검증 2의 어드레스와 무관하게, 워드선 드라이버의 모든 입력 레벨이 L 레벨로 된다. 이와 같이 워드선이 선택됨으로써, 해당 블록 내의 모든 워드선 WL0∼WL3에 마이너스 전위가 인가되고, 메모리 블록에 포함되어 있는 메모리 트랜지스터에 일괄적으로 소거 펄스가 인가된다.

이와 같이 전압을 설정하는 것에 의해, 메모리 블록의 모든 메모리 셀에 대하여 임계값 전압을 저하하는 작용을 갖는 소거 펄스가 일괄적으로 인가된다. 소거 펄스가 인가되는 것에 의해, 터널 현상에 의해 부유 게이트 내의 전자가 방출되어, 임계값 전압 Vth가 저하한다.

단계 S41에서 소거 검증 2가 패스하면, 계속해서 단계 S8, 단계 S9에서 과소거로 된 메모리 셀에 대하여 1 비트 단위로 과소거 리커버리 기입이 행해진다.

단계 S8에서 판독한 것에 의해 그 메모리 셀이 과소거인 것이 판명되면, 단계 S9에서 그 과소거라고 판명된 메모리 셀 1개에 대하여 기입 펄스가 인가된다. 단계 S8, S9가 반복된 결과, 검증 전압보다도 임계값 전압이 작았던 메모리 셀에만 기입 펄스가 인가되고, 기입 펄스가 인가된 메모리 셀의 임계값 전압은 임계값 전압이 커지는 측으로 시프트하여, 과소거 상태가 아니게 된다.

제6 실시예에서는, 선택된 워드선에 접속된 메모리 셀에만 소프트 기입이 행해진다. 따라서, 종래에 비교하여 소프트 기입 검증이 패스했을 때에 임계값 전압의 허용 범위 상한을 초과하는 임계값 전압으로 되어 있는 메모리 셀 수를 줄일 수 있다. 때문에, 그 후의 소거 펄스 2의 인가 횟수를 최대한으로 줄일 수 있어, 그 것이 과소거 리커버리 기입 대상으로 되는 메모리 셀을 줄이는 것으로 연결되기 때문에, 소거를 고속화할 수 있다.

[제7 실시예]

제7 실시예에서는, 제6 실시예의 도 17, 도 18에서 도시한 제어 흐름을 변경하여, 블럭 소거의 시간을 더 단축한다.

도 20은, 제7 실시예의 블록 소거의 동작을 설명하기 위한 흐름도이다.

도 20을 참조하면, 제7 실시예의 블록 소거의 흐름도는, 도 17에서 도시한 제6 실시예의 블록 소거의 흐름도에서 단계 S40을 대신하여 S50을 포함한다. 다른 단계에 대해서는 도 17과 마찬가지이므로 설명은 반복하지 않는다. 단계 S50에서는, 소프트 기입 펄스를 인가할 때에, 선택하는 워드선의 수를 인가 펄스 수에 따라 변경한다.

도 21은, 도 20에서의 단계 S50의 상세한 동작을 설명하기 위한 흐름도이다.

도 21을 참조하면, 단계 S50의 소프트 기입 동작이 개시되면, 우선 단계 S161에서 어드레스의 초기화가 행해진다. 이어서 단계 S162에서 소프트 기입 펄스를 인가하는 수의 카운트가 초기화된다. 예를 들면 이 펄스 카운트는 기입&소거 제어부(2)에서 카운트 수 SFP로서 관리된다. 이 경우에는 카운트 수 SFP가 0으로 설정된다.

계속해서 단계 S163으로 진행하여, 현재 설정되어 있는 어드레스에 대응하는 메모리 셀로부터의 판독이 행해지며, 그 메모리 셀이 소프트 기입되어 있는지의 여부를 확인하는 소프트 기입 검증이 실행된다.

단계 S163에서 검증 결과가 페일인 경우에는, 단계 S164로 진행한다. 단계 S164에서는, 단계 S50에서의 소프트 기입 동작에서 인가된 소프트 기입 펄스의 카운트 수 SFP가 규정값 이상인지의 여부가 판단된다. 이 규정값으로서는, 예를 들면 5를 생각할 수 있다.

카운트 수 SFP가 5보다도 작은 경우에는 단계 S166에서 진행 신호의 셋업이 행해진다. 이 때 신호 ERS1은 H 레벨로 설정되고 신호 ERS2는 L 레벨로 설정된다. 이 설정에 의해 다음의 단계 S167에서의 소프트 기입 펄스의 인가는 메모리 블록에 대하여 일괄적으로 행해지게 된다.

한편, 단계 S164에서 펄스 카운트 수 SFP가 규정값 이상이라고 판단된 경우에는, 단계 S165로 진행한다. 단계 S165에서는, 신호의 셋업이 행해지며, 이에 따라 신호 ERS1이 L 레벨로 설정되고, 신호 ERS2는 H 레벨로 설정된다. 이 경우에는, 제6 실시예에서 설명한 바와 같이, 소프트 기입 펄스가 인가되는 메모리 트랜지스터는, 단계 S163에서 검증이 행해진 메모리 트랜지스터의 행 어드레스에 따라 특정한 영역에 한정된다.

단계 S167에서는, 단계 S165 또는 단계 S166에서 설정된 영역에 대하여 소프트 기입 펄스가 인가된다. 그리고 단계 S168에서 소프트 기입 전압이 리세트되고, 단계 S169에 진행 신호가 리세트된다. 즉 신호 ERS1 및 ERS2는 모두 L 레벨로 설정된다.

이어서 단계 S170으로 진행하여 펄스 카운트 수 SFP가 인크리먼트된다. 즉, 현재의 카운트 수 SFP에 1이 추가된다. 단계 S170에서 펄스 카운트가 인크리먼트 되면, 단계 S163으로 진행하여 다시 현재 설정되어 있는 어드레스에 대응하는 메모리 트랜지스터로부터 판독이 행해져 소프트 기입 검증이 실행된다.

단계 S163에서 소프트 기입 검증이 패스되면, 단계 S171로 진행하여 검증 패스로 된 메모리 트랜지스터의 어드레스가 최종 어드레스인지의 여부가 판단된다. 최종 어드레스가 아닌 경우에는 단계 S172로 진행하여 어드레스가 인크리먼트되고, 다시 S163에서 소프트 기입 검증이 행해진다.

단계 S171에서 검증 패스로 된 메모리 트랜지스터의 어드레스가 최종 어드레스라고 판단된 경우에는, 단계 S50의 소프트 기입 동작은 종료한다.

이상 설명한 바와 같이, 제7 실시예에서는, 소프트 기입 펄스 수가 적은 단계에서는, 워드선을 전체 선택 상태로 해 둔다. 그리고 블록의 메모리 트랜지스터에 대하여 일괄적으로 소프트 기입 펄스를 인가한다.

소프트 기입 펄스 수가 규정값 n(예를 들면 5) 이상으로 된 시점으로부터 워드선을 몇개의 그룹으로 분할하여 소프트 기입 펄스를 인가한다. 이 때문에 복수의 비트에 대한 소프트 기입 펄스 인가를 동시에 행하여 전체의 소프트 기입 펄스 인가 횟수를 적게 억제하면서, 그 펄스에서도 완전히 소프트 기입할 수 없는 비트를 포함하는 워드선에만 소프트 기입 펄스를 더 계속 인가하게 된다. 즉, 소프트 기입 펄스를 인가하는 영역의 최적화를 도모할 수 있다.

따라서, 종래와 비교하여 소프트 기입 검증이 패스했을 때에 임계값 전압의 허용 범위 상한을 초과하는 임계값 전압으로 되어 있는 메모리 셀 수를 줄일 수 있다. 이 때문에, 그 후의 소거 펄스 2의 인가 횟수를 최대한으로 줄일 수 있으며, 그것이 과소거 리커버리 기입 대상으로 되는 메모리 셀을 줄이는 것으로 연결되기 때문에, 소거를 고속화할 수 있다.

본 발명을 상세히 설명하여 기재한 것이지만, 이것은 예시를 위한 것뿐이며, 한정되는 것은 아니고, 발명의 정신과 범위는 첨부된 청구 범위에 의해서만 한정되는 것이 분명하게 이해될 것이다.

본 발명에 따르면, 메모리 블록의 데이터를 소거할 때에, 제1 소거 상태로 될 때까지 메모리 블록에 대하여 일괄적으로 소거 펄스를 인가하는 동작과, 제2 소거 상태로 될 때까지 메모리 블록의 일부의 영역에 대하여 일괄적으로 소거 펄스를 인가하는 동작을 병용한다. 이에 의해, 검증 패스로 된 메모리 셀에 대하여 과잉으로 인가되는 소거 펄스 수를 종래보다도 저감할 수 있고, 그 결과 과소거 리커버리 기입의 대상으로 되는 메모리 셀 수가 감소하여, 블록 소거 시간의 총계를 짧게 할 수 있다.

Claims (13)

1. 불휘발성 반도체 기억 장치로서,

   행렬 형상으로 배열되고 제어 게이트와 부유 게이트를 갖는 복수의 메모리 트랜지스터와, 상기 복수의 메모리 트랜지스터의 행에 대응하여 설치되는 복수의 워드선과, 상기 복수의 메모리 트랜지스터의 열에 대응하여 설치되는 복수의 비트선을 포함하는 메모리 블록과,

   상기 메모리 블록 내에서의 소거 펄스의 인가 대상을 선택하는 선택 회로와,

   상기 메모리 블록이 유지하는 정보를 일괄 소거할 때에, 상기 메모리 블록의 데이터 소거의 제어를 행하는 기입 소거 제어부

   를 포함하고,

   상기 일괄 소거의 과정에는,

   일괄 소거 도중의 소거 상태인 제1 소거 상태와,

   상기 제1 소거 상태보다도 후의 소거 상태인 제2 소거 상태가 포함되고,

   상기 제1, 제2 소거 상태는, 상기 복수의 메모리 트랜지스터의 임계값 전압의 분포가 미리 정해진 제1, 제2 임계값 전압보다도 각각 낮아진 상태이고,

   상기 기입 소거 제어부는, 상기 선택 회로에,

   상기 메모리 블록이 상기 제1 소거 상태로 될 때까지, 제1 소거 펄스를 반복하여 공급하도록 상기 메모리 블록 내의 메모리 트랜지스터를 일괄적으로 선택시키는 지시를 하고,

   상기 메모리 블록이 상기 제1 소거 상태로 된 후에, 상기 메모리 블록 내의 메모리 트랜지스터에 대하여 통상의 기입보다도 약한 기입 펄스를 공급하도록 선택시키는 지시를 하고,

   상기 메모리 블록이 상기 제2 소거 상태로 될 때까지, 상기 메모리 블록을 복수의 영역으로 분할하고, 각 영역마다 일괄적으로 제2 소거 펄스를 공급하도록 상기 각 영역마다 순차적으로 선택시키는 지시를 하고,

   상기 선택 회로는,

   상기 기입 소거 제어부의 지시에 따라, 상기 제1 소거 펄스 인가 시에는, 상기 복수의 워드선을 일괄적으로 선택하고, 상기 제2 소거 펄스 인가 시에는, 상기 복수의 워드선 중 일부분의 워드선을 일괄적으로 선택하는 불휘발성 반도체 기억 장치.
2. 삭제
3. 제1항에 있어서,

   상기 기입 소거 제어부는, 행 어드레스 및 열 어드레스를 순차적으로 변경하면서 상기 메모리 블록으로부터 데이터를 판독하여 상기 메모리 블록이 상기 제2 소거 상태로 되었는지의 여부를 확인하는 검증 동작을 행하고, 상기 검증 동작의 결과가 불량일 때마다 상기 일부분의 워드선에 접속된 메모리 트랜지스터에 상기 제2 소거 펄스를 인가하도록 상기 선택 회로에 지시하고,

   상기 검증 동작의 결과가 불량으로 된 시점에 지정되어 있던 행 어드레스에 대응하는 워드선을 상기 일부분의 워드선에 적어도 포함하도록 상기 선택 회로에 지시하는 불휘발성 반도체 기억 장치.
4. 제1항에 있어서,

   상기 기입 소거 제어부는, 상기 제1 소거 펄스 인가 시에는, 상기 복수의 비트선에 대하여 일괄적으로 소거하기 위한 데이터를 공급하고, 상기 제2 소거 펄스 인가 시에는, 상기 복수의 비트선 중 일부분의 비트선에 상기 소거하기 위한 데이터를 공급하는 불휘발성 반도체 기억 장치.
5. 제4항에 있어서,

   상기 기입 소거 제어부는, 행 어드레스 및 열 어드레스를 순차적으로 변경하면서 상기 메모리 블록으로부터 데이터를 판독하여 상기 메모리 블록이 상기 제2 소거 상태로 되었는지의 여부를 확인하는 검증 동작을 행하고, 상기 검증 동작의 결과가 불량일 때마다 상기 일부분의 비트선에 접속된 메모리 셀에 대하여 상기 제2 소거 펄스를 인가하도록 상기 선택 회로에 지시하고,

   상기 검증 동작의 결과가 불량으로 된 시점에 지정되어 있던 열 어드레스에 대응하는 비트선을 상기 일부분의 비트선에 적어도 포함하도록 상기 선택 회로에 지시하는 불휘발성 반도체 기억 장치.
6. 제1항에 있어서,

   상기 선택 회로는,

   상기 제2 소거 펄스 인가 시에는, 상기 제2 소거 펄스의 인가 횟수가 소정수 미만일 때에는 상기 복수의 워드선을 일괄적으로 선택하고, 상기 제2 소거 펄스의 인가 횟수가 소정수 이상일 때에는 상기 복수의 워드선 중 일부분의 워드선을 일괄적으로 선택하는 불휘발성 반도체 기억 장치.
7. 제6항에 있어서,

   상기 기입 소거 제어부는, 행 어드레스 및 열 어드레스를 순차적으로 변경하면서 상기 메모리 블록으로부터 데이터를 판독하여 상기 메모리 블록이 상기 제2 소거 상태로 되었는지의 여부를 확인하는 검증 동작을 행하고, 상기 검증 동작의 결과가 불량일 때마다 상기 선택 회로에 의해 선택된 워드선에 접속된 메모리 트랜지스터에 상기 제2 소거 펄스를 인가하도록 상기 선택 회로에 지시하고,

   상기 검증 동작의 결과가 불량으로 된 시점에 지정되어 있던 행 어드레스에 대응하는 워드선을 상기 일부분의 워드선에 적어도 포함하도록 상기 선택 회로에 지시하는 불휘발성 반도체 기억 장치.
8. 제1항에 있어서,

   상기 제2 임계값 전압은 상기 제1 임계값 전압보다도 높은 것을 특징으로 하 는 불휘발성 반도체 기억 장치.
9. 불휘발성 반도체 기억 장치로서,

   행렬 형상으로 배열되고 제어 게이트와 부유 게이트를 갖는 복수의 메모리 트랜지스터와, 상기 복수의 메모리 트랜지스터의 행에 대응하여 설치되는 복수의 워드선과, 상기 복수의 메모리 트랜지스터의 열에 대응하여 설치되는 복수의 비트선을 포함하는 메모리 블록과,

   상기 메모리 블록 내에서의 소거 펄스의 인가 대상을 선택하는 선택 회로와,

   상기 메모리 블록이 유지하는 정보를 일괄 소거할 때에, 상기 메모리 블록의 데이터 소거의 제어를 행하는 기입 소거 제어부

   를 포함하고,

   상기 일괄 소거의 과정에는,

   일괄 소거 도중의 소거 상태인 제1 소거 상태와,

   상기 제1 소거 상태보다도 후의 소거 상태인 제2 소거 상태가 포함되고,

   상기 제1, 제2 소거 상태는, 상기 복수의 메모리 트랜지스터의 임계값 전압의 분포가 미리 정해진 제1, 제2 임계값 전압보다도 각각 낮아진 상태이고,

   제1 기입 상태는, 상기 복수의 메모리 트랜지스터의 임계값 전압의 분포가 상기 제1 임계값 전압보다 낮은 전압인 소정의 임계값 전압보다도 높아진 상태이고,

   상기 기입 소거 제어부는, 상기 선택 회로에,

   상기 메모리 블록이 상기 제1 소거 상태로 될 때까지, 제1 소거 펄스를 반복하여 공급하도록 상기 메모리 블록 내의 메모리 트랜지스터를 일괄적으로 선택시키는 지시를 하고,

   상기 메모리 블록이 상기 제1 소거 상태로 된 후에, 상기 메모리 블록이 상기 제1 기입 상태로 될 때까지, 상기 메모리 블록을 복수의 영역으로 분할하고, 각 영역마다 일괄적으로 통상의 기입보다도 약한 기입 펄스를 공급하도록 상기 각 영역마다 순차적으로 선택시키는 지시를 하며,

   상기 메모리 블록이 상기 제2 소거 상태로 될 때까지, 상기 메모리 블록에 제2 소거 펄스를 반복하여 공급하도록 상기 메모리 블록 내의 메모리 트랜지스터를 일괄적으로 선택시키는 지시를 하고,

   상기 선택 회로는,

   상기 기입 소거 제어부의 지시에 따라, 상기 제1 소거 펄스 인가 시에는, 상기 복수의 워드선을 일괄적으로 선택하고, 통상의 기입보다도 약한 상기 기입 펄스의 인가 시에는, 상기 복수의 워드선 중 일부분의 워드선을 일괄적으로 선택하는 불휘발성 반도체 기억 장치.
10. 삭제
11. 제9항에 있어서,

    상기 기입 소거 제어부는, 행 어드레스 및 열 어드레스를 순차적으로 변경하면서 상기 메모리 블록으로부터 데이터를 판독하여 상기 메모리 블록이 상기 제1 기입 상태로 되었는지의 여부를 확인하는 검증 동작을 행하고, 상기 검증 동작의 결과가 불량일 때마다 상기 일부분의 워드선에 접속된 메모리 트랜지스터에 통상의 기입보다도 약한 상기 기입 펄스를 인가하도록 상기 선택 회로에 지시하고,

    상기 검증 동작의 결과가 불량으로 된 시점에 지정되어 있던 행 어드레스에 대응하는 워드선을 상기 일부분의 워드선에 적어도 포함하도록 상기 선택 회로에 지시하는 불휘발성 반도체 기억 장치.
12. 제9항에 있어서,

    상기 선택 회로는,

    통상의 기입보다도 약한 상기 기입 펄스 인가 시에는, 상기 기입 펄스의 인가 횟수가 소정수 미만일 때에는 상기 복수의 워드선을 일괄적으로 선택하고, 상기 기입 펄스의 인가 횟수가 소정수 이상일 때는 상기 복수의 워드선 중 일부분의 워드선을 일괄적으로 선택하는 불휘발성 반도체 기억 장치.
13. 제12항에 있어서,

    상기 기입 소거 제어부는, 행 어드레스 및 열 어드레스를 순차적으로 변경하면서 상기 메모리 블록으로부터 데이터를 판독하여 상기 메모리 블록이 상기 제1 기입 상태로 되었는지의 여부를 확인하는 검증 동작을 행하고, 상기 검증 동작의 결과가 불량일 때마다 상기 선택 회로에 의해 선택된 워드선에 접속된 메모리 트랜지스터에 통상의 기입보다도 약한 상기 기입 펄스를 인가하도록 상기 선택 회로에 지시하고,

    상기 검증 동작의 결과가 불량으로 된 시점에 지정되어 있던 행 어드레스에 대응하는 워드선을 상기 일부분의 워드선에 적어도 포함하도록 상기 선택 회로에 지시하는 불휘발성 반도체 기억 장치.

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