JP2012064290A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】不揮発性半導体メモリの消去時間を短くする。
【解決手段】実施形態の不揮発性半導体メモリは、メモリセルアレイ内の複数のメモリセルに対するデータ消去をブロック消去とするか又はページ消去とするかを決定するコントローラを備える。コントローラは、所定条件下でブロック消去（仮消去）を実行した後にベリファイ回路による検証を行う第１手段（ＳＴ１〜ＳＴ２）と、ベリファイ回路による検証により消去完了と判断されたメモリセル数がｎ（ｎは予め定められた自然数）個以下のときに続けてブロック消去を実行する第２手段（ＳＴ３〜ＳＴ４）と、ベリファイ回路による検証により消去完了と判断されたメモリセル数がｎ個を越えるときに続けて前記ページ消去を実行する第３手段（ＳＴ５〜ＳＴ６）とを備える。
【選択図】図７

Description

実施形態は、不揮発性半導体メモリに関する。

電荷蓄積層内の電荷量により２値(2-levels)又は多値データ(multi-levels)を記憶する不揮発性半導体メモリは、書き込み／消去を繰り返すことにより、各レベル（閾値分布）間のマージンが次第に狭くなる特性を有する。その原因として、トンネル酸化膜中の電子トラップと、界面準位密度の増加とがある。

前者は、書き込み／消去の繰り返しによりトンネル酸化膜中に電子がトラップされることによって発生し、書き込み／消去速度を遅くする原因の一つとなる。また、後者は、読み出し電流を減少させるため、各レベル間のマージンを実質的に狭くする。

このような不揮発性半導体メモリにおいて、プログラムは、ページ単位で行われる。また、プログラムの対象となる１ページ内には、消去状態を維持する選択セル（書き込み禁止セル）と、閾値を上昇させる選択セル（書き込み実行セル）とが混在する。従って、書き込み／消去回数は、メモリセル毎に異なるため、結果として、書き込み／消去速度も、メモリセル毎に異なってくる。また、製造条件などにより、最初からメモリセルの書き込み／消去速度が異なっている場合もある。

一方、消去は、ブロック単位で行われる。しかし、上述のように、１ブロック内には、消去が速いメモリセルと消去が遅いメモリセルとが混在する。この場合、消去が遅いメモリセルが所定の閾値範囲内に収まるように制御すると、消去が速いメモリセルが所定の閾値範囲から外れて過消去状態になる。過消去状態のメモリセルに対しては、書き戻し動作により、再び、所定の閾値範囲内に戻すが、この時、再び、消去の遅いメモリセルが所定の閾値範囲から外れる。

従って、消去／書き戻しを繰り返し行って、１ブロック内の全てのメモリセルを所定の閾値範囲内に収束させる必要があり、結果として、消去時間が増大する。

特開２００５−８５３０９号公報

実施形態は、不揮発性半導体メモリの消去時間を短くする技術を提案する。

実施形態によれば、不揮発性半導体メモリは、複数のワード線を備えるブロックを有し、前記複数のワード線に複数のメモリセルが接続されるメモリセルアレイと、前記複数のメモリセルに対するデータ消去をブロック消去とするか又はページ消去とするかを決定するコントローラと、前記データ消去が完了したか否かを検証するベリファイ回路とを備え、かつ、前記コントローラは、所定条件下で前記ブロック消去を実行した後に前記ベリファイ回路による検証を行う第１手段と、前記ベリファイ回路による検証により消去完了と判断されたメモリセル数がｎ（ｎは予め定められた自然数）個以下のときに続けて前記ブロック消去を実行する第２手段と、前記ベリファイ回路による検証により消去完了と判断されたメモリセル数がｎ個を越えるときに続けて前記ページ消去を実行する第３手段とを備える。

実施形態の不揮発性半導体メモリを示す図。 バンク／ブロック／ページ構成を示す図。 ＮＯＲ型メモリセルアレイを示す図。 ２値メモリのビットアサインを示す図。 ４値メモリのビットアサインを示す図。 過消去状態を示す図。 実施形態の消去動作を示すフローチャート。 変形例としてのフラグを示す図。 変形例としての回路を示す図。 ページ消去の様子を示す図。 変形例としての条件を示す図。

以下、図面を参照しながら実施形態を説明する。

図１は、実施形態の不揮発性半導体メモリを示している。

メモリセルアレイ１１は、ＮＯＲ型、ＮＡＮＤ型などを有し、電荷蓄積層を有するメモリセルを備える。メモリセルは、電荷蓄積層内の電荷量により２値(2-levels)又は多値データ(multi-levels)を記憶する。

メモリセルアレイ１１は、例えば、図２に示すバンク、ブロック及びページを有する。即ち、メモリセルアレイ１１は、複数のバンク（本例では、８バンク）を備える。１つのバンクは、複数のブロック（本例では、６４ブロック）を備える。また、１つのブロックは、複数のページ（本例では、５１２ページ）を備える。１つのページは、例えば、２５６ワードである。

メモリセルアレイ１１がＮＯＲ型のとき、メモリセルアレイ１１の等価回路図は、例えば、図３に示すようになる。同図において、ワード線ＷＬ０〜ＷＬ５１１に接続される複数のメモリセルＭＣは、１ブロックを構成する。また、メモリセルＭＣが２値を記憶するとき、１ページは、１本のワード線に接続される２０４８個（２５６バイト）のメモリセルＭＣとなる。

複数のメモリセルＭＣは、それぞれ、ビット線ＢＬ０〜ＢＬ２０４７とソース線ＳＬとの間に接続される。また、複数のメモリセルＭＣは、それらに共通のセルＮウェル（Ｎ型ウェル領域）２１内のセルＰウェル（Ｐ型ウェル領域）２２内に配置される。

デコーダ／ドライバ１２は、メモリセルアレイ１１内のブロックの選択及びワード線の選択を行い、かつ、動作モードに応じて複数のワード線を駆動する。

本実施形態では、デコーダ／ドライバ１２は、消去動作時に、消去対象となる１つのブロック（選択ブロック）を選択すると共に、制御信号φ_{ｂｌｏｃｋ}が“Ｈ”のとき、選択ブロック内の全てのワード線を選択する。この時、電位発生回路１３は、図３のセルＰウェル２２に、例えば、０Ｖを印加し、かつ、デコーダ／ドライバ１２を介して、選択ブロック内の全てのワード線に消去用の負電位（消去電位）−Ｖｅｒａを印加する。

また、デコーダ／ドライバ１２は、消去動作時に、消去対象となる１つのブロック（選択ブロック）を選択すると共に、制御信号φ_{ｂｌｏｃｋ}が“Ｌ”のとき、選択ブロック内の１本のワード線（選択ワード線）を選択する。この時、電位発生回路１３は、図３のセルＰウェル２２に、例えば、０Ｖを印加し、かつ、デコーダ／ドライバ１２を介して、選択ブロック内の選択ワード線に消去用の負電位（消去電位）−Ｖｅｒａを印加し、残りの非選択ワード線に、例えば、０Ｖを印加する。

センスアンプ１４は、メモリセルアレイ１１からの読み出しデータ（ベリファイ読み出しデータを含む）をセンスする。Ｉ／Ｏ１５は、データ入出力のためのインターフェイス回路として機能する。

ベリファイ回路１６は、ベリファイ読み出しデータに基づいて、メモリセルに対する書き込み／消去が完了したか否かを検証する。ベリファイ結果（パス／フェイル）は、コントローラ１７に転送される。

本実施形態では、コントローラ１７は、消去動作時に、まず、所定条件下で、選択ブロック内の全てのメモリセルを消去対象とするブロック消去（仮消去）を実行する。そして、コントローラ１７は、この仮消去のベリファイ結果に基づいて、この後、続けて行う消去を、ブロック消去とするか、又は、選択ブロック内の１ページ（選択ページ）内のメモリセルを消去対象とするページ消去とするか、を決定する。

また、コントローラ１７は、ブロック消去を実行するとき、制御信号φ_{ｂｌｏｃｋ}を“Ｈ”にし、ページ消去を実行するとき、制御信号φ_{ｂｌｏｃｋ}を“Ｌ”にする。

ここで、ページ消去とは、選択された１本のワード線に接続される複数のメモリセルに対するデータ消去を意味する。１本のワード線に接続される複数のメモリセルにより１ページが構成されるときは、ページ消去は、１ページのデータ消去を意味するが、１本のワード線に接続される複数のメモリセルにより複数ページが構成されるときは、ページ消去は、複数ページのデータ消去を意味する。

アドレス発生回路１８は、外部アドレス信号Ａ１と内部アドレス信号Ａ２とを選択するセレクタ（マルチプレクサ）１９と、内部アドレス信号Ａ２を発生するカウンタ２０とを備える。カウンタ２０は、ページ消去時に、選択ブロック内のページアドレスを１つずつインクリメントしていくために使用する。

次に、図１乃至図３の不揮発性半導体メモリの消去動作について説明する。
消去動作は、メモリセルの閾値電圧を初期状態に戻す動作である。

例えば、２値メモリの場合、図４に示すように、ビットアサインは、“１”（消去状態）及び“０”（書き込み状態）共に０Ｖ以上に設定される。また、例えば、４値メモリの場合、図５に示すように、ビットアサインは、“１１”（消去状態）及び“１０”／“００”／“０１”（書き込み状態）共に０Ｖ以上に設定される。

この場合、消去動作により書き込み状態から消去状態へ戻すとき、図６に示すように、全てのメモリセルの閾値電圧を消去ベリファイ電位Ｖ_ＥＶよりも低くするように制御すると、過消去状態が発生する。特に、図４及び図５に示すようなビットアサインでは、消去が速いメモリセルの閾値電圧は、図６に示すように、０Ｖ以下になる。

このような閾値電圧が０Ｖ以下のメモリセルは、ノーマリオンの状態となり、非選択であってもオン状態となるため、例えば、読み出し動作に悪影響を与える。

そこで、一般的には、図６に示すように、書き戻し動作が実行される。書き戻し動作は、消去状態から書き込み状態にする通常の書き込みよりも書き込み条件を緩く、即ち、閾値変動幅を小さくした書き込みのことであり、全てのメモリセルの閾値電圧を書き戻しベリファイ電位Ｖ_ＰＶよりも高くすることを目的とする。

しかし、このような書き戻し動作は、消去対象となる選択ブロック内の全てのメモリセルに対して行われるため、結果として、消去が遅いメモリセルの閾値電圧は、図６に示すように、再び、消去ベリファイ電位Ｖ_ＥＶよりも高くなる。

従って、このような消去動作では、１ブロック内の全てのメモリセルを所定の閾値範囲内に収束させるために、多くの時間を必要とする。

そこで、本実施形態では、このような書き戻し動作の回数を削減又は不要とするために、図７に示すような消去動作を提案する。

まず、所定条件下で、選択ブロック内の全てのメモリセルを消去対象とするブロック消去（仮消去）を、１回又は複数回実行する。そして、この仮消去のベリファイ結果に基づいて、この後、続けて行う消去を、ブロック消去とするか、又は、選択ブロック内の１ページ（選択ページ）内のメモリセルを消去対象とするページ消去とするか、を決定する（ステップＳＴ１〜ＳＴ２）。

ここで、仮消去の条件とは、以下の条件のうちの１つ又はそれ以上とする。

・ 書き込み状態から消去状態にする通常の消去動作時に選択ブロック内の全てのメモリセルに消去電位を印加する期間をｔ１としたとき、ｔ１よりも短い期間ｔ２、選択ブロック内の全てのメモリセルに消去電位を印加する。

・ 書き込み状態から消去状態にする通常の消去動作時に選択ブロック内の全てのメモリセルのコントロールゲート（ワード線）とセルＰウェルとの間に印加される電圧をＶ１としたとき、Ｖ１よりも小さい電圧Ｖ２を、選択ブロック内の全てのメモリセルのコントロールゲートとセルＰウェルとの間に印加する。

・ 書き込み状態から消去状態にする通常の消去動作時に用いる消去ベリファイ電位をＶ_ＥＶ１としたとき、Ｖ_ＥＶ１よりも高い消去ベリファイ電位Ｖ_ＥＶ２を用いて選択ブロック内の全てのメモリセルの消去の完了／未完了を検証する。

尚、上述の条件で規定されたもの以外については、通常の消去動作時の条件を使用することとする。

そして、以上の条件下で、仮消去を行い、仮消去後に消去完了と判断されたメモリセル数がｎ（ｎは予め定められた自然数）個以下のときは、この後、ブロック消去による通常の消去動作が行われる（ステップＳＴ３〜ＳＴ４）。

これは、消去が遅いメモリセル数が少ないことを表しているためであり、この後、続けて、ブロック消去を実行しても、過消去状態のメモリセルが発生する確率は低いと考えられるためである。

このブロック消去では、図１の制御信号φ_{ｂｌｏｃｋ}が“Ｈ”になる。このため、消去対象となる選択ブロック内の全てのワード線に消去用の負電位（消去電位）−Ｖｅｒａが印加され、セルＰウェルに、例えば、０Ｖが印加される。

これにより、選択ブロック内のメモリセルの電荷蓄積層からセルＰウェルに電子が引き抜かれ、メモリセルの閾値が低下する。

これに対し、仮消去後に消去完了と判断されたメモリセル数がｎ個を越えるときは、ページ消去移行の条件を満たすと判断され、この後、ページ消去による通常の消去動作が行われる（ステップＳＴ５〜ＳＴ６）。

これは、消去が遅いメモリセル数が多いことを表しているためであり、この後、続けて、ブロック消去を実行すると、過消去状態のメモリセルが発生する確率が高くなると考えられるためである。

このページ消去では、図１の制御信号φ_{ｂｌｏｃｋ}が“Ｌ”になる。このため、消去対象となる選択ブロック内の１本のワード線（選択ワード線）に消去用の負電位（消去電位）−Ｖｅｒａが印加され、残りの非選択ワード線及びセルＰウェルに、それぞれ、例えば、０Ｖが印加される。

これにより、選択ブロック内の選択ワード線に接続されるメモリセルの電荷蓄積層からセルＰウェルに電子が引き抜かれ、メモリセルの閾値が低下する。

ここで、選択ブロック内の複数のワード線は、例えば、図１のカウンタ２０により１つずつ順番に選択される。図３のメモリセルアレイを例にとると、まず、ワード線ＷＬ０が選択される。ワード線ＷＬ０に接続される１ページについて１回又は複数回のページ消去を実行し、ページ消去後のベリファイをパスしたときにはその時点でページ消去を終了し、次のワード線ＷＬ１に移行する。このようにして全てのワード線ＷＬ０〜ＷＬ５１１について順次ページ消去を実行する。

以上、説明したように、実施形態によれば、まず、通常の消去動作よりも緩い条件、即ち、１回の消去動作による閾値変動幅が通常の消去動作よりも小さい条件、又は、消去ベリファイ電位を通常の消去ベリファイ電位よりも高くする条件により、ブロック消去（仮消去）を実行する。そして、この仮消去の結果に応じて、この後、引き続き行われる消去動作の単位（ブロック消去／ページ消去）を決定する。

このような消去動作によれば、消去と書き戻しの繰り返し動作の回数を削減又はなくすことができ、消去時間の短縮を図ることができる。また、消去動作時にメモリセルに電圧ストレスが印加される時間も短くすることができるため、メモリセルの特性変動（消去が遅くなるなど）が抑制される。

また、本実施形態による消去動作は、最初のブロック消去（仮消去）の結果に基づいて、その後に行われる消去の単位（ブロック消去／ページ消去）を変えるものであり、例えば、レジスタに記憶されたデータに基づいて、ブロック消去とページ消去とを選択的に用いるコンベンショナルな不揮発性半導体メモリとは大きく異なる。

本実施形態では、ブロック消去を行うか、又は、ページ消去を行うか、を記憶しておくためのレジスタが不要なため、不揮発性半導体メモリの回路面積又はチップサイズの縮小を図ることも可能である。

但し、不揮発性半導体メモリの出荷後、メモリセルの特性は劣化していくのが通常であるから、図７のフローにより１回目の消去動作を行った後に消去が遅いメモリセルが多く存在するブロックが判明したときは、例えば、図８に示すように、そのブロックに対応するフラグを立て（“Ｌ”から“Ｈ”にし）、２回目以降の消去動作では、図７のフローによらず、初めからページ消去を行うような制御を行ってもよい。

図９は、図１の不揮発性半導体メモリの変形例である。
図９の不揮発性半導体メモリにおいて、図１と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。

この変形例が図１と異なる点は、選択ブロック内の全てのページに対するページ消去動作（ベリファイ動作を除く）を同時に行う点にある。この後、ベリファイ動作は、図１と同様に、ページ毎に行う。

即ち、デコーダ／ドライバ１２は、制御信号φ_{ｂｌｏｃｋ}が“Ｌ”のとき、選択ブロック内の複数のワード線のうち、選択ワード線に消去用の負電位（消去電位）−Ｖｅｒａを印加し、非選択ワード線に、例えば、０Ｖを印加する。また、電位発生回路１３は、図３のセルＰウェル２２に、例えば、０Ｖを印加する。

この時の様子を図１０に示す。選択ブロック内の全てのワード線に−Ｖｅｒａを印加するのではなく、ベリファイがフェイルのワード線（ページ）に対してのみ、−Ｖｅｒａを印加することにより、ページ消去が可能になる。

尚、選択ブロック内の複数のワード線は、コントローラ１７からの制御信号Ｐ(pass)／Ｆ(fail)により、選択ワード線と非選択ワード線とに分けられる。

制御信号Ｐ／Ｆは、複数のワード線の各々について、ベリファイをパスしているか、又は、フェイルしているか、を示す信号である。従って、ベリファイをパスしているワード線（ページ）は、非選択ワード線になり、ベリファイをフェイルしているワード線（ページ）は、選択ワード線になる。

これにより、選択ブロック内の全てのページに対するページ消去動作（ベリファイ動作を除く）を同時に行うことができ、消去時間をさらに短縮することができる。

図１１は、図７の仮消去の条件の変形例である。

ブロック消去を行うか、又は、ページ消去を行うか、を決定する仮消去において、以下の条件を採用することも可能である。

消去状態のメモリセルの閾値分布の下限と０ＶとのマージンΔを決めたとき、消去ベリファイ電位Ｖ_ＥＶ’によりベリファイ読み出しを行う。

この時、消去ベリファイ電位Ｖ_ＥＶ’よりも低い閾値電圧を有するメモリセル数（ハッチング部分）がｎ個以下のときは、この後、ブロック消去による通常の消去動作を行う。これに対し、消去ベリファイ電位Ｖ_ＥＶ’よりも低い閾値電圧を有するメモリセル数がｎ個を越えるときは、この後、ページ消去による通常の消去動作を行う。

このような条件によっても、消去と書き戻しの繰り返し動作の回数を削減又はなくすことができ、消去時間の短縮を図ることができる。また、消去動作時にメモリセルに電圧ストレスが印加される時間も短くすることができるため、メモリセルの特性変動（消去が遅くなるなど）が抑制される。

４． むすび
実施形態によれば、不揮発性半導体メモリの消去時間を短くすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１： メモリセルアレイ、 １２： ドライバ／デコーダ、 １３： 電位発生回路、 １４： センスアンプ、 １５： Ｉ／Ｏ、 １６： ベリファイ回路、 １７： コントローラ、 １８： アドレス発生回路、 １９： セレクタ、 ２０： カウンタ、 ２１： セルＮウェル、 ２２： セルＰウェル。

Claims (5)

1. 複数のワード線を備えるブロックを有し、前記複数のワード線に複数のメモリセルが接続されるメモリセルアレイと、前記複数のメモリセルに対するデータ消去をブロック消去とするか又はページ消去とするかを決定するコントローラと、前記データ消去が完了したか否かを検証するベリファイ回路とを具備し、
   前記コントローラは、所定条件下で前記ブロック消去を実行した後に前記ベリファイ回路による検証を行う第１手段と、前記ベリファイ回路による検証により消去完了と判断されたメモリセル数がｎ（ｎは予め定められた自然数）個以下のときに続けて前記ブロック消去を実行する第２手段と、前記ベリファイ回路による検証により消去完了と判断されたメモリセル数がｎ個を越えるときに続けて前記ページ消去を実行する第３手段と
   を備える不揮発性半導体メモリ。
2. 前記所定条件は、前記第２手段のブロック消去又は前記第３手段のページ消去において前記複数のメモリセルに消去電位を印加する期間よりも短い期間、前記複数のメモリセルに前記消去電位を印加することである請求項１に記載の不揮発性半導体メモリ。
3. 前記所定条件は、前記第２手段のブロック消去又は前記第３手段のページ消去において前記複数のメモリセルのコントロールゲートとウェル領域との間に印加される電圧よりも小さい電圧を、前記複数のメモリセルのコントロールゲートとウェル領域との間に印加することである請求項１に記載の不揮発性半導体メモリ。
4. 前記所定条件は、前記第２手段のブロック消去後の前記ベリファイ回路による検証又は前記第３手段のページ消去後の前記ベリファイ回路による検証に用いる消去ベリファイ電位よりも高い消去ベリファイ電位を用いて前記消去完了の有無を判断することである請求項１に記載の不揮発性半導体メモリ。
5. 複数のワード線を備えるブロックを有し、前記複数のワード線に複数のメモリセルが接続されるメモリセルアレイと、前記複数のメモリセルに対するデータ消去をブロック消去とするか又はページ消去とするかを決定するコントローラと、前記データ消去が完了したか否かを検証するベリファイ回路とを具備し、
   前記コントローラは、前記ブロック消去を実行した後に、消去状態の閾値分布の下限を示す消去ベリファイ電位を用いて前記ベリファイ回路による検証を行う第１手段と、前記ベリファイ回路による検証により、前記消去ベリファイ電位よりも低い閾値電圧を有するメモリセル数がｎ（ｎは予め定められた自然数）個以下と判断されたときに続けて前記ブロック消去を実行する第２手段と、前記ベリファイ回路による検証により、前記消去ベリファイ電位よりも低い閾値電圧を有するメモリセル数がｎ個を超えると判断されたときに続けて前記ページ消去を実行する第３手段と
   を備える不揮発性半導体メモリ。

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