JP2010218637A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

【課題】データリテンションの劣化によるデータの破壊を抑制できる半導体記憶装置およびその制御方法を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイ１１と、メモリセルに実際の読み出しレベルのパラメータで読み出しを行った、第１読み出しデータをラッチする第１データラッチ回路ＤＬ１と、前記メモリセルに前記実際の読み出しレベルより高くシフトさせたレベルのパラメータにて読み出しを行った、第２読み出しデータをラッチする第２データラッチ回路ＤＬ２と、前記第１，第２読み出しデータを演算する演算回路ＣＢと、前記演算回路の演算結果において前記第１読み出しデータと前記第２読み出しデータとの差異の数データの数（Ｎ）をカウントするカウンタ回路ＢＳと、前記数（Ｎ）と基準数（Ｍ）との大小比較を行い、Ｎ≧Ｍの場合は、フラグ情報を外部に出力するよう制御する制御回路１７とを具備する。
【選択図】図３

Description

この発明は、半導体記憶装置およびその制御方法に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。

半導体記憶装置のうち、例えば、ＮＡＮＤ型フラッシュメモリは、メモリセルを複数個直列に接続したものを基本単位（ＮＡＮＤ unit）とし、その一端はセレクトゲート（ＳＧＤ）を通してビット線に、他端はセレクトゲート（ＳＧＳ）を通してソース線に接続されている。

データの読み出し、データ書込み動作は、１つのワード線につながる１ページと呼ばれる単位で一括して行われる。そしてビット線側セレクトゲート（ＳＧＤ）とソース線側セレクトゲート（ＳＧＳ）に挟まれたページの集合体がブロックを構成する。

ここで、ＮＡＮＤ型フラッシュメモリのデータの記憶は、フローティングゲート内に電子を出し入れし、メモリセルの閾値を変動させることによって行う。フローティングゲートは、例えば、絶縁膜であるゲート間絶縁膜等によって周りが囲まれて絶縁されており、そのため、電気的に注入、若しくは、放出した後で電源を切っても、電子はフローティングゲート内に不揮発に保持される。

しかしながら、近年、データリテンションによるデータの破壊が問題になってきている（例えば、特許文献１参照）。データリテンションとは、メモリセルがより安定な状態に戻ろうとして、フローティングゲート内に注入された電子が漏れ出したり、新たに入ったりすることにより、メモリセルの閾値が変動してしまうことである。

特開２００３−６００９３

この発明は、データリテンションの劣化によるデータの破壊を抑制する半導体記憶装置およびその制御方法を提供する。

この発明の一態様に係る半導体記憶装置は、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、前記メモリセルに実際の読み出しレベルのパラメータで読み出しを行った、第１読み出しデータをラッチする第１データラッチ回路と、前記メモリセルに前記実際の読み出しレベルより高くシフトさせたレベルのパラメータにて読み出しを行った、第２読み出しデータをラッチする第２データラッチ回路と、前記第１，第２読み出しデータを演算する演算回路と、前記演算回路の演算結果において前記第１読み出しデータと前記第２読み出しデータとの差異の数（Ｎ）をカウントするカウンタ回路と、前記数（Ｎ）と基準数（Ｍ）との大小比較を行い、Ｎ≧Ｍの場合は、フラグ情報を外部に出力するよう制御する制御回路とを具備する。

この発明の一態様に係る半導体記憶装置の制御方法は、メモリセルに実際の読み出しレベルにて読み出しを行い、第１読み出しデータを取得し、前記メモリセルに前記実際の読み出しレベルより高くシフトさせたレベルにて読み出しを行い、第２読み出しデータを取得し、前記第１，第２読み出しデータを演算し、前記演算結果において前記第１読み出しデータと前記第２読み出しデータとの差異の数（Ｎ）をカウントし、前記数（Ｎ）と基準数（Ｍ）との大小比較を行い、Ｎ≧Ｍの場合は、フラグ情報を外部に出力することを具備する。

この発明によれば、データリテンションの劣化によるデータの破壊を抑制する半導体記憶装置およびその制御方法が得られる。

この発明の半導体記憶装置に係る全体構成例を示すシステムブロック図。 図１中のブロック（ＲＯＭＦＵＳＥブロック）を示す等価回路図。 第１の実施形態に係るカラムデコーダの構成例を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置の閾値分布（２値）を示す図。 第１の実施形態に係る半導体記憶装置のデータリフレッシュ制御動作を示すフロー図。 図５中のステップ（ＳＴ１〜ＳＴ５）を説明するためのブロック図。 図５中のステップ（ＳＴ２）を説明するための閾値分布を示す図。 図５中のステップ（ＳＴ６）に係る半導体記憶装置の単位記憶領域（ページ）を示す図。 第２の実施形態に係る半導体記憶装置の閾値分布（多値）を示す図。 第２の実施形態に係る半導体記憶装置のデータリフレッシュ制御動作を示す閾値分布図。 第２の実施形態に係る半導体記憶装置の単位記憶領域（ページ）を示す図。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。以下、この説明では、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

［第１の実施形態（２値（ＳＬＣ）の場合の一例）］
図１乃至図８を用いて、この発明の第１の実施形態に係る半導体記憶装置およびその制御方法を説明する。本例は、一つのメモリセルに１ビットデータを記憶可能な２値メモリセル（ＳＬＣ：Single Level Cell）に関するものである。
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例について説明する。
図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１，カラムデコーダ１２，データ入出力バッファ１４，データ入出力端子１５，ワード線駆動回路１６，制御回路１７，および制御信号入力端子１８，を備える。

メモリセルアレイ１１は、メモリセルアレイ領域１１−１およびＲＯＭＦＵＳＥアレイ領域１１−２からなり、複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成されている。複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）のそれぞれは、複数のワード線および複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備える。このメモリセルアレイ１１には、ワード線を制御するワード線駆動回路１６とビット線を制御するためのカラムデコーダ１２、および制御回路１７とが電気的に接続される。

メモリセルアレイ領域１１−１は、本例の場合、複数のブロック（ＢＬＯＣＫ２〜ＢＬＯＣＫｎ）を備え、ユーザデータ等の一般データを書込み、読み出し、消去される。

ＲＯＭＦＵＳＥアレイ領域１１−２は、本例の場合、ＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）を備える。ＲＯＭＦＵＳＥブロックには、製造されたＮＡＮＤ型フラッシュメモリチップの製造起因による回路動作のばらつきに応じて、チップの初期回路設定を最適化したり、不良カラムや不良ブロックが生じた場合の、良品カラムやブロック（リダンダンシ）に置換する情報や、読み出しレベル（Ｖｒ０）に係るパラメータ等が記録されている。これらは、例えば、電源立ち上げ時に、そのＲＯＭＦＵＳＥブロックから読み出され、制御回路１７のレジスタ回路Ｒｅｇに読み込まれ、ＮＡＮＤ型フラッシュメモリの動作を最適化するために用いられる。これについては、後述するデータリフレッシュ制御動作の説明の際に、より詳しく説明する。

カラムデコーダ１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、カラムデコーダ１２は、制御回路１７の制御に従い、ビット線を介してメモリセルアレイ１１中のメモリセルに書込み制御電圧を印加してメモリセルに書込みを行なう。カラムデコーダ１２には、データ入出力バッファ１４が接続されている。カラムデコーダ１２の構成については、後述する。

カラムデコーダ１３によって選択され読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、外部のメモリコントローラやホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力された読み出しデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンド（Command）、アドレス（Address）、および書込みデータ（Data）を出力する。ホスト機器からデータ入出力端子１５に入力された書込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１２内の選択されたデータ記憶回路（図示せず）に供給される。一方、各種コマンド（Command）およびアドレス（Address）は、制御回路１７に供給される。

ワード線駆動回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に、データ読み出し、データ書込み、あるいは消去に必要な電圧を印加する。

制御回路１７は、レジスタ回路Ｒｅｇおよびカウンタ回路ＢＳを備え、電気的に接続される各回路に必要な制御信号および制御電圧を与える。制御回路１７は、メモリセルアレイ１１、カラムデコーダ１２、データ入出力バッファ１４、およびワード線駆動回路１６に電気的に接続される。接続された上記構成回路は、制御回路１７によって制御される。制御回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は内部電圧発生回路を有し、接続された上記構成回路の動作に必要な制御電圧を供給する。

レジスタ回路Ｒｅｇは、後述するように、データリフレッシュ動作の際の、電源立ち上げ時にＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）から読み出される各パラメータに係るリダンダンシ情報等を記憶する。

カウンタ回路（ビットスキャン回路）ＢＳは、例えば、後述するデータリフレッシュ制御動作の一ステップ（ＳＴ５）の際において、第３データラッチ回路ＤＬ３が格納するデータのうちの”０”データ数（第１読み出しデータと第２読み出しデータとの差異の数）（Ｎ）をカウントする。

ここで、上記カラムデコーダ１２、データ入出力バッファ１４、ワード線駆動回路１６、制御回路１７は、書込み回路、読み出し回路、および消去回路を構成している。

１−２．ブロック（ＢＬＯＣＫ１）の構成例
次に、図２を用いて、第１の実施形態に係るメモリセルアレイ１１を構成するブロック（ＢＬＯＣＫ）の構成例について説明する。ここでは、図１中の一ブロック（ＢＬＯＣＫ１（ＲＯＭＦＵＳＥブロック））を一例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルは、一括して消去される。そのため、ブロックは消去単位である。

ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ワード線と交差するビット線方向（ＢＬ方向）に配置され電流経路が直列接続される３２個のメモリセルＭＴからなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。

メモリセル（メモリセルトランジスタ）ＭＴは、半導体基板上に、順次、ゲート絶縁膜，フローティングゲートＦＧ，ゲート間絶縁膜，およびコントロールゲートＣＧが積層されてなる積層構造である。

ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応して複数のビット線ＢＬのいずれかに接続される。

ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。

ワード線ＷＬ０〜ＷＬ３２ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ（ＰＡＧＥ１）が存在する。このページごとに、読み出し動作、書込み動作が行われるため、ページは読み出し単位であり、書込み単位である。

また、上記のように、本例に係るＢＬＯＣＫ１（ＲＯＭＦＵＳＥブロック）のページは、製造されたフラッシュメモリチップの製造起因による回路動作のばらつきに応じて、チップの初期回路設定を最適化したり、不良カラムや不良ブロックが生じた場合、良品カラムや良品ブロックに置換するためのリダンダンシに関する情報（リダンダンシ情報）を記録する記憶回路として働く。リダンダンシ情報は、後述するデータリフレッシュ制御動作の際の電源立ち上げ時に、ＲＯＭＦＵＳＥブロックから読み出され、制御回路１７のレジスタ回路Ｒｅｇに読み込まれ、フラッシュメモリチップの動作を最適化するために用いられる。

例えば、このＲＯＭＦＵＳＥブロックのページのいずれかに記憶されるパラメータに係るリダンダンシ情報は、下記の通りである。さらに、下記パラメータは、チップ毎（ＮＡＮＤ型フラッシュメモリ１０毎）、ブロックごと、さらにはページごとに可変である。
通常読み出し電圧レベル：Ｖｒ０
通常読み出しレベルからのシフト値：ΔＶth０
許容不良数（基準数）：Ｍ
尚、本例では、ＮＡＮＤストリングは、３２個のメモリセルＭＴから構成されるが、２つ以上のメモリセル、例えば、８個、１６個等から構成されていればよく、特に３２個に限定されるというものではない。

１−３．カラムデコーダの構成例
次に、図３を用いて、本例に係るカラムデコーダの構成例について説明する。
図示するように、本例に係るカラムデコーダ１２は、センスアンプＳ／Ａ，演算器ＣＢ，および第１乃至第３データラッチ回路ＤＬ１〜ＤＬ３を備える。尚、本例の場合、上記センスアンプＳ／Ａ，演算器ＣＢ，第１乃至第３データラッチ回路ＤＬ１〜ＤＬ３は、各ビット線ＢＬごとに存在する。そのため、例えば、データラッチ回路ＤＬ１〜ＤＬ３は、各ビット線ＢＬ毎に３つずつ存在することとなる。

センスアンプＳ／Ａは、メモリセルＭＴのデータを増幅し、読み出す。
演算器ＣＢは、後述するデータリフレッシュ制御動作の際に、第１データラッチ回路ＤＬ１に格納されるデータと、第２データラッチ回路ＤＬ２に格納されるデータとの論理的排他和（ＸＮＯＲ）を演算する。
第１データラッチ回路ＤＬ１は、データリフレッシュ制御動作の一ステップ（ＳＴ１）の際のページデータ（第１読み出しデータ）を格納する。
第２データラッチ回路ＤＬ２は、データリフレッシュ制御動作の一ステップ（ＳＴ２）の際のページデータ（第２読み出しデータ）を格納する。
第３データラッチ回路ＤＬ３は、データリフレッシュ制御動作の一ステップ（ＳＴ４）の際において、演算器ＣＢによる演算結果を格納する。尚、この第３データラッチ回路ＤＬ３は、データリフレッシュ制御動作において必ずしも必須のものではない。
１−４．閾値分布の例（ＳＬＣ）
次に、図４を用いて、本例に係る．閾値分布の例（ＳＬＣ）について説明する。図示するように、本例は、一つのメモリセル（ＭＴ）に１ビットデータを記憶可能な２値メモリセル（ＳＬＣ）である。そのため、”１（Ｅ）”状態、および”０（Ａ）”状態の２つの閾値分布が存在する。また、中性閾値電圧Ｖｎと”０（Ａ）”状態との間の位置に、”０（Ａ）”状態を読み出すための読み出し電圧Ｖｒ０が設定される。

＜２．データリフレッシュ制御動作＞
次に、図５乃至図８を用いて、本例に係るデータリフレッシュ制御動作について説明する。以下、この説明では、図５のフローに沿って、説明する。また、図６に示すように、ここでは、ＷＬ０に対応するページ０（ＮＡＮＤストリングの最もソース線ＳＬに近い側のワード線）について、データリフレッシュ制御動作を行う場合を一例に挙げる。
＜２．制御動作＞
（ステップＳＴ０）
電源電圧が入力されると、まず、例えば、外部のコントローラ（図示せず）により、データリテンションのチェックを行いたいブロックのブロックアドレスと、動作実行コマンドが入力される。

（ステップＳＴ１）
続いて、ＮＡＮＤ型フラッシュメモリ側では、入力されたブロックアドレスのワード線ＷＬ０に対応するページ０（ＮＡＮＤストリングの最もソース線ＳＬに近い側のワード線）から、通常の読み出し電圧レベルＶｒ０にて、データ読み出しを行う。より具体的には、制御回路１７の制御により、ＲＯＭＦＵＳＥブロックから通常の読み出し電圧レベルＶｒ０に係るパラメータがレジスタ回路Ｒｅｇに読み込まれることより行う。その後、第１データラッチ回路ＤＬ１へ、上記読み出しデータ（第１読み出しデータ）を転送する。

（ステップＳＴ２）
続いて、図７に示すように、上記ステップＳＴ１の際の通常の読み出し電圧レベル（Ｖｒ０）より少し高い電圧レベル（Ｖｒ０＋ΔＶth０）にてデータ読み出しを行い、この読み出しデータ（第２読み出しデータ）を第２データラッチ回路ＤＬ２へ転送する。これは、本例のように、中性閾値電圧（Ｖｎ）が、読み出し電圧レベル（Ｖｒ０）よりも低く、即ち、データリテンションが進んだ場合である。より具体的には、制御回路１７の制御により、ＲＯＭＦＵＳＥブロックから通常の読み出し電圧レベルより少し高い電圧レベル（Ｖｒ０＋ΔＶth０）に係るパラメータがレジスタ回路Ｒｅｇに読み込まれること、より行う。
一方、このステップＳＴ２の際において、中性閾値電圧（Ｖｎ）が、読み出し電圧レベル（Ｖｒ０）よりも高い場合（データリテンションが、まだそれほど進んでいない場合）には、通常の読み出し電圧レベル（Ｖｒ０）より低い電圧レベル（Ｖｒ０−ΔＶth０）にてデータ読み出しを行う。この場合のように、データリテンションによってセルの閾値が通常の読み出し電圧レベルより低い電圧レベル（Ｖｒ０−ΔＶth０）よりも低くなっている場合には、読み出しデータを反転させた反転データを、第２データラッチ回路ＤＬ２へ転送する。

（ステップＳＴ３）
続いて、演算器ＣＢにて、第１データラッチ回路ＤＬ１の格納データ（第１読み出しデータ）と、第２データラッチ回路ＤＬ２の格納データ（第２読み出しデータ）との論理的排他和ＸＮＯＲを演算し、演算結果を第３データラッチ回路ＤＬ３へ転送する。この際、第３データラッチ回路ＤＬ３に格納される演算結果データが、”１”データの場合は第１，第２データラッチ回路のデータが等しく（ＤＬ１＝ＤＬ２）、”０”データの場合は第１，第２データラッチ回路のデータが異なる（ＤＬ１≠ＤＬ２）、とする。

（ステップＳＴ４）
続いて、制御回路１７の制御に従ったカウンタ回路ＢＳが、第３データラッチ回路ＤＬ３に格納される演算結果データのうちの、”０”データの数（第１読み出しデータと第２読み出しデータとの差異の数）（Ｎ）をカウントする。

（ステップＳＴ５）
続いて、制御回路１７は、上記ステップＳＴ５でカウントした”０”データの数（前記第１読み出しデータと前記第２読み出しデータとの差異の数）（Ｎ）と、あらかじめ、例えば、ＲＯＭＦＵＳＥブロックに記憶される基準数（許容不良数）（Ｍ）に係るパラメータとの大小比較による判定を行う。

この際、”０”データの数（Ｎ）が基準数（Ｍ）以上（Ｎ≧Ｍ）である場合（ＦＡＩＬ）には、この判定結果を制御回路１７内にあるレジスタＲｅｇに保持し、次のステップＳＴ６に進む。

一方、”０”データの数（Ｎ）が基準数（Ｍ）未満（Ｎ＜Ｍ）である場合（ＰＡＳＳ）には、この判定結果を制御回路１７内にあるレジスタＲｅｇに保持し、この動作を終了する（Ｅｎｄ）。

（ステップＳＴ６）
続いて、外部のメモリコントローラ（図示せず）から所定のコマンドが入力されると、制御回路１７の制御に従い、上記ステップＳＴ５の際のＰＡＳＳ／ＦＡＩＬデータを出力する。

より具体的には、図８に示すように、”０”データの数（Ｎ）が基準数（Ｍ）以上（Ｎ≧Ｍ）である場合（ＦＡＩＬ）には、単位記憶領域であるページの冗長領域３４−１に、データの破壊が近づいているという”フラグ情報（１bitのデータ）３７−１”を付加し、ＮＡＮＤ型フラッシュメモリ側から外部のメモリコントローラに出力する。

続いて、外部のメモリコントローラは、上記”フラグ情報３７−１”を確認すると、対応するリダンダンシ情報（例えば、アドレス、データ等）をＮＡＮＤ型フラッシュメモリ側に入力する。

続いて、制御回路１７は、外部のメモリコントローラから入力された上記リダンダンシ情報に基づき、ＲＯＭＦＵＳＥアレイ領域１１−２中のＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）に、リダンダンシ情報（例えば、アドレス、データ等）を記憶させる。

続いて、制御回路１７は、ＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）からリダンダンシ情報を読み出し、他のページへ当該データをコピー（ブロックコピー）するいわゆる引越し書込みを行うように制御し、ページ０について本例のデータリフレッシュ制御動作を終了する。

以下、同様に、順次、ページ１，ページ２，…，ページｎと、上記ステップＳＴ１〜ＳＴ６のデータリテンション動作に係るデータ読み出しチェック動作を自動的に行う。このように、本例では、ページ０側から、順次、自動的にデータ読み出しチェックが実行されるが、これは、本例のＮＡＮＤ型フラッシュメモリのデータ書込は、上記ページ０側から行われるためである。また、このような書込み順序から、ページ０のデータが、最もデータリテンションが進んでいる場合が多い。
そのため、このＲＯＭＦＵＳＥブロックに記憶される上記パラメータは、例えば、順次、ページ０，ページ１，…，ページｎごとに小さくなるように、下記のような関係で、設定することが可能である。
通常読み出し電圧レベル：Ｖｒ０（ページ０）≧Ｖｒ０（ページ１）≧，…，≧Ｖｒ０（ページｎ）：
通常読み出しレベルからのシフト値：ΔＶth０（ページ０）≧ΔＶth０（ページ１）≧，…，≧ΔＶth０（ページｎ）
許容不良数：Ｍ（ページ０）≧Ｍ（ページ１）≧，…，≧Ｍ（ページｎ）
以上に説明したように、本例に係るデータリフレッシュ制御動作によれば、データリテンションによってデータが劣化した場合であっても、データが壊れる前に、データの破壊が近づいているという情報をフラグ情報（１bitのデータ）３７−１として外部に出力し、データのリダンダンシを行うことができる。その結果、データリテンションによるデータの破壊を防止できる。

尚、本例では、ブロック中の全ページ（ページ０，ページ１，…，ページｎ）について、データ読み出しチェック動作を行う例を一例に挙げたが、これに限られるものではない。例えば、全ページについてチェックするわけではなく、ブロック内で最もデータリテンションが進んだページ（ページ０）のみを、データ読み出しチェック動作することも同様に可能である。このような場合では、チェック動作の短時間化に対して有利である。また、ＮＡＮＤ型フラッシュメモリの場合、消去単位がブロック単位であるため、データの引越し書込みも、ブロック単位となる。そのため、ＮＡＮＤ型フラッシュメモリに適用した場合には、より短時間化に対して有利であると言える。

＜３．作用効果＞
この実施形態に係る半導体記憶装置およびその制御動作によれば、少なくとも下記（１）の効果が得られる。

（１）データリテンションの劣化によるデータの破壊を抑制する。
上記のように、本例に係る半導体記憶装置は、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルＭＴを備えるメモリセルアレイ１１と、メモリセルに実際の読み出しレベル（Ｖｒ０）のパラメータで読み出しを行った、第１読み出しデータをラッチする第１データラッチ回路ＤＬ１と、メモリセルに前記実際の読み出しレベルより高くシフトさせたレベル（Ｖｒ０＋ΔＶth０）のパラメータにて読み出しを行った第２読み出しデータをラッチする第２データラッチ回路ＤＬ２と、上記第１，第２読み出しデータの論理的排他和（ＸＮＯＲ）を演算する演算器ＣＢと、演算回路の演算結果において”０”データの数（前記第１読み出しデータと前記第２読み出しデータとの差異の数）（Ｎ）をカウントするカウンタ回路ＢＳと、数（Ｎ）と基準数（Ｍ）との大小比較を行い、Ｎ≧Ｍの場合は、フラグ情報３７−１を外部に出力するよう制御する制御回路１７と、を少なくとも備えるものである。

そのため、上記構成によれば、データリテンションによってデータが壊れる前に、データの破壊が近づいているという情報（フラグ情報（１bitのデータ）３７−１）を、ＮＡＮＤ型フラッシュメモリ側から外部（例えば、図示しないメモリコントローラ）へ出力することができる。換言すれば、書き込まれたセルの閾値電圧が、データリテンションによってある一定の変動量を越えたことを示すステータス（Status）データ（フラグ情報３７−１）を出力する機能を有するものである。

これにより、データリテンションによってデータが壊れる前に、他ブロックへのデータ移行（引越し書込み）を行うことができる点で、データリテンションの劣化によるデータの破壊を抑制する。

さらに、本例に係るデータリフレッシュ制御動作を実行するに際し、占有面積が大きいその他の回路等を設ける必要がない。そのため、微細化および製造コストの低減に対して有利である。

［第２の実施形態（多値（ＭＬＣ）の場合の一例）］
次に、第２の実施形態に係る半導体記憶装置およびその制御方法について、図９乃至図１１を用いて説明する。この実施形態は、１つのメモリセルに複数ビットのデータを記憶可能な多値メモリセル（ＭＬＣ：Mulch Level Cell）に適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
まず、図９を用いて、第２の実施形態に係る半導体記憶装置の構成例について説明する。
閾値分布の例（ＭＬＣ）
図９に示すように、本例に係る半導体記憶装置は、１つのメモリセルＭＣに複数ビットのデータ（本例では、４値）を記憶可能な多値メモリセルである点で、上記第１の実施形態と相違する。

図示するように、”１１（Ｅ）”状態，”０１（Ａ）”状態，”１０（Ｂ）”状態，”００（Ｃ）”状態の４つの閾値分布が存在する。中性閾値電圧Ｖｎと”０１（Ａ）”状態との間の位置に、”０（Ａ）”状態を読み出すための読み出し電圧Ｖｒ０１が設定される。”０１（Ａ）”状態と”１０（Ｂ）”状態との間の位置に、”１０（Ｂ）”状態を読み出すための読み出し電圧Ｖｒ１０が設定される。”１０（Ｂ）”状態と”００（Ｃ）”状態との間の位置に、”００（Ｃ）”状態を読み出すための読み出し電圧Ｖｒ００が設定される。

＜データリフレッシュ制御動作＞
次に、図１０および図１１を用いて、本例に係るデータリフレッシュ制御動作について説明する。この説明においては、上記第１の実施形態と重複する部分について省略する。
まず、上記ステップＳＴ０，ＳＴ１と同様の制御を行う。

（ステップＳＴ２：データリテンションの際の閾値分布）
続いて、図１０に示すように、本例では、それぞれの閾値分布について、上記ステップＳＴ１の際の通常の読み出し電圧レベル（Ｖｒ０１，Ｖｒ１０，Ｖｒ００）より少し高い電圧レベル（Ｖｒ０１＋ΔＶth０１，Ｖｒ１０＋ΔＶth１０，Ｖｒ００＋ΔＶth００）にてデータ読み出しを行い、この読み出しデータを第２データラッチ回路ＤＬ２へ転送する。これは、上記のように、データリテンションが進んだ場合である。
このように、本例に係る多値の場合には、メモリセルの閾値分布は幾つも存在する。ここで、各閾値分布のデータリテンション量は同じではない。即ち、データリテンション量は、中性閾値（Ｖｎ）からの値が遠くなればなるほど大きくなるためである。換言すれば、本例では、データリテンション量は、順次、”Ａ”状態から”Ａ´”状態，”Ｂ”状態から”Ｂ´”状態，”Ｃ”状態から”Ｃ´”状態、となるにつれて小さくなる（データリテンション量：ＤＲＡ＜ＤＲＢ＜ＤＲＣ）。

従って、本例では、シフト電圧の値を、順次、”Ａ”状態，”Ｂ”状態，”Ｃ”状態、となるにつれて小さくなるようにＲＯＭＦＵＳＥブロック中のメモリセルＭＴに記憶させるパラメータ（シフト電圧値：ΔＶth０１＞Ｖｒ１＞ΔＶth１０＞ΔＶth００）を設定しておく。

上記のように、データリテンション量は、中性閾値（Ｖｎ）からの値が遠くなればなるほど大きくなる。そのため、効果的な一制御として、このステップＳＴ２の際のデータリテンションチェックを行うための通常の読み出し電圧レベルよりも高くシフトさせた電圧レベルは、例えば、最もデータリテンションの影響が大きい最上位の閾値分布（”００（Ｃ）”）に対して行うようにしても良い。
より具体的には、このステップＳＴ２の際、最もデータリテンションの影響が大きい最上位の閾値分布（”００（Ｃ）”）に対して、通常の読み出し電圧レベルより少し高い電圧レベル（Ｖｒ００＋ΔＶth００）にてデータ読み出しを行い、この読み出しデータを第２データラッチ回路ＤＬ２へ転送する制御を行っても良い。しかしながら、閾値分布間の距離などは、世代によって設定が異なってくる。そのため、もっともデータリテンションの影響がシビアとなる閾値分布（本例では、”００（Ｃ）”）に対して行うことができるように、ＲＯＭＦＵＳＥブロック中のメモリセルＭＴに記憶させるパラメータ（Ｖｒ００＋ΔＶth００）を可変にしておく。

続いて、上記ステップＳＴ３〜ＳＴ５と同様の制御を行う。

フラグ情報（ＭＬＣ）
続いて、上記ステップＳＴ６の際、外部のメモリコントローラ（図示せず）から所定のコマンドが入力されると、制御回路１７の制御に従い、上記ステップＳＴ５の際のＰＡＳＳ／ＦＡＩＬデータを出力する。

より具体的には、図１１に示すように、”０１（Ａ）”状態，”１０（Ｂ）”状態，または”００（Ｃ）”状態における、”０”データの数（前記第１読み出しデータと前記第２読み出しデータとの差異の数）（Ｎ）が基準数（Ｍ）以上（Ｎ≧Ｍ）である場合（ＦＡＩＬ）には、単位記憶領域であるページの冗長領域３４−２に、データの破壊が近づいているという”フラグ情報（１bitのデータ）３７−２”を付加し、ＮＡＮＤ型フラッシュメモリ側から外部のメモリコントローラに出力する。

続いて、外部のメモリコントローラは、上記”フラグ情報３７−２”を確認すると、対応するリダンダンシ情報（例えば、アドレス、データ等）をＮＡＮＤ型フラッシュメモリ側に入力する。

続いて、制御回路１７は、外部のメモリコントローラから入力された上記リダンダンシ情報に基づき、ＲＯＭＦＵＳＥアレイ領域１１−２中のＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）に、リダンダンシ情報（例えば、アドレス、データ等）を記憶させる。

続いて、制御回路１７は、ＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）からリダンダンシ情報を読み出し、他のページへ当該データをコピー（ブロックコピー）するいわゆる引越し書込みを行うように制御し、選択したページ０について本例のデータリフレッシュ制御動作を終了する。

以下、同様に、順次、ページ１，ページ２，…，ページｎと、上記ステップＳＴ１〜ＳＴ６のデータリテンション動作に係るデータ読み出しチェック動作を自動的に行う。

＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置およびそのデータリフレッシュ制御動作によれば、少なくとも上記（１）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（２）の効果が得られる。

（２）多値書き込み方式によって大容量化した場合に、データリテンションの劣化によるデータの破壊を抑制する効果がとくに高い。
上記のように、本例に係る半導体記憶装置およびそのデータリフレッシュ制御動作によれば、１つのメモリセルに複数ビットのデータを記憶可能な多値メモリセル（ＭＬＣ）に対しても適用することができる。そのため、多値書き込み方式によって大容量化した場合に、データリテンションの劣化によるデータの破壊を抑制する効果がとくに高い。

さらに、本例の態様に限らず、例えば、同じメモリセルアレイ１１中に、上記第１の実施形態に係る２値領域（ＳＬＣ）と、本例に係る多値領域（ＭＬＣ）とが混在する場合に対しても同様に適用可能である。この場合には、２値領域と多値領域とでは、信頼性のスペックが異なり、また、メモリセルＭＴの閾値分布も異なる。そこで、通常読み出しレベルからのシフト値ΔＶthや、許容不良数（基準数）Ｍは、２値領域と多値領域とでそれぞれ独立に、ＲＯＭＦＵＳＥブロック（ＢＬＯＣＫ１）に記憶し、また設定できるようにすることが可能である。

以上、第１、第２の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…メモリセルアレイ、１１−１…メモリセルアレイ領域、１１−２…ＲＯＭＦＵＳＥ領域、１２…カラムデコーダ、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線駆動回路、１７…制御回路、１８…制御端子入出力端子、Ｒｅｇ…レジスタ回路、ＢＳ…カウンタ回路。

Claims (5)

1. 複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、
   前記メモリセルに実際の読み出しレベルのパラメータで読み出しを行った、第１読み出しデータをラッチする第１データラッチ回路と、
   前記メモリセルに前記実際の読み出しレベルより高くシフトさせたレベルのパラメータにて読み出しを行った、第２読み出しデータをラッチする第２データラッチ回路と、
   前記第１，第２読み出しデータを演算する演算回路と、
   前記演算回路の演算結果において前記第１読み出しデータと前記第２読み出しデータとの差異の数（Ｎ）をカウントするカウンタ回路と、
   前記数（Ｎ）と基準数（Ｍ）との大小比較を行い、Ｎ≧Ｍの場合は、フラグ情報を外部に出力するよう制御する制御回路とを具備すること
   を特徴とする半導体記憶装置。
2. 前記演算回路の演算結果をラッチする第３データラッチ回路を更に具備すること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルは、１つのメモリセルに複数ビットのデータを記憶可能な多値メモリセルであって、
   前記実際の読み出しレベルより高くシフトさせたレベルのパラメータは、前記複数ビットのデータに対応する複数の閾値電圧のうち、最上位の閾値分布に対して行うこと
   を特徴とする請求項１または２に記載の半導体記憶装置。
4. メモリセルに実際の読み出しレベルにて読み出しを行い、第１読み出しデータを取得し、
   前記メモリセルに前記実際の読み出しレベルより高くシフトさせたレベルにて読み出しを行い、第２読み出しデータを取得し、
   前記第１，第２読み出しデータを演算し、
   前記演算結果において前記第１読み出しデータと前記第２読み出しデータとの差異の数（Ｎ）をカウントし、
   前記数（Ｎ）と基準数（Ｍ）との大小比較を行い、Ｎ≧Ｍの場合は、フラグ情報を外部に出力することを具備すること
   を特徴とする半導体記憶装置の制御方法。
5. 前記フラグ情報を外部に出力した後に、リダンダンシ情報に従ったデータを、他のメモリセルにコピーする書込みを行うことを更に具備すること
   を特徴とする請求項４に記載の半導体記憶装置の制御方法。

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