KR20140030569A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 리텐션 상태를 외부 장치로 알려줄 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다. 상기 불휘발성 메모리 장치는, 메인 셀 영역과 리텐션 플래그 셀 영역을 포함하는 메모리 셀 어레이; 상기 리텐션 플래그 셀 영역에 포함된 리텐션 플래그 셀들에 대한 독출 결과와 기준값을 비교하고, 비교 결과에 따라 상기 리텐션 플래그 셀들의 리텐션 상태를 판단하도록 구성된 리텐션 체크 유닛; 및 외부 장치로부터 제공된 리텐션 체크 요청에 응답하여 상기 리텐션 상태에 근거한 리텐션 체크 결과를 상괴 외부 장치로 제공하도록 구성된 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치는 다양한 형태의 메모리 셀을 포함한다.
불휘발성 메모리 장치는 메모리 셀의 구조에 따라 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(Tunneling Magneto-Resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등으로 구분될 수 있다.
불휘발성 메모리 장치 중에서 플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 병렬로 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.
불휘발성 메모리 장치의 메모리 셀은 프로그램 동작이 수행되면 전하를 트랩하도록 구성된다. 즉, 프로그램된 메모리 셀은 전하를 차징한다. 메모리 셀이 프로그램된 이후 오랜 시간이 지나게 되거나 메모리 셀의 읽기 횟수가 많아질수록 메모리 셀은 열화된다. 메모리 셀이 열화되면 메모리 셀이 불휘발성 특성을 가짐에도 불구하고 메모리 셀에 차징된 전하가 유출될 수 있다. 메모리 셀에 차징된 전하가 유출되면 메모리 셀은 데이터의 신뢰성을 보장할 수 없다. 정해진 사양(specification) 내에서 차징된 전하를 유지하는 특성을 메모리 셀의 리텐션(retention) 특성이라고 한다. 리텐션 특성이 나빠진 메모리 셀은 프로그램된 상태를 유지할 수 없기 때문에 읽기 페일을 유발할 수 있다.
본 발명의 실시 예는 리텐션 상태를 알려줄 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 메인 셀 영역과 리텐션 플래그 셀 영역을 포함하는 메모리 셀 어레이; 상기 리텐션 플래그 셀 영역에 포함된 리텐션 플래그 셀들에 대한 독출 결과와 기준값을 비교하고, 비교 결과에 따라 상기 리텐션 플래그 셀들의 리텐션 상태를 판단하도록 구성된 리텐션 체크 유닛; 및 외부 장치로부터 제공된 리텐션 체크 요청에 응답하여 상기 리텐션 상태에 근거한 리텐션 체크 결과를 상괴 외부 장치로 제공하도록 구성된 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메인 셀들과 리텐션 플래그 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법은, 리텐션 플래그 셀들의 리텐션 상태를 체크하기 위한 리텐션 체크 요청을 수신하는 단계; 상기 리텐션 체크 요청에 응답하여 상기 리텐션 플래그 셀들에 대한 읽기 동작을 수행하는 단계; 상기 수행된 읽기 동작의 결과에 근거하여 산출된 리텐션 페일 비트의 수와 기준값을 비교하는 단계; 및 상기 비교 결과에 근거하여 리텐션 상태 정보를 출력하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치를 구성하는 메모리 셀의 리텐션 상태를 외부 장치로 제공할 수 있기 때문에, 불휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주기 위한 블럭도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이에 포함된 하나의 메모리 블럭을 예시적으로 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 리텐션 체크 방법을 설명하기 위한 메모리 셀의 문턱 전압 분포와 메모리 셀의 읽기 전압을 예시적으로 보여주기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 리텐션 체크 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주기 위한 블럭도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 회로(140), 입력/출력 버퍼 회로(150), 제어 로직(160) 및 리텐션 체크 유닛(170)을 포함한다.
메모리 셀 어레이(110)는 메인 셀 영역(MCA) 및 리텐션 플래그 셀 영역(RFCA)을 포함한다. 메인 셀 영역(MCA)은 외부 장치(도시되지 않음)로부터 제공된 데이터를 저장하기 위한 메모리 셀들을 포함한다. 리텐션 플래그 셀 영역(RFCA)은 메인 셀 영역(MCA)의 메모리 셀들에 대한 리텐션 상태를 판단하기 위한 메모리 셀들을 포함한다.
메인 셀 영역(MCA)에 포함된 메모리 셀들에 대한 리텐션 상태를 판단하기 위해서, 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들의 구조는 메인 셀 영역(MCA)에 포함된 메모리 셀들의 구조와 동일하다. 또한, 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들은 메인 셀 영역(MCA)에 포함된 메모리 셀들이 프로그램될 때 동시에 프로그램될 수 있다. 또한, 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들은 메인 셀 영역(MCA)에 포함된 메모리 셀들의 프로그램 방식과 동일한 방식으로 프로그램될 수 있다. 예를 들면, 메모리 셀들 각각은 1비트의 데이터를 저장할 수 있다. 이러한 메모리 셀은 싱글 레벨 셀(SLC: single level cell)이라 불린다. 싱글 레벨 셀(SLC)은 소거 상태와 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 다른 예로서, 각각의 메모리 셀은 2비트 데이터 또는 그 이상의 데이터를 저장할 수 있다. 이러한 메모리 셀은 멀티 레벨 셀(MLC: multi level cell)이라 불린다. 멀티 레벨 셀(MLC)은 소거 상태와 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
메인 셀 영역(MCA)에 포함된 메모리 셀들을 읽는 방법과 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들을 읽는 방법은 다를 수 있다. 예를 들면, 메인 셀 영역(MCA)에 포함된 메모리 셀들에 인가되는 읽기 전압 및 읽기 전압의 인가 횟수는 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들에 인가되는 읽기 전압 및 읽기 전압의 인가 횟수와 다를 것이다. 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들에 인가되는 읽기 전압 및 읽기 전압의 인가 횟수는 제어 로직(160)에 의해서 제어되며, 도 3을 참조하여 상세히 설명될 것이다.
행 디코더(120)는 제어 로직(160)의 제어에 따라 동작한다. 행 디코더(120)는 워드 라인들(WLr, WL0~WLm)을 통해서 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하도록 구성된다. 행 디코더(120)는 디코딩 결과에 따라 워드 라인들(WLr, WL0~WLm)에 대한 선택 동작 및 구동 동작을 수행하도록 구성된다. 예시적으로, 행 디코더(120)는 선택된 워드 라인으로 선택 전압(예를 들면, 프로그램 전압 또는 읽기 전압)을, 비선택된 워드 라인으로 비선택 전압(예를 들면, 패스 전압)을 제공할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작한다. 열 디코더(130)는 비트 라인들(BL0~BLn)을 통해서 메모리 셀 어레이(110)와 연결된다. 열 디코더(130)는 어드레스(ADDR)를 디코딩하도록 구성된다. 열 디코더(130)는 디코딩 결과에 따라 비트 라인들(BL0~BLn)과 데이터 읽기/쓰기 회로(140)를 정해진 단위로 순차적으로 연결하도록 구성된다.
데이터 읽기/쓰기 회로(140)는 제어 로직(160)의 제어에 따라 동작한다. 데이터 읽기/쓰기 회로(140)는 동작 모드에 따라 쓰기 드라이버로써 또는 감지 증폭기로써 동작하도록 구성된다. 예를 들면, 데이터 읽기/쓰기 회로(140)는 프로그램 동작 시 입력/출력 버퍼 회로(150)를 통해 입력된 데이터를 메모리 셀 어레이(110)의 메모리 셀에 저장하도록 구성된다. 다른 예로서, 데이터 읽기/쓰기 회로(140)는 읽기 동작 시 메모리 셀 어레이(110)의 메모리 셀로부터 읽혀진 데이터를 입력/출력 버퍼 회로(150)로 출력하도록 구성된다.
데이터 읽기/쓰기 회로(140)는 비트 라인들(BL0~BLn)(또는, 비트 라인 쌍들) 각각에 대응하는 복수의 데이터 읽기/쓰기 회로들(RWC0~RWCn)을 포함할 수 있다. 그러한 까닭에, 비트 라인들(BL0~BLn)(또는, 비트 라인 쌍들)은 대응하는 데이터 읽기/쓰기 회로들(RWC0~RWCn)에 의해서 각각 선택 또는 제어될 수 있다.
입력/출력 버퍼 회로(150)는 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치 등)로부터 데이터를 입력 받거나, 외부 장치로 데이터를 출력하도록 구성된다. 이를 위해서 입력/출력 버퍼 회로(150)는 데이터 래치 회로(도시되지 않음) 및 출력 드라이빙 회로(도시되지 않음)를 포함할 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 응답하여 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어할 것이다. 제어 로직(160)은 외부 장치로부터 요청된 리텐션 체크에 응답하여 리텐션 체크 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 메인 셀 영역(MCA)에 포함된 메모리 셀들이 프로그램될 때 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들이 프로그램되도록 제어할 수 있다. 제어 로직(160)은 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들에 대하여 리텐션 읽기 동작을 수행하도록 리텐션 체크 유닛(170)을 제어할 수 있다. 제어 로직(160)은 리텐션 체크 유닛(170)을 통해 제공되는 리텐션 체크 결과를 외부 장치로 제공할 수 있다.
리텐션 체크 유닛(170)은 제어 로직(160)의 제어에 따라 리텐션 체크 동작을 수행하도록 구성된다. 예를 들면, 리텐션 체크 유닛(170)은 리텐션 읽기 전압이 리텐션 플래그 셀들에 인가될 때 데이터 읽기/쓰기 회로(140)를 통해 판단된 리텐션 플래그 셀들의 패스/페일 결과와 기준값(REF)을 비교할 수 있다. 리텐션 체크 유닛(170)은 비교 결과에 따라 리텐션 페일을 의미하는 결과값 또는 리텐션 패스를 의미하는 결과값을 제어 로직(160)으로 제공할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이에 포함된 하나의 메모리 블럭을 예시적으로 보여주는 회로도이다. 도 2를 참조하면, 설명의 간략화를 위해서, 도 1의 메모리 셀 어레이(110)에 포함되는 하나의 메모리 블럭(110blk)이 도시되어 있다.
메모리 블럭(110blk)은 메인 셀 영역(MCA)을 포함한다. 메인 셀 영역(MCA)은 불휘발성 메모리 장치(도 1의 100)의 외부로부터 제공되는 데이터를 저장하기 위한 영역이다. 비록 도시되지는 않았지만, 메인 셀 영역(MCA)은 메인 영역과 스페어 영역을 포함할 수 있다. 메인 영역에는 불휘발성 메모리 장치(100)의 외부로부터 제공되는 사용자 데이터가 저장된다. 스페어 영역에는 메인 영역에 저장된 사용자 데이터와 관련된 정보, 예를 들면, 에러 정정 코드와 같은 메타 데이터가 저장된다.
메모리 블럭(110blk)은 리텐션 플래그 셀 영역(RFCA)을 포함한다. 리텐션 플래그 셀 영역(RFCA)은 리텐션 체크 데이터를 저장하기 위한 영역이다. 여기에서, 리텐션 체크 데이터는 메인 셀 영역(MCA)에 포함된 메모리 셀들이 가질 수 있는 프로그램 상태들의 조합으로 구성될 수 있다. 다른 예로서, 리텐션 체크 데이터는 메인 셀 영역(MCA)에 포함된 메모리 셀들이 가질 수 있는 프로그램 상태들 중 어느 하나의 상태로 구성될 수 있다.
리텐션 플래그 셀 영역(RFCA)은 메인 셀 영역(MCA)이 프로그램될 때 동시에 프로그램될 수 있다. 그러한 까닭에, 메인 셀 영역(MCA)의 리텐션 특성을 리텐션 플래그 셀 영역(RFCA)을 통해 판단할 수 있다. 다른 예로서, 리텐션 플래그 셀 영역(RFCA)은 메인 셀 영역(MCA)의 프로그램 여부와 무관하게 프로그램될 수 있다.
설명의 편의를 위해서, 메인 셀 영역(MCA)과 리텐션 플래그 셀 영역(RFCA)이 메모리 블럭(110blk)에 포함되는 것을 예시하였으나, 리텐션 플래그 셀 영역(RFCA)은 메인 셀 영역(MCA)과 구분되는 하나의 메모리 블럭으로 구성될 수 있다.
메모리 블럭(100blk)은 복수의 비트 라인들(BL0~BLn)에 연결된 복수의 셀 스트링들(ST0~STn)을 포함한다. 셀 스트링들(ST0~STn)은 동일한 회로 구성을 가진다. 이하에서, 설명의 편의를 위해서 하나의 셀 스트링(ST0)이 설명될 것이다.
셀 스트링(ST0)은 비트 라인(BL)과 공통 소스 라인(CSL: common source line) 사이에 연결되어 있는 복수의 메모리 셀들(M0~Mn), 리텐션 플래그 셀(RC) 그리고 선택 트랜지스터들(DST 및 SST)을 포함한다. 예를 들면, 셀 스트링들(ST0)은 드레인 선택 라인(DSL: drain select line)에 연결되는 드레인 선택 트랜지스터(DST: drain select transistor), 복수의 워드 라인들(WL0~WLm)에 각각 연결되는 복수의 메모리 셀들(MC0~MCm), 리텐션 워드 라인(WLr)에 연결되는 리텐션 플래그 셀(RC) 그리고 소스 선택 라인(SSL: source select line)에 연결되는 소스 선택 트랜지스터(SST)를 포함할 수 있다.
소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에는 리텐션 플래그 셀(RC)이 연결될 수 있다. 비록 도시되지는 않았지만, 드레인 선택 트랜지스터(DST)와 메모리 셀(MCm) 사이에는 리텐션 플래그 셀(RC)이 연결될 수 있다. 또한, 1개의 리텐션 플래그 셀(RC)이 포함된 셀 스트링(ST0)이 예시적으로 설명되지만, 복수의 리텐션 플래그 셀들이 셀 스트링(ST0)에 포함될 수 있음은 잘 이해될 것이다.
리텐션 플래그 셀(RC)은 메모리 셀들(MC0~MCm)과 동일한 구조를 갖는다. 그러나, 리텐션 플래그 셀(RC)은 메모리 셀들(MC0~MCm)과 달리 불휘발성 메모리 장치(100)의 외부로부터 제공되는 사용자 데이터를 저장하기 위한 저장 소자로 사용되지 않을 것이다. 즉, 리텐션 플래그 셀 영역(RFCA)은 사용자가 접근할 수 없는 감춰진 영역(hidden area)일 것이다.
도 3은 본 발명의 실시 예에 따른 리텐션 체크 방법을 설명하기 위한 메모리 셀의 문턱 전압 분포와 메모리 셀의 읽기 전압을 예시적으로 보여주기 위한 도면이다. 도 3을 참조하면, 설명의 편의를 위해서, 메모리 셀(도 1의 메모리 셀 어레이(110)를 구성하는 메모리 셀)은 두 비트(2-bit)의 데이터를 저장하는 멀티 레벨 셀(MLC)로 예시한다.
두 비트의 데이터를 저장하는 멀티 레벨 셀은 소거 상태(E)와 복수의 프로그램 상태들(P1, P2 및 P3) 중 하나를 갖도록 프로그램되거나, 소거된다. 메모리 셀의 각 상태들 간 분포 마진을 확보하기 위해서 또는 프로그램 동작 및 소거 동작이 완료되었는지의 여부를 판단하기 위해서, 프로그램 동작 중에 프로그램 검증 동작이, 소거 동작 중에 소거 검증 동작이 수행된다.
프로그램 검증 동작 시에 선택된 워드 라인으로 프로그램 검증 전압들(Vvf_P0, Vvf_P1 및 Vvf_P2)이 제공된다. 제1 프로그램 검증 전압(Vvf_P0)은 메모리 셀을 제1 프로그램 상태(P0)로 프로그램하기 위한 검증 전압이다. 제2 프로그램 검증 전압(Vvf_P1)은 메모리 셀을 제2 프로그램 상태(P1)로 프로그램하기 위한 검증 전압이다. 그리고 제3 프로그램 검증 전압(Vvf_P2)은 메모리 셀을 제3 프로그램 상태(P2)로 프로그램하기 위한 검증 전압이다. 소거 검증 동작 시에 선택된 워드 라인으로 소거 검증 전압(Vlm_E)이 제공된다. 소거 검증 전압(Vlm_E)은 메모리 셀을 소거 상태(E)로 소거하기 위한 검증 전압이다.
프로그램 동작이 완료되면, 선택된 메모리 셀은 제1 프로그램 검증 전압(Vvf_P0)과 제1 프로그램 한계 전압(Vlm_P0) 사이의 문턱 전압을 갖는 제1 프로그램 상태(P0), 제2 프로그램 검증 전압(Vvf_P1)과 제2 프로그램 한계 전압(Vlm_P1) 사이의 문턱 전압을 갖는 제2 프로그램 상태(P1), 또는 제3 프로그램 검증 전압(Vvf_P2)과 제3 프로그램 한계 전압(Vlm_P2) 사이의 문턱 전압을 갖는 제3 프로그램 상태(P2)로 프로그램될 수 있다. 소거 동작이 완료되면, 선택된 메모리 셀은 소거 검증 전압(Vlm_E) 이하의 문턱 전압을 갖는 소거 상태(E)로 소거될 수 있다.
읽기 동작 시 선택된 워드 라인으로 선택 읽기 전압들(Vr_P0, Vr_P1, Vr_P2) 중 어느 하나가 제공되고, 비선택된 워드 라인으로 비선택 읽기 전압(Vpass)이 제공된다. 제1 선택 읽기 전압(Vr_P0)은 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 전압을 갖는다. 제2 선택 읽기 전압(Vr_P1)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 전압을 갖는다. 제3 선택 읽기 전압(Vr_P2)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 전압을 갖는다.
제1 선택 읽기 전압(Vr_P0)을 인가할 때, 소거 상태(E)의 문턱 전압을 갖는 메모리 셀은 온 셀이 되고, 제1 내지 제3 프로그램 상태들(P1, P2, P3) 중 어느 하나의 문턱 전압을 갖는 메모리 셀은 오프 셀이 된다. 제2 선택 읽기 전압(Vr_P1)을 인가할 때, 소거 상태(E) 및 제1 프로그램 상태(P1)의 문턱 전압을 갖는 메모리 셀은 온 셀이 되고, 제2 및 제3 프로그램 상태들(P2, P3) 중 어느 하나의 문턱 전압을 갖는 메모리 셀은 오프 셀이 된다. 제3 선택 읽기 전압(Vr_P2)을 인가할 때, 소거 상태(E), 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)의 문턱 전압을 갖는 메모리 셀은 온 셀이 되고, 제3 프로그램 상태(P3)의 문턱 전압을 갖는 메모리 셀은 오프 셀이 된다.
메모리 셀의 문턱 전압이 유지되는 특성, 즉, 리텐션 특성이 나빠지면, 메모리 셀의 문턱 전압은 점차적으로 낮아질 수 있다. 예를 들면, 도 3의 점선으로 도시된 문턱 전압 분포와 같이, 메모리 셀의 문턱 전압은 원래의 문턱 전압을 유지하지 못하고 점차 낮아질 수 있다. 메모리 셀의 문턱 전압이 낮아지면, 오프 셀로 인식되어야 할 메모리 셀이 온 셀로 독출되는 문제가 발생될 수 있다. 본 발명의 실시 예에 따르면, 리텐션 체크 동작을 통해 메모리 셀의 리텐션 특성을 파악하고, 리텐션 페일을 대비할 수 있기 때문에, 불휘발성 메모리 장치(도 1의 100)의 신뢰성이 향상될 수 있다.
리텐션 체크 동작 중에, 리텐션 플래그 셀에 대한 리텐션 읽기 동작이 수행된다. 리텐션 읽기 동작 중에 리텐션 플래그 셀에 인가되는 리텐션 읽기 전압은 일반적인 읽기 동작 중에 선택된 메모리 셀에 인가되는 선택 읽기 전압과 다르다. 예를 들면, 리텐션 플래그 셀이 제1 프로그램 상태(P0)로 프로그램된 경우, 리텐션 워드 라인(도 2의 WMr)으로 2개 이상의 리텐션 읽기 전압들(Vrt_P0a 및 Vrt_P0b)이 제공된다. 다른 예로서, 리텐션 플래그 셀이 제2 프로그램 상태(P1)로 프로그램된 경우, 리텐션 워드 라인(WLr)으로 2개 이상의 리텐션 읽기 전압들(Vrt_P1a 및 Vrt_P1b)이 제공된다. 다른 예로서, 리텐션 플래그 셀이 제3 프로그램 상태(P2)로 프로그램된 경우, 리텐션 워드 라인(WLr)으로 2개 이상의 리텐션 읽기 전압들(Vrt_P2a 및 Vrt_P2b)이 제공된다.
제1 프로그램 상태(P0)에 대한 리텐션 읽기 동작을 수행하기 위한 리텐션 읽기 전압(Vrt_P0a)은 소거 검증 전압(Vlm_E)보다 높고, 제1 선택 읽기 전압(Vr_P0)보다 낮은 전압을 갖는다. 제1 프로그램 상태(P0)에 대한 리텐션 읽기 동작을 수행하기 위한 또 다른 리텐션 읽기 전압(Vrt_P0b)은 제1 선택 읽기 전압(Vr_P0)보다 높고, 제1 프로그램 검증 전압(Vvf_P0)보다 낮은 전압을 갖는다.
제2 프로그램 상태(P1)에 대한 리텐션 읽기 동작을 수행하기 위한 리텐션 읽기 전압(Vrt_P1a)은 제1 프로그램 한계 전압(Vlm_P0)보다 높고, 제2 선택 읽기 전압(Vr_P1)보다 낮은 전압을 갖는다. 제2 프로그램 상태(P1)에 대한 리텐션 읽기 동작을 수행하기 위한 또 다른 리텐션 읽기 전압(Vrt_P1b)은 제2 선택 읽기 전압(Vr_P1)보다 높고, 제2 프로그램 검증 전압(Vvf_P1)보다 낮은 전압을 갖는다.
제3 프로그램 상태(P2)에 대한 리텐션 읽기 동작을 수행하기 위한 리텐션 읽기 전압(Vrt_P2a)은 제2 프로그램 한계 전압(Vlm_P1)보다 높고, 제3 선택 읽기 전압(Vr_P2)보다 낮은 전압을 갖는다. 제3 프로그램 상태(P2)에 대한 리텐션 읽기 동작을 수행하기 위한 또 다른 리텐션 읽기 전압(Vrt_P2b)은 제3 선택 읽기 전압(Vr_P2)보다 높고, 제3 프로그램 검증 전압(Vvf_P2)보다 낮은 전압을 갖는다.
도 4는 본 발명의 실시 예에 따른 리텐션 체크 동작을 설명하기 위한 순서도이다. 리텐션 체크 동작이 수행되기에 앞서, 불휘발성 메모리 장치(도 1의 100)의 리텐션 플래그 셀 영역(RFCA)에 포함된 메모리 셀들은 메인 셀 영역(MCA)에 포함된 메모리 셀들이 프로그램될 때 또는 메인 셀 영역(MCA)에 포함된 메모리 셀들의 프로그램 여부와는 무관하게 프로그램된 것으로 가정한다.
S110 단계에서, 불휘발성 메모리 장치(100)는 외부 장치(예를 들면, 호스트 장치, 메모리 컨트롤러 등)로부터 리텐션 체크 요청을 수신한다. 외부 장치는 리텐션 체크를 요청하기 위해서 불휘발성 메모리 장치(100)로 특정 명령을 제공할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 리텐션 읽기 전압에 따라 리텐션 체크 동작을 수행한다. 조금 더 구체적으로 설명하면 다음과 같다.
하나의 프로그램 상태에 대응하는 2개 이상의 리텐션 읽기 전압들이 리텐션 워드 라인에 인가되고, 그에 따라 리텐션 플래그 셀들이 독출된다. 만약, 리텐션 플래그 셀들 각각이 서로 다른 프로그램 상태들로 프로그램된 경우, 프로그램 상태들 각각에 대응하는 2개 이상의 리텐션 읽기 전압들이 리텐션 워드 라인에 인가되고, 그에 따라 리텐션 플래그 셀들이 반복적으로 독출될 수 있다.
예시적으로, 리텐션 플래그 셀들이 제2 프로그램 상태(도 3의 P1)로 프로그램된 것을 가정하자. 제2 프로그램 상태(P1)에 대응하는 제1 리텐션 읽기 전압(Vrt_P1b)에 따라 리텐션 플래그 셀들이 독출되면, 리텐션 플래그 셀들의 읽기 동작이 패스되었는지 페일되었는지의 여부가 판별된다. 그리고 제1 리텐션 읽기 전압(Vrt_P1b)보다 낮은 제2 리텐션 읽기 전압(Vrt_P1a)에 따라 리텐션 플래그 셀들이 독출되면, 리텐션 플래그 셀들의 읽기 동작이 패스되었는지 페일되었는지의 여부가 판별된다.
제1 리텐션 읽기 전압(Vrt_P1b)에 따라 읽기 패스된 리텐션 플래그 셀들의 수에서 제2 리텐션 읽기 전압(Vrt_P1a)에 따라 읽기 페일된 리텐션 플래그 셀들의 수를 빼면, 제1 리텐션 읽기 전압(Vrt_P1b)과 제2 리텐션 읽기 전압(Vrt_P1a) 사이의 문턱 전압을 갖는 리텐션 플래그 셀들의 수가 산출된다(도 3의 A영역). 제1 리텐션 읽기 전압(Vrt_P1b)과 제2 리텐션 읽기 전압(Vrt_P1a) 사이의 문턱 전압을 갖는 리텐션 플래그 셀들의 수(A영역에 위치한 리텐션 플래그 셀들의 수)가 기준값 보다 큰 경우, 리텐션 체크 동작은 페일로 판별된다. 제1 리텐션 읽기 전압(Vrt_P1b)과 제2 리텐션 읽기 전압(Vrt_P1a) 사이의 문턱 전압을 갖는 리텐션 플래그 셀들의 수(A영역에 위치한 리텐션 플래그 셀들의 수)가 기준값 보다 작은 경우, 리텐션 체크 동작은 패스로 판별된다.
S130 단계에서, 불휘발성 메모리 장치(100)는 리텐션 체크 결과를 외부 장치로 전송한다. 즉, 불휘발성 메모리 장치(100)는 리텐션 체크 동작이 패스인지 페일인지의 여부를 외부 장치로 전송한다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 5를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
데이터 저장 매체(1220)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100 참조)로 구성될 것이다. 데이터 저장 매체(1220)는 복수의 불휘발성 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 데이터 저장 매체(1220)가 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)로 구성됨에 따라, 도 4의 순서도와 같이, 컨트롤러(1210)는 데이터 저장 매체(1220)로 리텐션 상태의 체크를 요청할 수 있고, 데이터 저장 매체(1220)는 리텐션 체크 결과를 컨트롤러(1210)로 전송할 수 있다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 6은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 6을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100) 및 불휘발성 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 5에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다. SD 카드가 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 포함함에 따라, 도 4의 순서도와 같이, 컨트롤러는 불휘발성 메모리 장치로 리텐션 상태의 체크를 요청할 수 있고, 불휘발성 메모리 장치는 리텐션 체크 결과를 컨트롤러로 전송할 수 있다.
도 7은 도 6에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100)로 구성될 것이다. 불휘발성 메모리 장치들(3231~323n) 각각이 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)로 구성됨에 따라, 도 4의 순서도와 같이, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)로 리텐션 상태의 체크를 요청할 수 있고, 불휘발성 메모리 장치들(3231~323n)은 리텐션 체크 결과를 컨트롤러(1210)로 전송할 수 있다.
불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 5에 도시된 데이터 저장 장치(1200) 또는 도 8에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 행 디코더
130 : 열 디코더
140 : 데이터 읽기/쓰기 회로
150 : 입력/출력 버퍼 회로
160 : 제어 로직
170 : 리텐션 체크 유닛

Claims (19)

  1. 메인 셀 영역과 리텐션 플래그 셀 영역을 포함하는 메모리 셀 어레이;
    상기 리텐션 플래그 셀 영역에 포함된 리텐션 플래그 셀들에 대한 독출 결과와 기준값을 비교하고, 비교 결과에 따라 상기 리텐션 플래그 셀들의 리텐션 상태를 판단하도록 구성된 리텐션 체크 유닛; 및
    외부 장치로부터 제공된 리텐션 체크 요청에 응답하여 상기 리텐션 상태에 근거한 리텐션 체크 결과를 상괴 외부 장치로 제공하도록 구성된 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 리텐션 체크 유닛은 제1 리텐션 읽기 전압이 인가될 때 읽기 패스된 상기 리텐션 플래그 셀들의 수에서 제2 리텐션 읽기 전압이 인가될 때 읽기 페일된 상기 리텐션 플래그 셀들의 수를 뺀 차이값과 상기 기준값을 비교하도록 구성된 불휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 리텐션 체크 유닛은 상기 차이값이 상기 기준값보다 큰 경우 상기 리텐션 플래그 셀들의 리텐션 상태를 페일로 판단하는 불휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 리텐션 체크 유닛은 상기 차이값이 상기 기준값보다 작은 경우 상기 리텐션 플래그 셀들의 리텐션 상태를 패스로 판단하는 불휘발성 메모리 장치.
  5. 제2항에 있어서,
    상기 제1 리텐션 읽기 전압은 상기 제2 리텐션 읽기 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 리텐션 플래그 셀들이 제1 프로그램 상태로 프로그램된 경우, 상기 제1 리텐션 읽기 전압은 상기 제1 프로그램 상태의 프로그램 검증 전압보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 리텐션 읽기 전압은 상기 제1 프로그램 상태보다 낮은 제2 프로그램 상태의 한계 문턱 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 리텐션 플래그 셀 영역은 상기 메인 셀 영역을 구성하는 메모리 블럭들 각각에 포함되는 불휘발성 메모리 장치.
  9. 메인 셀들과 리텐션 플래그 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    리텐션 플래그 셀들의 리텐션 상태를 체크하기 위한 리텐션 체크 요청을 수신하는 단계;
    상기 리텐션 체크 요청에 응답하여 상기 리텐션 플래그 셀들에 대한 읽기 동작을 수행하는 단계;
    상기 수행된 읽기 동작의 결과에 근거하여 산출된 리텐션 페일 비트의 수와 기준값을 비교하는 단계; 및
    상기 비교 결과에 근거하여 리텐션 상태 정보를 출력하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 리텐션 플래그 셀들에 대한 읽기 동작을 수행하는 단계는,
    상기 리텐션 플래그 셀들에 제1 리텐션 읽기 전압을 인가하여 제1 읽기 동작을 수행하는 단계; 및
    상기 리텐션 플래그 셀들에 제2 리텐션 읽기 전압을 인가하여 제2 읽기 동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 리텐션 페일 비트의 수와 기준값을 비교하는 단계는, 상기 제1 리텐션 읽기 전압이 인가될 때 읽기 패스된 상기 리텐션 플래그 셀들의 수에서 상기 제2 리텐션 읽기 전압이 인가될 때 읽기 페일된 상기 리텐션 플래그 셀들의 수를 뺀 차이값을 상기 리텐션 페일 비트의 수로 산출하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 리텐션 페일 비트의 수가 상기 기준값보다 큰 경우, 리텐션 페일을 의미하는 상기 리텐션 상태 정보를 출력하는 불휘발성 메모리 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 리텐션 페일 비트의 수가 상기 기준값보다 작은 경우, 리텐션 패스를 의미하는 상기 리텐션 상태 정보를 출력하는 불휘발성 메모리 장치의 동작 방법.
  14. 제10항에 있어서,
    상기 제1 리텐션 일기 저압은 상기 제2 리텐션 읽기 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 리텐션 플래그 셀들이 제1 프로그램 상태로 프로그램된 경우, 상기 제1 리텐션 읽기 전압은 상기 제1 프로그램 상태의 프로그램 검증 전압보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제2 리텐션 읽기 전압은 상기 제1 프로그램 상태보다 낮은 제2 프로그램 상태의 한계 문턱 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  17. 제9항에 있어서,
    리텐션 상태를 체크하기 위한 리텐션 체크 데이터를 상기 리텐션 플래그 셀들에 프로그램하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 메인 셀들이 프로그램될 때 상기 리텐션 플래그 셀들을 동시에 프로그램하는 불휘발성 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 리텐션 체크 데이터는 상기 메인 셀들이 가질 수 있는 프로그램 상태들의 조합으로 구성되는 불휘발성 메모리 장치의 동작 방법.
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