TWI832150B

TWI832150B - 非揮發性記憶體的裝置及其抹除操作方法

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Publication number: TWI832150B
Application number: TW111103884A
Authority: TW
Inventors: 科穎黃
Original assignee: 華邦電子股份有限公司
Priority date: 2022-01-28
Filing date: 2022-01-28
Publication date: 2024-02-11
Also published as: TW202331721A

Abstract

一種非揮發性記憶體的抹除操作方法被提供。該方法包括：執行第一抹除操作，包括透過第一抹除脈衝以降低非揮發性記憶體的多個記憶胞中各記憶胞的閾值電壓；執行第一驗證操作，以確認前述多個記憶胞中各記憶胞的閾值電壓是否小於抹除目標電壓位準；以及響應於前述多個記憶胞中至少一記憶胞未通過第一驗證操作以執行第二抹除操作。第二抹除操作的步驟包括選擇未通過第一驗證操作的前述至少一記憶胞，以及透過第二抹除脈衝來降低所述至少一記憶胞的閾值電壓以使其小於抹除目標電壓位準。

Description

非揮發性記憶體的裝置及其抹除操作方法

本發明涉及一種非揮發性記憶體，特別是非揮發性記憶體的抹除操作方法。

在某些運用上，在對快閃記憶體進行編程操作之前需先對其進行抹除程序。在抹除程序中，通常是通過施予抹除脈衝來降低各記憶胞的閾值電壓，以使其移向一目標電壓位凖。在施予抹除脈衝後，會進行驗證操作以確認目標記憶胞是否都已經完成抹除了（閾值電壓小於上述目標電壓位準）。

圖1A~1C為現有抹除操作中閾值電壓與目標記憶胞數量的分佈圖，其中橫軸為閾值電壓VT，縱軸為目標記憶胞的數量。圖1A中的目標記憶胞處於編程狀態。可以看到，目標記憶胞數量在波鋒最多並朝兩側減少。接著，通過對目標記憶胞施以抹除脈衝使其閾值電壓VT降低。為了使所有目標記憶胞的閾值電壓VT都小於目標電壓位準Vt，可能需要多次進行抹除操作與驗證操作，目標記憶胞的分佈最終呈現如圖1B。為了使所有的目標記憶胞的閾值電壓VT都小於目標電壓位準Vt，導致部分目標記憶胞(見斜線部分)過度地被抹除，即其閾值電壓VT小於抹除閾值電壓位準Vh。並且目標記憶胞的閾值電壓的分佈範圍可能變廣(可以想像圖1B的曲線變塌)，導致更多數量的被過度抹除的目標記憶胞。被過度抹除的目標記憶胞會對後續的編程操作不起作用，從而無法得到正確的操作結果。並且被過度抹除的目標記憶胞會有漏電流的問題，而可能干擾到後續讀取及編程結果。為了避免此類問題，現有的做法是針對被過度抹除的目標記憶胞（圖1B中的斜線部分）進行後編程操作，以增加其閾值電壓VT，如圖1C所示。

現有技術至少存在兩個問題，包括在抹除過程中目標記憶胞被過度抹除的問題，以及後續還需進行後編程操作的問題。更甚者，在執行完抹除操作後因為事件（例如斷電或掉電）而不能進行或中斷後編程操作的情況下，目標記憶胞仍處於過度抹除狀態而會有漏電流的問題，進而可能影響到其他記憶胞的讀取結果。因此，如何減緩記憶胞在抹除程序中過度地被抹除的狀況，一直是本領域之技術人員所關注的課題。

本發明提供一種非揮發性記憶體的裝置及其抹除操作方法，可以解決目標記憶胞過度被抹除的問題。

本發明的非揮發性記憶體的抹除操作方法包括：執行第一抹除操作，包括透過第一抹除脈衝以降低非揮發性記憶體的多個記憶胞中各記憶胞的閾值電壓；執行第一驗證操作，以確認前述多個記憶胞中各記憶胞的閾值電壓是否小於抹除目標電壓位準；以及響應於前述多個記憶胞中至少一記憶胞未通過該第一驗證操作以執行第二抹除操作。第二抹除操作的步驟包括選擇未通過第一驗證操作的所述至少一記憶胞；以及透過第二抹除脈衝來降低所述至少一記憶胞的閾值電壓以使其小於抹除目標電壓位準。

本發明的非揮發性記憶體的裝置包括多個記憶胞以及操作電路。操作電路用以：執行第一抹除操作，包括透過第一抹除脈衝以降低前述多個記憶胞中各記憶胞的閾值電壓；以及執行第一驗證操作，以確認前述多個記憶胞中各記憶胞的閾值電壓是否小於抹除目標電壓位準。操作電路並響應於所述多個記憶胞中至少一記憶胞未通過第一驗證操作以執行第二抹除操作，包括由操作電路選擇未通過第一驗證操作的所述多個記憶胞中的所述至少一記憶胞，並透過第二抹除脈衝來降低所述多個記憶胞中的所述至少一記憶胞的閾值電壓以使其小於抹除目標電壓位準。

下面將以多個實施例來進行說明。第一實施例被提供以減緩目標記憶胞在抹除程序中被過度抹除的狀況。第二實施例被提供以解決被過度抹除的目標記憶胞具有漏電流的問題。第三實施例則為延伸實施例。其中，第一至第三實施例皆是以非揮發性記憶體為對象來實施，特別是快閃記憶體，又特別是NOR型快閃記憶體（NOR flash）。

圖2A~2D為本發明第一實施例在抹除操作下閾值電壓與目標記憶胞數量的分佈圖，其中橫軸為閾值電壓VT，縱軸為目標記憶胞的數量。請見圖2A，目標記憶胞處於編程狀態，目標記憶胞數量在波鋒最多並朝兩側減少。接著，由非揮發性記憶體的操作電路對所有目標記憶胞進行抹除操作E1(即施以抹除脈衝)，以使其閾值電壓VT以第一目標電壓位準Vt1為目標降低。其中，第一目標電壓位準Vt1大於抹除目標電壓位準Vt2。為了使所有目標記憶胞的閾值電壓VT都小於第一目標電壓位準Vt1，操作電路可能需要多次進行抹除操作E1與驗證操作Vf1。具體來說，在任意目標記憶胞未通過驗證操作Vf1的狀況下(閾值電壓VT大於或等於第一目標電壓位準Vt1)，操作電路再次對所有目標記憶胞執行抹除操作E1，並再次進行驗證操作Vf1。上述過程不斷重複，直到所有目標記憶胞的閾值電壓VT皆小於第一目標電壓位準Vt1，並使目標記憶胞最終分佈呈現如圖2B。

請見圖2B，在所有目標記憶胞皆通過驗證操作Vf1後(閾值電壓VT皆小於第一目標電壓位準Vt1)，操作電路對所有目標記憶胞執行驗證操作Vf2，以確認各目標記憶胞的閾值電壓VT是否小於抹除目標電壓位準Vt2。接著，操作電路選擇未通過驗證操作Vf2的目標記憶胞，並對其進行抹除操作E2。不同於抹除操作E1的對象是所有目標記憶胞，抹除操作E2僅針對未通過驗證操作Vf2的目標記憶胞(閾值電壓VT大於抹除目標電壓位準Vt2者，以斜線標示)，使目標記憶胞的分佈呈現如圖2C。請見圖2C，操作電路對所有目標記憶胞執行驗證操作Vf3，以確認各目標記憶胞的閾值電壓VT是否不小於抹除閾值電壓位準Vh。其中，抹除閾值電壓位準Vh小於抹除目標電壓位準Vt2。閾值電壓VT小於抹除閾值電壓位準Vh的目標記憶胞為過度抹除的狀態。接著，操作電路選擇未通過驗證操作Vf3的目標記憶胞(閾值電壓VT小於抹除閾值電壓位準Vh)執行後編程操作P，以使其閾值電壓VT至少提高至抹除閾值電壓位準Vh，最終使目標記憶胞的分佈呈現如圖2D。

不同於先前技術以抹除目標電壓位準Vt2為基準進行抹除操作，第一實施例是先以第一目標電壓位準Vt1(大於抹除目標電壓位準Vt2)為基準進行抹除操作E1。如此一來，被過度抹除的目標記憶胞的數量會比先前技術來的要少。連帶地，不會有那麼多的目標記憶胞需要進行後編程操作P，且目標記憶胞的閾值電壓的分佈範圍可以較狹窄。並且，圖1C的曲線波鋒位置較接近抹除閾值電壓位準Vh，而圖2D的曲線波鋒位置相較之下較遠離抹除閾值電壓位準Vh，這表示大部分的目標記憶胞的閾值電壓VT不會過度接近抹除閾值電壓位準Vh。

另外，第一實施例實施抹除操作E2，以選擇性地將未通過驗證操作Vf2(以抹除目標電壓位準Vt2為基準)的目標記憶胞的閾值電壓VT下拉至抹除目標電壓位準Vt2。在第一實施例中，抹除操作E1是透過FN穿隧(Fowler-Nordheim tunneling，FN tunneling)的電洞注入法將電洞注入各目標記憶胞的浮閘，藉此降低各目標記憶胞的閾值電壓VT。抹除操作E2是透過能帶對能帶熱電洞注入(Band to Band Hot Hole Injection，BBHHI)的電洞注入法將電洞注入被選擇的未通過驗證操作Vf2的目標記憶胞的浮閘，藉此降低被選擇的目標記憶胞的閾值電壓VT。

圖3A為FN穿隧電洞注入法於目標記憶胞的操作示意圖，圖3B為能帶對能帶熱電洞注入法於目標記憶胞的操作示意圖。請見圖3A，目標記憶胞的控制閘CG電性連接於字元線。在利用FN穿隧電洞注入機制進行的抹除操作中，操作電路可通過字元線對控制閘CG施以相對高的負電壓(例如-5V~-12V)，並對源極S(或是汲極D)施以相對低的正電壓(例如5V~6V)，以引發FN穿隧效應。如此一來，電洞從源極(或汲極)被吸引到浮柵並穿隧過穿隧氧化層(即帶對帶)，可以降低該目標記憶胞的閾值電壓，以完成對該目標記憶胞的抹除。請見圖3B，在操作電路利用能帶對能帶熱電洞注入機制進行的抹除操作中，當給予控制閘負偏壓並給予汲極正偏壓時，n+型極極表面空乏區會崩潰並產生電子電洞對。電子往汲極流去，而電洞則會穿過氧化層注入浮閘，以達到抹除的目的。一般來說，相較於FN穿隧電洞注入法，能帶對能帶熱電洞注入法的電流利用率較低(汲極電流遠大於閘極電流)，因此需要以較大電流來進行操作而會對電荷泵造成負擔。然而，在第一實施例中，由於抹除操作E2僅針對被選擇的目標記憶胞來進行，因此不會對電荷泵造成太大負擔。

圖4A~4C為本發明第二實施例在抹除操作下閾值電壓與目標記憶胞數量的分佈圖，其中橫軸為閾值電壓VT，縱軸為目標記憶胞的數量。請見圖4A，目標記憶胞處於編程狀態。接著，由非揮發性記憶體的操作電路對所有目標記憶胞進行抹除操作E1(即施以抹除脈衝)，以使其閾值電壓VT以抹除閾值電壓位準Vh為目標降低。操作電路可能需要多次進行抹除操作E1與驗證操作Vf4，以使至少一目標記憶胞的閾值電壓VT下降至抹除閾值電壓位準Vh。其中，執行驗證操作Vf4的作用在於確認是否有目標記憶胞的閾值電壓VT下降至抹除閾值電壓位準Vh。具體來說，在所有目標記憶胞皆未通過驗證操作Vf4的狀況下(閾值電壓VT大於抹除閾值電壓位準Vh)，操作電路再次對所有目標記憶胞執行抹除操作E1，並再次進行驗證操作Vf4。上述過程不斷重複，直到至少一目標記憶胞的閾值電壓VT下降至抹除閾值電壓位準Vh，並使目標記憶胞最終分佈呈現如圖4B。

請見圖4B，操作電路接著對所有目標記憶胞進行驗證操作Vf5，以確認各目標記憶胞的閾值電壓VT是否小於抹除目標電壓位準Vt2。其中，操作電路選擇未通過驗證操作Vf5的目標記憶胞進行抹除操作E2，以將被選擇的目標記憶胞的閾值電壓VT下拉。與第一實施例類似，抹除操作E1是透過FN穿隧的電洞注入法將電洞注入各目標記憶胞的浮閘，藉此降低各目標記憶胞的閾值電壓VT。抹除操作E2是透過能帶對能帶熱電洞注入的電洞注入法將電洞注入被選擇的未通過驗證操作Vf5的目標記憶胞的浮閘，藉此降低被選擇的目標記憶胞的閾值電壓VT，並使目標記憶胞最終分佈呈現如圖4C。並且，由於抹除操作E2僅針對被選擇的目標記憶胞來進行，因此不會對電荷泵造成太大負擔。此外，抹除操作E2的設置不僅可以防止過度抹除情況的發生，還可以用於恢復其閾值電壓在周期擾動後上升的存儲單元。

不同於第一實施例以第一目標電壓位準Vt1為基準進行抹除操作，第二實施例直接是以抹除閾值電壓位準Vh為基準進行抹除操作E1。因此，不會存在被過度抹除的目標記憶胞，同時也不需要進行後編程操作。如此一來，即便在執行完抹除操作後因為事件（例如斷電）而不能進行或中斷後編程操作的情況下，目標記憶胞也不會有漏電流的問題。並且，圖1D的曲線波鋒位置較接近抹除閾值電壓位準Vh，而圖4C的曲線波鋒位置相較之下較遠離抹除閾值電壓位準Vh，這表示大部分的目標記憶胞的閾值電壓VT不會過度接近抹除閾值電壓位準Vh。

圖5為本發明第三實施例中記憶胞陣列的示意圖。圖5雖僅繪示出共享位元線BL的記憶胞C1~C4，但實際上具有更多記憶胞以組成記憶胞陣列。請見圖5，扇區(sector)A被選擇以進行編程及抹除操作，扇區B未被選擇。其中，扇區A與扇區B在同一井區(well)。由於記憶胞C1~C4共享位元線BL，因此在對扇區A進行編程、抹除的循環操作時(即執行編程、抹除、編程、抹除…)，扇區B的記憶胞也會受到干擾導致其閾值電壓變動。如此一來，未被選擇執行動作的扇區B的記憶胞的儲存狀態可能會被誤判。

圖6A與6B為扇區B的記憶胞的閾值電壓與數量的分佈圖。其中，橫軸為閾值電壓VT，縱軸為記憶胞的數量。請同時參見圖5與6A，最初，在讀取跳變點(trip point)RP右側的一群記憶胞處於編程狀態(讀出“0”)，在讀取跳變點RP左側的另一群記憶胞處於抹除狀態(讀出“1”)。請見圖6B，當對扇區A的記憶胞進行編程、抹除的循環操作時，扇區B的已編程記憶胞(在讀取跳變點RP右側)的閾值電壓可能受到影響被下拉，甚至部分被下拉至讀取跳變點RP的左側(斜線標示)，進而導致後續判讀錯誤。

圖6C~6E為在本發明第三實施例下扇區B的記憶胞的閾值電壓與數量的分佈圖。請見圖6C，在針對扇區A進行多次抹除操作後，扇區B的已編程記憶胞的閾值電壓的分佈可能受到影響而逐漸下移(毎次下移的幅度例如為圖6C的箭頭所示範圍)。對此，在每次對扇區A進行抹除操作後，即由非揮發記憶體的操作電路通過讀取操作以確認扇區B的記憶胞的儲存狀態。並且，操作電路針對扇區B中所有儲存狀態為“0”的記憶胞進行刷新操作R以增高其閾值電壓VT。刷新操作可以採通道熱電子(Channel Hot Electron，CHE)機制來進行。在一實施例中，可對記憶胞汲極施以4V並對閘極(控制閘)施以9V。另一個做法是選擇性針對其閾值電壓VT低於第一目標電壓位準Vt3(在讀取跳變點RP右側)的記憶胞進行刷新操作，但下面仍以圖6C的作法為主來說明。以圖6C來看，操作電路就是透過刷新操作R以將扇區B中所有儲存狀態為“0”的記憶胞的閾值電壓VT分佈範圍由實線再推回虛線的位置。其中，刷新操作可透過對位元線施予正偏壓，以及對字元線施以負編壓的方式來進行。由於每次對扇區A進行完抹除操作後都對扇區B中所有儲存狀態為“0”的記憶胞進行刷新操作，因此扇區B中所有儲存狀態為“0”的記憶胞的閾值電壓VT不會有機會下移到讀取跳變點RP的左側而導致後續判讀錯誤的問題。

然而，在進行對扇區B中儲存狀態為“0”的記憶胞的刷操操作的同時，扇區B中處於抹除狀態(讀出為“1”)的記憶胞的閾值電壓VT可能也會受到影響而上移（請見圖6D斜線標示處），且其中部分記憶胞的閾值電壓可能下移（請見圖6D黑色區塊）。也就是說，扇區B中處於抹除狀態的記憶胞的閾值電壓的分佈範圍往兩側變寬。其閾值電壓上移到抹除目標電壓位準Vt2右側的記憶胞，可能有與讀取跳變點RP之間餘裕不足的問題。其閾值電壓下移到抹除閾值電壓位準Vh左側的記憶胞可能因為被過度抹除而有漏電流的問題。上述問題在記憶胞尺寸不斷縮小的現況下越發嚴重。對此，由操作電路以抹除閾值電壓位準Vh為基準進行驗證操作Vf6。操作電路並選擇性地針對扇區B中其閾值電壓小於抹除閾值電壓位準Vh的記憶胞（見圖6D黑色區塊）進行後編程操作P，以使該或該些記憶胞的閾值電壓VT上移到等於或大於抹除閾值電壓位準Vh。後編程操作可以採通道熱電子機制來進行。在一實施例中，可對記憶胞汲極施以4V並對閘極(控制閘)施以0~3V。

針對其閾值電壓上移到抹除目標電壓位準Vt2右側的記憶胞(見圖6D斜線標示處)，現有做法僅能對整個扇區B以例如FN穿隧機制進行抹除操作。然而，這會導致扇區B中的所有記憶胞(包括儲存狀態為“0”的記憶胞)的閾值電壓VT都下移。較麻煩的是，無法掌握儲存狀態為“0”的記憶胞的閾值電壓VT的下移幅度(可能下移到讀取跳變點RP左側)。對此，以抹除目標電壓位準Vt2進行驗證操作Vf7，並選擇性地針對未通過驗證操作Vf7的記憶胞，即閾值電壓上移到抹除目標電壓位準Vt2右側的記憶胞，進行抹除操作E2(採能帶對能帶熱電洞注入機制)，以避免對位於扇區B的其他記憶胞的閾值電壓VT造成影響。抹除操作E2可以採能帶對能帶熱電洞注入機制來進行。在一實施例中，可通過向汲極施以4V並對閘極(控制閘)施以-9V來選擇目標單元。對於與目標單元位於同一字線上的非目標單元，可以通過將相應的位線偏置到0V來不選擇非目標單元。對於與目標單元位於同一位線上的非目標單元，可以通過將相應的字線偏置到0V來不選擇非目標單元。關於抹除操作E2以及後編程操作P的說明可參考第一實施例與第二實施例，於此不再贅述。通過第三實施例的方式，可使扇區B的記憶胞的閾值電壓與數量的分佈最終呈現如圖6E。如此一來，可以使扇區B當中受到扇區A操作所影響的記憶胞的閾值電壓VT恢復到想要的範圍之內，並可使扇區B的記憶胞的閾值電壓VT的分佈保持狹窄。

圖7為通用於第一實施例至第三實施例的非揮發記憶體的硬體架構示意圖。請見圖7，裝置100包括記憶胞陣列110、列解碼器120、行解碼器130、操作電路140以及感測放大器暨資料輸入電路150。此外，裝置100還可以包括電壓產生電路以及其他電路（圖未示），如泛用目的處理器、特定目的的應用電路，或以非揮發性記憶體(記憶胞陣列)所支持之整合模組。位址信號S_add被提供至行解碼器130以及列解碼器120。列解碼器120耦接多條字元線，這些字元線沿著記憶胞陣列110中的各行而排列。行解碼器130耦接多條位元線，這些位元線沿著記憶胞陣列110中的各列而排列。通過這些位元線與這些字元線，可從記憶胞陣列110中的多位元記憶胞讀取並編程資料。感應放大器暨資料輸入電路(Sense Amplifiers and Data-in Circuit)經由匯流排耦接至行解碼器130。在寫入操作中，資料會經由資料輸入線從電路上的輸入/輸出埠，或是從電路的其他內部或外部資料源，輸入至資料輸入電路。在讀取操作中，資料會通過資料輸出線，從感測放大器輸出至位於電路上的輸入/輸出埠或到外部資料目的地。

操作電路140主要作用在於對目標記憶胞(記憶胞陣列110整體或部分)執行第一抹除操作與第二抹除操作。第一抹除操作可以是指第一實施例與第二實施例中的抹除操作E1。第二抹除操作可以是指第一實施例、第二實施例與第三實施例中的抹除操作E2。圖8為本發明的操作電路執行第一抹除操作與第二抹除操作的步驟流程圖。請同時參見圖7與圖8，操作電路140執行第一抹除操作，以透過第一抹除脈衝降低多個目標記憶胞的閾值電壓（步驟S210）。在對多個目標記憶胞施以第一抹除脈衝後，操作電路140可執行第一驗證操作，並通過驗證結果獲知各目標記憶胞的閾值電壓是否皆小於抹除目標電壓位準（步驟S220）。當各目標記憶胞的閾值電壓皆小於抹除目標電壓位準時，結束第一抹除操作。然而，由於各目標記憶胞的被抹除速度不同，可能導致被抹除速度較慢的部分目標記憶胞無法通過驗證。操作電路140可針對無法通過驗證的目標記憶胞執行第二抹除操作（步驟S230）。具體上，操作電路140可選擇未通過第一驗證操作的目標記憶胞並對其施以第二抹除脈衝，以使其閾值電壓進一步被降低至小於抹除目標電壓位準。其中，第一驗證操作可以是指第一實施例的驗證操作Vf2、第二實施例中的驗證操作Vf5以及第三實施例中的驗證操作Vf7。

圖9為操作電路執行第一實施例的步驟流程圖。請同時參見圖2A~2D與圖9，首先，由操作電路對目標記憶胞進行抹除操作(即圖2A所示E1)，直到所有目標記憶胞的閾值電壓都小於第一目標電壓位準Vt1(步驟S310)。接著，由操作電路以抹除目標電壓位準Vt2為基準進行驗證操作，以鎖定其閾值電壓VT大於或等於抹除目標電壓位準Vt2的目標記憶胞並對其進行抹除操作(即圖2B所示E2) (步驟S320)。接著，由操作電路以抹除閾值電壓位準Vh為基準進行驗證操作，以鎖定其閾值電壓VT小於抹除閾值電壓位準Vh的目標記憶胞並對其進行後編程操作P(步驟S330)。其中，上述過程可能經歷多次編程、抹除以及驗證操作。

圖10為操作電路執行第二實施例的步驟流程圖。請同時參見圖4A~4C與圖10，首先，由操作電路對目標記憶胞進行抹除操作(即圖4A所示E1)，直到所有目標記憶胞中至少一目標記憶胞的閾值電壓降低至抹除閾值電壓位準Vh (步驟S410)。接著，由操作電路以抹除目標電壓位準Vt2為基準進行驗證操作，以鎖定其閾值電壓VT大於或等於抹除目標電壓位準Vt2的目標記憶胞並對其進行抹除操作(即圖4B所示E2) (步驟S420)。其中，上述過程可能經歷多次抹除以及驗證操作。

圖11為操作電路執行第三實施例的步驟流程圖。請同時參見圖6A~6E與圖11，每次在對操作區域(如圖5的扇區A)的記憶胞進行抹除操作後，由操作電路對非操作區域(如圖5的扇區B)中其儲存狀態為“0”的記憶胞進行刷新操作(步驟S510)。操作電路並以抹除閾值電壓位準Vh為基準進行驗證操作，以鎖定其閾值電壓小於抹除閾值電壓位準Vh的記憶胞進行後編程操作P(步驟S520)。操作電路並以抹除目標電壓位準Vt2為基準進行驗證操作，以鎖定其閾值電壓大於或等於抹除目標電壓位準Vt2的記憶胞進行後抹除操作E2(步驟S530)。其中，上述過程可能經歷多次編程、抹除以及驗證操作。

以硬體形式而言，上述操作電路的方塊可以實現於積體電路上的邏輯電路。上述操作電路的相關功能可以利用硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為硬體。舉例來說，上述操作電路的相關功能可以被實現於一或多個控制器、微控制器、微處理器、特殊應用積體電路（Application-specific integrated circuit, ASIC）、數位訊號處理器（digital signal processor, DSP）、場可程式邏輯閘陣列（Field Programmable Gate Array, FPGA）及/或其他處理單元中的各種邏輯區塊、模組和電路。本發明的各項閾值(如第一目標電壓位準Vt1、抹除目標電壓位準Vt2以及抹除閾值電壓位準Vh)可依據實際需求來設定，並可以軟體或韌體的方式儲存於操作電路中。但在其他實施例中，操作電路可以另外耦接一般常用的儲存裝置來儲存上述閾值。在一實施例中，操作電路可以整合到目前的控制器硬體架構中，且此控制器可使用特定目的邏輯電路。在另一實施例中，此控制器可包括一泛用目的處理器，用以執行電腦程式而控制此元件之操作。在另一實施例中，此控制器係可使用特定目的邏輯電路以及一泛用目的處理器之組合。

綜上而論，本發明第一實施例與第二實施例均可解決記憶胞在抹除程序中過度地被抹除的問題，並保持目標記憶胞的閾值電壓分佈在狹窄範圍。第一實施例是先以第一目標電壓位準(大於抹除目標電壓位準Vt2)為基準進行抹除操作E1，可減少被過度抹除的目標記憶胞的數量。並且，需要進行後編程操作的目標記憶胞的數量也可減少。此外，第一實施例的抹除操作E2僅針對被選擇的目標記憶胞來進行，因此不會對電荷泵造成太大負擔。

進一步地，第二實施例則是直接是以抹除閾值電壓位準為基準進行抹除操作，以確保至少一目標記憶胞的閾值電壓下移至抹除閾值電壓位準，不會有任何目標記憶胞的閾值電壓小於抹除閾值電壓位準。從根本上解決目標記憶胞被過度抹除以及被過度抹除的目標記憶胞的漏電流問題，不需要進行後編程操作，可減少抹除操作時間。

第三實施例同樣採用了類似於第一與第二實施例的抹除操作E2的作法。透過刷新操作、後編程操作以及類似於抹除操作E2的作法，可以在操作區域的記憶胞受到編程-抹除操作的過程中，減少非操作區域的記憶胞的儲存狀態受到影響的程度。並且，同樣可以保持目標記憶胞的閾值電壓分佈在狹窄範圍。

100:裝置 110:記憶胞陣列 120:列解碼器 130:行解碼器 140:操作電路 150:感測放大器暨資料輸入電路 A、B:扇區 BL:位元線 C1~C4:記憶胞 CG:控制閘 D:汲極 E1、E2:抹除操作 FG:浮閘 P:後編程操作 R:刷新操作 RP:讀取跳變點 S:源極 S_add:位址信號 S210~S230、S310~S330、S410、S420、S510~S530:步驟 Vf1~Vf7:驗證操作 Vh:抹除閾值電壓位準 VT:閾值電壓 Vt1:第一目標電壓位準 Vt2:抹除目標電壓位準 Vt3:第一目標電壓位準

圖1A~1C為現有抹除操作中閾值電壓與目標記憶胞數量的分佈圖。圖2A~2D為本發明第一實施例在抹除操作下閾值電壓與目標記憶胞數量的分佈圖。圖3A為FN穿隧電洞注入法於目標記憶胞的操作示意圖。圖3B為能帶對能帶熱電洞注入法於目標記憶胞的操作示意圖。圖4A~4C為本發明第二實施例在抹除操作下閾值電壓與目標記憶胞數量的分佈圖。圖5為本發明第三實施例中記憶胞陣列的示意圖。圖6A與6B為扇區B的記憶胞的閾值電壓與數量的分佈圖。圖6C~6E為在本發明第三實施例下扇區B的記憶胞的閾值電壓與數量的分佈圖。圖7為通用於第一實施例至第三實施例的非揮發記憶體的硬體架構示意圖。圖8為本發明的操作電路執行第一抹除操作與第二抹除操作的步驟流程圖。圖9為操作電路執行第一實施例的步驟流程圖。圖10為操作電路執行第二實施例的步驟流程圖。圖11為操作電路執行第三實施例的步驟流程圖。

E2:抹除操作

Vf1、Vf2:驗證操作

Vh:抹除閾值電壓位準

VT:閾值電壓

Vt1:第一目標電壓位準

Vt2:抹除目標電壓位準

Claims

一種非揮發性記憶體的抹除操作方法，包括：對該非揮發性記憶體的多個記憶胞執行一第一抹除操作，該第一抹除操作包括透過一第一抹除脈衝以降低該非揮發性記憶體的該些記憶胞中各記憶胞的閾值電壓；執行一第一驗證操作，以確認該些記憶胞中各該記憶胞的閾值電壓是否小於一抹除目標電壓位準；以及響應於該些記憶胞中至少一記憶胞未通過該第一驗證操作以執行一第二抹除操作，包括：選擇未通過該第一驗證操作的該至少一記憶胞；以及透過一第二抹除脈衝來降低未通過該第一驗證操作的該至少一記憶胞的閾值電壓以使其小於該抹除目標電壓位準。
如請求項1所述的非揮發性記憶體的抹除操作方法，其中該第一抹除操作是透過FN穿隧的電洞注入法將電洞注入該些記憶胞中各記憶胞的浮閘，藉此降低該些記憶胞中各該記憶胞的閾值電壓。
如請求項1所述的非揮發性記憶體的抹除操作方法，其中該第二抹除操作是透過能帶對能帶熱電洞注入的電洞注入法將電洞注入該些記憶胞中各記憶胞的浮閘，藉此降低該些記憶胞中各該記憶胞的閾值電壓。
如請求項1所述的非揮發性記憶體的抹除操作方法，還包括：在執行該第一驗證操作之前執行一第二驗證操作，以確認該些記憶胞中各記憶胞的閾值電壓是否小於一第一目標電壓位準，並在該些記憶胞皆通過該第二驗證操作時結束該第一抹除操作，其中該第一目標電壓位準大於該抹除目標電壓位準。
如請求項1所述的非揮發性記憶體的抹除操作方法，其中在執行該第二抹除操作的步驟之後還包括：執行一第二驗證操作，以確認該些記憶胞中各個的閾值電壓是否不小於一抹除閾值電壓位準，其中該抹除閾值電壓位準小於該抹除目標電壓位準；以及選擇未通過該第二驗證操作的該些記憶胞中至少一記憶胞執行一後編程操作，以使其閾值電壓提高至該抹除閾值電壓位準。
如請求項1所述的非揮發性記憶體的抹除操作方法，還包括：在執行該第一驗證操作之前執行一第二驗證操作，以確認該些記憶胞中任意一記憶胞的閾值電壓是否降低至一抹除閾值電壓位準，若是則結束該第一抹除操作，其中該抹除閾值電壓位準小於該抹除目標電壓位準，其中響應於該些記憶胞中的各個的閾值電壓皆大於該抹除閾值電壓位準時，再次對該些記憶胞施予該第一抹除脈衝，直到該些記憶胞中任意一記憶胞的閾值電壓降低至該抹除閾值電壓位準。
一種包括非揮發性記憶體的裝置，包括：多個記憶胞；以及一操作電路，用以：對該些記憶胞執行一第一抹除操作，該第一抹除操作包括透過一第一抹除脈衝以降低該些記憶胞中各記憶胞的閾值電壓；執行一第一驗證操作，以確認該些記憶胞中各該記憶胞的閾值電壓是否小於一抹除目標電壓位準；以及響應於該些記憶胞中至少一記憶胞未通過該第一驗證操作以執行一第二抹除操作，其中該第二抹除操作是由該操作電路選擇未通過該第一驗證操作的該些記憶胞中的該至少一記憶胞，並透過一第二抹除脈衝來降低未通過該第一驗證操作的該些記憶胞中的該至少一記憶胞的閾值電壓以使其小於該抹除目標電壓位準。
如請求項7所述的包括非揮發性記憶體的裝置，其中該第一抹除操作是透過FN穿隧的電洞注入法將電洞注入該些記憶胞中各記憶胞的浮閘，藉此降低該些記憶胞中各該記憶胞的閾值電壓，其中該第二抹除操作是透過能帶對能帶熱電洞注入的電洞注入法將電洞注入該些記憶胞中各記憶胞的浮閘，藉此降低該些記憶胞中各該記憶胞的閾值電壓。
如請求項7所述的包括非揮發性記憶體的裝置，其中該非揮發性記憶體為反或型快閃記憶體。
如請求項7所述的包括非揮發性記憶體的裝置，其中該操作電路於在執行該第一驗證操作之前執行一第二驗證操作，以確認該些記憶胞中各記憶胞的閾值電壓是否小於一第一目標電壓位準，並在該些記憶胞皆通過該第二驗證操作時結束該第一抹除操作，其中該第一目標電壓位準大於該抹除目標電壓位準。
如請求項7所述的包括非揮發性記憶體的裝置，其中該操作電路還用以於執行該第二抹除操作後執行一第二驗證操作，以確認該些記憶胞的各個的閾值電壓是否不小於一抹除閾值電壓位準，該操作電路並選擇未通過該第二驗證操作的該些記憶胞中至少一記憶胞執行一後編程操作以使其閾值電壓提高到該抹除閾值電壓位準，其中該抹除閾值電壓位準小於該抹除目標電壓位準。
如請求項7所述的包括非揮發性記憶體的裝置，其中該操作電路在執行該第一驗證操作之前執行一第二驗證操作，以確認該些記憶胞中任意一記憶胞的閾值電壓是否降低至一抹除閾值電壓位準，若是則結束該第一抹除操作，其中該抹除閾值電壓位準小於該抹除目標電壓位準，其中該操作電路響應於該些記憶胞中各個的閾值電壓大於該抹除閾值電壓位準，重複對該些記憶胞施予該第一抹除脈衝，直到該些記憶胞中任意一記憶胞的閾值電壓降低至該抹除閾值電壓位準。