JPH03105795A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体不揮発性記憶装置に係り、電気的にその
内容を書替るのに好適な半導体不揮発性記憶装置に関す
る。

〔従来の技術〕

従来、電気的一括消去型ＥＥＦＲＯＭ　（エレクトリ力
リ　イレーザブル　アンド　プログラマブル　リード　
，ｔ　ンＩＪ　　ｆｉ　−１−　ＩＪ　：　ｅｌｅｃｔ
ｒｉｃａｌｌｙ　ｅｒａｇａｂｌｅａｎｄ　Ｈｒｏｇｒ
ａｍｍａｂｌｓ　ｒｅａｄ　ｏｎｌｙ　ｍｅｗｅｏｒｙ
）の電気的消去方法については、アイ・イー・イー・イ
ー、ジャーナルオブソリツドステート　サーキツツ、第
２３巻、第５号（１９８８年）第１１５７頁から第１１
６３頁（ＩＥＥＥ．　Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃ
ｉｃｕｉｔｓ、ｖｏｌ．２３　（１９８８）　ｐｐ．１
１５７−１１６３）に論じられている．浮遊ゲート中の
電子をトンネル現象を利用してソース側に引き抜く際、
全てのメモリセルのソースが共通接続されている．その
共通ソース線に高電圧を印加する事により一回の消去動
作においてメモリアレイ全体を電気的に一括消去を行な
う．また，消去開始時には共通ソース線に付随する静電
容量を充電，消去停止時には放電を行なう必要がある． 〔発明が解決しようとする課題〕 上記従来技術の半導体不揮発性記憶装置の電気的消去方
法においては、この消去時の充電電流および放電電流に
ついては配慮がなされておらず、消去開始時および消去
停止時に大きな充電電流および放電電流が流れるという
問題点があった．本発明は上述した消去時におけるメモ
リアレイからの充電電流および放電電流を低減する半導
体不揮発性記憶装置を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達或するためには、メモリアレイを２つ以上
のブロックに分割し，装置外部あるいは内部で指定する
消去範囲が２つ以上の該分割ブロックにより構成され，
上記消去範囲を消去するに際して、各ブロックの消去に
時間差を設けて消去動作を行なう。

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次のとおりである．第１図に示す
メモリアレイの分割ブロックを８１〜Ｂ１６とし、例え
ば８１〜Ｂ４の分割ブロックすなわちメモリアレイの一
部Ｓが指定された消去範囲である場合、まず分割ブロッ
クＢ１の消去を行ない、時間差を設け次の分割ブロック
Ｂ２の消去を行なう。さらに時間差を設け分割ブロック
Ｂ３の消去を行ない、時間差を設け分割ブロックＢ４の
消去を行なう． これにより、同時に消去用高電圧を印加するソース，ド
レインまたは専用ゲート線の数を減らし，これに付随す
る静電容量を低減し，充電電流および放電電流を低く抑
えることができ、また分割ブック８１〜Ｂ１６の組み合
わせによりメモリアレイの一括消去を含む多様な部分的
消去を実現できるものとなる． 電気的消去は，該分割ブロックのメモリセル群のソース
、ドレインまたは専用ゲートに高電圧を印加し，制御ゲ
ートを接地して浮遊ゲート中の電子をトンネル現象を利
用して該ソース、ドレインまたは専用ゲートに引く抜く
ことによって行なう．高電圧の印加力法としては第２図
に示す分割ブロックＢ１〜Ｂ４のそれぞれに対応して高
電圧を印加する消去制御回路ＥＲＣＩ〜ＥＲＣ４を用意
する方法、および第３図に示すように、少なくとも一つ
の高電圧を印加する消去制御回路ＥＲＣを用い，分割ブ
ロック８１〜Ｂ４を切替える方法とがある． 消去制御回路ＥＲＣについては後述する．第４図には第
２図の印加方法、第５図には第３図の印加方法における
ソース、ドレインまたは専用ゲートに印加される電圧波
形ｅｐｌ〜ｅｐ４とこの時流れる充電電流および放電電
流の電流波形の概略ＩＢＩ〜ＩＢ４を示す。図中の電圧
波形ｅｐｌ〜ｅｐ４のハイレベルの時に電気的消去が行
なわれることとする．このように電圧波形ｅｐｌ〜ｅｐ
４の各波形に時間差を設ける． 〔作用〕 上述した手段によれば、半導体不揮発性記憶装置のメモ
リアレイ全体またはメモリアレイの一部のブロックを電
気的に消去する際、メモリアレイからの充電電流および
放電電流を小さくできることにより；ピーク消去電流の
減少を図ることができる． 〔実施例〕 ［実施例１］ 本実施例においては、メモリアレイ全体を消去できる場
合を対象とする．分割方法は第６図に示すようにする．
図中のＸＤＥＣ，ＹＤＥＣは後述する行アドレスデコー
ダ，列アドレスデコーダである．この配置は図のとおり
である必要はない．分割ブロックは後述する書込み，読
出しの単位ブロックＤＢＯ−ＤＢ７と一致している．第
７図には、これに対応した半導体不揮発性記憶装置のメ
モリアレイ部の回路図が示されている．同図の各回路素
子は，特に制限されないが、公知のＣＭＯＳ　（相補型
ＭＯＳ）集積回路の製造技術により，１個の単結晶シリ
コンのような半導体基板上において形成される． 特に制限されないが，集積回路は単結晶ｐ型シリコンか
らなる半導体基板上に形威される．ｎチャネルＭＯＳＦ
ＥＴはかかる半導体基板表面に形或されたソース領域、
ドレイン領域およびソース領域とドレイン領域との間の
半導体基板上に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるうなゲート電極から構成され
る．ＰチャネルＭＯＳＦＥＴは，上記半導体基板表面に
形威されたｎ型ウエル領域に形威される．これによって
半導体基板はその上に形成された複数のｎチャネルＭＯ
ＳＦＥＴの共通の基板ゲートを構成し、回路の接地電位
が供給される．ｐチャネルＮＯＳＦＥＴの共通の基板ゲ
ート．すなわちｎ型ウエル領域はｌ！源電圧Ｖｃｃに接
続される．あるいは，高電圧回路であれば外部から与え
られた高電圧ＶＰＰ．内部発生高電圧等に接続される．
あるいは、集積回路は単結晶ｎ型シリコンからなる半導
体基板上に形成しても良い．この場合ｎチャネルＭＯＳ
ＦＥＴはＰ型ウエル領域に形成される． 特に制限されないが、この実施例の半導体不揮発性記憶
装置は、外部端子から供給される行（Ｘ）、列（Ｙ）ア
ドレス信号ＡＸ，ＡＹを受けるアドレスバツファＸＡＤ
Ｂ，ＹＡＤＢを通して形威された相補アドレス信号が行
，列アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給される
．特に制限されないが、上記行，列アドレスバッファＸ
ＡＤＢ，ＹＡＤＢは装置内部の選択信号Ｑ８により活性
化され，外部端子からのアドレス信号ＡＸ，ＡＹを取り
込み，外部端子から供給されたアドレス信号と同相の内
部アドレス信号と逆相のアドレス信号とからなる相補ア
ドレス信号を形成する６　　　＃行（Ｘ）アドレスデコ
ーダＸＤＣＲは、アドレスバッファＸＡＤＢの相補アド
レス信号に従ったメモリアレイのワードＭＷの選択信号
を形成し、列（Ｙ）アドレスデコーダＹＤＣＲは、アド
レスバッファＹＡＤＢの相補アドレス信号に従ったメモ
リアレイのデータ線Ｄの選択信号を形成する．特に制限
されないが，メモリセルの選択は８ビットあるいは１６
ビット単位等での書込み、読出しを行なうため、行アド
レスデコーダＸＤＣＲと列アドレスデコーダＹＤＣＲに
よりメモリセルは８個あるいは１６個等が選択される．
以下，１ビットに対応するメモリセル群をデータブロッ
クＤＢとし，この実施例では８ビット単位のデータブロ
ックＤＢを例示する．一つのデータブロックＤＢのメモ
リセルはワード線方向く行方向〉にｎ個、データ線方向
（列方向）にｍ個とした．言い替えると，メモリアレイ
はｎＸｍ個のメモリセル群のデータブロックＤＢが８個
に分かれている．本実施例ではこのデータブロックＤＢ
が消去の際，同時に消される分割ブロックＢと一致して
いる．上記メモリアレイは，制御ゲートと浮遊ゲートを
有するスタックドゲート構造のメモリセル（半導体不揮
発性記憶素子・ＮＯＳＦＥＴＱ　ｌ−　Ｑ　４　８　）
と、ワード線Ｗおよびデータ線Ｄおよびソース線ｃｓと
により構成されている．ソース線ＣＳは，後述する第８
図に示す消去制御回路ＥＲＣに接続されており，消去時
には高電圧ＶＰＰに接続され、消去時以外の書込み、読
出し等では回路の接地電位に接続されたる．第７図のメ
モリアレイにおいて同じ行に配置されたメモリセル例え
ばＱｌ，Ｑ５，Ｑ９，Ｑ１３，Ｑ１７，Ｑ２１，Ｑ２５
，Ｑ２９，Ｑ３３，Ｑ３７，Ｑ４１，Ｑ４５の制御ゲー
トは，それぞれ対応するワード線ｗ１に接続され，同じ
列に配置されたメモリセル例えばＱ１〜Ｑ４，Ｑ１３〜
Ｑ１６，Ｑ２５〜Ｑ２８，Ｑ３７〜Ｑ４０のドレインは
，それぞれ対応するデータ線Ｄ１に接続されている。

上記各データブロックＤＢのデータ線Ｄ１〜Ｄｍは、上
記アドレスデコーダＹＤＣＨによって形成された選択信
号を受ける列選択スイッチＭＯＳＦＥＴＱ　４　９　〜
Ｑ　６　０を介して共通データ線ＣＤに接続される．共
通データ線ＣＤには外部端子工／０から入力される書込
み信号を受ける書込み用データ人カバツファＤＩＢの出
力端子が，書込み時のオンとなる書込み制御信号ｗｅを
受けるＭＯＳＦＥＴＱ６　１，Ｑ６　３，Ｑ６　５．　
Ｑ６　７を介して接続される．また、共通データ線ＣＤ
は，読出し時オンとなる読出し制御信号ＢＱを受けるス
イッチＭＯＳＦＥＴＱ６２，Ｑ６４，Ｑ６６，Ｑ６８を
介してセンスアンプＳＡに結合され，さらに読出し用デ
ータ出力バッファＤＯＢを通り外部端子Ｉ／Ｏに接続さ
れる． 各データブロックＤＢのメモリセル群のソースは共通ソ
ース線ＣＳＯ−ＣＳ７に接続され、さらに消去制御回路
ＥＲＣＯ−ＥＲＣ７が接続されている． 第８ｒｊＩＩは上記消去制御回路ＥＲＣの回路図である
．第８図において消去制御回路ＥＲＣは、書込み、読出
し動作の時オン状態になってソース線ＣＳに回路の接地
電位を与えるｎチャネルＭＯＳＦＥＴＱ８５と消去用の
高電圧ＶＰＰを与えるｐチャネルＭＯＳＦＥＴＱ　８　
４が設けられる。

第７図においてタイミング制御回路ＣＯＮＴから発生さ
れる消去信号ｅｒｏがデータブロックＤＢＯのソース，
ｓａｃｓｏに接続された消去制御回路ＥＲＣＯおよび遅
延回路ＤＬＹ１の入力信号であり、遅延回路ＤＬＹ１の
出力信号ｅｒｌは次段の分割ブロックの消去制御回路Ｅ
ＲＣＩおよび遅延回路ＤＬＹ２の入力信号である。この
ようにして前のブロックの消去信号ｅｒが遅延回路ＤＬ
Ｙを経て、次のブロックの消去制御回路ＥＲＣに入力さ
れる。

タイミング制御回路ＣＯＮＴは、特に制限されないが、
外部端子ＣＥ，○Ｅ，ＷＥ，ＥＥおよびＶＰＰに供給さ
れるチップイネーブル信号，アウトプットイネーブル信
号，ライトイネーブル信号，イレーズイネーブル信号お
よび書込み，消去用高電圧とに応じて，内部制御信号ｃ
ｏ，ｓｃ，ｗｅ消去信号ｅｒｏ等のタイミング信号、お
よびアドレスデコーダ等に選択的に供給する読出し用電
源電圧Ｖｃｃ、書込み用高電圧ＶＰＰ等を発生する．上
記メモリセルは特に＃限されないが、ＥＦＲＯＭ（ｅｒ
ａｓａｂｌｅ　Ｂｒｏｇｒａｍｍａｄｌｓ　ｒｅａｄ　
ｏｎｌｙ　ｍｅｍｏｒｙ）のメモリセルと類似の構成と
される．ただし、その消去動作が浮遊ゲートとソース線
に結合されるソス間のトンネル現象を利用して電気的に
行なわれる点が、従来の紫外線を用いたＥＰＲＯＭの消
去方法と異なる． 書込み時には，上記内部信号Ｑ８およびｗｅはハイレベ
ルにされる．行，列アドレスデコーダ同路ＸＤＣＲ，Ｙ
ＤＣＲおよびデータ入力回路ＤＩＲには、その動作電圧
として高電圧ＶＰＰが供給される。書込みが行なわれる
ワード線Ｗはその電圧が上記高電圧ＶＰＰになる。浮遊
ゲートに電子を注入すべきメモリセルが接続されたデー
タ線Ｄは、上記同様な高電圧ＶＰＰに接続される。これ
により、メモリセルに書込みが行なわれる．書込まれた
状態のメモリセルは、その浮遊ゲートに電子が蓄積され
る． 読出し時には，上記内部信号ｓＱおよびａｅはハイレベ
ルにされる．行，列アドレスデコーダ回路ＸＤＣＲ，Ｙ
ＤＣＲおよびデータ入力回ｗＩＤＩＢには，その動作電
圧として電源電圧Ｖｃｃが供給される。読出しが行なわ
れるメモリセルに接続されたワード線Ｗには，電源電圧
ｖｃｃを印加し，データ線Ｄには，弱い書き込みが起こ
りにくいよう工Ｖ程度の低電圧をセンスアンプＳＡより
供給される。この動作により、メモリセルの読出しが行
なわれる．書込まれた状態のメモリセルは、その浮遊ゲ
ートに電子が蓄積され、しきい電圧は高くなり、読出し
時にワード線Ｗを選択してもドレイン電流は流れない。

電子の注入が行なわれていないメモリセルのしきい電圧
は低く、ワード線Ｗを選択すると電流が流れる。この電
流をセンスアンブＳＡで受け、データ出力回路ＤＯＢを
通り外部端子Ｉ／Ｏに出力される。これにより、メモリ
セルの読出しが行なわれる。

消去時には、上記内部信号Ｑｅおよび消去信号ｅｒｏは
ハイレベルにされ、内部信号ｓｅおよびｗｅはロウレベ
ルにされる．なお，外部端子から消去動作を指示する制
御信号を供給することにより消去時を指定しても良い。

この時，全ワード線Ｗは接地電位のような非選択レベル
である．タイミング制御回路ＣＯＮＴから発生された消
去信号ｅｒｏがハイレベルの時は、消去制御回路ＥＲＣ
Ｏ内の第８図に示すｐチャネルＭＯＳＦＥＴＱ　８　４
がオン、ｎチャネルＭＯＳＦＥＴＱ　８　５がオフ状態
になり、第７図に示すソース線ＣＳＯに消去のための高
電圧Ｖｐｐを供給される。これにより、分割ブロックの
データブロックＤＢＯのメモリセル群Ｑｌ−Ｑ１２の消
去が行なわれる．この時，制御ゲートからソースに向か
う高電界が作用し、メモリセルの浮遊ゲートに蓄積され
た電子がトンネル現象によりソース線側に引き抜かれる
ことによって消去動作が行なわれる。

次段のデータブロックＤＢＩのメモリセル群の消去の開
始は、第４図に示した高電圧印加波形ｅｐと充電，放電
電流波形ＩＢとの関係に従い，データブロックＤＢＯの
開始後に充電電流が十分減少した時間である．この時間
差は遅延回路ＤＬＹ　１により設けられる。同様な消去
動作により最終的には、データブロックＤＢＳの充電電
流が十分減少した時間で消去制御回路ＥＲＣ７に接続さ
れているデータブロックＤＢ７のメモリセル群の消去が
開始される。消去信号ｅｒｏがロウレベルの消去停止時
には、消去制御回路ＥＲＣＯ内の第８図に示すｐチャネ
ルＭＯＳＦＥＴＱ　８　４がオフ、ｎチャネルＭＯＳＦ
ＥＴＱ　８　５がオン状態になり、第７図に示すソース
線ＣＳＯに回路の接地電位を与えることにより上記のよ
うなトンネル現象が生じなくなり、データブロックＤＢ
Ｏのメモリセル群の消去を停止できる。この時，データ
ブロックＤＢＯから放電電流が流れるため第４図に示し
た高電圧印加波形ｓｐと充電，放電電流波形ＩＢとの関
係に従い、開始時と同様に各データブロックＤＢのメモ
リセル群を消去停止する時間に時間差を設けて消去停止
する。

これにより，メモリアレイからの消去時における充電電
流および放電電流を低減した、メモリアレイ全体の一括
電気的消去が行なわれる．本実施例では電気的消去をソ
ース側で行なうメモリセルを対象としたが本発明はこれ
に限定されるものではない．例えばドレイン側および制
御ゲートとは別の消去専用のゲートを設け，そこに高電
圧ＶＰＰを印加し電気的消去を行なうようなメモリセル
であってもよい．その場合にはドレインおよび専用ゲー
ト線ごと、あるいはそれをいくつかまとめて一つの分割
ブロックとすれば良い。

本実施例では書込み、消去を外部からの高電圧ＶＰＰを
用いて行なう場合を対象としたが本発明はこれに限定さ
れるものではない．書込み，消去時に流れる電流が小さ
ければ装置内部で電源電圧ｖｃｃから所望の高電圧Ｖρ
ｐを発生させ、これを書込み、消去に用いても良い．ま
た、この内部昇圧電源を外部高電圧ＶＰＰと併用しても
構わない．［実施例２］ この実施例では実施例１と同様な半導体不揮発性記憶装
置において、メモリアレイからの充電電流および放電電
流を低減するために、先の実施例で述べたデータブロッ
クＤＢＯ−ＤＢ７を第９図に示すように列方向に分割し
たメモリセル群とし、メモリアレイ全体を消去できる構
造となっている。

図中、同じ記号例えばＢｌで示された８つの部分は同一
のアドレスで指定されるメモリセル群であるとする． 第１０図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第１０図において、例えば第ｌの分割ブロックＢ１に属
するメモリセル群はデータ線Ｄ１に接続されているＱ１
〜Ｑ４，Ｑ１３〜Ｑ１６，Ｑ２５〜Ｑ２８，Ｑ３７〜Ｑ
４０である。同図では各データブロックＤＢのデータ線
Ｄの１本に接続されているメモリセル群を分割ブロック
Ｂとしたが、これに限定されるものではなく各データブ
ロックＤＢのデータ線Ｄに接続されているメモリセル群
をいくつかまとめたブロックであっても良い．実施例１
と同様に各分割ブロックＢは、それぞれ第８図に示す消
去制御回路ＥＲＣＩ〜ＥＲＣｍに接続され、消去信号ｅ
ｒｌ〜８ｒｍはタイミング制御回路ＣＯＮＴおよび遅延
回路ＤＬＹ２〜ＤＬＹ＋＋＋により制御される． メモリアレイの一括電気的消去，書込みおよび読出しに
おける動作は、実施例１と同様である．［実施例３］ この実施例では実施例１と同様な半導体不揮発性記憶装
置において、メモリアレイからの充電電流および放電電
流を低減するために、分割ブロックＢｌ−ＢＩＯを第１
ｌ図に示すように行方向に分割したメモリセル群とし、
メモリアレイ全体を消去できる構成となっている． 第１２図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第１２図において，例えば第１の分割ブロックＢ１のメ
モリセル群はワード線Ｗ１に接続されているＱｌ，Ｑ５
，Ｑ９，Ｑ１３，Ｑｌ７，Ｑ２１，Ｑ２５，Ｑ２９，Ｑ
３３，Ｑ３７，Ｑ４１，Ｑ４５である。同図では各デー
タブロックＤＢのワード線Ｗの１本に接続されているメ
モリセル群を分割ブロックＢとしたが、これに限定され
るものではなく各データブロックＤＢのワード線Ｗに接
続されているメモリセル群をいくつかまとめたブロック
であっても良い．実施例１と同様に各分割ブロックＢは
、それぞれ第８図に示す消去制御回路ＥＲＣＩ　〜ＥＲ
Ｃｎに接続され，消去信号ｅｒｌ〜ｅｒｎはタイミング
制御回路ＣＯＮＴおよび遅延回路ＤＬＹ２〜ＤＬＹｎに
より制御される。

メモリアレイの一括電気的消去，書込みおよび読出しに
おける動作は、実施例ｌと同様である。

［実施例４］ この実施例では実施例１と同様な半導体不揮発性記憶装
置において、メモリアレイからの充電電流および放電電
流を低減するために、分割ブロック８１〜Ｂ３２を第工
３図に示すようなデータブロックＤＢとは異なる任意の
列方向に分割したメモリセル群とし、メモリアレイ全体
を消去できる構成となっている．これは実施例２の第９
図に示した分割方法と同一であるが、消去時の電圧印加
方法が異なる． 第１４図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第ｌ４図において、例えば第ｌの分割ブロックのメモリ
セル群はデータブロックＤＢＯデータ線Ｄｉに接続され
ているＱ１〜Ｑ４のメモリセルからなる。同図ではデー
タ！ｉｌＤの１本に接続されているメモリセル群を分割
ブロックＢとしたが、これに限定されるものではなくデ
ータ線Ｄに接続されているメモリセル群をいくつかまと
めたブロックであっても良い．実施例１と同様に各分割
ブロックＢは、それぞれ第８図に示す消去制御回路ＥＲ
ＣＯＩ　〜ＥＲＣ７ｍに接続され、消去信号ｅｒｏ１〜
ｅｒ７ｍはタイミング制御回路ＣＯＮＴおよび遅延回路
ＤＬＹＯ２〜ＤＬＹ７ｍにより制御される。

メモリアレイの一括電気的消去、書込みおよび読出しに
おける動作は、実施例１と同様である．［実施例５コ この実施例では実施例１と同様な半導体不揮発性記憶装
置において、４メモリアレイからの充電電流および放電
電流を低減するために、分割ブロック８１〜Ｂ７４を第
１５図に示すようなアドレスの列方向に分割したメモリ
セル群とし，メモリアレイの一部を消去できる構戒とな
っている。消去すべき部分は外部より列アドレス信号ａ
ｙにて設定される。

第１６図にはこの発明が適用された葉導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている。

第１６図において，列アドレス信号ａｙにより同じ記号
で示されるデータ線に属するメモリセル、例えばＱｌ−
Ｑ４，Ｑ１３〜Ｑ１６，Ｑ２５〜Ｑ２８，Ｑ３７〜Ｑ４
０が選択され，消去される．この時、消去制御（＋’！
　’ｐ’ｉ　６　ｒ　Ｏ　１のみがハイレベルとなり消
去制御｛，１号ｅ　ｒ０２〜ｅｒｍはロウレベルとされ
る．第４図に示したように、まずＥＲＣＯＩが高電圧パ
ルスを発生し，メモリセルＱ１〜Ｑ４の消去が開始する
．次に遅延回＠ＤＬＹＩを経た信号がメモリセルＱ１３
〜Ｑ１６のソースを制御する消去制御回路ＥＲＣ３１に
伝達され、メモリセルＱ１３〜Ｑ１６の消去を開始する
．同様にしてメモリセルＱ２５〜Ｑ２８，Ｑ３７〜Ｑ４
０の消去が開始する。終了も第４図に従い、順次行なわ
れる． 第ｌ６図ではデータ線Ｄの１本に接続されているメモリ
セル群を分割ブロックＢとし，第８ｒｊ！ｌに示す消去
制御回路ＥＲＣＯＩ〜ＥＲＣ：７ｍに接続させたが，分
割ブロックはこれに限定されるものではなく、データ線
Ｄに接続されているモリセル群をいくつかまとめた分割
ブロックであっても良い。

このような構成を採ることによって、任意の数の同じア
ドレスのデータ線Ｄに接続されているメモリセル群を消
去させることができる．すなわち、上記消去信号ｅｒｏ
１”ｅｒｏｍの組み合わせによりメモリアレイの多様な
部分的消去を実現できるものとなる． メモリアレイの電気的消去、書込みおよび続出しにおけ
る動作は、実施例１と同様である。

［実施例６］ この実施例では実施例１と同様な半導体不揮発性記憶装
置において、メモリアレイからの充電電流および放電電
流を低減するために、分割ブロックＢを第１５図に示す
ようにデータブロックＤＢ内を列方向に分割したメモリ
セル群とし、データブロックＤＢＯ−ＤＢ７のうち１つ
または複数を消去できる構成となっている。

第１７図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている。

第７図において、消去時にはアドレス入力信号ａｘ，ａ
ｙのいくつかによって消去すべきデータブロツクＤＢが
指定される。例えばＤＢＯを消去するのであれば消去制
御信号ｅｒｏ１のみがハイレベルとされ、ｅｒ３１〜ｅ
ｒ７１はロウレベルとされる．この場合、各分割ブロッ
クＢのメモリセル群はデータブロックＤＢＯのデータ線
Ｄ１に接続されているＱ１〜Ｑ４、データ線Ｄ２に接続
されているＱ５〜Ｑ８．データｌｌＡＤｍに接続されて
いるＱ９〜Ｑ１２である．同図ではデータ線Ｄの１本に
接続されているメモリセル群を分割ブロックとし、第８
図に示す消去制御回路ＥＲＣＯＩ〜ＥＲＣ７ｍ接続した
が，分割ブロックＢはこれに限定されるものではなく，
データ線Ｄに接続されているメモリセル群をいくつかま
とめて分割ブロックＢとしても良い。

また、第工７図では消去するデータブロックＤＢを１つ
としたが，これは複数個であってもかまわない。この場
合．ａｘ，ａｙの組み合わせにより複数個が選択される
ような構或とすれば良い。

このような構或を採ることによって，任意の数のデータ
ブロックＤＢを消去させることができる。

すなわち、上記消去信号ｅｒｏ１〜ｅｒ７１の組み合わ
せによりメモリアレイの多様な部分的消去を実現できる
ものとなる。

メモリアレイの電気的消去，書込みおよび読出しにおけ
る動作は、実施例１と同様である。

［実施例７］ この実施例では実施例１と同様な半導体不揮発性記憶装
置において、メモリアレイからの充電電流および放電電
流を低減するために、分割ブロック８１〜ＢＩＯを第１
１図に示すような行方向に分割したメモリセル群とし、
メモリアレイの一部を消去できる構成となっている。

第１８図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第１８図において、消去時には行アドレス信号ａｘで選
択されたワード線Ｗに属するメモリセル例えばＱｌ，Ｑ
２，Ｑ５，Ｑ６，Ｑ９，ＱＩＯ，Ｑ１３，Ｑ１４，Ｑ１
７，Ｑ１８，Ｑ２１，Ｑ２２，Ｑ２５，Ｑ２６，Ｑ２９
，Ｑ３０，Ｑ３３，Ｑ３４，Ｑ３７，Ｑ３８，Ｑ４１，
Ｑ４２．Ｑ４５，Ｑ４６が選択され５消去される。この
時、消去制御信号ｅｒｌのみがハイレベルとされ，消去
制御信号ｅｒｎ−１はロウレベルとされる。゛この場合
、各分割ブロックＢのメモリセル群はワードｉＷ１にゲ
ートが接続されたメモリセル群とワード線Ｗ２にゲート
が接続されたメモリセル群とに分割されており、この２
つのブロックが第４図に従い，消去される．第１８図で
はワード線Ｗの１本に接続されているメモリセル群を分
割ブロックとし、第８図に示す消去制御回路Ｅ　Ｒ　Ｃ
　１〜Ｅ　Ｒ　Ｃ　ｎに接続させ、また消去範囲を２つ
のワード線Ｗに接続されているメモリセル群としたが、
分割ブロックおよび消去範囲はこれに限定されるもので
はなく，ワード線Ｗに接続されているメモリセル群をい
くつかまとめた分割ブロックおよび消去範曲であっても
良い． このような構或を採ることによって、任意の数のワード
線Ｗに接続されているメモリセル群を消去させることが
できる．すなわち，上記消去信号ｅｒｌ〜ｅｒｎ−１の
組み合わせによりメモリアレイの多様な部分的消去を実
現できるものとなる．メモリアレイの電気的消去，書込
みおよび読出しにおける動作は，実施例１と同様である
．［実施例８］ この実施例では分割ブロックの構或は第６図に示すもの
であり、実施例ｌと同じである．高電圧の印加方法が異
なる。

第１９図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第１９図において，第８図に示す消去制御回路ＥＲＣが
各データブロックＤＢＯ〜ＤＢ７のメモリセル群に対し
て消去信号ｅｒｏ”ｅｒ７によりオン状態にされるＭＯ
ＳＦＥＴＱ　６　９〜Ｑ７２を介して接続される。ＭＯ
ＳＦＥＴＱ　６　９〜Ｑ７２のしきい値電圧は，消去電
圧ＶＰＰの低下を防止するため低い値とすルカ、または
ＭＯＳＦＥＴＱ　６　９　〜Ｑ　７　２はｐチャネルＭ
ＯＳＦＥＴで構成される． 消去時には，消去制御回路ＥＲＣの入力信号ｓｒはハイ
レベルとされる． 各データブロックＤＢのメモリセル群の消去時間は第５
図に示した高電圧印加波形ｅｐと充電，放電電流波形Ｉ
Ｂとの関係に従い，前段のデータブロックの放電電流が
十分減少した時間で次段のデータブロックを開始する．
タイミング制御回路ＣＯＮＴにより外部からあるいは内
部からの制御信号に従い，これを満足するよう消去信号
ｅｒｏ〜ｅｒ７を発生する．このような構成を採ること
によって、メモリアレイの一括消去が実現できるものと
なる． メモリアレイの電気的消去，書込みおよび読出しにおけ
る動作は，実施例１と同様である．［実施例９］ この実施例では分割ブロックの構戊は第９図に示すもの
であり，実施例２と同じであるが、高電圧の印加方法が
異なる． 第２０図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第２０図において，第８図に示す消去制御回路ＥＲＣが
データ線Ｄ１〜Ｄｍに接続されているメモリセル群に、
消去信号ｅｒｌ〜ｅｒｍによりオン状態にされるＭＯＳ
ＦＥＴＱ　７　３〜Ｑ７５を介して接続される．　ＭＯ
ＳＦＥＴＱ　７　３〜Ｑ７５のしきい値電尼は，消去電
圧ＶＰＰの低下を防止するため低い値とするか，または
ＭＯＳＦＥＴＱ　７　３〜Ｑ７５はｐチャネルＭＯＳＦ
ＥＴで構成される． 消去時には、消去制御同路ＥＲＣの入力信号ｅｒはハイ
レベルとされる．列アドレス信号ａｙがタイミング制御
回路ＣＯＮＴに供給されて、消去すべきメモリセル群を
指定するＭＯＳＦＥＴＱ　７　３〜Ｑ７５のゲート入力
信号である消去信号ｅｒｌ〜ａｒｍを発生する． 各データ線Ｄ１〜Ｄｍに接続されているメモリセル群の
消去時間は第５図に示した高電圧印加波形ｅｐと充電，
放電電流波形ＩＢとの関係に従い、前段のデータブロッ
クの放電電流が十分減少した時間で次段のデータブロッ
クを開始する。タイミング制御回路ＣＯＮＴにより外部
からあるいは内部からの制御信号に従い、これを満足す
るよう消去信号ｓｒｌ〜ｅｒｍを発生する．このような
構成を採ることによって、任意の数のデータ線Ｄのメモ
リセル群のメモリセルを消去させることができる．すな
わち，アドレス信号の組み合わせによりメモリアレイの
一括消去を含む多様なデータブロックＤＢの部分的消去
を実現できるものとなる．メモリアレイの電気的消去，
書込みおよび読出しにおける動作は，実施例１と同様で
ある。

〔実施例１０］ この実施例では分割ブロックの構成は第１１図に示すも
のであり、実施例３と同じであるが，高電圧の印加方法
が異なる． 第２１図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第２１図において、第８図に示す消去制御回路ＥＲＣが
ワード線Ｗ１〜Ｗｎに接続されているメモリセル群に後
述する消去信号ｅｒｌ〜ａｒｎによりオン状態にされる
ＭＯＳＦＥＴＱ　７　６〜Ｑ７９を介して接続される．
　ＭＯＳＦＥＴＱ　７　６〜Ｑ７９のしきい＆（ｉｌ！
圧は、消去電圧ＶＰＰの低下を防止するため低い値とす
るか，またはＭＯＳＦＥＴＱ　７　６〜Ｑ７９はｐチャ
ネルＮＯＳＦＥＴで構成される． 消去侍には，消去制御回路ＥＲＣの入力信号ｏｒはハイ
レベルとされる．行アドレス信号ａＸがタイミング制御
回路ＣＯＮＴに供給されて，消去すべきメモリセル群を
指定するＭＯＳＦＥＴＱ　７　６〜Ｑ７９のゲート入力
信号である消去信号ｅｒｌ〜ｅｒｎを発生する。

各ワード線Ｗ１〜Ｗｎに接続されているメモリセル群の
消去時間は第５図に示した高電圧印加波形ｅｐと充電，
放電電流波形ＩＢとの関係に従い，前段のデータブロッ
クの放電電流が十分減少した時間で次段のデータブロッ
クを開始する．タイミング制御回路ＣＯＮＴにより外部
からあるいは内部からの制御信号に従い、これを満足す
るよう消去信号ｅｒｌ〜ｅｒｎを発生する．実施例８と
同じようにこのような構成を採ることによって、任意の
数のワードＳＷのメモリセル群のメモリセルを消去させ
ることができる。すなわち、アドレス信号の組み合わせ
によりメモリアレイの一括消去を含む多様なデータブロ
ックＤＢの部分的消去を実現できるものとなる． メモリアレイの電気的消去，書込みおよび読出しにおけ
る動作は，実施例１と同様である．［実施例１１コ この実施例では分割ブロックの構成は第１５図に示すも
のであり，実施例５と同じであるが，高電圧の印加方法
が異なる． 第２２図にはこの発明が適用された半導体不揮発性記憶
装置のメモリアレイ部の回路図が示されている． 第２２図において、メモリセルのソースは常に同路の接
地電位を供給し、消去をドレインのデータｌＩＸ側で行
なう．データ線Ｄ１〜Ｄｍをまとめた共通データ線ＣＤ
には各データブロックＤＢごとに第８図に示す消去制御
回路ＥＲＣが消去信号ｅｒによりオン状態にされるＭＯ
ＳＦＥＴＱ　８　０　−Ｑ８３を介して接続される．　
ＭＯＳＦＥ！ＴＱ　４　９〜Ｑ６０およびＱ８０−Ｑ８
３のしきい値電圧は，消去電圧ＶＰＰの低下を防止する
ため低い値とするか，またはＮＯＳＦＥＴＱ　４　９〜
Ｑ６０およびＦＩＩＯＳＦＥＴＱ　８　０〜Ｑ　８　３
　ｔ．ｔ．　，，チャネルＭＯＳＦＥＴで構成される。

消去時には，消去制御回路ＥＲＣの入力信号ｓｒはハイ
レベルとされる．行デコーダ回路ＸＯＣＲは全ワード線
を接地電位のような非選択レベルにする．この時、供給
される列アドレス信号は上記列デコーダ回路ＹＤＣＲに
供給されて，消去すべきメモリアレイ群の選択信号を指
定し，ＭＯＳＦＥＴＱ４９〜Ｑ６０を選択する． 各データＭＤＩ〜Ｄｍに接続されているメモリセル群の
消去時間は第５図に示した高電圧印加波形ｅｐと充電，
放電電流波形ＩＢとの関係に従い、前段のデータブロッ
クＤＢの放電電流が十分減少した時間で次段のデータブ
ロックＤＢを開始する。

タイミング制御回路ＣＯＮＴにより外部からあるいは内
部からの制御信号に従い、これを満足するよう消去すべ
きメモリアレイ群の選択信号を発生する。このような構
成を採ることによって、任意の数のデータ線Ｄのメモリ
セル群のメモリセルを消去させることができる。すなわ
ち，アドレス信号の組み合わせによりメモリアレイの一
括消去を含む多様なデータブロックＤＢの部分的消去を
実現できるものとなる． メモリアレイの電気的消去，書込みおよび読出しにおけ
る動作は、実施例１と同様である．〔発明の効果〕 以上述べたように本発明によれば電気的に消去可能な半
導体不揮発性記憶装置のメモリアレイを消去すべきメモ
リアレイ部分より小さな２つ以上のブロックに分割し、
該分割ブロックを順次電気的消去することにより、消去
におけるメモリアレイからの充電電流および放電電流を
低減することが可能になるという効果がある．

【図面の簡単な説明】

第１図，第２図，第３図は本発明の原理を説明するため
のメモリセルアレイの概略平面図、第４図，第５図は本
発明の実施例における動作電圧波形図、第６図は本発明
の実施例におけるメモリセルアレイの分割を示す概略平
面図、第７図は本発明の一実施例の半導体記憶装置の回
路図、第８図は本発明の実施例に用いられる消去制御回
路の同路図、第９図，第１ｌ図，第１３図，第１５図は
本発明の他の実施例のメモリセルアレイの分割を示す概
略平面図，第１０図，第１２図，第１４図および第１６
図乃至第２２図は本発明の他の実施例の半導体記憶装置
の回路図である。 Ｂ・・・分割ブロック、Ｓ・・・消去範囲、ＤＢ・・・
データブロック、ＸＤＣＲ・・・行アドレスデコーダ、
ＹＤＣＲ・・・列アドレスデコーダ、ＥＲＣ・・・消去
制御回路、Ｑ１〜Ｑ４８・・・メモリセル、Ｗ・・・ワ
ード線、Ｄ・・・データ線．ＸＡＤＢ・・・行アドレス
バツファ、ＹＡＤＢ・・・列アドレスバツファ、ＤＬＹ
・・・遅延回路、ＣＯＮＴ・・・タイミング制御回路．
ＳＡ・・・センスアンプ，ＤＯＢ・・・データ出力バッ
ファ、ＤＩＲ・・・データ人カバツファ、ＣＳ・・・共
通ソース線、ＣＤ・・・共通データ線，Ｉ／Ｏ・・・入
出力端子、ｓｒ・・・消去制御信号、ｅｐ・・・電圧波
形、ＩＢ・・・充電，放電電流波形。 第１図 第２図 第３図 第４図 第６図 ＤＢＯ　ＤＢＩ　ＤＢ２　ＤＢ３ ＤＢ４　０Ｂ５　ＤＢ６　０Ｂ７ ｅｐ２ 第５図 第８図 鳥１０ｌ２ｌ 第９図 ＤＢＯ　ＤＢＩ　ＤＢＺ　ＤＢ３ ＤＢ４　ＤＢ５　ＤＢ６　ＤＢ７ 第ｌ１図 ＤＢＯ　ＤＢＩ　ＤＢ２　０Ｂ３ ＤＢ４　０Ｂ５　ＤＢ６　０Ｂ？ 一６２０ 篤１２■ 第１３図 ＤＢＯ　ＤＢＩ　ＤＢ２　ＤＢ３ ＤＢ４　ＤＢ５　ＤＢ６　０Ｂ７

Claims (1)

1. 【特許請求の範囲】 １、不揮発性半導体記憶素子（メモリセル）をアレイ状
   に配置されたメモリアレイを２つ以上のブロックに分割
   し、装置外部あるいは内部で指定される電気的消去を行
   なうメモリアレイの一部あるいは全体が複数個の該分割
   ブロックにより構成され、電気的消去を行なうに際して
   、各分割ブロックを電気的に消去する事を特徴とする半
   導体不揮発性記憶装置。 ２、特許請求範囲第１項記載の半導体不揮発性記憶装置
   において、該分割ブロックごとに消去用の高電圧制御回
   路を用い、該分割ブロックの消去を行なう半導体不揮発
   性記憶装置。 ３、特許請求範囲第１項記載の半導体不揮発性記憶装置
   において、少なくとも一つの消去用の高電圧制御回路を
   用い、該高電圧制御回路と該分割ブロックに設けたスイ
   ッチを順次切替え消去を行なう半導体不揮発性記憶装置
   。 ４、特許請求範囲第１項記載の半導体不揮発性記憶装置
   において、該メモリセルが浮遊ゲートと制御ゲートの２
   層ゲート構造を持つＭＯＳＦＥＴであり、これをアレイ
   状に配置し、該分割ブロックのメモリセル群のソース、
   ドレインまたは専用ゲートに高電圧を印加し、制御ゲー
   トを接地して浮遊ゲート中の電子をトンネル現像を利用
   して該ソース、ドレインまたは専用ゲートに引き抜くこ
   とによつて電気的消去を行なう事を特徴とする半導体不
   揮発性記憶装置。