CN1601654A - 半导体非易失性存储器装置 - Google Patents

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CN1601654A CNA2004100801097A CN200410080109A CN1601654A CN 1601654 A CN1601654 A CN 1601654A CN A2004100801097 A CNA2004100801097 A CN A2004100801097A CN 200410080109 A CN200410080109 A CN 200410080109A CN 1601654 A CN1601654 A CN 1601654A
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立川尚久
藤原淳
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Abstract

在一种非易失性存储器装置中，其中包括例如数据“1”是带电电荷、数据“0”是非带电电荷并易受电荷损失的存储单元，当阵列(10)中的数据为“1”计数值大于“0”计数值时，转换写数据，由此使“1”转换为“0”并且使“0”转换为“1”，导致“1”的数量小于“0”的数量，这样改善了阵列(10)中数据的统计可靠性。当读出数据时，将已经转换和写入的数据转换成在进行转换之前的极性。

Description

半导体非易失性存储器装置
技术领域
本发明涉及一种非易失性存储器，具体涉及例如快闪电可擦可编程只读存储器(flash EEPROM)的半导体非易失性存储器装置。
背景技术
Flash EEPROM的浮栅必须与硅衬底和控制栅电绝缘。另一方面，对于电子电荷，在写入/擦除时必须穿过浮栅之下的隧道氧化膜。因为需要隧道氧化膜来满足产生冲突的功能，因此就会因数据改写使隧道氧化膜退化而产生改写频率受限的问题，这样导致了退化的数据保持特性等。因此，已经致力于通过不同的努力改善数据保持特性。
然而，近年来，因为要求在较低电压下工作，所以隧道氧化膜已经变得更薄。此外，因为半导体元件正按比例缩小，所以确定数据的存储电荷量已经降低。较薄的隧道氧化膜和数据保持特性相互抵触。目前正在研究为改善数据保持特性而设计的适合的技术。
发明内容
因此，本发明的主要目的在于提供一种尽管半导体元件按比例缩小，特别是隧道氧化膜制造得更薄，但在数据保持特性方面优越的半导体非易失性存储器装置。
通过下述描述将更清楚本发明的其它目的、特征和优点。
在根据本发明的非易失性存储器装置中，当写入数据时，对该数据进行位转换，这样数据具有在存储单元的数据保持特性方面更优的极性。
此外，当产生“0”衰减(degeneracy)或“1”衰减时，首先对数据进行位转换并写/读数据，由此使非易失性存储器装置能够重新使用。
当产生电荷损失或电荷增加时，首先对数据进行位转换并写/读数据，这样非易失性存储器装置能够重新使用。
以下给出更加具体的说明。
1)根据本发明的非易失性存储器装置包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
第一和第二计数器单元，用于对相对于该写入单元的写数据分别计数阈值增加数据和阈值减少数据；
比较单元，用于比较该第一计数器单元的计数值和该第二计数器单元的计数值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
该阈值增加数据用于将该存储单元的电压设置为高阈值电压，该阈值减少数据用于将该存储单元的电压设置为低阈值电压。例如，“1”是阈值增加数据，“0”是阈值减少数据。
根据上述结构，当在该阵列中的所有存储单元中写入数据时，第一计数器单元计数阈值增加数据，第二计数器单元计数阈值减少数据。在该比较单元中相互比较第一和第二计数器单元的计数结果。在该存储器单元中存储比较结果，并为该数据转换单元提供比较结果。该数据转换单元根据提供的比较结果控制写数据的极性转换。更具体地说，当阈值增加数据的计数值大于阈值减少数据的计数值时，就转换数据的极性，其中将极性转换为在存储单元的数据保持特性方面优越的极性。当阈值增加数据的计数值不大于阈值减少数据的计数值时，就不进行极性转换使极性保持不变。通过该写入单元从该数据转换单元写入该数据。在所描述的方式中，具有低阈值电压的单元的数量(低阈值单元的数量)可以等于或大于具有高阈值电压的单元的数量(高阈值单元的数量)，由此就能够在统计意义上改善数据保持特性。
在上述结构中，可以将阵列划分为多个子阵列，其中该存储器单元存储该比较单元的对应于每个子阵列的比较结果。根据这种结构，对于每个子阵列，低阈值单元的数量就可以等于或大于高阈值单元的数量，由此与处理整个阵列的情况相比就进一步改善了数据保持特性。
2)根据本发明的非易失性存储器装置包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
计数器单元，用于在阈值增加数据的情况下相对于该写入单元递增(或递减)写数据，并在阈值减少数据的情况下递减(或递增)写数据；
存储器单元，用于存储该计数器单元的计数结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，当在该阵列中的所有存储单元中写入该数据时，计数器单元就在阈值增加数据的情况下递增(或递减)写数据，并在阈值减少数据的情况下递减(或递增)写数据。在该存储器单元中存储该计数器单元的计数结果，并将计数结果提供给数据转换单元。该数据转换单元根据提供的计数结果来控制写数据的极性转换。简单地说，当高阈值单元的数量更大时，该数据转换单元就转换写数据的极性，也就是说，将极性转换为在存储单元的数据保持特性方面优越的极性。当高阈值单元的数量不是更大时，就不转换该极性而保持不变。如上所述，低阈值单元的数量可以大于高阈值单元的数量，由此在统计意义上改善了数据保持特性。
3)根据本发明的非易失性存储器装置，该非易失性存储器装置适用于例如四进制数据或八进制数据的多值数据的情况，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
多个计数器单元，用于分别对多个多值数据进行计数，以将存储单元的电压设置为多个阈值电压；
比较单元，用于比较多个计数器单元的各个计数值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，多个计数器单元分别计数相应阈值电压的数据。该比较单元获取各个计数器单元的计数结果之中的幅度关系。在该存储器单元中存储该比较单元的比较结果，并将比较结果提供给数据转换单元。该数据转换单元根据提供的比较结果控制写数据的极性转换。更具体地说，在该存储单元的阈值电压秩评定(ranking)和相关数据的计数值之间的关系中，当高阈值单元的数量平均大于低阈值单元的数量时，就将该写数据的极性转换为在存储单元的数据保持特性方面优越的极性。当高阈值单元的数量不大于低阈值单元的数量时，就不转换该极性而保持不变。通过该写入单元，从该数据转换单元中将数据写入该存储单元。如上所述，低阈值单元的数量可以变得大于高阈值单元的数量，由此在统计意义上改善了数据保持特性。
此外，在上述结构中，存储器单元还可以在它的输入部分包括一个编码器，在它的输出部分包括一个解码器。在该多值数据的情况下，增加了数据组合。例如，在四进制数据的情况下，组合为4！＝24，在八进制数据的情况下，组合为8！＝40320。当在该存储器单元中不变化地存储这种大量的组合时，就产生了额外的位数的问题。因此，首先通过编码器编码该数据，并在该存储器单元中进行存储，在此方式中可以减少在该存储器单元中所需的电容。例如，在四进制数据的情况下，25＝32＞24而需要5位存储电容，而在八进制数据的情况下，216＝65536＞40320而需要16位的存储电容。
4)根据本发明的非易失性存储器装置包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
第一和第二计数器单元，用于分别相对于存储单元计数MSB为1的写数据，以及相对于存储单元计数MSB为0的写数据；
比较单元，用于比较第一和第二计数器单元的计数值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于基于该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
例如，第一和第二计数器单元为如下所述：当写入四进制数据时，用于对“10”和“11”进行记数的“1*”计数器对应于该第一计数器单元，用于对“00”和“01”进行记数的“0*”计数器对应于该第二计数器单元。
根据上述结构，按照与3)相同的方式，在该存储单元的阈值电压秩评定和该相关数据的计数值之间的关系中，当高阈值单元的数量平均大于低阈值单元的数量时，就转换该写数据的极性。因此，低阈值单元的数量就可以变得大于高阈值单元的数量，由此在统计意义上改善了数据保持特性。
5)根据本发明的非易失性存储器装置包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
计数器单元，用于计数用来将存储单元的电压设置为最大阈值电压的数据或用来将存储单元的电压设置为最小阈值电压的数据；
比较单元，用于比较该计数器单元的计数值和该阵列中的存储单元的总数的半值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，作为前面所述的实例，在存储单元的阈值电压秩评定和该相关数据的计数值之间的关系中，当最大阈值单元的数量等于或超过存储单元的总数的半值时，就转换该写数据的极性。因此，低阈值单元的数量就可以变得等于或超过该存储单元的总数的半值，由此就在统计意义上改善了数据保持特性。
6)根据本发明的非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
计数器单元，用于计数用来将存储单元的电压设置为最大阈值电压的数据或用来将存储单元的电压设置为最小阈值电压的数据，其中当计数值达到该阵列中的存储单元的总数的半值时MSB为1；
存储器单元，用于存储该计数器单元的MSB；以及
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，与3)的情况一样，在存储单元的阈值电压秩评定和该相关数据的计数值之间的关系中，当最大阈值单元的数量等于或超过该存储单元的总数的半值时，就转换该写数据的极性。因此，低阈值单元的数量就可以变得等于或超过该存储单元的总数的半值，由此就在统计意义上改善了数据保持特性。
此外，考虑到读出数据，根据本发明的非易失性存储器装置包括：
存储单元阵列；
读出单元，用于读出写入到存储单元的数据中已经转换了极性的数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据存储器单元的数据转换信息将来自读出单元的数据还原成进行转换之前的数据。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，通过转换数据的极性将转换了极性的数据写入到存储单元中来改善数据保持特性，当读数据时，数据的极性就被还原为与写数据的极性相同的极性。因此，可以正确地读出该数据。
7)根据本发明的非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据该数据转换信息转换产生“0”衰减或“1”衰减的存储单元中的数据，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，在出现产生“0”衰减或“1”衰减的存储单元中，仍可以采用该非易失性存储器装置。
此外，考虑到读出数据，根据本发明的非易失性存储器装置包括：
存储单元阵列；
读出单元，用于读出产生“0”衰减或“1”衰减的存储单元中的在进行转换之后写入的数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据存储器单元的数据转换信息将来自读出单元的数据还原成进行转换之前的数据。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，尽管产生“0”衰减或“1”衰减，可以重新使用该非易失性存储器装置。因此，通过转换写数据的极性并进行写入，通过将该数据的极性转换成与写数据相同的极性，就可以正确地执行数据读出。
8)根据本发明的非易失性存储器装置包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
存储器单元，用于存储产生电荷损失或电荷增加的存储单元的地址和I/O；
比较单元，用于比较存储器单元的地址和为了在该阵列中写入数据而输入的地址，并和I/O信息一起输出比较结果；和
数据转换单元，用于根据该比较单元的比较结果和I/O信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
根据上述结构，产生电荷损失的存储单元的阈值电压维持低电压，或者产生电荷增加的存储单元的阈值电压维持高电压，由此可以重新使用非易失性存储器装置。
9)根据本发明的非易失性存储器装置，该非易失性存储器装置适用于例如四进制数据或八进制数据的多值数据的情况，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
存储器单元，用于存储产生电荷损失或电荷增加的存储单元的数据；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，根据产生电荷损失或电荷增加的存储单元的数据来转换该数据。因此处理多值数据的非易失性存储器装置仍然可以被再次使用。
此外，考虑到读出数据，根据本发明的非易失性存储器装置包括：
存储单元阵列；
读出单元，用于读出产生电荷损失或电荷增加的存储单元的在进行转换之后写入的数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据存储器单元的数据转换信息将来自读出单元的数据还原成进行转换之前的数据。
可以按照前面示例中的前述结构排列子阵列。
根据上述结构，尽管产生电荷损失或电荷增加，可以重新使用该非易失性存储器装置。因此，通过转换写数据的极性并进行写入，当读该数据时，该数据的极性就被转换为与写数据的极性相同的极性，就可以正确读出该数据。
从前述描述中已经很清楚，各个元件可以由硬件或软件组成。
从本发明的结合附图的以下描述中，可以更清楚地理解上述特征和其它方面。
附图说明
图1是说明根据本发明的实施例1的非易失性存储器装置结构的框图。
图2是说明根据实施例1的修改例的非易失性存储器装置结构的框图。
图3是说明根据本发明的实施例2的非易失性存储器装置结构的框图。
图4是说明根据实施例2的修改例的非易失性存储器装置结构的框图。
图5A是说明根据本发明的实施例3的非易失性存储器装置结构的框图。
图5B示出了说明图5A的非易失性存储器装置的操作的图表。
图6是说明根据实施例3的一个修改例的非易失性存储器装置结构的框图。
图7是说明根据实施例3的另一个修改例的非易失性存储器装置结构的框图。
图8是说明根据实施例3的又一个修改例的非易失性存储器装置结构的框图。
图9A是说明根据本发明的实施例4的非易失性存储器装置结构的框图。
图9B示出了说明图9A的非易失性存储器装置的操作的图表。
图10是说明根据实施例4的修改例的非易失性存储器装置结构的框图。
图11A是说明根据本发明的实施例5的非易失性存储器装置结构的框图。
图11B示出了说明图11A的非易失性存储器装置的操作的图表。
图12是说明根据实施例5的修改例的非易失性存储器装置结构的框图。
图13A是说明根据本发明的实施例6的非易失性存储器装置结构的框图。
图13B示出了说明图13A的非易失性存储器装置的操作的图表。
图14是说明根据实施例6的修改例的非易失性存储器装置结构的框图。
图15是说明根据本发明的实施例7的非易失性存储器装置结构的框图。
图16是说明根据实施例7的修改例的非易失性存储器装置结构的框图。
图17是说明根据本发明的实施例8的非易失性存储器装置结构的框图。
图18是说明根据本发明的实施例9的非易失性存储器装置结构的框图。
图19是说明根据实施例9的修改例的非易失性存储器装置结构的框图。
在所有这些附图中，相同的元件由相同的数字表示。
具体实施方式
下面参照附图描述本发明的优选实施例。以下描述的与前面描述的元件相同的任何元件提供相同的参考数字，并部分省略对这些元件的说明。
实施例1
图1中示出了根据本发明的实施例1的非易失性存储器装置，参考数字10表示用于存储二进制信息的非易失性存储单元阵列，参考数字11表示用于驱动阵列10中的字线的行解码器，参考数字12表示对应于写入单元和读出单元的列解码器/读/写电路。列解码器/读/写电路12具有驱动阵列10中的位线的功能，并具有对于阵列10写入/读出数据的功能。参考数字13表示用于对写数据和读数据进行位转换的数据转换单元。参考数字16表示用于在写数据中只计数“1”的“1”计数器。参考数字17表示用于在写数据中只计数“0”的“0”计数器。参考数字15表示用于对“1”计数器16的计数值和“0”计数器17的计数值进行比较的比较单元。参考数字14表示用于存储比较单元15的比较结果的存储器单元。
这里假定阵列10中的存储单元是一种相比电荷增加来说更易受到电荷损失影响的器件，即在写数据中“1”增加存储单元的阈值电压，同时“0”降低存储单元的阈值电压。此后，将阈值电压简称为阈值。
当在阵列10中的所有存储单元中写入数据时，就通过“1”计数器16来计数写数据中的“1”，并通过“0”计数器17来计数写数据中的“0”。比较单元15对“1”的计数值和“0”的计数值进行比较。当“1”比“0”更多时，比较单元15就在存储器单元14中写入“H”；当“0”比“1”更多或者“1”和“0”在数量上相等时就在存储器单元14中写入“L”，或当“1”和“0”在数量上相等时在存储器单元14中写入“H”。
当存储器单元14的数据为“H”时，数据转换单元13就将写数据的逻辑反转，而当存储器单元14的数据为“L”时就维持电流逻辑保持不变。当通过数据转换单元13确定逻辑时，就将数据写入所有存储单元中。
当通过列解码器/读/写电路12从阵列10中的存储单元中读出数据时，数据转换单元13就将读数据还原为转换之前的数据并将其输出。根据存储器单元14的数据来进行此数据的还原。
在本实施例中，首先将数据的极性转换为有利于进行数据保持的极性，然后在存储单元中进行写入。因此，低阈值单元的数量就可以变得大于高阈值单元的数量，这样改善了数据保持特性。
此外，如图2中所示，可以将阵列10划分为多个(例如8个)子阵列，其中数据转换单元13控制每个子阵列。在此情况下，存储器单元14的位数对应于划分的子阵列的数量。在上述结构中，每个子阵列完成数据转换，与处理整个阵列的情况相比较，这就进一步改善了数据保持特性。
在本存储器装置中，不必设置在虚线之下的区域中的比较单元15、“1”计数器16和“0”计数器17，可以将它们设置在例如记录器的外围设备中。
实施例2
图3中示出了根据本发明的实施例2的非易失性存储器装置，参考数字30表示用于当写数据为“1”时递增写数据并且当写数据为“0”时递减写数据的递增/递减计数器。该图中的其它任何元件都与图1中的元件相同。因此，它们被简要地提供相同的参考数字，由此省略其说明。
与前述实施例一样，本实施例中的存储单元是一种相比电荷增加来说更易受到电荷损失影响的器件。
当在所有存储单元中写入数据时，当写数据为“1”时，递增/递减计数器30就递增写数据，并且当写数据为“0”时就递减写数据。当计数值为正值时，递增/递减计数器30就在存储器单元14中写入“H”，当计数值为负值或“0”时写入“L”(或者在“0”的情况下也可以写入“H”)。当存储器单元14的数据为“H”时，数据转换单元13就将写数据的逻辑反转，而当存储器单元14的数据为“L”时就维持电流逻辑保持不变。
同时，当从存储单元中读出数据时，数据转换单元13就根据存储器单元14的数据将读数据还原为转换之前的数据并将其输出。
根据本实施例，与前述实施例一样，首先将数据的极性转换为有利于进行数据保持的极性，并在存储单元中进行写入。因此，低阈值单元的数量就可以变得大于高阈值单元的数量，这样改善了数据保持特性。
在本实施例中，如图4所示，可以将阵列10划分为多个子阵列，其中与前述实施例相同在每个子阵列中执行数据转换。
在本存储器装置中，不必设置在虚线之下的区域中的递增/递减计数器30，可以将它设置在例如记录器的外围设备中。
实施例3
本发明的实施例3对应于写数据是四进制信息的情况。
图5A中示出了根据实施例3的非易失性存储器装置，参考数字10表示用于存储四进制信息的存储单元阵列，参考数字50表示用于在写数据中只计数“00”的计数器，参考数字51表示用于在写数据中只计数“01”的计数器，参考数字52表示用于在写数据中只计数“10”的计数器，参考数字53表示用于在写数据中只计数“11”的计数器。此图中的其它任何元件与图1中的元件相同。因此，它们简要地提供有相同的参考数字，由此省略其说明。
本实施例的存储单元是一种与前述实施例一样的相比电荷增加来说更易受到电荷损失影响的器件。此外，如图5所示，在存储单元的阈值电压和写数据之间的关系中，按照较高阈值的顺序，数据排列为“10”、“11”、“01”和“00”。
当在所有存储单元中写入数据时，计数器50就计数“00”，计数器51计数“01”，计数器52计数“10”，计数器53计数“11”。这里假定例如按照计数值的较高秩评定的顺序，就获得了“11”、“10”、“01”和“00”的组合。在对应于“11”、“10”、“01”和“00”的组合的存储器单元14的一位的位置中，比较单元15写入数据“H”，该组合按照选自24个组合(＝4！组合)的计数值的较高秩评定的顺序来进行排列。
数据转换单元13确认从存储器单元14输出的24位中的“H”的位的位置，并对此数据进行位转换。在本实施例中，最大计数值的“11”转换为最小阈值的“00”。第二最大计数值的“10”转换为第二最小阈值的“01”。第三最大计数值的“01”转换为第三最小阈值的“11”。最小计数值的“00”转换为最大阈值的“10”。如上所述进行这种转换，从而将计数值的秩评定反转为阈值的秩评定。
根据本实施例，由最大数来缩减最大阈值单元的数量，由第二最大数来缩减第二最大阈值单元的数量，并由第三最大数来缩减第三最大阈值单元的数量，由此将最小阈值单元的数量增加为单元之中的最多的阈值单元。结果，就在统计意义上改善了数据保持特性。
在上述实施例中描述了四进制信息。然而，也可以用于多值信息例如八进制信息和十六制信息，其中也可以在统计意义上改善数据保持特性。然而，应当注意，在这种大量的数据组合中，八进制信息和十六制信息的结果分别为8！＝40320和16！组合，由此增加了存储器单元14的位数。为了解决此问题，如图7所示，在存储器单元14的输入部分和输出部分中分别设置编码器70和解码器71，这样成功地减少了存储器单元14的位数。
同样在本实施例中，可以将阵列10划分为多个子阵列，如图6和图8中所示，由此在每个子阵列中执行数据转换。
在本存储器装置中，不必设置在虚线之下的区域中的比较单元15、“00”计数器50、“01”计数器51、“10”计数器52和“11”计数器53，可以将它们设置在例如记录器的外围设备中。
实施例4
图9A中示出了根据本发明实施例4的非易失性存储器装置，参考数字90表示用于在写数据中计数“00”和“01”的“0*”计数器，参考数字91表示用于计数“01”和“11”的“1*”计数器。“0*”计数器计数其中MSB为0的数据，以便将其写入存储单元，“1*”计数器计数其中MSB为1的数据，以便将其写入存储单元。此图中的其它任何元件与图1中的元件相同。因此，它们简要地提供有相同的参考数字，由此省略其说明。
在本实施例中，阵列10中的存储单元是一种与前述实施例一样相比电荷增加来说更易受到电荷损失影响的器件。此外，如图9B所示，在存储单元的阈值电压和写数据之间的关系中，按照较高阈值的顺序，数据排列为“10”、“11”、“01”和“00”。
当在所有存储单元中写入数据时，“0*”计数器90计数“00”和“01”。“1*”计数器91计数“10”和“11”。这里假定按照计数值的较高秩评定的顺序，就获得了“1*”和“0*”的排列。比较单元51比较“0*”计数器90的值(8000)和“1*”计数器91的值(17000)，因为“1*”计数器91的值较大，所以在存储器单元14中写入“H”(或者，当该值彼此相等时可以写入“H”)。因为存储器单元14的数据为“H”，所以数据转换单元13就对写数据进行位转换，即将“00”位转换至“11”、“01”至“10”、“11”至“00”、“10”至“01”，并将其输出。
同时，当“1*”计数器91的值小于或等于“0*”计数器90的值时，数据转换单元13就在存储器单元14中写入“L”。在此情况下，数据转换单元13就输出写数据而而不加以改变。
根据本实施例，当总计较多数单元的阈值高时，就对数据进行位转换。结果，在统计意义上改善了数据保持特性。
在本实施例中，可以将阵列10划分为多个子阵列，如图10所示，由此与前述实施例一样，每个子阵列执行数据转换。
在本存储器装置中，不必设置在虚线之下的区域中的比较单元15、“0*”计数器90、“1*”计数器91，可以将它们设置在例如记录器的在外围设备中。
实施例5
图11A中示出了根据本发明的实施例5的非易失性存储器装置，参考数字15表示用于对阵列10中的存储单元的总数的半值和“00”计数器50的值或“10”计数器52的值进行比较的比较单元，参考数字110表示用于选择比较单元15的输出的选择器。此图中的其它任何元件与图1中的元件相同。因此，它们简要地提供有相同的参考数字，由此省略其说明。
如图11B所示，在存储单元的阈值和写数据之间的关系中，按照较高阈值的顺序，数据排列为“10”、“11”、“01”和“00”。
首先，描述在选择器110中选择“10”计数器52的情况下的操作。
在存储单元为相比电荷增加来说更易受到电荷损失影响的器件的情况下，选择器110选择“10”计数器52。当在所有存储单元中写入数据时，“10”计数器52就计数最大阈值数值的“10”。比较单元15对各单元的总数的半值和“10”计数器52的值进行比较。在比较结果中，当“10”计数器52的值大于另一个值时，通过选择器110在存储器单元14中写入“H”，当“10”计数器52的值小于另一个值时，通过选择器110在存储器单元14中写入“L”。当它们在比较结果中彼此相同时，就写入“H”。当存储器单元14的数据为“H”时，数据转换单元13就将最小阈值数值的“10”转变为“00”，并将其它值转换为较高值。相反，当存储器单元的数据为“L”时，就输出此数据而不加以改变。
接着，描述在选择器110中选择“00”计数器50的情况下的操作。
在与前述描述相反，在存储单元为相比电荷损失来说更易受到电荷增加影响的器件的情况下，选择器110选择“00”计数器50。当在所有存储单元中写入数据时，“00”计数器50就计数最小阈值数值的“00”。比较单元15对各单元的总数量的半值和计数器50的值进行比较。
在比较结果中，当“00”计数器50的值较大时，通过选择器110在存储器单元14中写入“H”，当“00”计数器50的值较小时，通过选择器110在存储器单元14中写入“L”。当它们在比较结果中彼此相同时，就写入“H”。当存储器单元14的数据为“H”时，数据转换单元13就将最大阈值数值的“00”转变为“10”，并将其它值转换为较低值。相反，当存储器单元14的数据为“L”时，就输出此数据而不加以改变。
根据本实施例，当最小阈值位串的计数值等于或大于各单元的总数量的半值时，执行逻辑转换。因此，就在统计意义上改善了数据保持特性。
在本实施例中，可以将阵列10划分为多个子阵列，如图12所示，由此与前述实施例一样，每个子阵列执行数据转换。
在本存储器装置中，不必设置在虚线之下的区域中的选择器110、比较单元15、“00”计数器50和“10”计数器52，可以将它们设置在例如记录器的外围设备中。
实施例6
图13A中示出了根据本发明的实施例6的非易失性存储器装置，参考数字50表示用于计数写数据中的“00”的“00”计数器，其中当计数值达到各单元的总数量的半值时MSB为1，参考数字52表示用于计数写数据中的“10”的“10”计数器，其中当计数值达到各单元的总数量的半值时MSB为1。此图中的其它任何元件与图1中的元件相同。因此，它们简要地提供有相同的参考数字，由此省略其说明。
如图13B所示，在存储单元的阈值和写数据之间的关系中，按照较高阈值的顺序，数据排列为“10”、“11”、“01”和“00”。
首先，描述在选择器110中选择“10”计数器52的情况下的操作。
在存储单元为相比电荷增加来说更易受到电荷损失影响的器件的情况下，选择器110选择“10”计数器52。当在所有存储单元中写入数据时，“10”计数器52就计数最大阈值数值的“10”。当“10”计数器52的计数值等于或大于具有MSB为1的各单元的总数的半值时，通过选择器110在存储器单元14中写入“H”，当“10”计数器52的计数值小于具有MSB为0的半值时，通过选择器110在存储器单元14中写入“L”。当存储器单元14的数据为“H”时，数据转换单元13就将写数据中的“10”转变为最小阈值数值的“00”，并将其它值转换为较高值。当存储器单元14的数据为“L”时，就输出此数据而不加以改变。
接着，描述在选择器110中选择“00”计数器50的情况下的操作。
另一方面，当存储单元为比相比电荷损失来说更易受到电荷增加影响的器件时，选择器110选择“00”计数器50。当在所有存储单元中写入数据时，“00”计数器50就计数最小阈值数值的“00”。当“00”计数器50的计数值等于或大于具有MSB为1的各单元的总数量的半值时，通过选择器110在存储器单元14中写入“H”，当“00”计数器50的计数值小于具有MSB为0的半值时，通过选择器110在存储器单元14中写入“L”。数据转换单元13就将写数据中的“00”转变为最大阈值数值的“10”，并将其它值转换为较高值。当存储器单元14的数据为“L”时，就输出此数据而不加以改变。
根据本实施例，当最小阈值位串的计数值等于或大于各单元的总数的半值时，执行逻辑转换。因此，就在统计意义上改善了数据保持特性。
在本实施例中，可以将阵列10划分为多个子阵列，如图14所示，由此与前述实施例一样，每个子阵列执行数据转换。
在本存储器装置中，不必设置在虚线之下的区域中的选择器110、“00”计数器50和“10”计数器52，可以将它们设置在例如记录器的外围设备中。
实施例7
本发明的实施例7通过转换并写入/读出相对于受“0”衰减或“1”衰减产生的影响的存储单元的数据，实现了非易失性存储器装置的重新使用。
图15示出了根据实施例7的非易失性存储器装置，参考数字14表示用于存储数据转换信号的存储器单元。本实施例包括图1中的“1”计数器16、“0”计数器17和比较单元15。此图中的其它任何元件与图1中的元件相同。因此，它们简单地提供有相同的参考数字，由此省略其说明。
这里假定阵列10中的一个存储单元处于“0”衰减，并且写数据中的“1”增加存储单元的阈值，同时“0”减少存储单元的阈值。
当在存储器10的所有存储单元中写入数据时，在存储器单元14中写入数据转换信号“L”，由此将数据转换单元13设置为不加改变地输出写数据的状态。
在写入信号之后，通过数据转换单元13读出所有存储单元中的数据。此时，假定应该输出“1”的一个存储单元就输出“0”，即经受“0”衰减。在此情况下，就通过擦除电路(未示出)来擦除阵列10中的所有存储单元的内容，并将这些内容转变成“0”。接着，在存储器单元14中写入数据转换信号“H”，然后在阵列10中的存储单元中再次写入与之前写入的数据相同的数据。数据转换单元13就进行写数据的逻辑转换。
根据本实施例，在出现了经受“0”衰减的一个存储器中，仍可以重新使用此非易失性存储器装置。
此外，如图16所示，可以将阵列10划分为多个子阵列，其中数据转换单元13控制每个子阵列。在此情况下，与处理整个阵列的情况相比，就有更多的机会重新使用此非易失性存储器装置。
实施例8
根据本发明的实施例8，将产生电荷损失或电荷增加的存储单元中的数据进行转换并进行写入/读出，由此可以重新使用非易失性存储器装置。
在图17中示出了根据实施例8的非易失性存储器装置，参考数字15表示用于比较地址的比较单元，参考数字170表示用于存储产生电荷增加的存储单元的地址的电荷增加地址存储器单元，参考数字171表示用于存储产生电荷增加的存储单元的I/O位置的电荷增加I/O位置存储器单元，参考数字172表示用于存储产生电荷损失的存储单元的地址的电荷损失地址存储器单元，参考数字173表示用于存储产生电荷损失的存储单元的I/O位置的电荷损失I/O位置存储器单元。此图中的其它任何元件都与图1中的元件相同。因此，它们简单地提供有相同的参考数字，由此省略其说明。
假定在一个存储单元中产生电荷损失，即写数据中的“1”增加了存储单元的阈值数值，而“0”降低了存储单元的阈值数值。
在阵列10中的存储单元中写入数据之前，在电荷损失地址存储器单元172和电荷损失I/O位置存储器单元173中分别写入产生电荷损失的存储单元的地址和I/O位置。在相对于阵列10中的存储单元开始写入数据之后，在输入的地址和电荷损失地址存储器单元172的地址彼此相同且电荷损失I/O位置存储器单元173的数据为“0”的情况下，数据转换单元13输出“0”而不加以改变，同时，当电荷损失I/O位置存储器单元173的数据为“1”时，将数据转换为“0”并将其输出。
根据本实施例，产生电荷损失的存储单元的阈值就维持在低水平，从而可以重新使用非易失性存储器装置。
实施例9
根据本发明的实施例9，在数据为四进制数据的情况下，转换并写入/读出产生电荷损失或电荷增加处的存储单元中的数据，以致可以重新使用非易失性存储器装置。
图18中示出了根据实施例9的非易失性存储器装置，参考数字180表示用于存储产生电荷损失处的存储单元中写入的数据的电荷损失数据存储器单元，参考数字181表示用于存储产生电荷增加处的存储单元中写入的数据的电荷增加数据存储器单元。
假定在一个存储单元中产生电荷损失。在存储单元的阈值和写数据之间的关系中，按照较高阈值的顺序，数据排列为“10”、“11”、“01”和“00”。
当在所有存储单元中写入数据时，将产生电荷损失的存储单元中写入的“11”写入到电荷损失数据存储器单元180和存储器单元14中。数据转换单元13确定写数据的逻辑，以便将阵列10中的写入从存储器单元14中输出的“11”的所有存储单元的阈值转换为最小阈值的“00”。
根据本实施例，利用在产生电荷损失的存储单元中写入的数据，由此可重新使用此非易失性存储器装置。
在四进制数据的情况下描述了前述实施例，然而，对于八进制数据和十六进制数据，通过提供相同结构，在相同方式下也能有效地重新使用此非易失性存储器装置。
此外，如图19中所示，可以将阵列10划分为多个子阵列，由此由每个子阵列来执行数据转换。在此方式下，与处理整个阵列的情况相比，就存在更多的重新使用机会。
在本存储器装置中，不必设置在虚线之下的区域中的电荷损失数据存储器单元180和电荷增加数据存储器单元181，可以将它们设置在例如记录器的外围设备中。
因此，与进一步的描述一致，根据本发明，当写入数据由此改善数据保持特性时，就能够将数据的极性转换成在存储单元的数据保持特性方面优越的极性。
此外，转换并写入/读出产生“0”衰减或“1”衰减的存储单元的数据，这样可以重新使用用此非易失性存储器装置。
此外，转换并写入/读出产生电荷损失或电荷增加的存储单元的数据，这样可以重新使用此非易失性存储器装置。
此外，根据本发明转换写数据的形式可以用作保密功能，以防止第三人从外部非法盗取数据。
利用软件可以实现各个实施例中的组成控制系统的元件。
从上述描述中可以更清楚地理解本发明提供的内容。

Claims (25)

1.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
第一和第二计数器单元，用于对相对于该写入单元的写数据分别计数阈值增加数据和阈值减少数据；
比较单元，用于比较该第一计数器单元的计数值和该第二计数器单元的计数值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
2.根据权利要求1所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该比较单元的对应于每个子阵列的比较结果。
3.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
计数器单元，用于在阈值增加数据的情况下相对于该写入单元递增(或递减)写数据，并在阈值减少数据的情况下递减(或递增)写数据；
存储器单元，用于存储该计数器单元的计数结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
4.根据权利要求3所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该计数器单元的对应于每个子阵列的计数结果。
5.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
多个计数器单元，用于分别对多个多值数据进行计数，以将存储单元的电压设置为多个阈值电压；
比较单元，用于比较多个计数器单元的各个计数值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
6.根据权利要求5所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该比较单元的对应于每个子阵列的比较结果。
7.根据权利要求5所述的非易失性存储器装置，其中
在该存储器单元的输入部分和输出部分中分别提供编码器和解码器。
8.根据权利要求7所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该比较单元的对应于每个子阵列的比较结果。
9.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
第一和第二计数器单元，用于分别相对于存储单元计数MSB为1的写数据，以及相对于存储单元计数MSB为0的写数据；
比较单元，用于比较第一和第二计数器单元的计数值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于基于该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
10.根据权利要求9所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该比较单元的对应于每个子阵列的比较结果。
11.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
计数器单元，用于计数用来将存储单元的电压设置为最大阈值电压的数据或用来将存储单元的电压设置为最小阈值电压的数据；
比较单元，用于比较该计数器单元的计数值和该阵列中的存储单元的总数的半值；
存储器单元，用于存储该比较单元的比较结果；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
12.根据权利要求11所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该比较单元的对应于每个子阵列的比较结果。
13.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
计数器单元，用于计数用来将存储单元的电压设置为最大阈值电压的数据或用来将存储单元的电压设置为最小阈值电压的数据，其中当计数值达到该阵列中的存储单元的总数的半值时MSB为1；
存储器单元，用于存储该计数器单元的MSB；以及
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
14.根据权利要求13所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储该计数器单元的对应于每个子阵列的MSB。
15.一种非易失性存储器装置，包括：
存储单元阵列；
读出单元，用于读出写入到存储单元的数据中已经转换了极性的数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据存储器单元的数据转换信息将来自读出单元的数据还原成进行转换之前的数据。
16.根据权利要求15所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储对应于每个子阵列的数据转换信息。
17.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据该数据转换信息转换产生“0”衰减或“1”衰减的存储单元中的数据，并将该数据输出到该写入单元。
18.根据权利要求17所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储对应于每个子阵列的数据转换信息。
19.一种非易失性存储器装置，包括：
存储单元阵列；
读出单元，用于读出产生“0”衰减或“1”衰减的存储单元中在进行转换之后写入的数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据存储器单元的数据转换信息将来自读出单元的数据还原成进行转换之前的数据。
20.根据权利要求19所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储对应于每个子阵列的数据转换信息。
21.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
存储器单元，用于存储产生电荷损失或电荷增加的存储单元的地址和I/O；
比较单元，用于比较存储器单元的地址和为了在该阵列中写入数据而输入的地址，并和I/O信息一起输出比较结果；和
数据转换单元，用于根据该比较单元的比较结果和I/O信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
22.一种非易失性存储器装置，包括：
存储单元阵列；
写入单元，用于在该阵列中写入数据；
存储器单元，用于存储产生电荷损失或电荷增加的存储单元的数据；和
数据转换单元，用于根据该存储器单元的信息确定是否转换该写数据的极性，并将该数据输出到该写入单元。
23.根据权利要求22所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储产生电荷损失或电荷增加的存储单元的对应于每个子阵列的数据。
24.一种非易失性存储器装置，包括：
存储单元阵列；
读出单元，用于读出产生电荷损失或电荷增加的存储单元的在进行转换之后写入的数据；
存储器单元，用于存储数据转换信息；和
数据转换单元，用于根据存储器单元的数据转换信息将来自读出单元的数据还原成进行转换之前的数据。
25.根据权利要求24所述的非易失性存储器装置，其中
该阵列被划分为多个子阵列，和
该存储器单元存储对应于每个子阵列的数据转换信息。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101911207A (zh) * 2008-01-16 2010-12-08 富士通株式会社 半导体存储装置、控制装置、控制方法
CN101312070B (zh) * 2006-12-12 2012-04-18 国际商业机器公司 降低静态随机访问存储器阵列功率的装置和方法
CN101533671B (zh) * 2008-03-10 2013-03-13 海力士半导体有限公司 非易失性存储装置及其操作方法
CN105390156A (zh) * 2014-08-26 2016-03-09 爱思开海力士有限公司 数据存储装置及其操作方法
CN105793927A (zh) * 2013-12-20 2016-07-20 苹果公司 每单元使用非整数数量位的模拟存储器单元中数据存储的管理
CN106335453A (zh) * 2015-07-09 2017-01-18 株式会社电装 转向控制装置
CN108694963A (zh) * 2017-04-04 2018-10-23 爱思开海力士有限公司 数据转换设备及方法
CN110827892A (zh) * 2014-11-21 2020-02-21 慧荣科技股份有限公司 闪存的数据写入方法与其控制装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601344B2 (ja) * 2004-07-12 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びデータ読み書き方法
JP4796360B2 (ja) * 2005-09-07 2011-10-19 富士通セミコンダクター株式会社 冗長置換方法、半導体記憶装置及び情報処理装置
JP4928830B2 (ja) * 2006-05-18 2012-05-09 株式会社東芝 Ｎａｎｄ型フラッシュメモリ装置及びメモリデバイス
US7644225B2 (en) * 2006-10-17 2010-01-05 Intel Corporation Performance or power-optimized code/data storage for nonvolatile memories
KR100885914B1 (ko) * 2007-02-13 2009-02-26 삼성전자주식회사 독출동작 방식을 개선한 불휘발성 메모리 장치 및 그구동방법
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
KR100843242B1 (ko) * 2007-04-04 2008-07-02 삼성전자주식회사 플래시 메모리 장치 및 그 구동방법
JP5127350B2 (ja) * 2007-07-31 2013-01-23 株式会社東芝 半導体記憶装置
JP4491000B2 (ja) * 2007-08-17 2010-06-30 株式会社東芝 メモリシステム
US7639532B2 (en) * 2007-10-10 2009-12-29 Micron Technology, Inc. Non-equal threshold voltage ranges in MLC NAND
JP2009146555A (ja) * 2007-11-20 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
KR101368694B1 (ko) * 2008-01-22 2014-03-03 삼성전자주식회사 메모리 프로그래밍 장치 및 방법
US7986552B2 (en) * 2008-03-10 2011-07-26 Hynix Semiconductor Inc. Nonvolatile memory device and method of operation to program/read data by encoding/decoding using actual data and random data for program/read operation
KR101403314B1 (ko) * 2008-05-23 2014-06-05 삼성전자주식회사 메모리 장치 및 데이터 비트 저장 방법
US7729166B2 (en) 2008-07-02 2010-06-01 Mosaid Technologies Incorporated Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
US8341501B2 (en) * 2009-04-30 2012-12-25 International Business Machines Corporation Adaptive endurance coding of non-volatile memories
KR101618313B1 (ko) 2009-06-15 2016-05-09 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
JP2011204304A (ja) * 2010-03-25 2011-10-13 Toshiba Corp データ記憶装置、及びその書き込み方法
US8737130B2 (en) * 2012-02-29 2014-05-27 Sandisk Technologies Inc. System and method of determining a programming step size for a word line of a memory
JP5969914B2 (ja) * 2012-12-20 2016-08-17 株式会社日立情報通信エンジニアリング 動画像圧縮伸張装置
US10061691B2 (en) 2016-09-08 2018-08-28 Toshiba Memory Corporation Write data optimization methods for non-volatile semiconductor memory devices
US10566052B2 (en) 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3562043B2 (ja) 1995-07-19 2004-09-08 ソニー株式会社 不揮発性記憶装置
JP3740212B2 (ja) * 1996-05-01 2006-02-01 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
JP2003242787A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP3833970B2 (ja) 2002-06-07 2006-10-18 株式会社東芝 不揮発性半導体メモリ

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312070B (zh) * 2006-12-12 2012-04-18 国际商业机器公司 降低静态随机访问存储器阵列功率的装置和方法
CN101911207A (zh) * 2008-01-16 2010-12-08 富士通株式会社 半导体存储装置、控制装置、控制方法
CN101911207B (zh) * 2008-01-16 2014-05-07 富士通株式会社 半导体存储装置、控制装置、控制方法
CN101533671B (zh) * 2008-03-10 2013-03-13 海力士半导体有限公司 非易失性存储装置及其操作方法
CN105793927A (zh) * 2013-12-20 2016-07-20 苹果公司 每单元使用非整数数量位的模拟存储器单元中数据存储的管理
CN105793927B (zh) * 2013-12-20 2018-06-08 苹果公司 用于对数据进行编码和存储的方法和装置
CN105390156A (zh) * 2014-08-26 2016-03-09 爱思开海力士有限公司 数据存储装置及其操作方法
CN105390156B (zh) * 2014-08-26 2021-01-05 爱思开海力士有限公司 数据存储装置及其操作方法
CN110827892A (zh) * 2014-11-21 2020-02-21 慧荣科技股份有限公司 闪存的数据写入方法与其控制装置
CN110827892B (zh) * 2014-11-21 2021-10-26 慧荣科技股份有限公司 闪存的数据写入方法与其控制装置
CN106335453B (zh) * 2015-07-09 2020-03-06 株式会社电装 转向控制装置
CN106335453A (zh) * 2015-07-09 2017-01-18 株式会社电装 转向控制装置
CN108694963A (zh) * 2017-04-04 2018-10-23 爱思开海力士有限公司 数据转换设备及方法
CN108694963B (zh) * 2017-04-04 2022-04-12 爱思开海力士有限公司 数据转换设备及方法

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