CN1453797A - 半导体存储器 - Google Patents

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Abstract

提供一种半导体存储器，通过消除由存储单元的截止泄漏电流平稳地产生的位线的电流，可增加每根位线的存储单元数，实现存储单元阵列的大规模化，减小芯片面积。为此，设置源极线电位控制电路，将构成由行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由行选信号变为非选择的存储单元的晶体管的源极电位设定为电源电位。由此，缩小构成非选择的存储单元的晶体管的源极和连接之间的电位差，消除泄漏电流。

Description

半导体存储器
技术领域
本发明涉及半导体存储器，特别涉及实现存储单元阵列的大规模化的电路技术。
背景技术
图17是作为现有的半导体存储器的、接触方式的掩模ROM的结构的示例电路图。所谓接触方式的掩模ROM，是使存储单元晶体管的漏极是否被连接在位线上分别对应于存储数据的“0”和“1”。
在图17中，现有的半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9构成。
存储单元阵列1是将由N型MOS晶体管构成的存储单元M1(i，j)(i＝1～m，j＝1～n)配置为矩阵状、即行及列而构成的。
对数值i相同、沿行方向排列的每n个存储单元M1(i，j)，构成各存储单元M1(i，j)的N型MOS晶体管的栅极由字线连接在一起。此外，对数值i相同、沿行方向排列的每n个存储单元M1(i，j)，该N型MOS晶体管的源极由源极线GL1i(i＝1～m)连接在一起。再者，该N型MOS晶体管的漏极在存储单元M1(i，j)的存储数据为“0”的情况下被连接在位线BL1j(j＝1～n)上，而在存储单元M1(i，j)的存储数据为“1”的情况下则被设为浮动状态。在以下的说明中，将构成存储单元M1(i，j)的各N型MOS晶体管的栅极、漏极、源极简称为存储单元M1(i，j)的栅极、漏极、源极。
在现有例中，数值i相同、沿行方向排列的n个存储单元M1(i，j)的栅极分别被连接在输入行选信号的字线端子WLi(i＝1～m)上。此外，源极线GL1i(i＝1～m)被连接在具有接地电位的接地端子上。
存储单元阵列2是将由N型MOS晶体管构成的存储单元M2(i，j)(i＝1～m，j＝1～n)配置为矩阵状、即行及列而构成的。
对数值i相同、沿行方向排列的每n个存储单元M2(i，j)，构成各存储单元M2(i，j)的N型MOS晶体管的栅极由字线连接在一起。此外，对数值i相同、沿行方向排列的每n个存储单元M2(i，j)，该N型MOS晶体管的源极由源极线GL2i(i＝1～m)连接在一起。再者，该N型MOS晶体管的漏极在存储单元M2(i，j)的存储数据为“0”的情况下被连接在位线BL2j(j＝1～n)上，而在存储单元M2(i，j)的存储数据为“1”的情况下则被设为浮动状态。在以下的说明中，将构成存储单元M2(i，j)的各N型MOS晶体管的栅极、漏极、源极简称为存储单元M2(i，j)的栅极、漏极、源极。
在现有例中，数值i相同、沿行方向排列的n个存储单元M2(i，j)的栅极分别被连接在输入行选信号的字线端子WLi(i＝1～m)上。此外，源极线GL2i(i＝1～m)被连接在具有接地电位的接地端子上。
列译码器3由P型MOS晶体管Q1Pj(j＝1～n)和N型MOS晶体管Q1Nj(j＝1～n)构成。P型MOS晶体管Q1Pj(j＝1～n)的源极及N型MOS晶体管Q1Nj(j＝1～n)的漏极都被连接在一起。此外，P型MOS晶体管Q1Pj(j＝1～n)的栅极分别被连接在列选信号线CLPj(j＝1～n)上，其漏极分别被连接在位线BL1j(j＝1～n)上。此外，N型MOS晶体管Q1Nj(j＝1～n)的栅极分别被连接在列选信号线CLNj(j＝1～n)上，其源极分别被连接在位线BL1j(j＝1～n)上。
列译码器4由P型MOS晶体管Q2Pj(j＝1～n)和N型MOS晶体管Q2Nj(j＝1～n)构成。P型MOS晶体管Q2Pj(j＝1～n)的源极及N型MOS晶体管Q2Nj(j＝1～n)的漏极都被连接在一起。此外，P型MOS晶体管Q2Pj(j＝1～n)的栅极分别被连接在列选信号线CLPj(j＝1～n)上，其漏极分别被连接在位线BL2j(j＝1～n)上。此外，N型MOS晶体管Q2Nj(j＝1～n)的栅极分别被连接在列选信号线CLNj(j＝1～n)上，其源极分别被连接在位线BL2j(j＝1～n)上。
预充电晶体管5由P型MOS晶体管构成。预充电晶体管5的栅极被连接在预充电控制信号线PCLK1上，源极被连接在具有电源电位的电源端子上，漏极被连接在构成列译码器3的P型MOS晶体管Q1Pj(j＝1～n)的源极及N型MOS晶体管Q1Nj(j＝1～n)的漏极上。
预充电晶体管6由P型MOS晶体管构成。预充电晶体管6的栅极被连接在预充电控制信号线PCLK2上，源极被连接在具有电源电位的电源端子上，漏极被连接在构成列译码器4的P型MOS晶体管Q2Pj(j＝1～n)的源极及N型MOS晶体管Q2Nj(j＝1～n)的漏极上。
读出电路7的输入端被连接在预充电晶体管5的漏极和构成列译码器3的P型MOS晶体管Q1Pj(j＝1～n)的源极及N型MOS晶体管Q1Nj(j＝1～n)的漏极上，向读出数据线SOUT1输出数据。在现有例中，在存储单元M1(i，j)的存储数据为“0”的情况下，读出数据线SOUT1为低电平；而在存储单元M1(i，j)的存储数据为“1”的情况下，读出数据线SOUT1为高电平。
读出电路8的输入端被连接在预充电晶体管6的漏极和构成列译码器4的P型MOS晶体管Q2Pj(j＝1～n)的源极及N型MOS晶体管Q2Nj(j＝1～n)的漏极上，向读出数据线SOUT2输出数据。在现有例中，在存储单元M2(i，j)的存储数据为“0”的情况下，读出数据线SOUT2为低电平；而在存储单元M2(i，j)的存储数据为“1”的情况下，读出数据线SOUT2为高电平。
输出选择电路9输入读出数据线SOUT1、SOUT2及读出数据选择线SEL的信号，向输出端子DOUT输出数据。在现有例中，在读出数据选择线SEL为低电平的情况下，输出端子DOUT输出读出数据线SOUT1的数据；而在读出数据选择线SEL为高电平的情况下，输出端子DOUT输出读出数据线SOUT2的数据。
用图18的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图18所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。
首先，在列选信号线CLPj(j＝1～n)、列选信号线CLNj(j＝1～n)中，使列选信号线CLP1转换到低电平，使列选信号线CLP2～CLPn转换到高电平，再使列选信号线CLN1转换到高电平，使列选信号线CLN2～CLNn转换到低电平。由此，在构成列译码器3的晶体管Q1Pj(j＝1～n)、Q1Nj(j＝1～n)中，使晶体管Q1P1和晶体管Q1N1处于导通状态，使其他晶体管Q1P2～Q1Pn和晶体管Q1N2～Q1Nn处于截止状态。此外，使所有字线端子WL1～WLm转换到低电平。
接着，使预充电控制信号线PCLK1在期间t中为低电平，使预充电晶体管5在一定时间内处于导通状态。由此，将位线BL11充电到高电平。
在位线BL11变为高电平后，使字线端子WL1从非选择状态低电平转换到选择状态高电平。由此，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，位线BL11中充电的电荷由存储单元M1(1，1)放电，位线BL11变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，位线BL11中充电的电荷不由存储单元M1(1，1)放电，位线BL11保持高电平。
其结果是，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，读出电路7的读出数据线SOUT1变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，读出数据线SOUT1变为高电平。此时，通过使读出数据选择线SEL处于低电平，输出选择电路9向输出端子DOUT输出与读出数据线SOUT1相同电平的数据。
在现有的半导体存储器中具有以下问题。
在半导体存储器中，由于源极电位为接地电位的多个存储单元的漏极被连接在一根位线上，所以在位线上由存储单元的截止泄漏电流产生平稳电流。因此，位线上连接的存储单元的数目被限制为即使由截止泄漏电流产生平稳电流、也能充电到期望的电位的数目。
特别是近年来，随着设备的高功能化造成的存储容量的大规模化，需要增加一根位线上连接的存储单元的数目其中，微细化造成的晶体管的截止泄漏电流呈加速度增加，上述问题成为半导体存储器的实现上的大的课题。
发明内容
本发明就是要解决上述现有的半导体存储器中的问题，提供一种半导体存储器，减小进行读出的位线上连接的存储单元的截止泄漏电流，由此能增加位线上连接的存储单元的数目，从而能实现存储容量的大规模化。
为了实现上述目的，本发明的半导体存储器采用将存储单元的源极电位设定为任意的电位的结构。
第1发明的半导体存储器包括：存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在上述配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及源极电位控制电路，根据选择字线的行选信号来选择性地设定源极线的电位。
而且，源极电位控制电路将由行选信号变为非选择的存储单元上连接的源极线的电位设定为与由行选信号选择出的存储单元上连接的源极线的电位不同的电位，使得变为非选择的存储单元中包含的晶体管的截止泄漏电流减少。
根据第1发明的半导体存储器，通过将存储单元晶体管的源极电位设定为任意的电位，不用因晶体管的截止泄漏电流值而削减一根位线上连接的存储单元数，就能够在连接有多个存储单元的情况下也将位线预充电到期望的电位。因此，能够连接多个存储单元，能够容易地实现半导体存储器的存储容量的大规模化。
在第1发明的半导体存储器的结构中，最好采用下述结构：源极电位控制电路将构成由选择字线的行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由行选信号变为非选择的存储单元的晶体管的源极电位设定为电源电位。
根据上述结构的半导体存储器，具有与第1发明的半导体存储器同样的效果。
在具有上述结构的源极电位控制电路的半导体存储器的结构中，源极电位控制电路例如由“非”门构成，该“非”门将行选信号作为输入，将输出端连接在构成输入了行选信号的存储单元的晶体管的源极上。
根据上述结构的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第2发明的半导体存储器包括：存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及源极电位控制电路，将构成由选择字线的行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由行选信号变为非选择的存储单元的晶体管的源极电位设定为浮动状态。
根据第2发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
在第2发明的半导体存储器中，源极电位控制电路例如由晶体管构成，该晶体管将行选信号连接在栅极上，将源极连接在接地端子上，将漏极连接在构成输入了行选信号的存储单元的晶体管的源极上。
根据上述结构的半导体存储器，具有与第1发明的半导体存储器同样的效果。
在上述第1发明的半导体存储器中，最好采用下述结构：源极电位控制电路将构成由选择字线的行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由行选信号变为非选择的存储单元的晶体管的源极电位设定为电源电位和接地电位中间的电位。
根据上述结构的半导体存储器，具有与第1发明的半导体存储器同样的效果。
在上述结构的半导体存储器中，源极电位控制电路例如包括：“非”门，将行选信号作为输入；第1晶体管，将栅极与“非”门的输出端连接，将漏极连接在电源端子上，将源极连接在构成输入了行选信号的存储单元的晶体管的源极上；以及第2晶体管，向栅极输入行选信号，将源极连接在接地端子上，将漏极连接在构成输入了行选信号的存储单元的晶体管的源极上。
根据该结构的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第3发明的半导体存储器在第1发明的半导体存储器的结构中包括多个存储单元阵列；还包括：第1转发电路，由在输入端上连接字线的第1“非”门和将第1“非”门的输出端连接到其输入端上的第2“非”门构成；以及第2转发电路，由在输入端上连接源极线的第3“非”门和将第3“非”门的输出端连接到其输入端上的第4“非”门构成。
而且，在第1转发电路中，将第2“非”门的输出端连接在与第1“非”门的输入端上连接的字线所在的存储单元阵列不同的存储单元阵列中的、与第1“非”门的输入端上连接的字线同一行的字线上。此外，在第2转发电路中，将第4“非”门的输出端连接在与第3“非”门的输入端上连接的字线所在的存储单元阵列不同的存储单元阵列中的、与第3“非”门的输入端上连接的源极线同一行的源极线上。再者，将第1转发电路和第2转发电路至少设置在一部分存储单元阵列之间。
根据第3发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第4发明的半导体存储器在第1发明的半导体存储器的结构中包括多个存储单元阵列；还包括：转发电路，由在输入端上连接源极线的第1“非”门和将第1“非”门的输出端连接到其输入端上的第2“非”门构成。
而且，在转发电路中，将第2“非”门的输出端连接在与第1“非”门的输入端上连接的源极线所在的存储单元阵列不同的存储单元阵列中的、与第1“非”门的输入端上连接的源极线同一行的源极线上。此外，将转发电路至少设置在一部分存储单元阵列之间。
根据第4发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第5发明的半导体存储器在第1发明的半导体存储器的结构中包括多个存储单元阵列；还包括：第1“非”门，在输入端上连接字线，在输出端上连接源极线；以及第2“非”门，在输入端上连接源极线，在输出端上连接字线。
而且，将第1“非”门的输出端连接在与第1“非”门的输入端上连接的字线所在的存储单元阵列不同的存储单元阵列中的、与第1“非”门上连接的字线同一行的源极线上。此外，将第2“非”门的输出端连接在与第2“非”门的输入端上连接的源极线所在的存储单元阵列不同的存储单元阵列中的、与第2“非”门上连接的源极线同一行的字线上。再者，将第1“非”门和第2“非”门至少设置在一部分存储单元阵列之间。
根据第5发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第6发明的半导体存储器在第1发明的半导体存储器的结构中包括多个存储单元阵列；还包括由“非”门构成的转发电路，该“非”门在输入端上连接字线，在输出端上连接与输入端的字线同一行的源极线。
而且，将转发电路至少设置在一部分存储单元阵列之间。
根据第6发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第7发明的半导体存储器在第1发明的半导体存储器的结构中包括多个存储单元阵列；还包括由“非”门构成的转发电路，该“非”门在输入端上连接源极线，在输出端上连接与输入端的源极线同一行的字线。
而且，将转发电路至少设置在一部分存储单元阵列之间。
根据第7发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第8发明的半导体存储器在第1发明的半导体存储器中包括多个存储单元阵列；还包括：由“非”门构成的第1转发电路，该“非”门在输入端上连接字线，在输出端上连接与输入端的字线同一行的源极线；以及由“非”门构成的第2转发电路，该“非”门在输入端上连接源极线，在输出端上连接与输入端的源极线同一行的字线。
而且，将第1转发电路和第2转发电路至少设置在一部分存储单元阵列之间。
根据第8发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第9发明的半导体存储器包括：多个存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及源极电位控制电路，将选择字线的行选信号和各个存储单元阵列中所设的存储单元阵列选择信号分别作为输入，将输出端连接在存储单元阵列内的各个源极线上，只将构成由存储单元阵列选择信号及行选信号选择出的存储单元的晶体管上连接的源极线的电位设定为接地电位。
而且，将源极电位控制电路设置在各个存储单元阵列中。
根据第9发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
在第9发明的结构中，源极电位控制电路例如由“或非”电路或“与非”电路构成，该“或非”电路或“与非”电路将选择字线的行选信号和各个存储单元阵列中所设的存储单元阵列选择信号分别连接在输入端上，将输出端连接在存储单元阵列内的各个源极线上。
根据上述结构的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第10发明的半导体存储器包括：存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及多个源极线电位控制电路，将输入端连接在源极选择线上，将输出端连接在多个源极线上。
而且，多个源极线电位控制电路只将构成由选择字线的行选信号选择出的存储单元的晶体管上连接的源极线的电位设定为接地电位。
根据第10发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
第11发明的半导体存储器包括：存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在配置为矩阵状的晶体管的栅极、漏极及源极上的字线、位线及源极线；还包括：多个“非”门，向输入端输入源极电位控制信号，将输出端连接在多个源极线上。
而且，只将构成由行选信号选择出的存储单元的晶体管的源极线上连接的“非”门的输出电位设定为接地电位。
根据第11发明的半导体存储器，具有与第1发明的半导体存储器同样的效果。
附图说明
图1是本发明第1实施例的半导体存储器的结构的电路图。
图2是本发明第1实施例的半导体存储器的工作的时序图。
图3是本发明第2实施例的半导体存储器的结构的电路图。
图4是本发明第2实施例的半导体存储器的工作的时序图。
图5是本发明第3实施例的半导体存储器的结构的电路图。
图6是本发明第3实施例的半导体存储器的工作的时序图。
图7是本发明第4实施例的半导体存储器的结构的电路图。
图8是本发明第4实施例的半导体存储器的工作的时序图。
图9是本发明第5实施例的半导体存储器的结构的电路图。
图10是本发明第6实施例的半导体存储器的结构的电路图。
图11是本发明第6实施例的半导体存储器的工作的时序图。
图12是本发明第7实施例的半导体存储器的结构的电路图。
图13是本发明第8实施例的半导体存储器的结构的电路图。
图14是本发明第8实施例的半导体存储器的工作的时序图。
图15是本发明第9实施例的半导体存储器的结构的电路图。
图16是本发明第9实施例的半导体存储器的工作的时序图。
图17是现有的半导体存储器的结构的电路图。
图18是现有的半导体存储器的工作的时序图。
发明的具体实施方式
(实施例1)
图1是本发明第1实施例的半导体存储器的结构的电路图。
在图1中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路10构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
源极电位控制电路10由“非”门INVSi(i＝1～m)构成。“非”门INVSi(i＝1～m)的输入端分别被连接在字线端子WLi(i＝1～m)上，输出端分别被连接在源极线GL1i(i＝1～m)和源极线GL2i(i＝1～m)上。
用图2的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图2所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。
首先，在列选信号线CLPj(j＝1～n)、列选信号线CLNj(j＝1～n)中，使列选信号线CLP1转换到低电平，使列选信号线CLP2～CLPn转换到高电平，再使列选信号线CLN1转换到高电平，使列选信号线CLN2～CLNn转换到低电平。由此，在构成列译码器3的晶体管Q1Pj(j＝1～n)、Q1Nj(j＝1～n)中，使晶体管Q1P1和晶体管Q1N1处于导通状态，使其他晶体管Q1P2～Q1Pn和晶体管Q1N2～Q1Nn处于截止状态。此外，使所有字线端子WL1～WLm转换到低电平。
接着，使预充电控制信号线PCLK1在期间t中为低电平，使预充电晶体管5在一定时间内处于导通状态。由此，将位线BL11充电到高电平。
在位线BL11变为高电平后，使字线端子WL1从非选择状态低电平变为选择状态高电平。其结果是，在构成源极电位控制电路10的“非”门INVSi(i＝1～m)中，“非”门INVS1的输出端上连接的源极线GL11变为低电平，而“非”门INVS2～INVSm的输出端上连接的源极线GL12～GL1m变为高电平。由此，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，位线BL11中充电的电荷由存储单元M1(1，1)放电，位线BL11变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，位线BL11中充电的电荷不由存储单元M1(1，1)放电，位线BL11保持高电平。
其结果是，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，读出电路7的读出数据线SOUT1变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，读出数据线SOUT1变为高电平。此时，通过使读出数据选择线SEL处于低电平，输出选择电路9向输出端子DOUT输出与读出数据线SOUT1相同电平的数据。
如上所述，根据本实施例，通过使非选择的字线端子上连接的存储单元的源极线为高电平，与位线的预充电电位同等，能缩小非选择的存储单元的源极和漏极之间的电位差，大幅削减截止泄漏电流，将位线充电到期望的电位。
(第2实施例)
图3是本发明第2实施例的半导体存储器的结构的电路图。
在图3中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路11构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
源极电位控制电路11由N型MOS晶体管QWi(i＝1～m)构成。N型MOS晶体管QWi(i＝1～m)的栅极分别被连接在字线端子WLi(i＝1～m)上，漏极分别被连接在源极线GL1i(i＝1～m)和源极线GL2i(i＝1～m)上，源极被连接在具有接地电位的接地端子上。
用图4的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图4所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。此外，源极线GL1i(i＝2～m)的信号波形的初始的一定电压电平期间为浮动电位的期间，其后续的期间由截止泄漏电流充电，电位上升。
首先，在列选信号线CLPj(j＝1～n)、列选信号线CLNj(j＝1～n)中，使列选信号线CLP1转换到低电平，使列选信号线CLP2～CLPn转换到高电平，再使列选信号线CLN1转换到高电平，使列选信号线CLN2～CLNn转换到低电平。由此，在构成列译码器3的晶体管Q1Pj(j＝1～n)、Q1Nj(j＝1～n)中，使晶体管Q1P1和晶体管Q1N1处于导通状态，使其他晶体管Q1P2～Q1Pn和晶体管Q1N2～Q1Nn处于截止状态。此外，使所有字线端子WL1～WLm转换到低电平。
接着，在期间t中使预充电控制信号线PCLK1为低电平，在一定时间内使预充电晶体管5处于导通状态。由此，将位线BL11充电到高电平。
在位线BL11变为高电平后，使字线端子WL1从非选择状态低电平变为选择状态高电平。其结果是，在构成源极电位控制电路11的N型MOS晶体管QWi(i＝1～m)中，晶体管QW1变为导通状态，其漏极上连接的源极线GL11变为低电平。而晶体管QW2～QWm变为截止状态，其漏极上连接的源极线GL12～GL1m变为浮动状态。由此，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，位线BL11中充电的电荷由存储单元M1(1，1)放电，位线BL11变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，位线BL11中充电的电荷不由存储单元M1(1，1)放电，位线BL11保持高电平。
其结果是，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，读出电路7的读出数据线SOUT1变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，读出数据线SOUT1变为高电平。此时，通过使读出数据选择线SEL处于低电平，输出选择电路9向输出端子DOUT输出与读出数据线SOUT1相同电平的数据。
如上所述，根据本实施例，非选择的字线端子上连接的存储单元的源极线为浮动状态。因此，在位线预充电时源极线由截止泄漏电流充电一定时间后，与位线的预充电电位同等，从而能缩小非选择存储单元的源极和漏极之间的电位差，大幅削减截止泄漏电流，将位线充电到期望的电位。
再者，能够用一个晶体管来构成源极电位的设定，所以能使源极电位控制电路小面积化。
(第3实施例)
图5是本发明第3实施例的半导体存储器的结构的电路图。
在图5中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路12构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
源极电位控制电路12由“非”门INVGi(i＝1～m)、N型MOS晶体管QWVi(i＝1～m)、N型MOS晶体管QWGi(i＝1～m)构成。“非”门INVGi(i＝1～m)的输入端分别被连接在字线端子WLi(i＝1～m)上，输出端分别被连接在N型MOS晶体管QWVi(i＝1～m)的栅极上。N型MOS晶体管QWVi(i＝1～m)的栅极分别被连接在“非”门INVGi(i＝1～m)的输出端上，漏极被连接在具有电源电位的电源端子上，源极分别被连接在源极线GL1i(i＝1～m)和源极线GL2i(i＝1～m)上。N型MOS晶体管QWGi(i＝1～m)的栅极分别被连接在字线端子WLi(i＝1～m)上，漏极分别被连接在源极线GL1i(i＝1～m)和源极线GL2i(i＝1～m)上，源极被连接在具有接地电位的接地端子上。
用图6的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图6所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。
首先，在列选信号线CLPj(j＝1～n)、列选信号线CLNj(j＝1～n)中，使列选信号线CLP1转换到低电平，使列选信号线CLP2～CLPn转换到高电平，再使列选信号线CLN1转换到高电平，使列选信号线CLN2～CLNn转换到低电平。由此，在构成列译码器3的晶体管Q1Pj(j＝1～n)、Q1Nj(j＝1～n)中，使晶体管Q1P1和晶体管Q1N1处于导通状态，使其他晶体管Q1P2～Q1Pn和晶体管Q1N2～Q1Nn处于截止状态。此外，使所有字线端子WL1～WLm转换到低电平。
接着，使预充电控制信号线PCLK1在期间t中为低电平，使预充电晶体管5在一定时间内处于导通状态。由此，将位线BL11充电到高电平。
在位线BL11变为高电平后，使字线端子WL1从非选择状态低电平转换到选择状态高电平。其结果是，在构成源极电位控制电路12的N型MOS晶体管QWVi(i＝1～m)及QWGi(i＝1～m)中，晶体管QWV1变为截止状态，晶体管QWG1变为导通状态，源极线GL11变为低电平。此外，晶体管QWV2～QWVm变为导通状态，晶体管QWG2～QWGm变为截止状态，其漏极上连接的源极线GL12～GL1m变为[(电源电压)-(N型MOS晶体管QWVi的阈值电压)]的电位。由此，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，位线BL11中充电的电荷由存储单元M1(1，1)放电，位线BL11变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，位线BL11中充电的电荷不由存储单元M1(1，1)放电，位线BL11保持高电平。
其结果是，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，读出电路7的读出数据线SOUT1变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，读出数据线SOUT1变为高电平。此时，通过使读出数据选择线SEL处于低电平，输出选择电路9向输出端子DOUT输出与读出数据线SOUT1相同电平的数据。
如上所述，根据本实施例，非选择的字线端子上连接的存储单元的源极线为中间电位，能缩小非选择存储单元的源极和漏极之间的电位差，大幅削减截止泄漏电流，将位线充电到期望的电位。
再者，在使源极线从非选择变为选择时，不是从高电平进行转换，而是从中间电位转换到低电平，所以能够缩短转换时间，能使读出高速化。
(第4实施例)
图7是本发明第4实施例的半导体存储器的结构的电路图。
在图7中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路13、转发电路14构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
源极电位控制电路13由“非”门INVSRi(i＝1～m)构成。“非”门INVSRi(i＝1～m)的输入端分别被连接在字线端子WIi(i＝1～m)上，输出端分别被连接在源极线GL1i(i＝1～m)上。
转发电路14由“非”门INVWFi(i＝1～m)、“非”门INVWSi(i＝1～m)、“非”INVSFi(i＝1～m)、“非”门INVSSi(i＝1～m)构成。“非”门INVWFi(i＝1～m)的输入端分别被连接在字线端子WLi(i＝1～m)上，输出端分别被连接在“非”门INVWSi(i＝1～m)的输入端上。此外，“非”门INVWSi(i＝1～m)的输出端分别被连接在构成存储单元阵列2的存储单元M2(i，j)(i＝1～m，j＝1～n)的栅极上。“非”门INVSFi(i＝1～m)的输入端分别被连接在存储单元M1(i，j)的源极、即源极线GL1i(i＝1～m)上，输出端分别被连接在“非”门INVSSi(i＝1～m)的输入端上。“非”门INVSSi(i＝1～m)的输出端分别被连接在构成存储单元阵列2的存储单元M2(i，j)(i＝1～m，j＝1～n)的源极、即源极线GL2i(i＝1～m)上。
用图8的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图8所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。此外，在字线WL1及源极线GL11的信号波形中，实线表示本实施形态的情况，而虚线表示第1实施形态的情况。
首先，在列选信号线CLPj(j＝1～n)、列选信号线CLNj(j＝1～n)中，使列选信号线CLP1转换到低电平，使列选信号线CLP2～CLPn转换到高电平，再使列选信号线CLN1转换到高电平，使列选信号线CLN2～CLNn转换到低电平。由此，在构成列译码器3的晶体管Q1Pj(j＝1～n)、Q1Nj(j＝1～n)中，使晶体管Q1P1和晶体管Q1N1处于导通状态，使其他晶体管Q1P2～Q1Pn和晶体管Q1N2～Q1Nn处于截止状态。此外，使所有字线端子WL1～WIm转换到低电平。
接着，使预充电控制信号线PCLK1在期间t中为低电平，使预充电晶体管5在一定时间内处于导通状态。由此，将位线BL11充电到高电平。
在位线BL11变为高电平后，使字线端子WL1从非选择状态低电平变为选择状态高电平。其结果是，在源极电位控制电路13中，“非”门INVSR1的输出端上连接的源极线GL11变为低电平，而“非”门INVSR2～INVSRm的输出端上连接的源极线GL12～GL1m变为高电平。
此外，在转发电路14中，字线端子WLi(i＝1～m)的转换由“非”门INVWFi(i＝1～m)和“非”门INVWSi(i＝1～m)以同相位分别输入(传递)到构成存储单元阵列2的存储单元M2(i，j)(i＝1～m，j＝1～n)的栅极，而源极线GL1i(i＝1～m)的转换由“非”门INVSFi(i＝1～m)和“非”门INVSSi(i＝1～m)以同相位分别输入(传递)到构成存储单元阵列2的源极线GL2i(i＝1～m)。
由此，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，位线BL11中充电的电荷由存储单元M1(1，1)放电，位线BL11变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，位线BL11中充电的电荷不由存储单元M1(1，1)放电，位线BL11保持高电平。
其结果是，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，读出电路7的读出数据线SOUT1变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，读出数据线SOUT1变为高电平。此时，通过使读出数据选择线SEL处于低电平，输出选择电路9向输出端子DOUT输出与读出数据线SOUT1相同电平的数据。
如上所述，根据本实施例，通过在存储单元阵列1、2间的位置上分别插入对字线的信号及源极线的信号进行缓冲的电路，即插入转发电路14，能够提高字线和源极线的驱动能力。再者，除了第1实施例的效果以外，能使字线及源极线高速地转换到期望的电位，能实现读出的高速化。
(第5实施例)
图9是本发明第5实施例的半导体存储器的结构的电路图。
在图9中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路13、转发电路15构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
转发电路15由“非”门INVCPi(i＝1～m)、“非”门INVCNi(i＝1～m)构成。“非”门INVCPi(i＝1～m)的输入端分别被连接在字线端子WLi(i＝1～m)上，输出端分别被连接在源极线GL2i(i＝1～m)上。“非”门INVCNi(i＝1～m)的输入端被连接在源极线GL1i(i＝1～m)上，输出端分别被连接在构成存储单元阵列2的存储单元M2(i，j)的栅极上。
转发电路15以外的结构与第4实施例相同，所以附以同一标号并省略其说明。
与第4实施例同样用图8的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。
在转发电路15中，字线端子WLi(i＝1～m)的转换由“非”门INVCPi(i＝1～m)以反相位分别输入(传递)到构成存储单元阵列2的源极线GL2i(i＝1～m)。此外，源极线GL1i(i＝1～m)的转换由“非”门INVCNi(i＝1～m)以反相位分别输入(传递)到构成存储单元阵列2的存储单元M2(i，j)(i＝1～m，j＝1～n)的栅极。
如上所述，根据本实施例，通过在存储单元阵列1、2间的位置上向字线及源极线分别插入由一个“非”门电路构成的缓冲器，即插入转发电路15，能够提高字线和源极线的驱动能力。再者，除了第1实施例的效果以外，能以比第4实施例少的元件数使字线及源极线高速地转换到期望的电位，能够实现读出的高速化。
(第6实施例)
图10是本发明第6实施例的半导体存储器的结构的电路图。
在图10中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路13、转发电路16构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
转发电路16由“非”门INVLi(i＝1～m)构成。“非”门INVLi(i＝1～m)的输入端分别被连接在字线端子WLi(i＝1～m)上，输出端分别被连接在源极线GL1i(i＝1～m)及GL2i(i＝1～m)上。
用图11的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图11所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。此外，在源极线GL11的信号波形中，实线表示本实施形态的情况，而虚线表示第1实施形态的情况。
转发电路16以外的结构与第5实施例相同，所以附以同一标号并省略其说明。
在转发电路16中，字线端子WLi(i＝1～m)的转换由“非”门INVLi(i＝1～m)以反相位分别输入(传递)到源极线GL1i(i＝1～m)及源极线GL2i(i＝1～m)。
如上所述，根据本实施例，通过在存储单元阵列1、2间的位置上向字线及源极线之间分别插入由“非”门电路构成的缓冲器，即插入转发电路16，能够提高源极线的驱动能力。再者，除了第1实施例的效果以外，能以比第5实施例少的元件数使源极线高速地转换到期望的电位，能够实现读出的高速化。
其中，在本实施例中记载了在存储单元阵列1、2间设置将字线作为输入、将输出端连接在源极线上的缓冲器来使源极配线高速化的例子，但是在高速地进行字线的转换的情况下，通过将源极线作为输入、将输出端连接在字线上，能够实现读出的高速化。
(第7实施例)
图12是本发明第7实施例的半导体存储器的结构的电路图。
在图12中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路13、转发电路17、18构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
转发电路17由“非”门INVLNi(i＝1～m)构成。“非”门INVLNi(i＝1～m)的输入端分别被连接在源极线GL1i(i＝1～m)及GL2i(i＝1～m)上，输出端分别被连接在存储单元阵列1、2的各字线和字线端子WLi(i＝1～m)上。
转发电路18由“非”门INVLPi(i＝1～m)构成。“非”门INVLPi(i＝1～m)的输入端分别被连接在存储单元阵列1、2的各字线和字线端子WLi(i＝1～m)上，输出端分别被连接在源极线GL1i(i＝1～m)及GL2i(i＝1～m)上。
与第5实施例同样用图8的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。
设置转发电路17及转发电路18来取代转发电路15以外的结构与第5实施例相同，所以附以同一标号并省略其说明。
在转发电路17中，源极线GL1i(i＝1～m)的转换由“非”门INVLNi(i＝1～m)以反相位分别输入(传递)到存储单元M1(i，j)(i＝1～m，j＝1～n)及存储单元M2(i，j)(i＝1～m，j＝1～n)的栅极。
在转发电路18中，字线端子WLi(i＝1～m)的转换由“非”门INVLPi(i＝1～m)以反相位分别输入(传递)到存储单元M1(i，j)(i＝1～m，j＝1～n)及存储单元M2(i，j)(i＝1～m，j＝1～n)的源极。
如上所述，根据本实施例，在存储单元阵列1、2间的位置和存储单元2右侧的位置上，在字线及源极线之间分别插入了由“非”门电路构成的缓冲器，即分别插入了转发电路17、18。具体地说，以一定间隔、例如隔1个或多个存储单元阵列插入了将源极配线作为输入、将输出端连接在字线上的缓冲器(“非”门INVLNi(i＝1～m))、和将字线作为输入、将输出端连接在源极配线上的缓冲器(“非”门INVLPi(i＝1～m))。由此，能够提高源极线及字线的驱动能力。再者，除了第1实施例的效果以外，能以比第5实施例少的元件数使字线及源极线高速地转换到期望的电位，能够实现读出的高速化。
(第8实施例)
图13是本发明第8实施例的半导体存储器的结构的电路图。
在图13中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路19、20构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
源极电位控制电路19由“或非”电路NRFi(i＝1～m)构成。在“或非”电路NRFi(i＝1～m)的一个输入端上连接有源极电位控制电路选择信号线SELF，在另一个输入端上分别连接有字线端子WLi(i＝1～m)，输出端分别被连接在源极线GL1i(i＝1～m)上。
源极电位控制电路20由“或非”电路NRSi(i＝1～m)构成。在“或非”电路NRSi(i＝1～m)的一个输入端上连接有源极电位控制电路选择信号线SELS，在另一个输入端上分别连接有字线端子WLi(i＝1～m)，输出端分别被连接在源极线GL2i(i＝1～m)上。
用图14的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图14所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。
首先，在列选信号线CLPj(j＝1～n)、列选信号线CLNj(j＝1～n)中，使列选信号线CLP1转换到低电平，使列选信号线CLP2～CLPn转换到高电平，再使列选信号线CLN1转换到高电平，使列选信号线CLN2～CLNn转换到低电平。由此，在构成列译码器3的晶体管Q1Pj(j＝1～n)、Q1Nj(j＝1～n)中，使晶体管Q1P1和晶体管Q1N1处于导通状态，使其他晶体管Q1P2～Q1Pn和晶体管Q1N2～Q1Nn处于截止状态。此外，使所有字线端子WL1～WLm转换到低电平。
接着，使预充电控制信号线PCLK1在期间t中为低电平，使预充电晶体管5在一定时间内处于导通状态。由此，将位线BL11充电到高电平。
在位线BL11变为高电平后，使字线端子WL1从非选择状态低电平变为选择状态高电平，再使源极电位控制电路选择信号SELF变为低电平，使源极电位控制电路选择信号SELS变为高电平。由此，在源极电位控制电路19的“或非”电路NRFi(i＝1～m)中，“或非”电路NRF1的输出端上连接的源极线GL11变为低电平。此外，“或非”电路NRF2～NRFm的输出端上连接的源极线GL12～GL1m变为高电平。此外，在源极电位控制电路20中，“或非”电路NRSi(i＝1～m)的输出端上连接的源极线GL2i(i＝1～m)变为低电平。
由此，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，位线BL11中充电的电荷由存储单元M1(1，1)放电，位线BL11变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，位线BL11中充电的电荷不由存储单元M1(1，1)放电，位线BL11保持高电平。
其结果是，在存储单元M1(1，1)的漏极被连接在位线BL11上的情况下，读出电路7的读出数据线SOUT1变为低电平。而在存储单元M1(1，1)的漏极未被连接在位线BL11上的情况下，读出数据线SOUT1变为高电平。此时，通过使读出数据选择线SEL处于低电平，输出选择电路9向输出端子DOUT输出与读出数据线SOUT1相同电平的数据。
如上所述，根据本实施例，在配置有选择出的存储单元的存储单元阵列中，使非选择的字线端子上连接的存储单元的源极线为高电平，与位线的预充电电位同等。由此，能缩小非选择存储单元的源极和漏极之间的电位差，大幅削减截止泄漏电流，将位线充电到期望的电位。除此之外，在未配置有选择出的存储单元的存储单元阵列中，通过将源极线的电位设定为接地电位，能够削减从存储单元的源极流向漏极位线的截止泄漏电流，能低功耗化。
其中，也可以用“与非”电路来取代“或非”电路。
(第9实施例)
图15是本发明第9实施例的半导体存储器的结构的电路图。
在图15中，半导体存储器由存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9、源极电位控制电路21构成。存储单元阵列1、2、列译码器3、4、预充电晶体管5、6、读出电路7、8、输出选择电路9与现有例相同，所以对同一构件附以同一标号并省略其说明。
源极电位控制电路21由“非”门INVSB1及“非”门INVSB2构成。“非”门INVSB1的输入端被连接在源极电位控制信号WSEL1上，输出端被连接在源极线GL11～GL1(m/2)及源极线GL21～GL2(m/2)上。“非”门INVSB2的输入端被连接在源极电位控制信号WSEL2上，输出端被连接在源极线GL1(m/2+1)～GL1m及源极线GL2(m/2+1)～GL2m上。
用图16的时序图来说明在如上所述构成的半导体存储器中读出存储单元M1(1，1)的数据的工作。在图16所示的位线BL11、读出数据线SOUT1及输出端子DOUT的信号波形中，实线表示存储单元M1(1，1)的漏极未被连接在位线BL11上的情况，而虚线表示存储单元M1(1，1)的漏极被连接在位线BL11上的情况。
源极电位控制电路21以外的结构及工作与第1实施例相同，所以附以同一标号并省略其说明。
在字线端子WL1～WL(m/2)中的某一个为选择状态高电平的情况下，输入高电平的源极电位控制信号WSEL1；而在字线端子WL1～WL(m/2)都为非选择状态低电平的情况下，输入低电平的源极电位控制信号WSEL1。
此外，在字线端子WL(m/2+1)～WLm中的某一个为选择状态高电平的情况下，输入高电平的源极电位控制信号WSEL2；而在字线端子WL(m/2+1)～WLm都为低电平的情况下，输入低电平的源极电位控制信号WSEL2。
在如上所述的条件下，从所有字线端子WLi(i＝1～m)为低电平的状态，将字线端子WL1变为选择状态高电平，并且输入高电平的源极电位控制信号WSEL1，再输入低电平的源极电位控制信号WSEL2。由此，构成源极电位控制电路21的“非”门INVSB1的输出端上连接的源极线GL11～GL1(m/2)变为低电平。此外，“非”门INVSB2的输出端上连接的源极线GL1(m/2+1)～GL1m变为高电平。
如上所述，根据本实施例，通过使非选择的字线上连接的多个存储单元的源极线为高电平，来缩小在位线上连接漏极、而且在栅极上连接非选择状态的字线的多个存储单元的源极和漏极之间的电位差。其结果是，能够大幅削减截止泄漏电流，能将位线充电到期望的电位。由此，用一个“非”门电路来设定多个源极线的电位，所以能够用少的元件数来构成源极电位控制电路，能小面积化。

Claims (17)

1.一种半导体存储器，其特征在于，包括：
存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在上述配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及
源极电位控制电路，根据选择上述字线的行选信号来选择性地设定上述源极线的电位；
上述源极电位控制电路将由上述行选信号变为非选择的存储单元上连接的源极线的电位设定为与由上述行选信号选择出的存储单元上连接的源极线的电位不同的电位，使得上述变为非选择的上述存储单元中包含的上述晶体管的截止泄漏电流减少。
2.如权利要求1所述的半导体存储器，其特征在于，上述源极电位控制电路将构成由上述行选信号选择出的上述存储单元的晶体管的源极电位设定为接地电位，将构成由上述行选信号变为非选择的存储单元的晶体管的源极电位设定为电源电位。
3.如权利要求2所述的半导体存储器，其特征在于，上述源极电位控制电路由“非”门构成，该“非”门将行选信号作为输入，将输出端连接在构成输入了上述行选信号的存储单元的晶体管的源极上。
4.一种半导体存储器，其特征在于，包括：
存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在上述配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及
源极电位控制电路，将构成由选择上述字线的行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由上述行选信号变为非选择的存储单元的晶体管的源极电位设定为浮动状态。
5.如权利要求4所述的半导体存储器，其特征在于，上述源极电位控制电路由晶体管构成，该晶体管将行选信号连接在栅极上，将源极连接在接地端子上，将漏极连接在构成输入了上述行选信号的存储单元的晶体管的源极上。
6.如权利要求1所述的半导体存储器，其特征在于，上述源极电位控制电路将构成由上述行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由行选信号变为非选择的存储单元的晶体管的源极电位设定为电源电位和接地电位中间的电位。
7.如权利要求6所述的半导体存储器，其特征在于，上述源极电位控制电路包括：
“非”门，将行选信号作为输入；
第1晶体管，将栅极与上述“非”门的输出端连接，将漏极连接在电源端子上，将源极连接在构成输入了上述行选信号的存储单元的晶体管的源极上；以及
第2晶体管，向栅极输入上述行选信号，将源极连接在接地端子上，将漏极连接在构成输入了上述行选信号的存储单元的晶体管的源极上。
8.如权利要求1所述的半导体存储器，其特征在于，
包括多个上述存储单元阵列；
还包括：第1转发电路，由在输入端上连接上述字线的第1“非”门和将上述第1“非”门的输出端连接到其输入端上的第2“非”门构成；以及
第2转发电路，由在输入端上连接源极线的第3“非”门和将上述第3“非”门的输出端连接到其输入端上的第4“非”门构成；
在上述第1转发电路中，将上述第2“非”门的输出端连接在与上述第1“非”门的输入端上连接的字线所在的存储单元阵列不同的存储单元阵列中的、与上述第1“非”门的输入端上连接的字线同一行的字线上；
在上述第2转发电路中，将上述第4“非”门的输出端连接在与上述第3“非”门的输入端上连接的字线所在的存储单元阵列不同的存储单元阵列中的、与上述第3“非”门的输入端上连接的源极线同一行的源极线上；
将上述第1转发电路和上述第2转发电路至少设置在一部分存储单元阵列之间。
9.如权利要求1所述的半导体存储器，其特征在于，
包括多个上述存储单元阵列；
还包括：转发电路，由在输入端上连接源极线的第1“非”门和将上述第1“非”门的输出端连接到其输入端上的第2“非”门构成；
在上述转发电路中，将上述第2“非”门的输出端连接在与上述第1“非”门的输入端上连接的源极线所在的存储单元阵列不同的存储单元阵列中的、与上述第1“非”门的输入端上连接的源极线同一行的源极线上；
将上述转发电路至少设置在一部分存储单元阵列之间。
10.如权利要求1所述的半导体存储器，其特征在于，
包括多个上述存储单元阵列；
还包括：第1“非”门，在输入端上连接上述字线，在输出端上连接上述源极线；以及第2“非”门，在输入端上连接上述源极线，在输出端上连接上述字线；
将上述第1“非”门的输出端连接在与上述第1“非”门的输入端上连接的字线所在的存储单元阵列不同的存储单元阵列中的、与上述第1“非”门上连接的字线同一行的源极线上；
将上述第2“非”门的输出端连接在与上述第2“非”门的输入端上连接的源极线所在的存储单元阵列不同的存储单元阵列中的、与上述第2“非”门上连接的源极线同一行的字线上；
将上述第1“非”门和上述第2“非”门至少设置在一部分存储单元阵列之间。
11.如权利要求1所述的半导体存储器，其特征在于，
包括多个上述存储单元阵列；
还包括由“非”门构成的转发电路，该“非”门在输入端上连接字线，在输出端上连接与输入端的上述字线同一行的源极线；
至少在一部分存储单元阵列之间设置上述转发电路。
12.如权利要求1所述的半导体存储器，其特征在于，
包括多个上述存储单元阵列；
还包括由“非”门构成的转发电路，该“非”门在输入端上连接源极线，在输出端上连接与输入端的上述源极线同一行的字线；
至少在一部分存储单元阵列之间设置上述转发电路。
13.如权利要求1所述的半导体存储器，其特征在于，
包括多个上述存储单元阵列；
还包括：由“非”门构成的第1转发电路，该“非”门在输入端上连接字线，在输出端上连接与输入端的字线同一行的源极线；以及
由“非”门构成的第2转发电路，该“非”门在输入端上连接源极线，在输出端上连接与输入端同一行的字线；
至少在一部分存储单元阵列之间设置上述第1转发电路和第2转发电路。
14.一种半导体存储器，其特征在于，包括：
多个存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在上述配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及
源极电位控制电路，将选择上述字线的行选信号和各个存储单元阵列中所设的存储单元阵列选择信号分别作为输入，将输出端连接在存储单元阵列内的各个源极线上，只将构成由存储单元阵列选择信号及行选信号选择出的存储单元的晶体管上连接的源极线的电位设定为接地电位；
将上述源极电位控制电路设置在各个存储单元阵列中。
15.如权利要求14所述的半导体存储器，其特征在于，上述源极电位控制电路由“或非”电路或“与非”电路构成，该“或非”电路或“与非”电路将选择上述字线的行选信号和各个存储单元阵列中所设的存储单元阵列选择信号分别连接在输入端上，将输出端连接在存储单元阵列内的各个源极线上。
16.一种半导体存储器，其特征在于，
包括：存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在上述配置为矩阵状的晶体管的栅极、漏极及源极上的多个字线、位线及源极线；以及
多个源极线电位控制电路，将输入端连接在源极选择线上，将输出端连接在多个源极线上；
多个源极线电位控制电路只将构成由选择上述字线的行选信号选择出的存储单元的晶体管上连接的源极线的电位设定为接地电位。
17.一种半导体存储器，其特征在于，
包括：存储单元阵列，将构成多个存储单元的晶体管配置为矩阵状，具有分别连接在上述配置为矩阵状的晶体管的栅极、漏极及源极上的字线、位线及源极线；
包括：多个“非”门，向输入端输入源极电位控制信号，将输出端连接在多个源极线上；
只将构成由行选信号选择出的存储单元的晶体管的源极线上连接的“非”门的输出电位设定为接地电位。
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