CN1495791A - 半导体存储装置 - Google Patents

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�ű�����
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Abstract

一种半导体存储装置包括(a)多个基准单元(MR0至MR15)，和(b)多个存储单元(MC00至MCnm)，存储在从多个基准单元中选定的一个基准单元中的数据与存储在从多个存储单元中选定的存储单元中的数据相比较，其特征在于一个地址转变检测器(13)用于在地址的输入中检测转换，通过检测从所述存储单元中选择一个存储单元，并发送地址转变检测信号P0用来指示检测的转换，一个计数器(102)用于计数所述的地址转变检测信号；和一个基准单元解码器(103)用于依据从所述计数器(102)发送的输出从所述的基准单元中选择一个基准单元。

Description

半导体存储装置
发明背景
发明领域
本发明涉及一种半导体存储装置，特别涉及一种包括多个基准单元的半导体存储装置并且其能够通过一个接一个的切换基准单元而防止基准单元的老化。
背景技术
在半导体存储装置中，例如闪存(例如，快速电可擦除可编程只读存储器(EEPROM))或铁电体存储器(例如，FeRAM)，存储在选定的存储单元中的数据与存储在基准单元中的数据相比较以执行所希望的功能。
图1是一种由具有16M位快速EEPROM组成的常规的半导体存储装置。下面参照图1解释常规半导体存储装置的结构。
如图1所示，半导体存储装置由第一地址缓冲器11，第二地址缓冲器12，地址转变检测(ATD)电路13，信号发生电路14，Y-解码器15，X-解码器16，Y-选择器17，存储单元阵列10，读出(sense)放大器18，标准放大器19，比较器放大器20，输出缓冲器21，基准单元MRD，基准单元选择器QR1组成。
第一地址缓冲器11接收地址信号Ai(i＝0到9)并发送内部地址信号Adi(i＝0到9)到ATD电路13和Y-解码器15。第二地址缓冲器12接收地址信号Ai(i＝10到19)并发送内部地址信号Adi(i＝10到19)到ATD电路13和X-解码器16。
在从第一和第二缓冲器11和12接收到内部地址信号Adi之后，ATD电路13检测地址信号中的变化，并发送一种单触发脉冲形式的地址转变检测信号P0到信号发生电路14。
信号发生电路14从ATD电路13接收地址转变检测信号P0，并发送一种单触发脉冲形式的控制信号P1到读出放大器18和标准放大器19。读出放大器18和标准放大器19的操作由控制信号P1控制。
X-解码器16解码接收到的内部地址信号Ad10至Ad19以选择一个字线。X-解码器16发送其输出信号到字线W0至Wm的其中一个以选择一个字线。电压VR施加到选择的字线上。
Y-解码器15解码接收到的内部地址信号Ad0至Ad9以选择一个数位驱动线(digit lines)。Y-解码器15发送其输出信号到Y-选择线Y0至Yn的其中一个以选择一个Y-选择线。电压VY施加到选择的Y-选择线上。
存储单元阵列10包括多个安置在矩阵中的存储单元MC00至MCmn。从X-解码器16发送的输出信号W0至Wm被输入到存储单元阵列10的相关的存储单元的栅极。每个存储单元中的漏极电连接到相关的数位驱动线D0至Dn，每个存储单元中的源极电连接到节点CS。当读出存储单元的数据时，通过一种电路(未示出)，存储单元的源极电连接的节点CS被保持在接地电压。
Y-选择器17由分别具有电连接到每个数位驱动线D0到Dn的源极，电连接到输入节点SC并通过节点SC Y-选择器17被电连接到读出放大器18的漏极，电连接到每个输出线Y0到Yn并通过输出线Y-解码器15发送Y-解码器15的输出信号到Y-选择器17的栅极的MOSFETs QY0到Qyn组成。
读出放大器18放大选定的存储单元的电压。
基准单元MRD具有电连接到节点DR的漏极，电连接到基准单元选择信号线XR的栅极，和电连接到节点RS的源极。基准单元MRD具有和安置在存储单元阵列10中的存储单元相同的结构和特征曲线。当读出选择的存储单元的数据时，通过电路(未示出)将节点RS保持在地(GND)电压。
基准选择器QR1由具有电连接到节点RC并通过它基准选择器QR被电连接到标准放大器19的漏极，电连接到基准单元选择信号线YR的栅极，和电连接到节点DR的源极的MOSFET组成。
当读出选择的存储单元的数据时，电压VR和VY分别施加到基准单元选择信号线XR和基准单元选择信号线YR。
标准放大器19放大基准单元MRD的电压。
比较器放大器20放大从读出放大器18发送的输出SA与从标准放大器19发送的输出RA之间的电压差值。比较器放大器20判断选择的存储单元处于写入数据状态(0)或处于删除数据状态(1)。
输出缓冲器21接收从比较器放大器20发送的输出，并通过外部输出端口I/O0输出关于存储单元的数据到外部数据总线。
当半导体存储装置被设计用来发送16位输出时，例如，图1中所示的半导体存储装置实际上具有16个外部输出端口I/O0至I/O15，并因此具有16个读出放大器、存储单元阵列和比较器放大器。然而图1中说明的仅是外部输出端口I/O0和其相关部分，为了简化起见忽略了其它的外部输出端口I/O1至I/O15及其相关部分。另外，忽略了控制系统和电源系统，因为它们并不在本发明中起作用。
图2说明了用于操作图1中所说明的常规半导体存储装置的信号的波形。图2中的符号对应图1中的节点和信号。
以下说明在假定存储单元MC00被选择用于读出其数据的情况下半导体存储装置的操作。
依据外部地址信号Ai中的变化，选择字线W0，因此，具有H电平。电压VR施加到选择的字线W0。相同的，选择Y选择线Y0，因此，具有H电平。电压VY施加到选择的Y选择线Y0。结果，选择存储单元MC00。
另外，依据内部地址信号Adi中的变化，ATD电路13发送地址转变(transition)检测信号P0到信号发生电路14，然后，信号发生电路14发送控制信号P1到读出放大器18和标准放大器19以因此激活它们。
这里，假定存储单元在写入数据状态(0)具有7V的阈值电压，在删除数据状态(1)具有2V的阈值电压，并且基准单元具有3.4V的阈值电压。如下所述，选定的存储单元MC00的数据被读出。
如果存储单元MC00处于写入数据状态(0)，存储单元MC00不允许电流流过其中，并因此，从读出放大器18发送的输出SA的电压从初始电压V(ini)被降低到平衡电压VSA(0)，如电压SA(0)的波形所示。
另一方面，基准单元MRD允许轻微的电流流过其中，并因此，从标准放大器19发送的输出RA的电压从初始电压V(ini)被降低到平衡电压VRA(i)，如电压RA(i)的波形所示。
在比较器放大器20中放大电压VSA(0)和电压VRA(i)之间的电压差值，然后，检验存储在存储元件中的数据。
比较器放大器20发送其输出到输出缓冲器21，并且输出缓冲器21发送具有L电平的输出信号到外部输出端口I/Oi，如电压I/O0(0)的波形所示。
如果选定的存储单元MC00处于删除数据状态(1)，存储单元MC00允许电流流过其中，并因此，从读出放大器18发送的输出SA的电压从初始电压V(ini)被降低到平衡电压VSA(1)，如电压SA(1)的波形所示。
另一方面，基准单元MRD允许轻微的电流流过其中，并因此，从标准放大器19发送的输出RA的电压从初始电压V(ini)被降低到平衡电压VRA(i)，如电压RA(i)的波形所示。
在比较器放大器20中放大电压VSA(1)和电压VRA(i)之间的电压差值，然后，检验存储在存储单元中的数据。
比较器放大器20发送其输出到输出缓冲器21，并且输出缓冲器21发送具有H电平的输出信号到外部输出端口I/Oi，如电压I/O0(1)的波形所示。
如上所述，依据存储单元的阈值电平，H-或L-电平信号被输出到外部输出端口，然后，读出半导体存储装置的数据。
在如图1所说明的常规半导体存储装置中，包含地址A10到A19的10位地址信号Ai被发送到X-解码器16。因此，X-解码器具有1024字线(210＝1024，图1中的“m”等于1023)。因此，当依次读出存储单元的数据，电压施加到一个字线的过程所需的时间等于读出所有的存储单元的数据所必须的时间的1/1024。
不管存储单元阵列10中的那一字线被选择，在读出存储单元的数据的过程中，基准单元MRD总是被选择，因此，与施加到选定的字线的电压VR相等的电压被持续施加到基准单元MRD的基准单元选择信号线XR。
众所周知，在经过长时间从存储单元读出数据之后，快速EEPROM中的存储单元退化。显而易见的，由于在从存储单元读出数据过程中基准单元的栅极受读出数据电压VR压，因此保持在选择状态的基准单元首先退化。
图2中的波形RA(a)是在读出数据操作已经执行很长时间之后(例如，5年)得到的基准电压VR的波形。作为长期执行读出数据操作的结果，基准单元退化，流过其中的电流减少。另外，起始电压VRA(i)上升到电压VRA(a)，由此而引起电压VRA(i)和VRA(a)之间的间隔非常小。因此，比较器放大器20可能错误的操作。特别的，如波形I/O0(0)a所示，L-电平电压没有被输出到外部输出端口I/O0，但是H-电平电压可能被输出到外部输出端口I/O0。
如上所述，常规的半导体存储装置带有这样的问题：与存储单元阵列10中的存储单元相比较，基准单元MRD在读出数据操作中承受太大的压力(stress)，因为常规半导体存储装置被设计成包含信号基准单元。
作为解决问题的方法，公开号为2001-250374的日本专利申请已经提出一种半导体存储装置，其依据基准单元的操作的数量将一个基准单元切换到另一个。该提出的装置必须包括：至少一种用于监视基准单元的操作的数量的电路，用于检测基准单元的特征曲线中的变化的电路和用于切换空单元到存储单元的电路。结果，不可避免地引起电路结构的复杂，大的尺寸和高昂的成本。
公开号为9-231775的日本专利申请提出了一种包含用于选择基准单元的基准单元解码器的半导体存储装置。然而，其没有披露基准单元解码器的详细结构。
如上所述，，包含用于读出存储单元数据、写入存储单元数据和删除存储单元数据的基准单元的常规半导体存储装置伴随有基准单元的特征曲线变化的问题。为了解决这样的问题，半导体存储装置不得不包括多个附加电路，结果造成半导体存储装置的尺寸增加。
公开号为11-144474的日本专利申请提出了一种非易失性的存储装置包括：(a)存储阵列，其包含多个存储单元，每个存储单元具有字线、位线、与字线相关的单元电极线、铁电体电容器和开关晶体管，铁电体电容器具有通过相关的开关晶体管电连接到相关的位线的第一电极，和电连接到相关的单元电极线的第二电极，开关晶体管具有电连接到相关的字线的控制电极，(b)检测电路，用于接收与选择的存储单元的数据位相关的电平，基准电平，其定义为相关的数据位的电平的平均电平，并检测选择的数据位的电平，以及(c)基准单元阵列其包括多个分别与每个位线相关的基准单元，并提供基准电平，基准单元包括至少一个与位线相关的多余的单元，从而当基准电平在某一方向偏移时，补偿此偏移的基准电平。
公开号为11-185481的日本专利申请提出了一种包括两对位线的半导体存储装置。在每一对中，依靠存储在存储单元中的数据，在一个位线中产生电压中的变化，依靠存储在基准单元中的数据，在另一个位线中产生基准电压。通过至少一个晶体管每对位线中的两个基准单元都相互电连接。
公开号为2000-268558的日本专利申请提出了一种非易失性的铁电体存储装置，其中存取主单元的次数被设置成与存取基准单元的次数相等，以延长存储装置的寿命。
公开号为2001-6378的日本专利申请提出了一种半导体集成电路装置，其包括：非易失性存储器；第一寄存器，其用于从非易失性存储器中读出用来补偿基准电压的数据，并在其中存储由此而读出的数据；第一电路，其用于依据存储在第一寄存器中的数据来补偿其电阻，第二电路，用于依据第一电路的电阻该变输出电压以及控制电路，其用于控制非易失性存储器和第一寄存器的操作
公开号为2002-15562的日本专利申请提出了一种半导体存储装置，其由包含多个存储单元和多个基准单元的单晶体管和单电容型铁电体存储器组成。与每个电连接到共同的位线的存储单元有关，每个基准单元被相互分离的安置。每个存储单元和与每个存储单元相关的每个基准单元共用一个字线和一个单元板线(cell plate line)。
公开号为2002-15563的日本专利申请提出了一种用于在包含铁电电容器作为存储单元的铁电体存储器产生基准电压的电路。多个基准存储单元每个都包括一个铁电电容器和电连接到共同的基准位线的开关。在这些基准存储单元中，第一逻辑数据被写入到预定号码的基准存储单元。与第一逻辑数据不同的第二逻辑数据被写入到剩余的基准存储单元。通过选择所有的基准存储单元，在基准位线中产生基准电压。
发明概述
考虑到在常规的半导体存储装置中存在上述的问题，本发明的一个目的是提供一种半导体存储装置其可以在不需要太多附加电路的基础上减轻或消除基准单元的特征曲线中的变化。
本发明的一个方案是，提供一种半导体存储装置包括：(a)多个基准单元，和(b)多个存储单元，存储在从基准单元中选定的基准单元中的数据与存储在从存储单元中选定的存储单元中的数据相比较，特征在于(c)用于检测地址输出中的转变的地址转变检测器，通过检测，在存储单元中选择一个存储单元，并发送地址转变检测信号以指示检测的转变，(d)一个计数器，用于计数地址转变检测信号，和(e)基准单元解码器，用于依据从计数器发送的输出，在基准单元中选择一个基准单元。
本发明的另一方案，提供一种在半导体存储装置中从多个基准单元中选择一个基准单元的方法，该半导体存储装置中包括多个存储单元和多个基准单元，该半导体存储装置中包括在地址的输入中检测转变，通过检测从存储单元中选择的一个存储单元，并在每次检测时发送脉冲，计数脉冲，并依据脉冲的数量从基准单元中选择希望的基准单元。
附图说明
图1是常规半导体存储装置的结构图。
图2是说明用于操作如图1所说明的常规半导体存储装置的信号的波形。
图3是依据本发明的第一实施例的半导体存储装置的结构图。
图4是依据本发明的第一实施例的半导体存储装置的组成部分的第一信号发生电路的例子的结构图。
图5是依据本发明的第一实施例的半导体存储装置的组成部分的第二信号发生电路的例子的结构图。
图6是依据本发明的第一实施例的半导体存储装置的组成部分的计数器电路的例子的结构图，并说明用于操作计数器电路的信号的波形。
图7是依据本发明的第一实施例的半导体存储装置的组成部分的基准单元解码器的例子的结构图。
图8是说明用于操作依据第一实施例的半导体存储装置的信号的波形图。
图9是依据本发明的第二实施例的半导体存储装置的结构图。
图10A是依据第三实施例的半导体存储装置的组成部分的存储单元阵列的结构图。
图10B是依据第三实施例的半导体存储装置的组成部分的基准单元的结构图。
图11是依据本发明第四实施例的半导体存储装置的结构图。
实施例的详细描述
图1是依据本发明第一实施例的半导体存储装置的结构图。对应图1说明的常规半导体存储装置的部分和单元的部分和单元使用相同的基准数字。依据第一实施例的半导体存储装置由16位快速EEPROM组成。
参照图1，半导体存储装置由通过外部地址端口接收地址信号Ai(i＝0到9)的第一地址缓冲器11，通过外部地址端口接收地址信号Ai(i＝10到19)的第二地址缓冲器12，检测地址信号中的变换的地址转变检测(ATD)电路13，第一信号发生电路14，第二信号发生电路101，计数器电路102，Y-解码器15，X-解码器16，存储单元阵列10，Y-选择器17，读出(sense)放大器18，基准单元解码器103，基准单元阵列104，基准单元选择器QR1，标准放大器19，比较器放大器20，输出缓冲器21组成。
第一地址缓冲器11接收地址信号Ai(i＝0到9)并发送内部地址信号Adi(i＝0到9)到ATD电路13和Y-解码器15。第二地址缓冲器12接收地址信号Ai(i＝10到19)并发送内部地址信号Adi(i＝10到19)到ATD电路13和X-解码器16。
在从第一和第二缓冲器11和12接收到内部地址信号Adi之后，ATD电路13检测地址信号中的变化，并发送地址转变检测信号P0到第一和第二信号发生电路14和101。
第一信号发生电路14从ATD电路13接收地址转变检测信号P0，并发送一种单触发脉冲形式的控制信号P1到读出放大器18和标准放大器19。读出放大器18和标准放大器19的操作由控制信号P1控制。
第二信号发生电路101从ATD电路13接收地址转变检测信号P0，并发送一种单触发脉冲形式的控制信号P2到计数器电路102。
计数器电路102计数接收到的控制信号P2的数量，并因此发送控制信号C1至C4到基准单元解码器103以控制基准单元解码器103。
X-解码器16解码接收到的内部地址信号Ad10至Adl9，以选择字线W0至Wm中的一个。X-解码器16发送其输出信号到字线W0至Wm的其中一个，以选择一个字线。电压VR施加到选择的字线上。
Y-解码器15解码接收到的内部地址信号Ad0至Ad9，以选择数位驱动线D0至Dn中的一个。Y-解码器15发送其输出信号到Y-选择线Y0至Yn的其中一个，以选择一个Y-选择线。电压VY施加到选择的Y-选择线上。
存储单元阵列10包括n×m个安置在矩阵中的存储单元MC00至MCmn。每个存储单元包括由连接到相关的字线W0至Wm的栅极，电连接到相关的数位驱动线D0至Dn的漏极，电连接到节点CS的源极。当存储单元的数据被读出时，通过一种电路(未示出)，存储单元的源极均电连接到其上的节点CS被保持在地电压。
Y-选择器17由MOSFETs QY0至Qyn组成，其中每个分别具有电连接到每个数位驱动线D0至Dn的源极，电连接到通过其Y-选择器17被电连接到读出放大器18的输入节点SC的漏极，电连接到每个输出线Y0到Yn的栅极，通过这些传输线，Y-解码器15发送Y-解码器15的输出信号到Y-选择器17的
读出放大器18在节点SC检测依据存储在选定的存储单元中的数据变化的电压，并放大该检测电压，并将其作为输出电压SA输出。
基准单元阵列104包括多个基准单元MR0至MR15，它们分别具有源极，电连接到节点RS，漏极，电连接到节点DR，并通过该结点基准单元阵列104电连接到基准选择器QR1的源极，并且定义基准数位驱动线，还包括一个栅极，电连接到每个从基准单元解码器103延伸出的基准字线WR0至WR15。电压VR施加到选定的字线。
当读出选定的存储单元的数据时，通过电路(未说明)将节点RS保持在地(GND)电压。每个基准单元都被设计成与安置在存储单元阵列10中的存储单元具有相同的结构和特征曲线。
基准选择器QR1由漏极电连接到节点RC并通过其基准选择器QR1被电连接到标准放大器19，栅极电连接到基准单元选择信号线YR，和源极电连接到节点DR的MOSFET组成。
等于施加到选定的Y-选择线的电压VY的电压被施加到基准单元选择信号线YR。
基准单元解码器103接收从计数器电路102发送的输出C1到C4，并解码该输出以选择基准字线WR0到WR15中的一个。电压VR施加到由此选定的基准字线。
标准放大器19放大节点RC处的电压，并作为输出电压VR输出这一放大电压。
比较器放大器20放大从读出放大器18发送的输出电压SA与从标准放大器19发送的输出电压RA之间的电压差值。比较器放大器20判断选择的存储单元是处于写入数据状态(0)还是处于删除数据状态(1)。
输出缓冲器21接收从比较器放大器20发送的输出，并通过外部输出端口I/O0输出关于存储单元的数据到外部数据总线。
例如，当半导体存储装置被设计用来发送16位输出时，实际的半导体存储装置实际上具有16个外部输出端口I/O0至I/O15，并因此具有16个读出放大器，存储单元阵列和比较器放大器。然而，图3中说明的仅是外部输出端口I/O0和其相关部分，为了简化起见忽略了其它的外部输出端口I/O1至I/O15及其相关部分。另外，忽略了控制系统和电源系统，因为它们和本发明无关。
图4至图7说明依据第一实施例的半导体存储装置的组成部分的电路的例子。
图4是第一信号发生电路14的例子的框图。
第一信号发生电路14包括倒相电路IV11至IV23，NAND电路NAND1和NAND2，n-信道MOSFETs QN11至QN18，p-信道MOSFETs QP11至QP18，电阻R1和R2以及电容C11至C14。
第一信号发生电路14从ATD电路13接收地址转变检测信号P0，并发送用来激活读出放大器18和标准放大器19的控制信号P1。
第一信号发生电路14延迟接收到的地址转变检测信号P0，直到存储在存储单元和存储在基准单元中的数据被分别发送到读出放大器18和标准放大器19，并将控制信号作为具有可以有效放大存储在读出放大器18和基准放大器19中的数据的时间间隔的脉冲信号来传送。因此，在接收到控制信号P1时，读出放大器18和标准放大器19被激活。
图5是第二信号发生电路15的例子的框图。
第二信号发生电路101由倒相电路IV31至IV33，n-信道MOSFETs QN31至QN34，p-信道MOSFETs QN31，电阻R3以及电容C31组成。
第二信号发生电路101从ATD电路13接收地址转变检测信号P0，并发送在计数器电路102中计算的控制信号P2。
从第二信号发生电路101发送的控制信号P2是脉冲信号，并具有这样的脉冲宽度，其上升沿与地址转变检测信号P0同步，其下降沿延迟直到计数器电路102与基准单元解码器103被地址转变检测信号P0的下降沿激活。
图6是计数器电路102的例子的框图，并说明用于操作计数器电路102的信号的波形。
计数器电路102由包含第一至第四级COUNT1、COUNT2、COUNT3、COUNT4的T-型触发器组成。第一到第四级分别发送它们的输出C1、C2、C3、C4。
第一级COUNT1从第二信号发生电路101接收控制信号P2，并发送输出C1。第二级COUNT2接收输出C1并发送输出C2。第三级COUNT3接收输出C2并发送输出C3。第四级COUNT4接收输出C3并发送输出C4。
计数器电路102的操作如下所述。
如果输入地址信号Ai在第一读出周期T1过程中变化，ATD电路13检测该地址转变，并发送地址转变检测信号P0到第二信号发生电路101。然后，在接收到地址转变检测信号P0时，第二信号发生电路101发送控制信号P2作为短脉冲0。
由于在控制信号P2中电平从高电平变化成低电平，第一级COUNT1发送具有高电平的输出C1代替具有低电平的输出C1。
于是，如果输入地址信号Ai在第二读出周期T2过程中变化，第二信号发生电路101发送控制信号P2作为短脉冲1。由于在控制信号P2中电平从高电平变化成低电平，第一级COUNT1发送具有高电平的输出C1代替具有低电平的输出C1。进一步的，由于在输出信号C1中电平从高电平变化成低电平，第二级COUNT2发送具有高电平的输出C2代替具有低电平的输出C2。
然后，如果输入地址信号Ai在第三读出周期T3过程中变化，第二信号发生电路101发送控制信号P2作为短脉冲2。由于在控制信号P2中电平从高电平变化成低电平，第一级COUNT1发送具有高电平的输出C1代替具有低电平的输出C1
然后，如果输入地址信号Ai在第四读出周期T4过程中变化，第二信号发生电路101发送控制信号P2作为短脉冲3的形式。由于在控制信号P2中电平从高电平变化成低电平，第一级COUNT1发送具有高电平的输出C1代替具有低电平的输出C1。进一步的，由于在输出信号C1中电平从高电平变化成低电平，第二级COUNT2发送具有低电平的输出C2代替具有高电平的输出C2。更进一步的，由于在输出信号C2中电平从高电平变化成低电平，第三级COUNT3发送具有高电平的输出C3代替具有低电平的输出C3。
如上所述，由于计数器电路102由包括四级相互串行电连接的T-型触发器电路组成，如果每一级接收从前一级发送的具有用低电平代替高电平输出的输出，每一级发送反向的逻辑输出。因此，通过监视从第一至第四级COUNT1到4发送的输出C1至C4，可以计数控制信号P2中的脉冲的数量。
例如，四位的输出能够实现识别0至15。控制信号P2中的第一脉冲0使得(C4、C3、C2、C1)等于(0、0、0、1)，第二脉冲1使得(C4、C3、C2、C1)等于(0、0、1、0)。相同的，控制信号P2中的第十五个脉冲E使得(C4、C3、C2、C1)等于(1、1、1、1)，控制信号P2中的第十六脉冲F使得(C4、C3、C2、C1)等于(0、0、0、0)。用上述的方法计数脉冲的数量。
图7是基准单元解码器103的例子的框图。
计数器电路102发送的输出C1、C2、C3和C4被输入到第一至第六NOR电路NOR0至NOR15。NOR电路NOR0至NOR15分别发送输出WR0至WR15到基准单元MR0至MR15的栅极。
当(C4、C3、C2、C1)等于(0、0、0、0)时，第一NOR电路NOR0发送具有高电平的输出WR0，并因此选择接收输出WR0的基准单元MR0。当(C4、C3、C2、C1)等于(0、0、0、1)，第二NOR电路NOR1发送具有高电平的输出WR1，并因此选择接收输出WR1的基准单元MR1。相同的，当(C4、C3、C2、C1)等于(1、1、1、1)，第十六NOR电路NOR15发送具有高电平的输出WR15，并因此选择接收输出WR15的基准单元MR15。
图8说明用于操作依据图3中说明的第一实施例的半导体存储装置的信号的波形。图8中的符号对应图3中示出的节点和信号。
参照图3至图8，下面将说明半导体存储装置中的读出数据操作。假定存储单元MC00首先被选择，然后选择存储单元MC11。
在第一读出周期T1中，当ATD电路13检测地址信号Ai中的变化时，ATD电路13发送地址转变检测信号P0到第一和第二信号发生电路14和101。于是，第一和第二信号发生电路14和101发送图8中说明的脉冲作为控制信号P1和P2。
由于地址转变检测信号P0，控制信号P2具有第一逻辑电平或高电平(见图8)，并且在基准单元中的字线被激活的时刻，第一逻辑电平变化成第二逻辑电平。即，与控制信号P2的电平从高电平到低电平变化同步，从计数器电路102发送的输出(C4、C3、C2、C1)等于(0、0、0、1)。结果，选择第二NOR电路NOR1，并且第二NOR电路NOR1发送具有高电平的输出WR1。这样，选择基准单元MR1。
另外，在Y-解码器15和X-解码器16中解码地址信号Ai，具有高电平的信号被发送到选择的Y-选择线Y0和选择的字线W0。结果，选择存储单元MC00。
如上所述，控制信号P2被输入到计数器电路102，并确定基准单元中的字线被激活的时刻。当从第一信号发生电路14发送的控制信号P1的电平从低电平变化成高电平时，读出放大器18和标准放大器19被激活。
如果存储单元MC00处于写入数据状态(0)，存储单元MC00不允许电流流过其中，并且因此，从读出放大器18发送的输出SA的电压从初始电压V(ini)被降低到平衡电压VSA(0)，如图8中电压SA(0)的波形所示。
另一方面，基准单元MR1允许轻微的电流流过其中，并因此，从标准放大器19发送的输出RA的电压从初始电压V(ini)被降低到平衡电压VRA(i)，如电压RA(i)的波形所示。
在比较器放大器20中放大电压VSA(0)和电压VRA(i)之间的电压差值，然后，判断存储在存储单元中的数据处于写入数据状态(0)。
比较器放大器20发送其输出到输出缓冲器21，输出缓冲器21发送具有低(L)电平的输出信号到外部输出端口I/Oi，如图8中电压I/O0(0)的波形所示。
如果选择的存储单元MC00处于删除数据状态(1)，存储单元MC00允许电流流过其中，并因此，从读出放大器18发送的输出SA的电压从初始电压V(ini)被降低到平衡电压VSA(1)，如图8中电压SA(1)的波形所示。
另一方面，基准单元MRD允许轻微的电流流过其中，并因此，从标准放大器19发送的输出RA的电压从初始电压V(ini)被降低到平衡电压VRA(i)，如图8中电压RA(i)的波形所示。
在比较器放大器20中放大电压VSA(1)和电压VRA(i)之间的电压差值，然后，判断存储在存储单元中的数据处于删除数据状态(1)。
比较器放大器20发送其输出到输出缓冲器21，输出缓冲器21发送具有高(H)电平的输出信号到外部输出端口I/Oi，如图8中电压I/O0(1)的波形所示。
在第二读出周期T2中，当通过地址信号Ai选择存储单元MC11，ATD电路13检测地址信号Ai中的变化，并发送地址转变检测信号P0到第一和第二信号发生电路14和101。于是，第一和第二信号发生电路14和101分别发送图8中说明的脉冲作为控制信号P1和P2。
由于控制信号P2的电平从高电平变化到低电平，从计数器电路102发送的输出(C4、C3、C2、C1)变成(0、0、1、0)。结果，在基准单元解码器103中选择第三NOR电路NOR2，发送到字线WR1的信号的电平从高电平变化到低电平，发送到字线WR2的信号的电平从低电平变化到高电平。这样，选择基准单元MR2。
在Y-解码器15和X-解码器16中解码第二读出周期T2中的地址信号Ai，存储在选定的存储单元MC11中通过选定的Y-选择线Y1和选定的字线W1识别的数据被输出到输出外部端口I/Oi，与MC00的操作相同。
如上所述，在第一读出周期T1中选择基准单元MR1，在第二读出周期T2中选择基准单元MR2。即，在每个不同的读出周期中依次选择基准单元。在第十六读出周期T16中，选择基准单元MR0。在所有的基准单元都被选择之后，在第十七读出周期T17中再次选择基准单元MR1。
在第一实施例中，计数器电路102被设计成具有第一至第四级，并依据从第一至第四级发送的输出C1至C4一个接一个的切换十六个基准单元。作为一个变量，计数器电路102可以设计成五级以选择32个基准单元中的一个。另外，可以在每个预定数量的读出周期中从多个基准单元中选择一个基准单元。例如，依据从计数器电路102的五个级发送的输出C1至C5，可以从每个包括两个读出周期的16个基准单元中选择一个基准单元。
至此，依据第一实施例的半导体存储装置设计成包括多个施加了基准电压的基准单元，并且每个读出周期从多个基准单元中选择一个基准单元。因此，与常规半导体存储装置相比，依据第一实施例的半导体存储装置能够实现当读出存储单元的数据时减轻由电场施加到基准单元上的压力。
由于依据第一实施例的半导体存储装置包括16个基准单元，施加到单个的基准单元上的压力减小到1/16倍。因此，即使半导体存储装置已经被操作16年之后，每个基准单元老化程度仅相当于一年的老化程度。因此，基准电压VR被保持几乎等于初始电压VRA(i)，确保初始电压VRA和平衡电压VSA之间足够的电压差。因此，半导体存储装置不会错误的操作。
[第二实施例]
图9是依据第二实施例的半导体存储装置的框图。与第一实施例的部分和单元相对应的部分和单元使用相同的基准数字。下面将详细描述。
依据第二实施例的半导体存储装置被设计成与依据第一实施例的半导体存储装置相比较另外包括一附加电路CONT201。
附加电路COUNT201由第一MOSFET QYR和第二MOSFET QR组成。第一MOSFET QYR包括电连接到节点SC的漏极，接收信号TES的栅极和电连接到第二MOSFET QR的漏极的源极。第二MOSFET QR包括电连接到第一MOSFETQYR的源极的漏极，电连接到电源CC的栅极和电连接到内部节点CS的源极。
依据第二实施例的半导体存储装置被设计成执行测试模式，其中流过第二MOSFET QR的电流IRO与流过基准单元的电流相比较，从而，用于驱动基准单元MR0至MR15所必需的电流被一致起来。
在测试模式中，信号TES具有高电平，Y-解码器15和X-解码器16被保持待用，具有低电平的信号被施加到Y-选择线Y0至Yn以及字线W0至Wn，并且不选择存储单元阵列10中的存储单元。相反的，信号TES作为电压VY施加到第一MOSFET QYR的栅极并且电源CC电连接到第二MOSFET QR的栅极，即，选择附加电路CONT201，并因此，附加电路电连接到读出放大器18。
通过电流IRO预设从读出放大器18发送的输出SA的电压VSA。
于是，基准单元MR0至MR15依次被选择，并执行写入数据或删除数据。在写入数据或删除数据结束之后，检测外部输出端口I/O0的输出。直到外部输出端口I/O0的输出从其初始电压变化，写入数据或删除数据连续被执行。
例如，假定基准单元MR0被选择用于读出数据。如果通过外部输出端口I/O0发送的输出具有高电平，意味着流过选定的基准单元MR0的电流小于流过第二MOSFET QR的电流IR0。因此，基准单元MR0的读出的数据被删除。然后，基准单元MR0再次被选择用于读出数据。如果通过外部输出端口I/O0发送的输出具有低电平，意味着流过选定的基准单元MR0的电流几乎等于流过第二MOSFET QR的电流IR0。于是，测试模式结束。
相反的，如果通过外部输出端口I/O0发送的输出仍然具有高电平，基准单元MR0的读出的数据再次被删除。删除数据和读出基准单元MR0的数据的步骤被重复执行直到通过外部输出端口I/O0发送的输出具有低电平。基准单元MR0的读出数据在其内被删除的时间周期被设置成足够用于略微的调整流过基准单元MR0的电流。
在测试模式中，地址信号Ai保持不变直到通过外部输出端口I/O0发送的输出被反向。当该输出被反向时，其他地址信号被输入到第一和第二地址缓冲器11和12。当通过第一和第二地址缓冲器11和12接收到其他地址信号Ai，ATD电路13发送地址转变检测信号P0，于是，第二信号发生电路101发送控制信号P2。结果，计数器电路102中的计数变化，这样，选择下一个基准单元MR1。以如上所述的相同的方法调整流过基准单元MR1的电流。
依据第二实施例的半导体存储装置使用与第一实施例的相同的方法操作除了用于均衡流过每个基准单元的电流的附加电路CONT201的操作。因此，依据第二实施例的半导体存储装置除了具有与第一实施例的半导体存储装置相同的优点，并还具有另外的优点，流过多个基准单元的每个的电流可以被设置成等于预定的电流，例如上述的电流IR0，以确保稳定的操作区域。
附加电路CONT201可以有与上述不同的组成。例如，第二MOSFET转换器QR可以被具有与基准单元的阙值相同阙值的存储装置代替，确保可以控制基准单元的阙值。可选择的，第二MOSFET转换器QR可以被电阻替换，确保可以控制基准单元的导通电阻和断开电阻。附加电路CONT201可以被应用到下面提到的铁电体存储装置，使得能够控制基准单元的电流特征曲线例如阙值、导通电流、断开电流、导通电阻、断开电阻、倒置阙值磁场和极化(极化电场和电容)。
【第三实施例】
图10A是作为依据第三实施例的半导体存储装置的一部分的存储单元阵列的框图，图10B是作为半导体存储装置的一部分的基准单元阵列的框图。
依据第三实施例的半导体存储装置具有与第一或第二实施例的半导体存储装置相同的结构除了用图10A中说明的存储单元的阵列301替代存储单元阵列10，用图10B中说明的基准单元阵列302代替基准单元阵列104，并且节点CS和RS分别电连接到CPlate和Rplate。
存储单元阵列301由铁电体电容器装置CF00至CFmn和选择性控制的MOSFETs MF00至MFmn组成。基准单元阵列302由铁电体电容器装置CRF0至CRF15和选择性控制的MOSFETs MRF0至MRF15组成
依据第三实施例的半导体存储装置由铁电体存储器例如，FeRAM组成，因此每个存储单元和基准单元由铁电体电容器装置和选择性控制的MOSFET组成。
存储单元阵列301中的每个铁电电容器装置CF00至CFmn都在一端电连接到相关的选择性控制的MOSFET MF00至MFmn，另一端连接到极板线CPlate。相同的，存储单元阵列302中的每个铁电电容器装置CRF0至CRF15在一端电连接到相关的选择性控制的MOSFET MRF0至MRF15，另一端连接到极板线RPlate。
每个选择性控制的MOSFETs MF00至MFmn和MRF0至MRF15具有电连接到字线的栅极，电连接到数位驱动线的漏极和电连接到相关的铁电体电容器装置的源极。
通过施加其中的电压或电场铁电电容器装置的特征曲线例如极化特性被改变。因此，与快速EEPROM相同，在多个读出数据的过程中电场施加压力到基准单元，结果导致铁电电容器装置的特征曲线的变化。依据第三实施例通过应用第一和/或第二实施例到铁电体存储装置，将可以防止基准单元的老化，从而确保高品质的铁电体存储装置。
【第四实施例】
图11是依据第四实施例的半导体存储装置的框图。对应第一实施例的部分或元件使用相同的基准数字，下面将详细描述。依据第四实施例的半导体存储装置被设计成由多个模块组成。特别的，半导体存储装置被分成两个模块，第一模块A和第二模块B。通过内部地址信号Ad0第一和第二模块相互切换。内部地址信号Ad0不输入到Y-解码器15。Y-解码器接收内部地址信号Ad1至Ad9，并因此，总计512个Y-选择线Y0至Yn(n＝512)从Y-解码器延伸。
第一模块A具有等于依据第一实施例的半导体存储装置的电容的一半的电容，相似的，第二模块B具有等于依据第一实施例的半导体存储装置的电容的一半的电容。即，第一和第二实施例A和B的总的电容等于依据第一实施例的半导体存储装置的电容。
依据第三实施例的半导体存储装置包括附加地址缓冲器11-2以及接收地址信号A1到A9的第一地址缓冲器11-1和接收地址信号A10到A19的第二地址缓冲器12。半导体存储装置进一步包括用于选择第一和第二模块A和B中的一个的开关401。
附加地址缓冲器11-2接收地址信号A0，并发送输出信号Ad0到ATD电路13和开关401。开关401依据接收到的输出信号Ad0选择或者第一模块A或者第二模块B。开关401从ATD电路13接收地址转变检测信号P0，并发送地址转变检测信号P0到选定的模块。
选定的模块的操作与依据第一实施例的半导体存储器的相同。例如，在选定的模块中第一和第二信号发生电路14和101在接收到的地址转变检测信号P0的基础上分别发送控制信号P1和P2。未选择的模块不操作。因此，在未选择的模块中第一和第二信号发生电路14和101不分别发送控制信号P1和P2。
在第三实施例中，从ATD电路13发送的控制信号P0通过开关401被提供到选定的模块。可选择的，第一和第二信号发生电路14和101以及计数器电路102通常可以被安置到第一和第二模块A和B，在这种情况下，控制信号P1和P2或从计数器电路102发送的输出C1至C4只能被提供到选定的模块。
依据第三实施例，半导体存储装置被设计成包括多个模块，其中每个模块具有多个基准单元，基准电压施加到这些基准单元。在每个模块中，每个读出周期从多个基准单元中选择一个基准单元。因此，当读出基准单元的数据时，与常规的半导体存储装置相比较可以减小由电场施加到基准单元上的压力。
在上述的实施例中，快速EEPROM和FeRAM作为本发明的实施例被说明。然而应当注意到本发明可以被应用到任何存储装置，如果它通过比较存储在基准单元与存储单元中的数据从而读出选定的存储单元的数据，进一步的，如果由于许多基准单元的操作其特征曲线中将具有变化。例如，本发明可以应用到MONOS装置存储器或MRAM(磁存储器)。
在MONOS装置存储器中基准单元的特征曲线中，基准单元的阈值电压、导通电流、断开电流、导通电阻和断开电阻十分重要，与依据第一和第二实施例的快速EEPROM相同。在MRAM装置存储器中基准单元的特征曲线中，抗磁力和倒置磁场的阈值十分重要。
下面将描述通过上述的本发明获得的优点。
依据本发明的半导体存储装置被设计成多个基准单元并在每个预定的存取周期切换它们确保电场施加到基准单元上的压力可以被均分并因此减小。
因此，本发明可以在基准单元的特征曲线中防止老化，并因此，提供具有高可靠性的半导体存储装置。另外，这样的半导体存储装置可以用简单的电路结构制造，确保减少制造成本。此外，因为它可以被应用到任何通过比较存储在存储单元中的数据和存储在基准单元中的数据确定存储在存储单元中的数据的半导体存储装置，本发明可以被广泛的使用。

Claims (15)

1、一种半导体存储装置包括(a)多个基准单元，和(b)多个存储单元，存储在从所述的基准单元中选定的基准单元中的数据与存储在从所述的存储单元中选定的存储单元中的数据相比较，其特征在于：
地址转变检测器，用于检测在地址输入中的转变，通过该检测从所述存储单元中选择一个存储单元，并发送地址转变检测信号用来指示检测的转换；
计数器，用于计数所述的地址转变检测信号；和
基准单元解码器，用于依据从所述计数器发送的输出从所述的基准单元中选择一个基准单元。
2、如权利要求1所述的半导体存储装置，进一步包括一个控制信号发生器其发送控制信号到所述计数器，当所述控制信号发生器从所述地址转变检测器接收所述地址转变检测信号时，所述控制信号具有第一逻辑电平，并在基准字线被激活的时，具有第二逻辑电平。
3、如权利要求1所述的半导体存储装置，其中当读出、写入或删除所述存储单元的数据时，所述选定的基准单元与所述选定的存储单元相比较以检测数据，并且每预定次数的所述选定的基准单元与所述的选定的存储单元的比较，均从所述基准单元中选择至少一个基准单元。
4、如权利要求1、2或3所述的半导体存储装置，其中所述的多个基准单元被安置用于每个存储单元阵列或多个存储单元阵列。
5、如权利要求1、2或3所述的半导体存储装置，进一步包括用于允许所述的基准单元具有希望的电气特征的装置。
6、如权利要求5所述的半导体存储装置，其中所述的电特征包括：阈值电压、导通电流、截止电流、导通电阻、断开电阻、反向阈值磁场(inverted threshodmagnetic field)和所述基准单元的极化。
7、如权利要求1、2或3所述的半导体存储装置，其中所述计数器包括多个级，每个级发送一个输出信号，通过该信号从多个所述的基准单元中选择一个基准单元。
8、如权利要求1、2或3所述的半导体存储装置，进一步包括包含多个金属氧化物半导体场效应晶体管(MOSFET)的电路，并且其中流过所述电路的电流被检测，以允许公共电流(common current)流过所述的基准单元。
9、如权利要求1、2或3所述的半导体存储装置，进一步包括一个电路，其包括具有与所述基准单元的阈值相同阈值的存储装置，以调整所述基准单元的阈值。
10、如权利要求1、2或3所述的半导体存储装置，其中所述半导体存储装置由铁电体存储装置组成，并且所述基准单元和所述存储单元分别由铁电体电容器和选择性控制的MOSFETs组成。
11、如权利要求1、2或3所述的半导体存储装置，其中所述半导体存储装置包括多个模块，依据接收到的地址信号选择其中一个模块。
12、权利要求1、2或3所述的半导体存储装置，其中所述半导体存储装置由快速电可擦除可编程只读存储器(EEPROM)组成。
13、权利要求1、2或3所述的半导体存储装置，其中所述半导体存储装置由MONOS存储器组成。
14、如权利要求1、2或3所述的半导体存储装置，其中所述半导体存储装置由MRAM存储器组成。
15、一种在包含多个存储单元和多个基准单元的半导体存储装置中从多个基准单元中选择一个基准单元的方法，包括：在输入的地址中检测转变，通过检测从所述存储单元中选择一个存储单元，并在检测的每个时刻发送脉冲；
计数所述脉冲；并
依据所述脉冲的数量从所述基准单元中选择希望的基准单元。
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