JP2002015562A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 １Ｔ１Ｃ型強誘電体メモリにおいて、リファ
レンスセルの活性頻度が高いためにリファレンスセルの
エンデュランス特性が劣化してデバイスの寿命が短命化
するのを、リファレンスセルの活性頻度をメモリセルの
活性頻度と同程度に低減することで防止する。 【解決手段】 １Ｔ１Ｃ型強誘電体メモリにおいて、同
一ビット線ＢＬ１に接続する複数のメモリセルの各々に
対応して複数のリファレンスセルの各々が個別に配置さ
れ、各メモリセル１００と、この各メモリセル１００に
対応する各リファレンスセル１０３とがワード線ＷＬ１
とセルプレート線ＣＰ１とを共有した構成を有する。こ
れにより、リファレンスセル１０３の活性化頻度が読み
出しメモリセル１００と等しくなり、リファレンスセル
１０３のエンデュランス特性がメモリセルのエンデュラ
ンス特性に比べて早く劣化することが無くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に強誘電体膜を有するキャパシタを備えた半導体記憶
装置に関するものである。

【０００２】

【従来の技術】特許第２６７４７７５号（出願人：ラム
トロンＣＯＲＰ、発明名称：強誘電体メモリ）に代表さ
れる従来の強誘電体メモリの回路例を図８（ａ）に示
す。また図８（ａ）の回路における読み出し動作を図８
（ｂ）に示す。

【０００３】メモリセル８００は強誘電体キャパシタ８
０２とアクセストランジスタ８０１より構成される。メ
モリセル８００に格納されるデータを読み出すには、強
誘電体キャパシタ８０２の一方の電極と接続しているア
クセストランジスタ８０１のゲートに接続されるワード
選択信号ＷＬ１をまず活性化し、メモリセル８００を選
択する。次に強誘電体キャパシタ８０２の他方の電極と
接続しているセルプレート信号ＣＰ１を活性化すること
で、強誘電体キャパシタ８０２に電界を印加する。強誘
電体キャパシタ８０２の強誘電体膜は電界を印加されて
分極反転し、アクセストランジスタ８０１のドレインに
接続されるビット線ＢＬＴに電位を発生する。この電位
はメモリセルに格納されていたデータの“１”もしくは
“０”により、それぞれ高電位“ＶＨ”もしくは低電位
“ＶＬ”となる。これと同時にリファレンスワード線Ｄ
ＷＬとリファレンスセルプレート線ＤＣＰを活性化する
ことによりリファレンスビット線ＢＬＢにもリファレン
スセル８０３からリファレンス電位Ｖｒｅｆが発生され
る。リファレンス電位Ｖｒｅｆはリファレンス用強誘電
体キャパシタ８０５のキャパシタ面積などを調整するこ
とにより、“ＶＨ”と“ＶＬ”の中間電位になるように
設定されている。ビット線ＢＬＴとリファレンスビット
線ＢＬＢの電位差がセンスアンプの検知レベル以上十分
に開いた後、センスアンプ起動信号ＳＡが活性化され、
ビット線ＢＬＴに現れたメモリセル８００のデータが読
み出される。

【０００４】

【発明が解決しようとする課題】図８（ａ）に示した強
誘電体メモリの回路例では、説明を容易にするためメモ
リセルは１個しか明示されていないが、実際の回路では
ビット線方向に複数個、例えば２５６個のメモリセルが
配置されビット線ＢＬＴを共有し、ワード線によりその
中の１ビットが選択されて読み出される。これに対して
リファレンスセルはビット線ＢＬＢに通常１個のみ配置
される。読み出し動作時には前述のように選択された１
個のメモリセルからのデータによりビット線ＢＬＴに生
じるビット線電位と、リファレンスセルからのデータに
よりビット線ＢＬＢに生じるリファレンス電位とをセン
スアンプで検出し増幅して、選択されたメモリセルから
のデータを読み出す。このため、このビット線ＢＬＴに
つながるメモリセルをすべて読み出したとすると、これ
に対してリファレンスセルは２５６回活性化されること
になり、通常のメモリセルに比べてリファレンスセルは
２桁以上高頻度で活性化されることになる。

【０００５】ところで、強誘電体キャパシタにはエンデ
ュランス特性劣化がある。これは強誘電体の主要特性で
ある分極量が、強誘電体に繰り返し電界を印加したり外
したりすることにより減少していくものである。強誘電
体メモリを繰り返し使用し続けると、このエンデュラン
ス特性劣化のために通常のメモリセルもリファレンスセ
ルも分極特性が劣化しビット線に現れる電位が減少する
が、前述のようにリファレンスセルはメモリセルより高
頻度に活性化されるために、リファレンスセルからのリ
ファレンスレベルの変動は通常のメモリセルからのビッ
ト線電位の変動に比べ大きくなり、センスアンプの読み
出す電位差は小さくなる。この結果、センスアンプの読
み出し電位差がセンスアンプの検知能力以下になると動
作不良にいたる。

【０００６】また、この強誘電体メモリがランダムアク
セス機能を有する場合には、メモリセルのアクセス回数
にもアドレスによるばらつきが加わり、読み出しビット
線電位差の減少はさらに著しくなり、強誘電体メモリの
寿命を短くする。

【０００７】このように従来の回路例では、リファレン
スセルの活性頻度が高いことからリファレンスセルのエ
ンデュランス特性がデバイスの寿命を短命化するという
課題が存在した。

【０００８】本発明の目的は、リファレンスセルの活性
化頻度をメモリセルの活性化頻度と同等に減少させるこ
とによって、エンデュランス特性の劣化によるリファレ
ンスセルの寿命の短縮化を避け、強誘電体メモリの寿命
延長を図ることにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の半導体記憶装置は、強誘電体膜を有
するキャパシタを備えた１トランジスタ１キャパシタ型
の、複数のメモリセルと複数のリファレンスセルからな
る強誘電体メモリで構成された半導体記憶装置であっ
て、同一ビット線ＢＬ１に接続する複数のメモリセルの
各々に対応して複数のリファレンスセルの各々が個別に
配置され、各メモリセル１００と、この各メモリセル１
００に対応する各リファレンスセル１０３とがワード線
ＷＬ１とセルプレート線ＣＰ１とを共有した構成を有す
る。

【００１０】また、本発明の第２の半導体記憶装置は、
本発明の第１の半導体記憶装置において、メモリセル２
００と、このメモリセル２００に対応するリファレンス
セル２０３とが共有するセルプレート線ＣＰ１が分岐し
ており、リファレンスセル２０３はセルプレート線の分
岐前の信号線ＣＰ１と接続し、メモリセル２００はセル
プレート線の分岐前の信号ＣＰ１とメモリセル２００が
接続するビット線ＢＬ１に対応して設けられたブロック
選択信号ＢＬＫ１との論理積の信号を載せたセルプレー
ト線の分岐後の信号線２０８と接続した構成を有する。

【００１１】また、本発明の第３の半導体記憶装置は、
本発明の第１の半導体記憶装置において、同一ビット線
ＢＬ１に接続した隣接する一組のメモリセル３００，３
０３と、この一組のメモリセル３００，３０３の各々に
対応する一組のリファレンスセル３０６，３０９とがセ
ルプレート線ＣＰ１２を共有した構成を有する。

【００１２】また、本発明の第４の半導体記憶装置は、
本発明の第１の半導体記憶装置において、リファレンス
セル１０３には常に‘０’データを書き込み、リファレ
ンスセル１０３からの出力電位が、メモリセル１００か
らの‘１’データの出力電位と‘０’データの出力電位
との中間電位となるように、リファレンスセル１０３中
の強誘電体キャパシタ１０５の面積をメモリセル１００
中の強誘電体キャパシタ１０２の面積より大きく設定し
た構成を有する。

【００１３】また、本発明の第５の半導体記憶装置は、
本発明の第１の半導体記憶装置において、リファレンス
セル１０３には常に‘１’データを書き込み、リファレ
ンスセル１０３からの出力電位が、メモリセル１００か
らの‘１’データの出力電位と‘０’データの出力電位
との中間電位となるように、リファレンスセル１０３中
の強誘電体キャパシタの面積を前記メモリセル中の強誘
電体キャパシタの面積より大きく設定した構成を有す
る。

【００１４】また、本発明の第６の半導体記憶装置は、
本発明の第１の半導体記憶装置において、リファレンス
セルが一対のメモリセル４０３，４０６で構成され、一
対のメモリセル４０３，４０６のうち一方のメモリセル
４０６には第１のビット線ＬＲＬを通じて常に‘０’デ
ータを書き込み、他方のメモリセル４０３には第２のビ
ット線ＨＲＬを通じて常に‘１’データを書き込み、読
み出し時には第１のビット線ＬＲＬに読み出す‘０’デ
ータの出力電位と第２のビット線ＨＲＬに読み出す
‘１’データの出力電位とを短絡して双方の中間電位を
発生させるイコライズトランジスタ４０９を有した構成
を有する。

【００１５】また、本発明の第７の半導体記憶装置は、
本発明の第３の半導体記憶装置において、リファレンス
セルが一対のメモリセル５０６，５１２および５０９，
５１５で構成され、一対のメモリセル５０６，５１２お
よび５０９，５１５のうち一方のメモリセル５１２およ
び５１５には第１のビット線ＬＲＬを通じて常に‘０’
データを書き込み、他方のメモリセル５０６および５０
９には第２のビット線ＨＲＬを通じて常に‘１’データ
を書き込み、読み出し時には第１のビット線ＬＲＬに読
み出す‘０’データの出力電位と第２のビット線ＨＲＬ
に読み出す‘１’データの出力電位とを短絡して双方の
中間電位を発生させるイコライズトランジスタ５１８を
有した構成を有する。

【００１６】また、本発明の第８の半導体記憶装置は、
本発明の第６の半導体記憶装置において、リファレンス
セルを構成する一対のメモリセル６０３，６０６のう
ち、第１のビット線ＬＲＬに接続する一方のメモリセル
６０６と、第２のビット線ＨＲＬに接続する他方のメモ
リセル６０３とが、複数のメモリセル６００等で構成さ
れるメモリセルアレイの両端に分かれて配置された構成
を有する。

【００１７】また、本発明の第９の半導体記憶装置は、
本発明の第６の半導体記憶装置において、リファレンス
セルを構成する一対のメモリセル７０７，７１３および
７１０，７１６のうち、第１のビット線ＬＲＬに接続す
る一方のメモリセル７１３および７１６と、第２のビッ
ト線ＨＲＬに接続する他方のメモリセル７０７および７
１０とが、複数のメモリセル７０１，７０４等で構成さ
れるメモリセルアレイの両端に分かれて配置された構成
を有する。

【００１８】

【発明の実施の形態】以下本発明の第１の実施形態につ
いて説明する。

【００１９】図１に示すようにメモリセル１００はトラ
ンジスタ１０１と強誘電体キャパシタ１０２から構成さ
れる。メモリセルトランジスタ１０１のゲートはセルを
選択する為のワード線信号ＷＬ１に接続し、強誘電体キ
ャパシタ１０２の一方の電極はメモリセルトランジスタ
１０１を介してビット線ＢＬ１に繋がり、強誘電体キャ
パシタ１０２の他方の電極はセルプレート線ＣＰ１に繋
がる。説明図ではｍ本のワード線信号とｒ本のビット線
からなるアレイを構成している。各ビット線はビット線
に現れた電位を読み出すセンスアンプ１０６に接続して
いる。各センスアンプ１０６は２つの信号入力端子を有
し、一方はビット線ＢＬ１に繋がり他方はリファレンス
レベルを入力する為リファレンスビット線ＲＢＬに接続
する。ワード線ＷＬ１にはリファレンスセル１０３が接
続し、リフアレンスセル１０３はトランジスタ１０４と
強誘電体キャパシタ１０５から構成される。他の各ワー
ド線にもそれぞれリファレンスセルが繋がる。リファレ
ンスセル１０３を構成する強誘電体キャパシタ１０５は
読み出しの初期値として常に‘０’データが書き込ま
れ、そのキャパシタ１０５の大きさ（電極面積）は通常
メモリセルキャパシタ１０２の大きさ（電極面積）より
大きく設定する。

【００２０】その大きさは図８（ｂ）に示されるよう
に、メモリセル１００からの‘０’データの電位ＶＬと
‘１’データの電位ＶＨのちょうど中間電位Ｖｒｅｆと
なるように設定される。ワード線ＷＬ１により選択され
るメモリセル１００を読み出すときには、ワード線ＷＬ
１を活性化しかつセルプレート線ＣＰ１を活性化するこ
とにより強誘電体キャパシタ１０２には電界が印加さ
れ、メモリセル１００の分極状態によりそれぞれのビッ
ト線ＢＬ１には読み出し電位ＶＨもしくはＶＬが現れ
る。リファレンスセル１０３もワード線ＷＬ１とセルプ
レート線ＣＰ１を共有しているので、メモリセル１００
と同様に強誘電体キャパシタ１０５に電界が印加されて
リファレンスビット線ＲＢＬにリファレンスレベルＶｒ
ｅｆが出力される。センスアンプ１０６はこのリファレ
ンスレベルを基にビット線電位の‘１’または‘０’を
読み出す。

【００２１】リファレンスセル１０３はワード線ＷＬ１
とセルプレート線ＣＰ１を共有するメモリセルと同じ回
数だけ活性化されるのでエンデュランス特性による読み
出し電位変動のばらつきが生じない。このことによりリ
ファレンスセル１０３のエンデュランス特性劣化によっ
てメモリデバイスの寿命が短くなることは無くなる。

【００２２】以下本発明の第２の実施形態について説明
する。

【００２３】図２に示すメモリ回路では、メモリアレイ
は小ブロックに分割されている。１個のメモリブロック
はｒ本のビット線とそれぞれｍ本のワード線、セルプレ
ート線で構成され、各小ブロックはブロック選択信号Ｂ
ＬＫ１からＢＬＫｋにより選択される。小ブロック内の
メモリセル２００は選択ワード線ＷＬ１と分割セルプレ
ート線２０８により活性化される。小ブロック内の分割
セルプレート線２０８はセルプレート線信号ＣＰ１とブ
ロック選択信号ＢＬＫ１の論理積により発生される。メ
モリセル２００を読み出すとき、対応するリファレンス
セル２０３はワード線ＷＬ１とセルプレート線ＣＰ１に
より活性化されセンスアンプ２０６にリファレンスレベ
ルを提供する。ブロック選択信号ＢＬＫｋで選択される
小ブロック内のワード線ＷＬ１に繋がるメモリセルを読
み出すときにもリファレンスセル２０３は活性化されリ
ファレンスレベルを発生し、ＢＬＫｋ内のセンスアンプ
にリファレンスレベルを提供する。

【００２４】本実施形態では、リファレンスセルは分割
された小ブロックＢＬＫ１ないしＢＬＫｋに共有される
ので、第１の実施形態よりは活性化頻度が増えるが、従
来の回路例での活性化頻度よりは１桁以上軽減できる。
これによりリファレンスセルのエンデュランス特性によ
るメモリ寿命の短縮は軽減することができる。本実施形
態では小ブロック内にセンスアンプも含んだが、小ブロ
ックがセンスアンプを含まず各小ブロックがセンスアン
プを共有することも可能である。

【００２５】以下本発明の第３の実施形態を示す。

【００２６】図３に示すように本実施形態においては、
ワード線ＷＬ１に繋がるメモリセル群３００等とそれに
隣接するワード線ＷＬ２に繋がるメモリセル群３０３等
とがセルプレート線ＣＰ１２を共有している。また、そ
れらに繋がるリファレンスセル３０６，３０９もセルプ
レート線ＣＰ１２を共有している。本構成においても第
１の実施形態と同様に、メモリセルの活性化回数とリフ
ァレンスセルの活性化回数は等しくなるのでエンデュラ
ンス特性によるリファレンスセル読み出し電位変動のば
らつきが生じない。このことによりリファレンスセルの
エンデュランス特性劣化によってメモリデバイスの寿命
が短くなることは無くなる。

【００２７】さらに、本実施形態ではセルプレート線を
共通としているため、セルプレート線およびその周辺マ
ージンのための占有面積を縮小でき、したがって強誘電
体メモリの面積を縮小することができる。

【００２８】また、第２の実施形態のようにセルプレー
ト線ＣＰ１２に分割セルプレート線を用いることも可能
である。

【００２９】以下、本発明の第４の実施形態を示す。

【００３０】図４に示すように、メモリセル４００に対
するリファレンスセルは４０３と４０６より構成され、
メモリセル４００とリファレンスセル４０３，４０６は
ワード線ＷＬ１とセルプレート線ＣＰ１を共有してい
る。リファレンスセル４０３，４０６はそれぞれメモリ
セル４００と等しく１個のトランジスタ４０４，４０７
と１個の強誘電体キャパシタ４０５，４０８より構成さ
れ、その容量値もメモリセルと等しい。本構成ではリフ
ァレンスビット線ＨＲＬに繋がるリファレンスセル４０
３は読み出しの初期値として常に‘１‘データに書き込
まれ、リファレンスビット線ＬＲＬに繋がるリファレン
スセル４０６は常に‘０’データに書き込まれる。メモ
リセル４００の読み出しに当たってはワード線ＷＬ１と
セルプレート線ＣＰ１を活性化することによりメモリセ
ルとリファレンスセル４０３，４０６を活性化する。メ
モリセル４００から蓄積データに対応した電位がビット
線ＢＬ１に現れると同時に、リファレンスビット線ＨＲ
Ｌには‘１’データに対応する電位ＶＨが現れリファレ
ンスビット線ＬＲＬには‘０’データに対応するＶＬが
現れる。ここでイコライズトランジスタ４０９のゲート
信号ＥＱを活性化することにより、ＶＨとＶＬのレベル
をショートしてちょうどＶＨとＶＬの中間電位Ｖｒｅｆ
をセンスアンプのリファレンス電位として発生する。

【００３１】本構成においてもメモリセルの活性化回数
とリファレンスセルの活性化回数は等しくなるのでエン
デュランス特性によるリファレンスセル読み出し電位変
動のばらつきが生じない。このことによりリファレンス
セルのエンデュランス特性劣化によってメモリデバイス
の寿命が短くなることは無くなる。

【００３２】さらに、本構成ではリファレンスセルの容
量値をメモリセルの容量値と同じ、すなわち同一面積に
できるため、製造プロセス上の制御性が容易になる。

【００３３】また、第２の実施形態のようにセルプレー
ト線ＣＰ１２に分割セルプレート線を用いることも可能
である。

【００３４】以下、本発明の第５の実施形態を示す。

【００３５】図５に示すように第５の実施形態は、第３
の実施形態と第４の実施形態とを組み合わせた実施形態
であり、具体的にはワード線ＷＬ１に繋がるメモリセル
群５００等とそれに隣接するワード線ＷＬ２に繋がるメ
モリセル群５０３等がセルプレート線ＣＰ１２を共有し
ている。また、それらに繋がるリファレンスセル５０
６，５１２および５０９，５１５もセルプレート線ＣＰ
１２を共有している。

【００３６】本構成においても第１の実施形態と同様
に、メモリセルの活性化回数とリファレンスセルの活性
化回数は等しくなるのでエンデュランス特性によるリフ
ァレンスセル読み出し電位変動のばらつきが生じない。
このことによりリファレンスセルのエンデュランス特性
劣化によってメモリデバイスの寿命が短くなることは無
くなる。

【００３７】さらに、本実施形態ではセルプレート線を
共通としているため、セルプレート線およびその周辺マ
ージンのための占有面積を縮小でき、したがって強誘電
体メモリの面積を縮小することができる。

【００３８】また、第２の実施形態のようにセルプレー
ト線ＣＰ１２に分割セルプレート線を用いることも可能
である。

【００３９】以下、本発明の第６の実施形態を示す。

【００４０】図６に示すように、第４の実施形態と同様
のメモリセル６００とリファレンスセル６０３，６０６
の構成を有するが、第４の実施形態との構成の違いは
‘１’データを出力するリファレンスセル６０３ともう
一方‘０’データを出力するリファレンスセル６０６と
を、それらの間にメモリセルアレイを挟むようにメモリ
領域の両端に配置する点にある。通常のメモリアレイで
は、アレイの最外周の端部分は物理的にアレイ中央部と
は加工精度に差があり、一般に特性的に劣ることが知ら
れている。この対策として、通常メモリアレイの最外周
にさらに電気的には活性化しないダミーセルを一周以上
配置する対策がとられるが、本実施形態ではリファレン
スセルを両端に配置することによりリファレンスセルに
このダミーセルの役割をも兼ねさせて、ダミーセルの配
置を無用とすることによりレイアウト面積の低減を図
る。リファレンスセルは読み出し初期値として常に
‘１’データもしくは‘０‘データに書き込まれるので
最外周に配置したことによる特性劣化の影響を受けるこ
とが無い。このようにレイアウト面積を低減しながら第
４の実施形態と同等の効果を得ている。

【００４１】以下、本発明の第７の実施形態を示す。

【００４２】図７に示すように第７の実施形態は、第３
の実施形態と第６の実施形態とを組み合わせた実施形態
であり、具体的にはワード線ＷＬ１に繋がるメモリセル
群７００等とそれに隣接するワード線ＷＬ２に繋がるメ
モリセル群７０３等がセルプレート線ＣＰ１２を共有し
ている。また、それらに繋がるリファレンスセル７０
６，７１２および７０９，７１５もセルプレート線ＣＰ
１２を共有している。

【００４３】本構成においても第１の実施形態と同様
に、メモリセルの活性化回数とリファレンスセルの活性
化回数は等しくなるのでエンデュランス特性によるリフ
ァレンスセル読み出し電位変動のばらつきが生じない。
このことによりリファレンスセルのエンデュランス特性
劣化によってメモリデバイスの寿命が短くなることは無
くなる。

【００４４】さらに、本実施形態ではセルプレート線を
共通としているため、セルプレート線およびその周辺マ
ージンのための占有面積を縮小でき、したがって強誘電
体メモリの面積を縮小することができる。

【００４５】また、第２の実施形態のようにセルプレー
ト線ＣＰ１２に分割セルプレート線を用いることも可能
である。

【００４６】

【発明の効果】以上のように本発明はリファレンスセル
の活性化頻度をメモリセルの活性化頻度と同等にする手
段を提供し、リファレンスセルのエンデュランス特性劣
化による寿命の短縮を避け、強誘電体メモリの寿命延長
に役立つものである。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す回路図

【図２】本発明の第２の実施形態を示す回路図

【図３】本発明の第３の実施形態を示す回路図

【図４】本発明の第４の実施形態を示す回路図

【図５】本発明の第５の実施形態を示す回路図

【図６】本発明の第６の実施形態を示す回路図

【図７】本発明の第７の実施形態を示す回路図

【図８】従来の回路例とその動作タイミング図

【符号の説明】

ＷＬ１〜ＷＬｍ ワード線 ＣＰ１〜ＣＰｍ セルプレート線 ＣＰ１２〜ＣＰｍｎ セルプレート線 ＢＬＴ，ＢＬ１〜ＢＬｒ メモリセルのビット線 ＢＬＢ，ＲＢＬ，ＨＲＬ，ＬＲＬ リファレンスセルの
ビット線 ＢＬＫ１〜ＢＬＫｋ ブロック選択信号 Ｓense Ａmp. センスアンプ １００ メモリセル １０１ メモリセルを構成するトランジスタ １０２ メモリセルを構成する強誘電体キャパシタ １０３ リファレンスセル １０４ リファレンスセルを構成するトランジスタ １０５ リファレンスセルを構成する強誘電体キャパシ
タ ４０９，５１８ イコライズトランジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 強誘電体膜を有するキャパシタを備えた
   １トランジスタ１キャパシタ型の、複数のメモリセルと
   複数のリファレンスセルからなる強誘電体メモリで構成
   された半導体記憶装置であって、同一ビット線に接続す
   る前記複数のメモリセルの各々に対応して前記複数のリ
   ファレンスセルの各々が個別に配置され、前記各メモリ
   セルと、該各メモリセルに対応する前記各リファレンス
   セルとがワード線とセルプレート線とを共有したことを
   特徴とする半導体記憶装置。
2. 【請求項２】 メモリセルと、該メモリセルに対応する
   リファレンスセルとが共有するセルプレート線が分岐し
   ており、前記リファレンスセルは前記セルプレート線の
   分岐前の信号線と接続し、前記メモリセルは前記セルプ
   レート線の分岐前の信号と、前記メモリセルが接続する
   ビット線に対応して設けられたブロック選択信号との論
   理積の信号を載せた前記セルプレート線の分岐後の信号
   線と接続したことを特徴とする請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 同一ビット線に接続した隣接する一組の
   メモリセルと、前記一組のメモリセルの各々に対応する
   一組のリファレンスセルとがセルプレート線を共有した
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 【請求項４】 リファレンスセルには常に‘０’データ
   を書き込み、前記リファレンスセルからの出力電位が、
   メモリセルからの‘１’データの出力電位と‘０’デー
   タの出力電位との中間電位となるように、前記リファレ
   ンスセル中の強誘電体キャパシタの面積を前記メモリセ
   ル中の強誘電体キャパシタの面積より大きく設定したこ
   とを特徴とする請求項１に記載の半導体記憶装置。
5. 【請求項５】 リファレンスセルには常に‘１’データ
   を書き込み、前記リファレンスセルからの出力電位が、
   メモリセルからの‘１’データの出力電位と‘０’デー
   タの出力電位との中間電位となるように、前記リファレ
   ンスセル中の強誘電体キャパシタの面積を前記メモリセ
   ル中の強誘電体キャパシタの面積より小さく設定したこ
   とを特徴とする請求項１に記載の半導体記憶装置。
6. 【請求項６】 リファレンスセルが一対のメモリセルで
   構成され、前記一対のメモリセルのうち、一方のメモリ
   セルには第１のビット線を通じて常に‘０’データを書
   き込み、他方のメモリセルには第２のビット線を通じて
   常に‘１’データを書き込み、読み出し時には前記第１
   のビット線に読み出す‘０’データの出力電位と前記第
   ２のビット線に読み出す‘１’データの出力電位とを短
   絡して双方の中間電位を発生させるイコライズトランジ
   スタを有したことを特徴とする請求項１または請求項３
   に記載の半導体記憶装置。
7. 【請求項７】 リファレンスセルを構成する一対のメモ
   リセルのうち、第１のビット線に接続する一方のメモリ
   セルと、第２のビット線に接続する他方のメモリセルと
   が、複数のメモリセルで構成されるメモリセルアレイの
   両端に分かれて配置されたことを特徴とする請求項６に
   記載の半導体記憶装置。