KR100353501B1 - 기준 전위를 가지는 집적 메모리 및 상기 메모리에 대한동작 방법 - Google Patents

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Abstract

본 발명은 두 비트 라인들(BL1, /BL1) 상의 공통 기준 전위(VREF)를 생성하기 위하여, 처음에 제 1 스위칭 소자(S1)와 두 기준 메모리 셀들(RC)의 선택 트랜지스터들(T)을 턴 온 시키고, 특정 시간 주기(△t) 후에, 선택 트랜지스터들을 턴 오프 시키는 반면에, 제 1 스위칭 소자는 온 상태로 남아있고 두 비트 라인들 사이의 전위차(2U1)를 보상하는 제어 유니트(C1)를 포함하는 메모리에 관한 것이다.

Description

기준 전위를 가지는 집적 메모리 및 상기 메모리에 대한 동작 방법 {INTEGRATED MEMORY HAVING A REFERENCE POTENTIAL AND OPERATING METHOD FOR SUCH A MEMORY}
본 발명은 기준 전위를 가진 집적 메모리 및 상기 메모리에 대한 동작 방법에 관한 것이다.
US 5,844,832 A 및 US 5,822,237 A는 1 트랜지스터/1 캐패시터 타입의 FRAM 또는 FeRAM 타입(강유전체 랜덤 엑세스 메모리)의 강유전성 메모리들을 개시한다. 상기 메모리들은 DRAMs(다이나믹 랜덤 엑세스 메모리들)와 유사하게 구현되지만, 이 메모리의 저장 캐패시터들이 강유전체를 갖는다. 이 비트 라인들은 차 센스 증폭기들에 쌍으로 연결된다. 판독 엑세스의 경우에, 데이터는 비트 라인 쌍 중 하나를 통해서 메모리 셀들로부터 센스 증폭기까지 전달되는 반면에, 기준 전위는 비트 라인 쌍 중 다른 하나의 비트 라인 상에서 생성된다. 그 다음에 센스 증폭기는 입력들에 존재하는 차 신호를 최대(full) 논리 레벨까지 증폭시킨다.
인용된 두 US 특허 명세서에 있어서, 기준 전위는 상이한 비트 라인들에 연결된 두 기준 메모리 셀들에 저장된 상이한 상태에 의해 생성된다. 이것은 메모리의 정상 메모리 셀들과 똑같은 방식으로 구성된 기준 메모리 셀들의 저장 캐패시터들의 강유전체가 다르게 극성화된다는 것을 의미한다. 그 후에, 기준 메모리 셀들에 저장된 상태들은 해당 비트 라인들 상에서 판독되고 두 비트 라인들은 단락되며, 그 결과로 공통 기준 전위는 결국엔 두 비트 라인 모두에서 생성된다.
US 5,844,832 A에 있어서, 우선 기준 메모리 셀들이 기준 워드 라인을 통해서 턴 온 되는 선택 트랜지스터에 의해 해당 비트 라인들 상에서 판독되고, 기준 전위를 생성하기 위하여 그 다음에 두 비트 라인들은 단락된다. US 5,822,237 A에 있어서, 기준 메모리 셀들의 선택 트랜지스터들 또한 온 상태인 시간 주기 동안, 비트 라인들은 단락된다. US 5,822,237 A에서 개시된 다른 변형에 있어서, 단락된 트랜지스터는 기준 메모리 셀들에 연결된 두 비트 라인들에 서로 연결시키는 것이 아니라 기준 메모리 셀들 내에, 저장 캐패시터들에 직접 연결시킨다. 이 변형에 있어서, 기준 전위를 생성하기 위하여, 기준 워드 라인이 동작되고 기준 메모리 셀들의 선택 트랜지스터들이 턴 온 되기 전에, 우선 단락된 트랜지스터가 턴 온 되어서, 충전 밸런싱이 두 기준 메모리 셀들 사이에서 발생한다. 선택 트랜지스터들이 턴 온 되기 전에, 단락된 트랜지스터가 다시 턴 오프 된다.
비트 라인들 또는 기준 메모리 셀들의 단락 및 선택 트랜지스터들의 턴 온이 계속해서 이루어지는 상기 메모리들에 있어서, 기준 전위를 생성하기 위해서 비교적 긴 시간 주기가 요구된다. 설명된 메모리들 중 나머지에 있어서, 기준 메모리 셀들의 선택 트랜지스터들은 단락된 트랜지스터가 온 상태이고 비트 라인들 사이의 완전 충전 밸런싱을 수행하는 동안 내내 온 상태가 된다. 이것은 충전 밸런싱 동안, 기준 메모리 셀들의 강유전성 저장 캐패시터들의 비선형 캐패시턴스들이 기준 전위가 생성되도록 영향을 미치는 단점을 가진다. 반대로, 비트 라인 캐패시턴스들은 선형이다. 처음에 기준 메모리 셀들이 비트 라인들 상에서 판독되고, 선택 트랜지스터들이 턴 오프 된 후에 비트 라인들이 단락되는 메모리들에 있어서, 기준메모리 셀들의 판독 동안 비트 라인들 상에 생성되는 전위들의 산술 평균과 일치하는 기준 전위가 비트 라인들 상에 생성된다. 반대로, 만일 선택 트랜지스터들 및 단락된 트랜지스터가 동시에 온 상태가 되면, 저장 캐패시터들의 비선형 캐패시턴스들의 결과로서, 다른 값의 기준 전위가 생성된다.
본 발명의 목적은 기준 메모리 셀들의 저장 캐패시터들의 비선형 캐패시턴스의 영향이 종래의 기술에 비해 감소되는 방식으로 기준 전위가 생성되고, 그럼에도 불구하고 비교적 짧은 시간 내에 생성될 수 있는 전술된 형태의 집적 메모리를 제공하는 것이다.
도 1은 본 발명에 따른 집적 메모리의 실시예를 도시한다.
도 2는 도 1의 메모리의 메모리 셀 또는 기준 메모리 셀의 구조를 도시한다.
도 3은 우선 기준 메모리 셀들이 판독되고 그 다음에 비트 라인들이 단락될 때, 도 1의 메모리에 관한 신호 프로파일(profile)을 도시한다.
도 4는 기준 메모리 셀들의 판독과 비트 라인들의 단락이 동시에 일어날 때, 도 1의 메모리에 관한 신호 프로파일을 도시한다.
도 5는 본 발명에 따른 집적 메모리의 다른 실시예의 추가 소자들을 도시한다.
*도면의 주요부분에 대한 부호 설명*
RWL : 기준 워드 라인 WL : 워드 라인
BL : 비트 라인 MC : 메모리 셀
VPRE : 선충전 전위 S1 : 스위칭 소자
SA : 센스 증폭기 RC : 기준 메모리 셀
CMP : 비교 유니트 M1 : 저장 유니트
C1 : 제어 유니트 F : 프로그램 가능한 소자
이 목적은 청구 범위 1 항에 따른 집적 메모리에 의해 달성될 수 있다. 청구 범위 7 항에 따른 동작 방법은 본 발명에 따른 기준 전위 생성에 관한 것이다. 종속항들은 본 발명의 바람직한 설계들과 개선에 관한 것이다.
본 발명에 따라, 두 비트 라인들을 단락시키는 제 1 스위칭 소자와 두 기준 메모리 셀들의 선택 트랜지스터들 모두는 처음에 턴 온 된다. 특정 시간 주기 후에, 선택 트랜지스터들은 턴 오프 되는 반면에, 제 1 스위칭 소자는 온 상태로 남아있고 두 비트 라인들 사이의 전위차를 보상한다.
따라서, 기준 메모리 셀들의 선택 트랜지스터들은 두 비트 라인들 사이에 완전 충전 밸런싱이 아직 발생하지 않은 상기 초기 시점에서 턴 오프 된다. 따라서, 만일 두 비트 라인들 사이에 완전 충전 밸런싱될 때까지 선택 트랜지스터들이 온상태에 있으면, 생성된 기준 전위 상의 기준 메모리 셀들의 비선형 저장 캐패시턴스들의 영향은 더 적다. 특정 시간 주기 동안, 선택 트랜지스터들과 제 1 스위칭 소자 모두는 동시에 온 상태가 되기 때문에, 기준 메모리 셀들의 판독과 두 비트 라인들 사이의 충전 밸런싱이 바람직하게 순차적으로 이루어지는 것이 아니라, 시간적으로 동시에 - 적어도 부분적으로는 - 이루어진다. 따라서 기준 전위를 발생시키는데 비교적 짧은 시간이 요구된다.
제 1 스위칭 소자는 선택 트랜지스터들과 늦어도 동시에 턴 온 되는 것이 바람직하다. 이 경우에, 두 비트 라인들 사이의 충전 밸런싱은 선택 트랜지스터들이 턴 온 되는 바로 이 시점에 시작된다.
본 발명의 일 개선점에 따르면, 메모리의 제어 유니트는 제 1 스위칭 소자 및 선택 트랜지스터들을 구동시키는 기능을 하고, 특정 시간 주기를 설정하는 기능을 하는 프로그램 가능한 소자들을 포함한다. 프로그램 가능한 소자들은 원하는 기준 전위가 생성되도록 특정 시간 주기가 선택될 수 있게 한다.
만일 프로그램 가능한 소자들이 역으로 프로그램 가능하면, 특정 시간 주기는 또한 변할 수 있고, 생성된 기준 전위를 적용할 수 있다.
일 개선점에 따르면, 집적 메모리는 온 상태인 선택 트랜지스터들(T)와 온 상태인 제 1 스위칭 소자(S1)에서 두 비트 라인들(BL1, /BL1)의 전위가 원하는 기준 전위(VREF)에 관해서 동일 양의 차를 가질 때를 결정하고, 결정된 결과에 따라, 제어 유니트(C1)의 프로그램 가능한 소자들(F)을 프로그래밍 하는 특정 시간 주기(△t)를 결정하기 위한 평가 회로(A)를 포함한다. 그 다음에 이 메모리에서,특정 시간 주기는 메모리에 의해 자동으로 프로그램된다.
하나의 개선점에 따라, 기준 전위를 결정하기 위하여, 제어 유니트는 처음에 기준 메모리 셀들의 선택 트랜지스터를 턴 온 시키고 그 다음에, 일단 선택 트랜지스터가 다시 한 번 턴 오프 되면, 제 1 스위칭 소자는 턴 온 되고, 두 비트 라인들 상에 생성되는 기준 전위가 저장 유니트에 저장된다. 평가 회로는 저장된 기준 전위를 두 비트 라인들의 전위와 비교하기 위한 비교 유니트를 가진다.
이 개선점에서, 선택 트랜지스터들 및 제 1 스위칭 소자가 계속해서 턴 온 될 때, 제어 유니트는 비트 라인들 상에 생성된 기준 전위를 결정한다. 비교 유니트에 의해, 평가 회로는 적절한 시점을 확인할 수 있는데, 이 시점에서 온 상태인 선택 트랜지스터들 및 동시에, 온 상태인 제 1 스위칭 소자에 있어서, 두 비트 라인들은 동일한 절대값에 의해 저장 유니트에 저장된 기준 전위에서 벗어나는 전위를 갖는다. 이 방식으로, 평가 회로는 특정 시간 주기를 결정한다. 그 결과 평가 회로는 제어 유니트의 프로그램 가능한 소자들의 대응 프로그래밍을 수행할 수 있다.
기준 전위와 특정 시간 주기의 결정은 또한 제 1 및 2 비트 라인 이외에 제공되는 제 3 및 4 비트 라인에 의해 수행될 수 있다.
본 발명은 도면으로 설명된 실시예들을 이용해서 아래에 더 상세히 설명될 것이다.
도 1은 본 발명에 따른 집적 메모리의 제 1 실시예를 도시한다. 이것은 메모리 셀들(MC)과 기준 메모리 셀들(RC)이 동일하게 구현되는 FRAM에 관한 것이다.도 2는 메모리 셀들(MC) 또는 기준 메모리 셀들(RC) 중 하나의 구조를 도시한다. 상기 셀들은 1 트랜지스터/1 캐패시터 타입이다. 강유전체를 가진 저장 캐패시터의 일 전극은 플레이트 전위(VPL)에 연결되고 나머지 일 전극은 선택 트랜지스터(T)를 통해서 해당 비트 라인(BL)에 연결된다. 선택 트랜지스터(T)의 게이트는 해당 워드 라인(WL)에 연결된다. 메모리 셀들(MC)은 비트 라인(BL1, /BL1) 및 워드 라인(WLi)의 접속점들에 배치된다. 기준 메모리 셀들(RC)은 기준 워드 라인(RWL1)과 두 비트 라인들(BL1, /BL1)의 접속점들에 배치된다.
두 비트 라인들(BL1, /BL1)은 차(differential) 센스 증폭기(SA)에 연결된다. 또한, 이 비트 라인들은 n 채널 트랜지스터 형태로 제 1 스위칭 소자(S1)를 통해서 서로 연결된다. 두 비트 라인들은 각 n 채널 트랜지스터(T1, T2)를 통해서 선충전 전위(VPRE)에 연결된다. n 채널 트랜지스터들(T1, T2)의 게이트들은 선충전 제어 라인(PRE)에 연결된다. 비록 도 1에서 두 비트 라인들(BL1, /BL1)이 공통 센스 증폭기(SA)에 할당되지만, US 5,844,832 A 및 US 5,822,237 A의 경우처럼, 본 발명의 다른 실시예에서 이 비트 라인들은 또한 여러 센스 증폭기들(SA)에 할당될 수도 있다.
이 메모리는 기준 워드 라인(RWL1) 및 제 1 스위칭 소자(S1)를 구동하기 위한 제어 유니트(C1)를 가진다. 또한, 이 메모리는 제 2 비트 라인(/BL1)의 전위를 저장하기 위한 저장 유니트(M1)를 가진다. 평가 회로(A)는 두 비트 라인들(BL1, /BL1)의 전위를 검출하는 기능을 하고 두 비트 라인들의 전위와 저장 유니트(M1)에 저장된 전위를 비교하는 비교 유니트(CMP)를 포함한다. 제어 유니트(C1)는 특정시간 주기를 설정하기 위한 프로그램 가능한 소자들(F)을 포함하는데, 이 시간 주기 동안 기준 워드 라인(RWL1)은 판독 엑세스하는 경우에 동작되고, 그 결과로 기준 메모리 셀들(RC)의 선택 트랜지스터(T)가 턴 온 된다. 제어 유니트(C1)는 제어 라인(L1)을 통해서 제 1 스위칭 소자(S1)의 게이트에 연결된다.
예를 들어, 저장 유니트(M1)는 대응 저장 캐패시턴스에 의해 실현될 수 있다. 프로그램 가능한 소자들(F)은 예를 들어, 전기적으로 프로그램 가능한 퓨즈들 또는 다중으로 프로그램 가능한 전기적 메모리(예를 들어, EEPROM 또는 FRAM)에 의해 실현될 수 있다.
프로그램 가능한 소자들(F)은 평가 회로(A)에 의해 정해진 결과에 따라 프로그램된다. 결국, 메모리의 계속되는 동작 동안, 두 비트 라인들(BL1, /BL1) 상에서 형성되도록 하는 기준 전위는 가장 먼저 저장 유니트(M1)에 저장된다.
원하는 기준 전위(VREF)는 도 3에서 도시된 방식으로 생성된다. 우선, 두 비트 라인들(BL1, /BL1)은 고 전위가 인가된 선충전 제어 라인(PRE)에 의해 선충전 전위(VPRE)에 선충전된다. 그 후에, 두 개의 n 채널 트랜지스터들(T1, T2)은 다시 턴 오프 되고 기준 워드 라인(RWL1)은 제어 유니트(C1)에 의해 동작된다. 제어 라인(L1)은 그 사이에 로우 레벨을 가진다. 기준 워드 라인(RWL1)의 하이 레벨 때문에, 기준 메모리 셀들(RC)의 선택 트랜지스터들(T)은 턴 온 되고 기준 메모리 셀들(RC)의 저장 캐패시터들(C)과 비트 라인들(BL1, /BL1) 사이에서 충전 밸런싱이 발생한다. 초기 시간 시점에서, 센스 증폭기(SA)를 통해서, 논리 1은 이미 제 1 비트 라인(BL1)에 연결된 기준 메모리 셀(RC)에 기록되었고 논리 0은 이미 제 2 비트 라인(/BL1)에 연결된 기준 메모리 셀에 기록되었다. 기준 메모리 셀들(RC)의 저장 캐패시터들(C)의 강유전체는 기록된 논리 상태에 따라서 다르게 분극화된다. 상이한 분극화는 저장 캐패시터들(C)의 상이한 캐패시턴스의 결과를 가져온다.
따라서, 두 기준 셀들(RC)(기준 워드 라인(RWL1)의 하이 레벨)의 판독 동안 도 3에 따라, 여러 전위들이 두 비트 라인들(BL1, /BL1) 상에 생성된다. 일단 선택 트랜지스터들이 다시 턴 오프 되면, 두 비트 라인들(BL1, /BL1)은 제 1 스위칭 소자(S1)를 턴 온 시키는 제어 라인(L1)의 동작에 의해 단락된다. 그 결과 충전 밸런싱이 두 비트 라인들 사이에서 영향을 받고 공통 기준 전위(VREF)는 두 비트 라인들 상에서 생성되는데, 비트 라인들이 단락되기 전에, 상기 기준 전위는 두 비트 라인들 상에 존재하는 전위의 산술적 평균과 일치한다. 이 기준 전위(VREF)는 현재 저장 유니트(M1)에 저장되어 있다.
만일 기준 전위(VREF)가 메모리 셀들(MC) 중 하나에 각기 규칙적인 판독 엑세스하는 경우에 도 3을 참조로 설명된 방식으로 생성된다면, 비교적 긴 시간이 요구될 것이다. 이것은 기준 메모리 셀들(RC)의 판독 및 비트 라인들(BL1, /BL1)의 단락이 이 경우에 계속해서 영향을 받기 때문이다. 이런 이유로, 본 발명에 따른 메모리의 경우에, 규칙적인 판독 엑세스의 경우에 기준 전위(VREF)의 생성은 도 4에 도시된 방식으로 이루어진다. 제 1 스위칭 소자(S1)는 선충전 제어 라인(PRE)이 계속해서 하이 레벨을 가지는 상기 초기 시점에서 즉, 기준 메모리 셀들(RC)의 선택 트랜지스터들(T)이 턴 온 되기 전에, 제어 라인(L1)을 통해서 턴 온 된다. 이것은 메모리 셀들(RC)의 판독 동안, 두 비트 라인들(BL1, /BL1) 상의 전위들이도 4에서 도시된 방식으로 변하는 결과를 가져온다. 특정 시간 주기(△t) 동안에만, 선택 트랜지스터들(T)은 두 비트 라인들(BL1, /BL1)의 전위들이 동일한 절대값(U1)에 의해 원하는 기준 전위(VREF)에서 벗어나는 마지막 시점에 기준 워드 라인(RWL1)을 통해서 턴 온 된다. 일단 선택 트랜지스터(T)가 턴 오프 됐으면, 제 1 스위칭 소자(S1)는 두 비트 라인들(BL1, /BL1) 사이의 전위차(2U1)는 완전하게 보상되고, 그 결과로 기준 전위(VREF)가 계속해서 양 비트 라인들 상에 존재하도록 한다.
도 4와 도 3을 비교하면, 기준 전위(VREF)는 도 3에 따른 기준 워드 라인(RWL1) 및 제어 라인(L1)의 순차 동작의 경우 보다는 본 발명에 따른 방식으로 훨씬 긴 시간에 걸쳐 비트 라인들(BL1, /BL1) 상에 생성되는 것이 나타난다.
도 1에 도시된 메모리의 경우에, 저장 유니트(M1)에서 도 3에 따라 생성되는 기준 전위의 - 이미 설명된 - 저장은 도 4에서 도시된 방식으로 구동된 기준 워드 라인(RWL1) 및 제어 라인(L1)에 의해 프로그램 가능한 소자들(F)의 프로그래밍에 의해 수반된다. 기준 워드 라인(RWL1)이 동작하는 동안, 평가 회로(A)는 계속해서 두 비트 라인들(BL1, /BL1)의 전위들과 저장 유니트(M1)에 저장된 기준 전위(VREF) 사이의 전위차를 결정한다. 이 경우에, 평가 회로(A)의 비교 유니트(CMP)는 두 비트 라인들의 전위들과 기준 전위(VREF) 사이의 전위차들이 동일한 절대값(U1)을 가지는 적절한 시점을 확인한다. 기준 워드 라인(RWL1)이 동작되야 하는 동안 - 이 방식으로 정해진 - 특정 시간 주기(△t)는 그 다음에 프로그램 가능한 소자들(F)을 프로그래밍에 의해 제어 유니트(C1)에 저장된다. 메모리에 계속해서 규칙적으로판독 엑세스하는 경우에, 기준 전위(VREF)는 저장 유니트(M1)와 평가 회로(A)가 다시 요구되지 않고 도 4에서 도시된 방식으로만 생성된다.
프로그램 가능한 소자들(F)은 역으로 프로그램 가능하고, 그 결과로 이 소자들의 새로운 프로그래밍은 예를 들어 메모리의 모든 초기화의 경우에 설명된 방식으로 다시 한번 수행될 수 있다.
도 5는 본 발명에 따른 집적 회로의 제 2 실시예를 도시한다. 이 메모리는 제 3 비트 라인(BL2) 및 제 4 비트 라인(/BL2)을 가지는데, 이 비트 라인들은 제 1 비트 라인(BL1) 및 제 2 비트 라인(/BL1)과 동일하게 구현된다. 제 3 및 4 비트 라인들(BL2, /BL2)은 기준 워드 라인(RWL2) 및 추가 제어 라인(L2)을 통해서, 두 비트 라인들(BL2, /BL2)을 연결시키는 제 2 스위칭 소자(S2)의 게이트에 연결된다.
제 3 및 4 비트 라인들(BL2, /BL2)은 메모리의 정상 동작을 위해서 사용되는 것이 아니라, 도 3을 참조로 설명된 방식으로 원하는 기준 전위(VREF)를 결정하기 위해서만 사용된다. 기준 워드 라인(RWL2)에 이은 제어 라인(L2)의 순차 동작에 의해, 기준 전위(VREF)가 발생되고 저장 유니트(M2)에 저장된다. 기준 워드 라인(RWL2) 및 추가 제어 라인(L2)은 도 4에서 도시되고 이미 앞에서 추가로 설명된 방식으로 이후에 구동된다. 평가 회로(A)는 비트 라인들(BL2, /BL2)의 전위들과 저장 유니트(M2)에 미리 저장된 기준 전위(VREF) 사이의 동일 양의 차이를 얻기 위하여 기준 워드 라인(RWL2)이 동작되야 하는 특정 시간 주기(△t)를 다시 결정한다. 제어 유니트(C1)의 프로그램 가능한 소자들(F)은 그 다음에 프로그램되고, 그 결과로서 특정 시간 주기(△t)가 저장된다.
제 1 및 2 비트 라인들(BL1, /BL1)의 메모리 셀들(MC)에 계속적인 규칙적 판독 엑세스들의 경우에, 기준 전위(VREF)는 도 4에 도시된 방식으로만 생성되고, 제어 라인(C1)은 특정 시간 주기(△t)를 위한 프로그램 가능한 소자들(F)의 프로그래밍에 따라 기준 워드 라인(RWL1)의 동작을 수행한다.
따라서, 도 5에 도시된 메모리의 경우에, 다른 기준 전위(VREF)와 특정 시간 주기(△t)를 결정하는 기능을 하는데, 이 시간 주기에 따라 제 3 및 4 비트 라인들(BL2, /BL2)은 제 1 및 2 비트 라인(BL1, /BL1)의 기준 워드 라인(RWL1) 및 제어 라인(L1)이 이어서 구동된다. 이 경우에, 제 3 및 4 비트 라인들(BL2, /BL2)은 메모리의 정상 동작 동안 데이터를 저장하는 기능을 하는 것이 아니라, 기준 전위(VREF)와 특정 시간 주기(△t)를 결정하는 기능을 한다. 따라서, 이 두 비트 라인들(BL2, /BL2)은 메모리의 종래의 셀 어레이들과 공간상 분리되도록 배치될 수 있고, 제 1 및 2 비트 라인들(BL1, /BL1)은 상기 셀 어레이들의 일부를 구성한다.
비록 메모리의 정상 동작 동안, 메모리 엑세스들을 위해 제공되는 단 두 비트 라인들(BL1, /BL1)만이 도 1 및 5에서 도시된 실시예로 표현되지만, 실제로 훨씬 많은 수의 비트 라인들이 있다. 제어 유니트(C1)는 대응 기준 워드 라인들(RWL1) 및 이 비트 라인들 모두의 제 1 스위칭 소자들(S1)을 구동하는 기능을 한다. 따라서, 프로그램 가능한 소자들(F)에 의한 미리 정해진 시간 주기(△t)의 저장은 전 집적 메모리에 대해 단 한 번에 이루어져야 한다.
본 발명의 다른 실시예에서, 평가 회로(A)와 저장 유니트(M1, M2)가 되는 것이 아니라, 프로그램 가능한 소자들(F)이 메모리 외부로부터 프로그램되는 것 또한가능하다.
예를 들어, 특정 시간 주기(△t)는 평가 회로(A)에 포함된 카운터에 의해 결정될 수 있다.
본 발명은 기준 메모리 셀들의 저장 캐패시터들의 비선형 캐패시턴스의 영향이 감소되는 효과를 가진다.

Claims (8)

  1. 집적 메모리에 있어서,
    - 두 비트 라인들(BL1, /BL1)을 따라서 배치된 메모리 셀들(MC);
    - 선택 트랜지스터(T)를 가지며, 상기 선택 트랜지스터(T)를 통하여 상기 비트 라인들(BL1, /BL1) 중 하나에 연결되는 두 기준 메모리 셀들(RC);
    - 상기 비트 라인들(BL1, /BL1)을 서로 연결시키는 제 1 스위칭 소자(S1);
    - 제 1 기준 메모리 셀(RC)에 제 1 상태 및 제 2 메모리 셀(RC)에 제 2 상태를 저장하기 위한 기록 유니트(SA); 및
    - 상기 두 비트 라인들(BL1, /BL1) 상에 공통 기준 전위(VREF)를 생성하기 위하여, 처음에 상기 제 1 스위칭 소자(S1) 및 상기 두 기준 메모리 셀들(RC)의 선택 트랜지스터들(T1)을 턴 온 시키고, 특정 시간 주기(△t) 후에, 상기 선택 트랜지스터들을 턴 오프 시키는 반면에, 상기 제 1 스위칭 소자가 온 상태이고 상기 두 비트 라인들 사이의 전위차(2U1)를 보상하는 제어 유니트(C1)를 포함하는 것을 특징으로 하는 집적 메모리.
  2. 제 1 항에 있어서,
    상기 제어 유니트(C1)는 상기 특정 시간 주기(△t)를 설정하는 기능을 하는 프로그램 가능한 소자들을 포함하는 것을 특징으로 하는 집적 메모리.
  3. 제 2 항에 있어서,
    상기 프로그램 가능한 소자들(F)은 역으로 프로그램 가능한 것을 특징으로 하는 집적 메모리.
  4. 제 2 항에 있어서,
    온 상태인 상기 선택 트랜지스터들(T)와 온 상태인 상기 제 1 스위칭 소자(S1)에서 상기 두 비트 라인들(BL1, /BL1)의 상기 전위가 상기 원하는 기준 전위(VREF)에 대하여 상기 동일 양의 차를 가질 때를 결정하고, 결정된 결과에 따라, 상기 제어 유니트(C1)의 상기 프로그램 가능한 소자들(F)을 프로그래밍 하는 특정 시간 주기(△t)를 결정하기 위한 평가 회로(A)를 포함하는 것을 특징으로 하는 집적 메모리.
  5. 제 4 항에 있어서,
    - 상기 기준 전위(VREF)를 결정하기 위하여, 상기 제어 유니트(C1)는 처음에 상기 기준 메모리 셀들의 상기 선택 트랜지스터들(T)을 턴 온 시키고, 그 다음에 일단 상기 선택 트랜지스터들이 다시 턴 오프 되면, 상기 제 1 스위칭 소자(S1)가 턴 온 되며,
    - 상기 과정에서 상기 두 비트 라인들(BL1, /BL1) 상에 생성된 상기 기준 전위(VREF)를 저장하기 위한 저장 유니트(M1)를 포함하며,
    - 상기 평가 유니트(A)는 상기 저장된 기준 전위(VREF)를 상기 두 비트 라인들(BL1, /BL1)의 상기 전위와 비교하기 위한 비교 유니트(CMP)를 포함하는 것을 특징으로 하는 집적 메모리.
  6. 제 4 항에 있어서,
    - 상기 제 1 비트 라인(BL1) 및 상기 제 2 비트 라인(/BL1)과 정확히 같은 방식으로 구성되고 마찬가지로 두 개의 상이한 상태들을 저장하기 위한 두 기준 메모리 셀들(RC) 및 또한 상기 기준 메모리 셀들을 연결시키는 제 2 스위칭 소자(S2)를 가지는 제 3 비트 라인(BL2) 및 제 4 비트 라인(/BL2);
    - 상기 기준 전위(VREF)를 결정하기 위하여, 처음에 상기 제 3 비트 라인(BL2) 및 상기 제 4 비트 라인(/BL2)의 상기 두 기준 메모리 셀들(RC)의 상기 선택 트랜지스터들(T)을 턴 온 시키고, 그 다음에 일단 상기 선택 트랜지스터들이 다시 턴 오프 되면, 상기 제 2 스위칭 소자(S2)가 턴 온 되는 추가의 제어 유니트(C2); 및
    - 상기 과정에서 상기 제 3 비트 라인(BL2) 및 상기 제 4 비트 라인(/BL2) 상에 생성되는 상기 기준 전위(VREF)를 저장하기 위한 저장 유니트(M2)를 더 포함하며,
    - 상기 평가 회로(A)는 상기 저장된 기준 전위(VREF)를 상기 제 1 비트 라인(BL1) 및 상기 제 2 비트 라인(/BL1) 또는 상기 제 3 비트 라인(BL2) 및 상기 제 4 비트 라인(/BL2)의 상기 전위와 비교하기 위한 비교 유니트(CMP)를 포함하는 것을 특징으로 하는 집적 메모리.
  7. 두 비트 라인들(BL1, /BL1)에 따라 배치된 메모리 셀들(MC),
    선택 트랜지스터(T)를 가지며, 상기 선택 트랜지스터(T)를 통하여 상기 비트 라인들(BL1, /BL1) 중 하나에 연결되는 두 기준 메모리 셀들(RC), 및
    상기 비트 라인들(BL1, /BL1)을 서로 연결시키는 제 1 스위칭 소자(S1)를 포함하는 집적 메모리를 위한 동작 방법에 있어서,
    - 상이한 상태들이 상기 두 기준 메모리 셀들(RC)에 저장되는 단계;
    - 상기 두 기준 메모리 셀들(RC)의 상기 제 1 스위칭 소자(S1) 및 상기 선택 트랜지스터들(T)이 턴 온 되는 단계; 및
    - 상기 두 비트 라인들(BL1, /BL1) 상에 공통 기준 전위(VREF)를 생성하기 위하여, 특정 시간 주기(△t) 후에, 상기 선택 트랜지스터들(T)이 턴 오프 되는 반면에, 상기 제 1 스위칭 소자(S1)는 상기 온 상태로 남아 있고 상기 두 비트 라인들 사이의 전위차를 보상하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭 소자(S1)는 상기 선택 트랜지스터들(T)과 동시에 가장 늦게 턴 온 되는 것을 특징으로 하는 집적 메모리.
KR1020000026660A 1999-05-18 2000-05-18 기준 전위를 가지는 집적 메모리 및 상기 메모리에 대한동작 방법 KR100353501B1 (ko)

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