TW536701B - Integrated memory having a reference potential and operating method for such a memory - Google Patents

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536701 A7 B7__ 五、發明說明（/ ) 本發明傺關於具有參考電位之積體記億體及此種記億 體之操作方法。 (請先閱讀背面之注音心事項再填寫本頁) 美國專利第5,844,832A號及5,822,237A號掲露卜電晶 體/ 1-電容器型之FRAM或FeRAM (強介電性隨機存取記 億體）之強介電性（f e r r 〇 e 1 e c t, r i c )記億體。這種記憶體之 構成僳與DRAMs (動態隨機存取記億體）者相似，但它 們之貯存電容器具有強介電性介質。它們之位元線傺成 對接至差動感測放大器。於讀取動作時資料偽從一個記 億體經成對之位元線之一被傳送至感測放大器，同時在 成對之位元線之另外之一上産生參考電位。感測放大器 接著將輸入之差動信號放大達完金之邏輯位準。 於上述之兩個美國專利説明書中引述，參考電位像被 貯存在接至不同位元線之兩個參考記憶胞内之不同狀態 所産生。此意即以與構成記億體之通常記億體者完全相 同之方式構成之參考記億胞之貯存電容器之強介電性介 質傺被不同地極化。爾後將貯存在參考記億胞上之狀態 讀出於有關之位元線並將兩位元線短路，結果在兩位元 線上最終建立了共通之參考電位。 經濟部智慧財產局員工消費合作社印製 於美國專利第5, 8 4 4，8 3 2 A號上，首先，將參考記億胞 藉導通之有關選擇電晶體經參考字元線而讀出於有關之 位元線，然後將兩位元線短路以産生參考電位。美國專 利第5, 8 2 2 , 2 3 7 A號，亦是在參考記億胞之選擇電晶體處 於導通之狀態期間將兩位元線短路。於美國專利第 5，8 2 2，2 3 7 A號上掲示之變化例上，互相連接在一起的是 一 3- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536701 A7 B7__ 五、發明說明（> ) (請先閱讀背面之注意事項再填寫本頁) 短路之電晶體而非接至參考記億胞之兩條位元線，但 是，在參考記億胞内，貯存電容器則是直接連接在一起。 於此變更例上，為産生參考電位，首先導通短路電晶體 俾在參考字元線被啓動及參考記億胞之選擇電晶體被導 通之前使兩參考記億胞間進行電荷平衡。在選擇式電晶 體導通之前，短路電晶體偽再度被切斷。 J 經濟部智慧財產局員工消費合作社印製 位元線或參考記億胞之短路及切斷有關之選擇式電晶 體傺接續地進行之這些剛述及之記億體，需要相當長之 時間以産生參考電位。而其餘剛逑及之記億體，參考記 億胞之選擇式電晶體在短路電晶體導通和兩位元線間之 電荷完全達到平衡期間偽處於導通狀態。這種情形具有 缺點，即在進行平衡電荷期間參考記億胞之強介電性貯 存電容器之非線性電容會影響要産生之參考電位。對比 於此，位元線之電容像線性。於首先將參考記億胞讀出 於位元線及俟有關之選擇式電晶體切斷後才將位元線短 路之記憶體上，參考電位偽建立在位元線上，此參考電 位在讀出參考記億胞期間#對應於建立在位元線上之電 位之算術平均^對比於此，由於貯存電容器之非線性電 容之結果，如果選擇式電晶體及短路電晶體同時處於導 通狀態時則産生不同值之參考電位。 本發明係基於規範上述型式之積體記億體之目的，對 比於以往之技術，其傺以較不受參考記億胞之貯存電容 器之非線性電容之影饗之方式産生參考電且能在相 當短之時間内産生參考電位。 —4 — 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536701 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) 此目的係藉申請專利範圍第1項之積體記憶體而達 成。申請專利範圍第7項之操作方法係關於本發明之參 考電位之產生。申請專利範圍之各個附屬項係關於本發 明之有利設計及發展。 依本發明，用於將兩條位元線短路之第1切換元件及 兩個參考記憶胞之選擇式電晶體係首先導通。俟經一特 定時間期間後，使電晶體切斷，但這時第1切換元件仍 保持在導通狀態並補償兩條位元線間之電位差。 參考記憶胞之選擇式電晶體係在尙未完成兩條位元線 間電荷之平衡之早期階段即被切斷。結果，相較於直到 兩條位元線間之電荷完全達到平衡之期間選擇式電晶體 一直處於導通狀態之情形，參考記憶胞之非線性貯存電 容對建立之參考電位之影響少。因爲在該特定之期間 內，選擇式電晶體及第1切換元件係同時處於導通狀態 故參考記憶胞之讀出及兩條位元線間之電荷之平衡係有 利地，至少局部地，短暫平行地而非順序地執行。此結 果使產生參考電位所需之時間變成相當短。 第1切換元件最好至遲與選擇式電晶體同時導通。這 種情形，兩條位元線間之電荷之平衡係在選擇式電晶體 導通之當時立即開始執行。 依本發明之一個形態，記憶體之控制單元含有用於設 定特定時間期間之可程式元件，該控制單元係用於驅動 第1切換元件及選擇式電晶體。可程式元件能選擇該特 定之時間期間俾產生所要之參考電位。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - ^ Ί -----^---—訂---------線 (請先閱讀背面之注意事項再填寫本頁) 536701 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) 如果可程式元件係爲逆向可程式時則特定時間期間也 就能改變，進而能最適化建立之參考電位。 依本發明之另一個形態，積體記憶體含有用於決定特 定時間期間之評估電路，該評估電路探知在選擇式電晶 體及第1切換元件皆處於導通之狀態下何時兩條位元線 之電位對所要之參考電位具有相同之定量差 (Q u a n t i t a t i v e d i f f e r e η c e )，並根據其決定之結果，執行控 制單元之可程式元件之程式化。接著，記憶體自動地程 式化特定時間期間。 依本發明之再另一形態，用於決定參考電位之控制單 元首先使參考記憶胞之選擇式電晶體導通，接著，在 選擇式電晶體再度切斷後，使第1切換元件導通，於此 之際建立在兩條位元線上之參考電位則被貯存於控制單 元內。評估電路具有用於比較貯存之參考電位與兩條位 元線上之電位之比較單元。 於此形態上，當選擇式電晶體及第1切換元件接續地 導通之際控制單元則決定建立在位元線上之參考電位。 藉比較單元，評估電路能探知在選擇式電晶體及第！切 換元件同時處於導通之狀態下，兩位元線之電位與貯存 在貯存單元內之參考電位偏離相同絕對値之時點。以這 種方式’評估電路決定特定時間期間。評估電路能藉以 執行控制單元之可程式元件之對應程舍化。 參考電位及特定時間期間亦可藉第1及第2位元線外 附加之第3及第4位元線決定。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .——]------%---- 丨訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 536701 Α7 Β7 五、發明說明（，） (圖式之簡單說明） 下面將參照圖式所示之典型之實施例詳細說明本發 明。 第1圖顯示根據本發明之積體記憶體之典型實施例； 第2圖顯示第1圖之記憶體之記憶胞或參考記憶胞之 結構； 第3圖顯示當首先讀出參考記憶胞，接著短路位元線 時第1圖之記憶體有關之信號之鳊廓丨 第4圖顯示當同時執行參考記憶體之讀出及位元線之 短路時第1圖之記憶體有關之信號之輪廓；及 第5圖顯示本發明之積體記憶體之另外典型實施例之 另外構件。 第1圖顯示根據本發明之積體記憶體之第1典型實施 例。本實例係關於FRAM，其之記憶胞MC和參考記憶胞 RC之構成係相同。第2圖顯示一個記憶胞MC或參考記 憶胞RC之構成。這些記憶胞係爲1 -電晶體/ 1 -電容器 型。具有強介電性介質之貯存電容器之一個電極係接至 極板電位VPL·，而另一個電極則經選擇式電晶體T接至 νρ乙 有關之位元線BL。選擇式電晶體T之閘極係接至有關之 字元線WL。記憶胞MC係設在位元線BL1，/BL1及字元 線WLi之交叉點上。參考記憶胞RC係設在兩位元線 BL1，/BL1和參考字元線RWL1之交叉點上。 兩位元線B L 1，/B L 1係接至差動感測放大器S A，另外， 兩位元線係經η-通道電晶體型之第1切換元件S 1而相互 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .· I I ΙΊΙΙΊΙ — — — — I I . (請先閱讀背面之注意事項再填寫本頁) 訂---------線· 經濟部智慧財產局員工消費合作社印製 536701 Α7 Β7 五、發明說明（h ) 連接在一起。兩位元線係經各別之η-通道電晶體T1，T2 接至預先充電電位VPRE。η-通道電晶體ΤΙ ,Τ2之閘極係 接至預先充電控制線PRE。雖然第1圖之兩位元線 BL1，/BL1係被指定接至共通感測放大器SA，但，如美國 專利第5 , 8 4 4，8 3 2 A號及第5 5 8 2 2，2 3 7 A號之情形，在本發 明之另外典型實施例上，兩位元線B L 1，/B L 1也可被指定 接至不同之感測放大器SA。 記憶體具有用於驅動參考字元線RWL 1及第1切換元 件S 1之控制單元C 1。另外、，記憶體具有用於貯存第2 位元線/B L 1之電位之貯存電元Μ 1。評估電路A係用於 偵測兩位元線B L 1，/ B L 1之電位並含有用於比較兩位元線 之電位和貯存在貯存單元Μ 1內之電位之比較單元 CMP。控制單元C 1具有用於設定特定時間期間之可程式 元件F，在此期間內如果係讀取動作時參考字元線RW L 1 則被啓動，結果使參考記憶胞RC之選擇式電晶體Τ導 通。控制單元C 1係經控制線L 1接至第1切換元件S 1之 閘極。 貯存單元Μ 1，例如，可由對應之貯存電容器構成。可 程式元件F，例如，可藉電氣可程式熔絲或多元可程式電 氣記憶體（例如E E P R Ο Μ或F R A Μ )構成。 可程式元件F係根據評估電路Α決定之結果而被程式 化。爲達此目的，在爾後記憶體之動作期間需在兩位元 線BL1，/BL1上產生之參考電位係首先貯存在貯存單元 Μ 1內。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^---Γ-----------^----訂---------線 (請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消費合作社印製 536701 A7 B7 五、發明說明（7 ) 所要之參考電位VREF係以第3圖所示之方式產生。首 先，兩位元線BL1，/BLl被施予高電位之預先充電控制線 PRE預先充電至預先充電電位VPRE。然後，切斷兩個n-通道電晶體T 1，T2及藉控制單元C 1啓動參考字元線 R W L 1。控制線L 1此際係爲低位準。藉參考字元線R W L 1 之高位準，參考記憶胞RC之選擇式電晶體Τ導通及開始 進行參考記憶胞RC之貯存電容器C和位元線BL1，/BL1, 間電荷之平衡動作。在先前之時點，邏輯1及邏輯〇早 已透過感測放大器SA分別寫入接至第1位元線BL1之參 考記憶胞RC及接至第2位元線/B L 1之參考記憶胞RC 內。參考記憶胞RC之貯存電容器C之強介電性介質依寫 入之邏輯狀態在流程執行當中形成不同之極化。此不同 之極化造成貯存電容器C之不同電容。 依第3圖，在讀出兩參考記憶胞RC期間（參考字元線 RWL1高位準期間），逐在兩位元線BL1，/BL1上建立不同 之電位。一旦選擇式電晶體被切斷後，兩位元線BL1，/BL1 即藉控制線L 1之啓屬而被短路，控制線L 1 一旦啓動則 導通第1切換元件S 1。進而，兩位元線間之電荷即開始 進行平衡之動作而於兩位元線上建立共通之參考電位 VREF，該參考電位係對應於在位元線被短路前呈現在兩 位元線上之算術平均。此參考電位V REF則被貯存於貯存 單元Μ 1內。 如果參考電位VREF係以參照第3圖說明之方式，亦即 逐一規則地讀出記憶胞RC之情形，產生時則需費時相當 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---·>---------------^----訂---------線 (請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消費合作社印製 536701 Α7 Β7 五、發明說明（β) 長。這是因爲於該情形時參考記憶胞RC之讀出及位元線 BL1，/BL1之短路係接續地執行之故。鑑於此理由，本發 明之記憶體在正規讀出時參考電位之產生係以第4圖所 示之方式執行。第1切換元件S 1係於預先充電控制線PRE 仍處於高位準之早期時點，亦即在參考記憶胞RC之選擇 式電晶體T導通之前，即已透過控制線L 1而導通。其結 果，在讀出記憶胞RC期間，兩位元線B L 1，/B L 1上之電 位係如第4圖所示之方式變化。選擇式電晶體T只有在 特定時間期間△ t內透過參考字元線RW L 1而導通，在結 束該特定時間期間之際，兩位元線B L 1，/B L 1之電位係與 所要之參考電位VREF相差一相同之絕對値U 1。俟選擇 式電晶體T切斷後第1切換元件S 1則確保兩位元線 BL1,/BL1間之電位差2U1完全被補償，結果參考電位 VREF隨後呈現在兩位元線上。 比較第3與第4圖瞭解依本發明之方式參考電位係以 比第3圖之順序啓動參考字元線RWL 1及控制線L 1之情 形短得甚多之時間建立在位元線B L 1，/B L 1上。 若係第1圖所示之記憶體之情形，依第3圖在貯存單 元Ml產生參考電位VREF，前已敘及，之後旋即藉以第 4圖之方式驅動之參考字元線RWL 1及控制線L 1程式化 可程式元件F而被貯存。當參考字元線RWL 1啓動之際， 評估電路A係持續地決定兩位元線B L 1，/B L 1之電位和被 貯存在貯存單元Μ 1內之參考電位VREF間之電位差。於 此情形時，評估電路A之比較單元C Μ P則探知兩位元線 -1 0- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^---：----------Κ----訂---------線 ^9. (請先閱讀背面之注意事項再填寫本頁> 536701 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（9 ) BL1，/BLl之電位和參考電位VREF間之電位差達到相同 絕對値U 1之時點。以這種方式決定之特定時間期間△ t， 參考字元線於此期間必須啓動，隨後藉程式化控制單元 C 1之可程式元件F而被貯存。於爾後之正規記憶體存取 時，參考電位VREF係僅以第4圖所示之方式產生，不必 再藉貯存單元Μ 1及評估電路A。 可程式元件F可逆向程式化俾以如剛述及之方式，例 如記憶體之初始化，重新程式化。 第5圖示出本發明之積體記憶體之第2典型實施例。 此記憶體具有與第1位元線B L 1及第2位元線/B L 1相同 構成之第3位元線BL2及第4位元線/BL2。第3及第4 位元線BL2，/BL2另外被分配一控制單元C2，此控制單 元C 2係接到記憶體之參考字元線RW L 2並經另外之控制 線L 2而接至第2切換元件S 2之閘極，此切換元件s 2係 連接兩位元線BL2，/BL2。 第3及第4位元線BL2，/BL2並不用於記憶之正常操作 上，而僅用於藉參照第3圖所述之方式決定所要之參考 電位VREF。藉順序啓動參考字元線RWL2及控制線L2， 產生參考電位VREF並將之貯存於貯存單元M2。參考字 元線RWL2及另外之控制線L2爾後被以第4圖所示且已 於上面敘述過之方式驅動。評估電路A再度決定特定時 間期間△ t之長度，在此期間內參考字元線RWL2必須啓 動俾在兩位元線B L 2，/ B L 2之電位和事先貯存在貯存單元 M2內之參考電位VREF間得出相同之定量差ui。然後， -1 1 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） • —-----------r----訂---------線. (請先閱讀背面之注意事項再填寫本頁) 536701 Α7 Β7 五、發明說明（、。） 程式化控制單元C 1之可程式元件F ’進而貯存該特定時 間期間△ t。 (請先閱讀背面之注意事項再填寫本頁> 如若係第1及第2位元線之記憶胞M c之正規存取時參 考電位VREF則僅以第4圖所示之方式產生’控制單元 C 1係依在特定時間期間△ t內可程式元·件F之程式化執 行參考字元線之啓動。 因/此，第5圖所示之記憶體之情形時，第3及第4位 元線BL2，/BL2係用於決定參考電位VREF及特定時間期 間△ t，之後據以驅動參考字元線RWL 1 .和第1及第2位 元線B L 1 , /B L 1之控制線L 1。這種情形，第3及第4位元 線BL2，/BL2並不在記憶體之正常操作期間用來貯存資 料，而僅用於決定參考電位VREF及特定時間期間△ t。 此兩位元線BL2,/BL2因此能被設置成空間上係與傳統記 憶體胞行列分開，第1及第2位元線BL1,/BL1係構成該 胞行列之一部份。 經濟部智慧財產局員工消費合作社印製 在第1及第5圖之典型實施例上雖僅顯示提供兩位元 線BL 1，/BL 1作爲正常操作期間記憶體之存取之用，但實 際上有甚多之位元線。控制單元C 1係用於驅動所有這些 位元線之對應字元線RWL 1及第1切換元件S 1。因此， 對整體積體記憶體，須藉可程式元件F執行一次特定時 間期間△ t之貯存即可。 於本發明之另外典型實施例上，亦能不設置評估電路A 及貯存單元Μ 1，M2，而自記憶體外部對可程式元件F進 行程式化。 -1 2- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536701 A7 _B7__ 五、發明說明（"） 另外，例如，能藉設於評估電路A內之計數器決定特 定時間期間△ t。 符號說明 BL，/BL·"位元線 WL…字元線 RWL…參考字元線 ， S 1…切換元件 MC…記憶胞 TUT2…η-型通道電晶體 SA...差動感測放大器

Ml…貯存單元 F…可程式元件 A…評估電路 C1…控制單元 T…選擇式電晶體 C…貯存電容器 CMP…比較單元 ----------鲁----II --訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 536701 六、申請專利範圍 第89 1 08997號「具有參考電位之積體記憶體及其操作$ 法」專利案 (92年3月修正） 六申請專利範圍： 1. 一種積體記憶體，其特徵爲具有： —沿著兩位元線（B L1，/ B L1 )配置之記憶胞（M C )， 一兩個參考記憶胞（RC )，其各具有選擇式電晶體（Τ } ，經由它此兩個參考記憶胞（RC)分別接至位元線 (BL1，/BL1 )之一， 一第1切換元件（S1 )，經由它此等位元線（BL1，/BL1 ) 互相連接， 一寫入單元（SA)，用於將第一狀態儲存於第1參考 記憶胞（RC)中，並且將第2狀態儲存於第2參考 記憶胞（RC)中，以及 一控制單元（C1)，其首先導通第1切換元件（S1)及 兩參考記憶胞（RC)之選擇式電晶體（Τ1)，在經過 特定時間期間（△ t )後切斷選擇式電晶體，但第1 切換元件保持在導通狀態並補償兩位元線間之電 位差（2U1 )，以便在兩位元線（BL1，/BL1 )上產生共 同之參考電位（VREF)， 其中此控制單元（C1)包含可逆向程式化元件（F)，其 用於設定特定之時間期間（△ t )。 2.如申請專利範圍第1項之積體記憶體，其中具有用 536701 六、申請專利範圍 於決定特定時間期間（△ t )之評估電路（A )，此電路 確定在選擇式電晶體（T )及第1切換元件（S 1 )皆處於 導通之狀態下何時兩位元線（BL1，/BL1 )之電位對所 欲之參考電位（VREF )具有相同之數量差，及取決於 其所確定的結果執行控制單元（C1 )之可程式元件（F ) 之程式化。 3. 如申請專利範圍第2項之積體記憶體，其中 一其之用於決定參考電位（VREF )之控制單元（C 1 )首先 導通參考記憶胞（RC)之選擇式電晶體（T)，然後， 一旦俟選擇式電晶體（T)再被切斷後，導通第1切換 元件（S 1 )， 一具有一儲存元件（Ml )，用以儲存在此過程中，建 立在兩個位元線（BL1，/BL1)上之參考電壓， 一其評估電路（A)具有用於比較被儲存之參考電位 (VREF)和兩位元線（BL1，/BL1 )之電位之比較單元 (CMP” 4. 如申請專利範圍第2項之積體記憶體，其中具有 一第3(BL2)及第4(/BL2)位元線，此兩位元線之構 成係完全與第1(BL1)及第2位元線（/BL1)者相同 ，且相同地具有兩個用於儲存不同狀態之參考記 憶胞（RC)及連接它們之第2切換元件（S2)， 一另外之控制單元（C2 )，其係用於決定參考電位 (VREF)，首先導通第3(BL2)及第4(/BL2)位元線 536701 六、申請專利範圍 之兩個參考記憶胞（RC )之選擇式電晶體（T )，一旦 選擇式電晶體被切斷後，導通第2切換元件（S2 ) ’ 一用於儲存在執行過程中產生在第3(BL2)及第 4(/BL2)位元線上之參考電位（VREF)， 一其評估電路（A )具有用於比較被儲存之參考電位 (VREF)與第 1(BL1)及第 2(/BLl)或第 3(BL2)及第 4(/BL2)位元線之電位之比較單元（CMP)。 5.—種積體記億體之操作方法，該記憶體具有 一沿著兩位元線（BL1，/BL1 )配置之記憶胞（MC)， 一兩個參考記憶胞（MC)，各具有一選擇式電晶體（T) ，經由它，此兩記憶胞分別連接至位元線 (BL1，/BL1 )之一， —第1切換元件（S1)，經由它此等位元線（BL1，/BL1) 互相連接， 此方法之特徵爲具有以下步驟： 一將不同狀態儲存於兩個參考記憶胞（RC )中， 一導通第1切換元件（S1)及兩個參考記憶胞（RC)之 選擇式電晶體（T )，並且然後 一經特定時間期間（△ t )後切斷選擇式電晶體（T)， 但將第1切換元件（S 1 )保持於導通狀態中，並補 償兩位元線間之電位差（U 1 )，藉此於兩位元線 (BL1，/BL1)上產生共同之參考電位（VREF)。 6·如申請專利範圍第5項之操作方法，其中第1切換 元件（S1)至遲與選擇式電晶體（T)同時導通。