JP2000348485A - 集積メモリ及び集積メモリの動作方法 - Google Patents

集積メモリ及び集積メモリの動作方法

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Abstract

(57)【要約】 【課題】 基準メモリセルのメモリコンデンサの非線形
キャパシタンスの影響が従来技術に比べて低減されるよ
うに基準電位の発生が行われ、この基準電位の発生が比
較的短い時間で可能である集積メモリを提供することで
ある。 【解決手段】 上記課題は、制御ユニットは２つのビッ
トラインにおいて共通の基準電位を発生するために、第
１のスイッチング素子及び２つの基準メモリセルの選択
トランジスタをまず最初にターンオンし、所定の期間の
後で選択トランジスタをターンオフし、他方で、第１の
スイッチング素子は、引き続き導通され、２つのビット
ラインの間の電位差を相殺することによって解決され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基準電位を有する
集積メモリ及びこのようなメモリの動作方法に関する。
【０００２】
【従来の技術】ＵＳ５８４４８３２Ａ及びＵＳ５８２２
２３７ＡにはＦＲＡＭ乃至は１トランジスタ/１コンデ
ンサ・タイプのＦｅＲＡＭ（強誘電体ランダムアクセス
メモリ）が記述されている。このようなメモリはＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）のように構
成されているが、そのメモリコンデンサは強誘電性誘電
体を有する。そのビットラインは対となって差動センス
アンプに接続されている。読み出しアクセスの際には、
ビットライン対のビットラインのうちの１つを介してデ
ータがメモリセルのうちの１つからセンスアンプに伝送
され、他方でこのビットライン対の他方のビットライン
において基準電位が発生される。センスアンプは次いで
その入力側に印加される差動信号をフルロジックレベル
にまで増幅する。
【０００３】上記の２つの米国特許明細書では、異なる
ビットラインに接続された２つの基準メモリセルに異な
る状態が格納されることによって、基準電位の発生が行
われる。これは、メモリの通常のメモリセルと同様に構
成されている基準メモリセルのメモリコンデンサの強誘
電性誘電体が異なる分極化を起こすことを意味する。次
いで基準メモリセルに格納された状態が所属のビットラ
インに読み出され、２つのビットラインが短絡される。
この結果、最終的にこれら２つのビットラインにおいて
共通の基準電位が発生する。
【０００４】ＵＳ５８４４８３２Ａでは、基準メモリセ
ルの選択トランジスタが基準ワードラインを介してター
ンオンされることによって、まず最初に基準メモリセル
が所属のビットラインに読み出され、次いで基準電位を
発生するために２つのビットラインの短絡が行われる。
ＵＳ５８２２２３７Ａでは、基準メモリセルの選択トラ
ンジスタが導通状態である期間の間にビットラインの短
絡が行われる。ＵＳ５８２２２３７Ａに示されている別
の変形実施形態では短絡トランジスタは基準メモリセル
に接続された２つのビットラインを相互に接続するので
はなく、基準メモリセル内部で直接これらの基準メモリ
セルのメモリコンデンサを相互に接続する。この変形実
施形態では、基準電位を発生するためにまず最初に短絡
トランジスタがターンオンされ、この結果、基準ワード
ラインが活性化され基準メモリセルの選択トランジスタ
がターンオンされる前に２つの基準メモリセルの間の電
荷均衡が発生する。選択トランジスタがターンオンされ
る前に、短絡トランジスタは再びターンオフされる。
【０００５】ビットライン乃至は基準メモリセルの短絡
及びこれら基準メモリセルの選択トランジスタのターン
オンが次々と行われる上記のメモリにおいては、基準電
位を発生するために比較的長い期間が必要とされる。そ
の他の上記のメモリでは、基準メモリセルの選択トラン
ジスタは全期間に亘って導通状態であり、他方で短絡ト
ランジスタが導通されてビットライン間の完全な電荷均
衡を実施する。これは、電荷均衡の間に基準メモリセル
の強誘電体メモリコンデンサの非線形キャパシタンスが
発生すべき基準電位に作用するという欠点を有する。こ
れに対して、ビットラインキャパシタンスは線形であ
る。まず最初に基準メモリセルのビットラインへの読み
出し、これらの基準メモリセルの選択トランジスタのタ
ーンオフの後に、次いでビットラインの短絡が行われる
メモリでは、これら基準メモリセルの読み出しの際にビ
ットラインに生じる電位の算術平均に相応する基準電位
が発生する。これに対して、選択トランジスタと短絡ト
ランジスタとが同時に導通状態である場合には、メモリ
コンデンサの非線形キャパシタンスによって、基準電位
の他の値が発生する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、基準
メモリセルのメモリコンデンサの非線形キャパシタンス
の影響が従来技術に比べて低減されるように基準電位の
発生が行われ、それにもかかわらず基準電位の発生が比
較的短い時間で可能である上記のタイプの集積メモリを
提供することである。
【０００７】
【課題を解決するための手段】上記課題は、集積メモリ
において、２つのビットラインに沿って配置されている
メモリセルを有し、それぞれ１つの選択トランジスタを
有する２つの基準メモリセルを有し、選択トランジスタ
を介して２つの基準メモリセルはそれぞれビットライン
のうちの一方に接続されており、第１のスイッチング素
子を有し、この第１のスイッチング素子を介してビット
ラインが互いに接続されており、第１の基準メモリセル
に第１の状態を格納し、第２の基準メモリセルに第２の
状態を格納するための書き込みユニットを有し、制御ユ
ニットを有し、この制御ユニットは２つのビットライン
において共通の基準電位を発生するためにまず最初に第
１のスイッチング素子及び２つの基準メモリセルの選択
トランジスタをターンオンし、所定の期間の後で選択ト
ランジスタをターンオフし、他方で、第１のスイッチン
グ素子は、引き続き導通され、２つのビットラインの間
の電位差を相殺することによって解決され、上記課題
は、集積メモリの動作方法において、２つのビットライ
ンに沿って配置されているメモリセルを有し、それぞれ
１つの選択トランジスタを有する２つの基準メモリセル
を有し、選択トランジスタを介して２つの基準メモリセ
ルはそれぞれビットラインのうちの一方に接続されてお
り、第１のスイッチング素子を有し、この第１のスイッ
チング素子を介してビットラインが互いに接続されてお
り、集積メモリの動作方法は、以下のステップを有す
る、すなわち、２つの基準メモリセルにおいて異なる状
態を格納し、２つの基準メモリセルの第１のスイッチイ
ング素子及び選択トランジスタをターンオンし、次い
で、２つのビットラインにおいて共通の基準電位を発生
するために所定の期間の後で選択トランジスタをターン
オフし、他方で、第１のスイッチング素子は引き続き導
通され、２つのビットラインの間の電位差を相殺するス
テップを有することによって解決される。
【０００８】
【発明の実施の形態】本発明の有利な実施形態は従属請
求項の対象である。
【０００９】本発明によれば、２つのビットラインを短
絡する第１のスイッチング素子も２つの基準メモリセル
の選択トランジスタもまず最初にターンオンされる。所
定の期間が経過した後で、選択トランジスタがターンオ
フされ、他方で第１のスイッチング素子は引き続き導通
され、２つのビットラインの間の電位差を相殺する。
【００１０】よって、基準メモリセルの選択トランジス
タは２つのビットラインの間の完全な電荷均衡がまだ行
われていない時点において既にターンオフされる。従っ
て、基準メモリセルの非線形メモリキャパシタンスが発
生する基準電位に与える影響は、選択トランジスタが２
つのビットライン間の完全な電荷均衡まで導通されてい
る場合よりも小さい。所定の期間の間に選択トランジス
タも第１のスイッチング素子も同時に導通されているの
で、基準メモリセルの読み出し及びビットライン間の電
荷均衡は有利にはシーケンシャルに行われるのではな
く、少なくとも部分的には時間的にパラレルに行われ
る。これによって、基準電位の発生のために比較的短い
所要時間が得られる。
【００１１】有利には、第１のスイッチング素子は遅く
とも選択トランジスタと同時にターンオンされる。この
場合、ビットライン間の電荷均衡は既に選択トランジス
タのターンオンによって開始する。
【００１２】本発明の実施形態によれば、第１のスイッ
チング素子及び選択トランジスタの制御に使用されるメ
モリの制御ユニットは所定の期間を調整するために使用
されるプログラム可能な素子を含む。このプログラム可
能な素子によって、所望の基準電位が発生するようにこ
の所定の期間を選択することが可能である。
【００１３】プログラム可能な素子はリバーシブルにプ
ログラム可能である場合、この所定の期間を変更するこ
とができ、この結果、発生する基準電位の適合が行われ
る。
【００１４】本発明の実施形態によれば、集積メモリは
所定の期間をもとめるための評価回路を有し、この評価
回路は、選択トランジスタ及び第１のスイッチング素子
が導通状態である際に２つのビットラインの電位がいつ
所望の基準電位に対して同一の絶対値の差を有するかを
検出し、さらに、評価回路は、この評価回路によっても
とめられた結果に依存して制御ユニットのプログラム可
能な素子のプログラミングを行う。よって、このメモリ
においては所定の期間の自動的なプログラミングがこの
メモリによって行われる。
【００１５】本発明の実施形態によれば、制御ユニット
は基準電位を検出するためにまず最初に基準メモリセル
の選択トランジスタをターンオンし、次いで選択トラン
ジスタが再びターンオフされた後で、第１のスイッチン
グ素子をターンオンし、次いで、２つのビットラインに
おいて生じる基準電位が格納ユニットに格納される。
【００１６】評価回路は格納された基準電位を２つのビ
ットラインの電位と比較するための比較ユニットを有す
る。
【００１７】本発明のこの実施形態では、選択トランジ
スタ及び第１のスイッチング素子が相次いでターンオン
される場合に、制御ユニットはこれらのビットラインに
おいて発生する基準電位を検出する。比較ユニットによ
ってこの評価回路は、選択トランジスタ及び第１のスイ
ッチング素子が同時に導通している際に、格納ユニット
に格納される基準電位から同じ絶対値だけ偏差している
電位を２つのビットラインが有する時点を検出する。こ
のやり方で評価回路は所定の期間をもとめる。これに基
づいて、この評価回路は制御ユニットのプログラム可能
な素子の相応のプログラミングを行うことができる。
【００１８】基準電位及び所定の期間をもとめること
は、第３の及び第４のビットラインを用いても実施でき
る。これら第３の及び第４のビットラインは第１の及び
第２のビットラインに対して付加的に設けられている。
【００１９】
【実施例】本発明を次に図面に示された実施例に基づい
て詳しく説明する。
【００２０】図１は、本発明の集積メモリの第１の実施
例を示す。これはＦＲＡＭであり、このＦＲＡＭのメモ
リセルＭＣ及び基準メモリセルＲＣは同一の構造を有す
る。図２はこのメモリセルＭＣ乃至は基準メモリセルＲ
Ｃのうちの１つの構成を示す。これらは１トランジスタ
/１コンデンサ・タイプである。強誘電性誘電体を有す
るメモリコンデンサの一方の電極はプレート電位ＶＰＬ
に接続され、さらに他方の電極は選択トランジスタＴを
介して所属のビットラインＢＬに接続されている。この
選択トランジスタＴのゲートは所属のワードラインＷＬ
に接続されている。メモリセルＭＣはビットラインＢＬ
１、/ＢＬ１とワードラインＷＬｉとの交差点に配置さ
れている。基準メモリセルＲＣは基準ワードラインＲＷ
Ｌ１と２つのビットラインＢＬ１、/ＢＬ１との交差点
に配置されている。
【００２１】２つのビットラインＢＬ１、/ＢＬ１は差
動センスアンプＳＡに接続されている。さらに、これら
２つのビットラインＢＬ１、/ＢＬ１は互いにｎチャネ
ルトランジスタの形式の第１のスイッチング素子Ｓ１を
介して接続されている。２つのビットラインはそれぞれ
のｎチャネルトランジスタＴ１、Ｔ２を介してプリチャ
ージ電位ＶＰＲＥに接続されている。２つのビットライ
ンＢＬ１、/ＢＬ１は図１では共通のセンスアンプＳＡ
に配属されているが、これらビットラインは本発明の他
の実施例では、ＵＳ５８４４８３２Ａ及びＵＳ５８２２
２３７Ａの場合のように異なるセンスアンプＳＡに配属
してもよい。
【００２２】このメモリは基準ワードラインＲＷＬ１及
び第１のスイッチング素子Ｓ１を制御するための制御ユ
ニットＣ１を有する。さらに、このメモリは、第２のビ
ットライン/ＢＬ１の電位を格納するための格納ユニッ
トＭ１を有する。評価回路Ａは、２つのビットラインＢ
Ｌ１、/ＢＬ１の電位を検出するために使用され、さら
に比較ユニットＣＭＰを含む。この比較ユニットＣＭＰ
はこれら２つのビットラインの電位を格納ユニットＭ１
に格納された電位と比較する。制御ユニットＣ１は所定
の期間を調整するためのプログラム可能な素子Ｆを含
む。この所定の期間の間に基準ワードラインＲＷＬ１が
読み出しアクセスによって活性化され、この結果、基準
メモリセルＲＣの選択トランジスタＴがターンオンされ
る。この制御ユニットＣ１は制御ラインＬ１を介して第
１のスイッチング素子Ｓ１のゲートに接続されている。
【００２３】格納ユニットＭ１は例えば相応のメモリキ
ャパシタンスによって実現される。プログラム可能な素
子Ｆは例えば電気的にプログラム可能なヒューズ又は複
数回プログラム可能な電気的メモリ（例えばＥＥＰＲＯ
Ｍ又はＦＲＡＭ）によって実現される。
【００２４】プログラム可能な素子Ｆのプログラミング
は評価回路Ａによって検出される結果に依存して行われ
る。このためにまず最初に格納ユニットＭ１に基準電位
が格納される。この基準電位はこのメモリの後ほどの動
作の際に２つのビットラインＢＬ１、/ＢＬ１において
発生されるはずである。
【００２５】所望の基準電位ＶＲＥＦは図３に図示され
ているやり方で発生される。プリチャージ制御ラインＰ
ＲＥが高い電位にもたらされることによって、まず最初
に２つのビットラインＢＬ１、/ＢＬ１のプリチャージ
電位ＶＰＲＥへのプリチャージが行われる。次いで２つ
のｎチャネルトランジスタＴ１、Ｔ２が再びターンオフ
され、制御ユニットＣ１によって基準ワードラインＲＷ
Ｌ１の活性化が行われる。この間に、制御ラインＬ１は
低いレベルを有する。基準ワードラインＲＷＬ１の高い
レベルによって基準メモリセルＲＣの選択トランジスタ
Ｔがターンオンされ、基準メモリセルＲＣのメモリコン
デンサＣとビットラインＢＬ１、/ＢＬ１との間の電荷
均衡が行われる。比較的早い時点に既にセンスアンプＳ
Ａを介して第１のビットラインＢＬ１に接続された基準
メモリセルＲＣに論理１が書き込まれ、第２のビットラ
イン/ＢＬ１に接続された基準メモリセルに論理０が書
き込まれる。書き込まれる論理状態に相応して、この場
合基準メモリセルＲＣのメモリコンデンサＣの強誘電性
誘電体の異なる分極が行われる。この異なる分極は結果
的にメモリコンデンサＣの異なるキャパシタンスをもた
らす。
【００２６】図３によれば、従って、２つの基準セルＲ
Ｃ（基準ワードラインＲＷＬ１の高いレベル）の読み出
しの際には異なる電位が２つのビットラインＢＬ１、/
ＢＬ１において発生する。選択トランジスタが再びター
ンオフされた後で、これら２つのビットラインＢＬ１、
/ＢＬ１の短絡が制御ラインＬ１の活性化によって行わ
れる。この制御ラインＬ１の活性化は第１のスイッチン
グ素子Ｓ１をターンオンする。これに基づいて、これら
２つのビットライン間の電荷均衡が行われ、これら２つ
のビットラインにおいて共通の基準電位ＶＲＥＦが発生
する。この共通の基準電位ＶＲＥＦはこれらビットライ
ンの短絡の前にこれら２つのビットラインに印加される
電位の算術平均値に相応する。この基準電位ＶＲＥＦは
格納ユニットＭ１に格納される。
【００２７】基準電位ＶＲＥＦの発生が図３に関連して
説明されたやり方でメモリセルＭＣへの通常の各々の読
み出しアクセスの際に行われるならば、このために比較
的大きな所要時間が必要とされる。これはこの場合基準
メモリセルＲＣの読み出し及びビットラインＢＬ１、/
ＢＬ１の短絡が相次いで行われることに関係している。
この理由から、本発明のメモリでは、通常の読み出しア
クセスの際の基準電位ＶＲＥＦの発生は図４に図示され
ているやり方で行われる。プリチャージ制御ラインＰＲ
Ｅがまだ高いレベルを有する間に、すなわち基準メモリ
セルＲＣの選択トランジスタＴがターンオンされる前
に、第１のスイッチング素子Ｓ１は制御ラインＬ１を介
して既にターンオンされる。この結果、メモリセルＲＣ
の読み出しの際に２つのビットラインＢＬ１、/ＢＬ１
における電位は図４に示されたように変化する。基準ワ
ードラインＲＷＬ１を介して選択トランジスタＴは所定
の期間Δｔの間だけターンオンされ、この所定の期間Δ
ｔの最後にはこれら２つのビットラインＢＬ１、/ＢＬ
１の電位は所望の基準電位ＶＲＥＦから同じ絶対値Ｕ１
だけ偏差する。選択トランジスタＴのターンオフの後で
第１のスイッチング素子Ｓ１によってこれら２つのビッ
トラインＢＬ１、/ＢＬ１の間の電位差２Ｕ１が完全に
相殺される。この結果、次いで基準電位ＶＲＥＦがこれ
ら２つのビットラインに発生する。
【００２８】図４と図３との比較から、本発明のやり方
では基準電位ＶＲＥＦはビットラインＢＬ１、/ＢＬ１
においてこれが図３に従って基準ワードラインＲＷＬ１
と制御ラインＬ１とのシーケンシャルな活性化によって
行われる場合よりも非常に短い時間で発生されることが
分かる。
【００２９】図１に図示されたメモリでは、基準ワード
ラインＲＷＬ１及び制御ラインＬ１が図４に示されたや
り方で制御されることによって、図３に従って発生され
る基準電位ＶＲＥＦを上述のように格納ユニットＭ１に
格納した後でプログラム可能な素子Ｆのプログラミング
が行われる。基準ワードラインＲＷＬ１が活性化されて
いる間に、評価回路Ａは継続的に２つのビットラインＢ
Ｌ１、/ＢＬ１の電位と格納ユニットＭ１に格納された
基準電位ＶＲＥＦとの間の差を検出する。この場合、評
価回路Ａの比較ユニットＣＭＰは、どの時点でこれら２
つのビットラインＢＬ１、/ＢＬ１の電位とこの基準電
位ＶＲＥＦとの間の電位差が同じ絶対値Ｕ１を有するか
を検出する。このやり方でもとめられる所定の期間Δｔ
は次いでプログラム可能な素子ｆのプログラミングによ
って制御ユニットＣ１において格納される。この所定の
時期間Δｔの間に基準ワードラインＲＷＬ１は活性化さ
れていなければならない。このメモリへの次の通常の読
み出しアクセスの際には、新たに格納ユニットＭ１及び
評価回路Ａを必要とすることなしに、図４に図示された
やり方だけで基準電位ＶＲＥＦの発生が行われる。
【００３０】プログラム可能な素子Ｆはリバーシブルに
プログラム可能であり、この結果、このプログラム可能
な素子Ｆの新たなプログラミングは上記のやり方で例え
ばこのメモリの各々の初期化の際に実施することができ
る。
【００３１】図５は本発明の集積メモリの第２の実施例
を示す。この集積メモリは第３のビットラインＢＬ２及
び第４のビットライン/ＢＬ２を有し、これら第３のビ
ットラインＢＬ２及び第４のビットライン/ＢＬ２は第
１のビットラインＢＬ１及び第２のビットライン/ＢＬ
１と同一の構造を有する。第３のビットラインＢＬ２及
び第４のビットライン/ＢＬ２にはさらに別の制御ユニ
ットＣ２が配属されており、このさらに別の制御ユニッ
トＣ２はその基準ワードラインＲＷＬ２に接続され、さ
らに別の制御ラインＬ２を介して第２のスイッチング素
子Ｓ２のゲートに接続されている。この第２のスイッチ
ング素子Ｓ２は２つのビットラインＢＬ２、/ＢＬ２を
接続している。
【００３２】第３のビットライン及び第４のビットライ
ンＢＬ２、/ＢＬ２はこのメモリの通常動作に使用され
るのではなく、図３に関連して記述されたやり方で所望
の基準電位ＶＲＥＦをもとめるためだけに使用される。
まず最初に基準ワードラインＲＷＬ２及びその次に制御
ラインＬ２のシーケンシャルな活性化によって基準電位
ＶＲＥＦが発生される。この基準電位ＶＲＥＦは格納ユ
ニットＭ２に格納される。次いで基準ワードラインＲＷ
Ｌ２及び制御ラインＬ２の制御が図４に示された上記の
やり方で行われる。評価回路Ａはここでも所定の期間Δ
ｔの持続時間をもとめる。この所定の期間Δｔの間に
は、ビットラインＢＬ２、/ＢＬ２の電位と予め格納ユ
ニットＭ２に格納された基準電位ＶＲＥＦとの間の同一
の絶対値の差Ｕ１を得るために、基準ワードラインＲＷ
Ｌ２が活性化されていなければならない。次いで、制御
ユニットＣ１のプログラム可能な素子Ｆのプログラミン
グが行われ、この結果、所定の期間Δｔが格納される。
【００３３】第１の及び第２のビットラインＢＬ１、/
ＢＬ１のメモリセルＭＣへの次の通常の読み出しアクセ
スの際には、図４に図示されたやり方でのみ基準電位Ｖ
ＲＥＦの発生が行われ、制御ユニットＣ１は基準ワード
ラインＲＷＬ２の活性化をプログラム可能な素子Ｆのプ
ログラミングに相応して所定の期間Δｔだけ行う。
【００３４】従って、図５に図示されたメモリにおいて
は、第３のビットライン及び第４のビットラインＢＬ
２、/ＢＬ２は基準電位ＶＲＥＦならびに所定の期間Δ
ｔの検出に使用される。続いて、この検出に依存して、
基準ワードラインＲＷＬ１及び第１の及び第２のビット
ラインＢＬ１、/ＢＬ１の制御ラインＬ１が制御され
る。この場合、第３のビットライン及び第４のビットラ
インＢＬ２、/ＢＬ２はこのメモリの通常動作における
データの格納に使用されず、基準電位ＶＲＥＦならびに
所定の期間Δｔの検出だけに使用される。従って、これ
ら２つのビットラインＢＬ２、/ＢＬ２は、従来のメモ
リのセルフィールドから空間的に分離されて配置されて
いる。このセルフィールドの構成部分は第１の及び第２
のビットラインＢＬ１、/ＢＬ１である。
【００３５】図１及び図５に図示された実施例において
はこのメモリの通常動作の間にメモリアクセスのための
設けられている２つのビットラインＢＬ１、/ＢＬ１し
か図示されていないが、実際には非常に多くのビットラ
インが存在する。制御ユニットＣ１は相応する基準ワー
ドラインＲＷＬ１及びこれら全てのビットラインの第１
のスイッチング素子Ｓ１を制御するのに使用される。従
って、プログラム可能な素子Ｆを用いる所定の期間Δｔ
の格納は、集積メモリ全体に対してただ１度だけ行われ
さえすればよい。
【００３６】本発明の他の実施例においては、評価回路
Ａ及び格納ユニットＭ１、Ｍ２が存在せず、プログラム
可能な素子Ｆのプログラミングがこのメモリの外部で行
われることも可能である。
【００３７】所定の期間Δｔの検出は、例えば評価回路
Ａに含まれるカウンタによって行うことができる。
【図面の簡単な説明】
【図１】本発明の集積メモリの実施例のブロック回路図
である。
【図２】図１のメモリのメモリセル乃至は基準メモリセ
ルの回路図である。
【図３】まず最初に基準メモリセルの読み出しが行わ
れ、次にビットラインの短絡が行われる場合の図１のメ
モリの信号経過を示す線図である。
【図４】基準メモリセルの読み出し及びビットラインの
短絡が同時に行われる場合の図１のメモリの信号経過を
示す線図である。
【図５】本発明の集積メモリの他の実施例の構成部材を
示すブロック回路図である。
【符号の説明】
ＭＣ メモリセル ＲＣ 基準メモリセル Ｔ 選択トランジスタ ＷＬ ワードライン ＢＬ１ 第１のビットライン /ＢＬ１ 第２のビットライン ＢＬ２ 第３のビットライン /ＢＬ２ 第４のビットライン ＲＷＬ１ 基準ワードライン Ｌ１ 制御ライン Ｓ１ 第１のスイッチング素子 ＳＡ センスアンプ Ａ 評価回路 ＣＭＰ 比較ユニット Ｃ１ 制御ユニット Ｍ１、Ｍ２ 格納ユニット Ｆ プログラム可能な素子 ＶＲＥＦ 基準電位
フロントページの続き (72)発明者 ロベルト エスタール ドイツ連邦共和国 ミュンヘン シュヴァ ーネンヴェーク ８

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 集積メモリにおいて、 ２つのビットライン（ＢＬ１、/ＢＬ１）に沿って配置
    されているメモリセル（ＭＣ）を有し、 それぞれ１つの選択トランジスタ（Ｔ）を有する２つの
    基準メモリセル（ＲＣ）を有し、前記選択トランジスタ
    （Ｔ）を介して前記２つの基準メモリセル（ＲＣ）はそ
    れぞれ前記ビットライン（ＢＬ１、/ＢＬ１）のうちの
    一方に接続されており、 第１のスイッチング素子（Ｓ１）を有し、該第１のスイ
    ッチング素子（Ｓ１）を介して前記ビットライン（ＢＬ
    １、/ＢＬ１）が互いに接続されており、 第１の基準メモリセル（ＲＣ）に第１の状態を格納し第
    ２の基準メモリセル（ＲＣ）に第２の状態を格納するた
    めの書き込みユニット（ＳＡ）を有し、 制御ユニット（Ｃ１）を有し、該制御ユニット（Ｃ１）
    は、前記２つのビットライン（ＢＬ１、/ＢＬ１）にお
    いて共通の基準電位（ＶＲＥＦ）を発生するために、ま
    ず最初に前記第１のスイッチング素子（Ｓ１）及び前記
    ２つの基準メモリセル（ＲＣ）の前記選択トランジスタ
    （Ｔ）をターンオンし、所定の期間（Δｔ）の後で前記
    選択トランジスタ（Ｔ）をターンオフし、他方で前記第
    １のスイッチング素子（Ｓ１）は引き続き導通され、前
    記２つのビットラインの間の電位差（２Ｕ１）を相殺す
    る、集積メモリ。
  2. 【請求項２】 集積メモリの制御ユニット（Ｃ１）はプ
    ログラム可能な素子（Ｆ）を含み、該プログラム可能な
    素子（Ｆ）は所定の期間（Δｔ）を調整するために使用
    される、請求項１記載の集積メモリ。
  3. 【請求項３】 集積メモリのプログラム可能な素子
    （Ｆ）はリバーシブルにプログラム可能である、請求項
    ２記載の集積メモリ。
  4. 【請求項４】 所定の期間（Δｔ）をもとめるための評
    価回路（Ａ）を有し、該評価回路（Ａ）は、選択トラン
    ジスタ（Ｔ）及び第１のスイッチング素子（Ｓ１）が導
    通状態である際に２つのビットライン（ＢＬ１、/ＢＬ
    １）の電位がいつ所望の基準電位（ＶＲＥＦ）に対して
    同一の絶対値の差を有するかを検出し、 さらに、前記評価回路（Ａ）は、該評価回路（Ａ）によ
    ってもとめられた結果に依存して制御ユニット（Ｃ１）
    のプログラム可能な素子（Ｆ）のプログラミングを行
    う、請求項２記載の集積メモリ。
  5. 【請求項５】 集積メモリの制御ユニット（Ｃ１）は基
    準電位（ＶＲＥＦ）を検出するためにまず最初に基準メ
    モリセル（ＲＣ）の選択トランジスタ（Ｔ）をターンオ
    ンし、次いで該選択トランジスタ（Ｔ）が再びターンオ
    フされた後で、第１のスイッチング素子（Ｓ１）をター
    ンオンし、 この場合２つのビットライン（ＢＬ１、/ＢＬ１）にお
    いて生じる基準電位（ＶＲＥＦ）を格納するための格納
    ユニット（Ｍ１）を有し、 前記集積メモリの評価回路（Ａ）は格納された前記基準
    電位（ＶＲＥＦ）を前記２つのビットライン（ＢＬ１、
    /ＢＬ１）の電位と比較するための比較ユニット（ＣＭ
    Ｐ）を有する、請求項４記載の集積メモリ。
  6. 【請求項６】 第３のビットライン（ＢＬ２）及び第４
    のビットライン（/ＢＬ２）を有し、該第３のビットラ
    イン（ＢＬ２）及び第４のビットライン（/ＢＬ２）は
    第１のビットライン（ＢＬ１）及び第２のビットライン
    （/ＢＬ１）と同様に構成されており、同様に２つの異
    なる状態を格納するための２つの基準メモリセル（Ｒ
    Ｃ）ならびに前記第３のビットライン（ＢＬ２）及び第
    ４のビットライン（/ＢＬ２）を接続する第２のスイッ
    チング素子（Ｓ２）を有し、 さらに別の制御ユニット（Ｃ２）を有し、該さらに別の
    制御ユニット（Ｃ２）は基準電位（ＶＲＥＦ）を検出す
    るためにまず最初に前記第３のビットライン（ＢＬ２）
    及び第４のビットライン（/ＢＬ２）の前記２つの基準
    メモリセル（ＲＣ）の選択トランジスタ（Ｔ）をターン
    オンし、次いで該選択トランジスタ（Ｔ）が再びターン
    オフされた後で、前記第２のスイッチング素子（Ｓ２）
    をターンオンし、 この場合前記第３のビットライン（ＢＬ２）及び第４の
    ビットライン（/ＢＬ２）において生じる前記基準電位
    （ＶＲＥＦ）を格納するための格納ユニット（Ｍ２）を
    有し、 前記集積メモリの評価回路（Ａ）は格納された前記基準
    電位（ＶＲＥＦ）を第１のビットライン（ＢＬ１）及び
    第２のビットライン（/ＢＬ１）の電位と又は前記第３
    のビットライン（ＢＬ２）及び第４のビットライン（/
    ＢＬ２）の電位と比較するための比較ユニット（ＣＭ
    Ｐ）を有する、請求項４記載の集積メモリ。
  7. 【請求項７】 集積メモリの動作方法において、 ２つのビットライン（ＢＬ１、/ＢＬ１）に沿って配置
    されているメモリセル（ＭＣ）を有し、 それぞれ１つの選択トランジスタ（Ｔ）を有する２つの
    基準メモリセル（ＲＣ）を有し、前記選択トランジスタ
    （Ｔ）を介して前記２つの基準メモリセル（ＲＣ）はそ
    れぞれ前記ビットライン（ＢＬ１、/ＢＬ１）のうちの
    一方に接続されており、 第１のスイッチング素子（Ｓ１）を有し、該第１のスイ
    ッチング素子（Ｓ１）を介して前記ビットライン（ＢＬ
    １、/ＢＬ１）が互いに接続されており、 前記集積メモリの動作方法は、以下のステップを有す
    る、すなわち、 前記２つの基準メモリセル（ＲＣ）において異なる状態
    を格納し、 第１のスイッチイング素子（Ｓ１）及び前記２つの基準
    メモリセル（ＲＣ）の前記選択トランジスタ（Ｔ）をタ
    ーンオンし、 次いで、前記２つのビットライン（ＢＬ１、/ＢＬ１）
    において共通の基準電位（ＶＲＥＦ）を発生するために
    所定の期間（Δｔ）の後で前記選択トランジスタ（Ｔ）
    をターンオフし、他方で、前記第１のスイッチング素子
    （Ｓ１）は、引き続き導通され、前記２つのビットライ
    ン（ＢＬ１、/ＢＬ１）の間の電位差（Ｕ１）を相殺す
    る、ステップを有する、集積メモリの動作方法。
  8. 【請求項８】 第１のスイッチング素子（Ｓ１）は遅く
    とも選択トランジスタ（Ｔ）と同時にターンオンされ
    る、請求項７記載の集積メモリ。
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