JPH11353898A - 強誘電体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体記憶装置のスクリーニングに際し、
劣化による不良モードをとなる強誘電体メモリセルを、
実際に劣化させることなくスクリーニングするととも
に、スクリーニングに要する時間を短縮した強誘電体記
憶装置を得ること。 【解決手段】 強誘電体キャパシタと、この強誘電体キ
ャパシタの一端が接続され、浮遊キャパシタを有する読
み出し線と、前記浮遊キャパシタと並列に前記読み出し
線に接続可能なテスト用キャパシタとを備え、前記テス
ト用キャパシタを前記読み出し線に接続した状態で、前
記強誘電体キャパシタの他端に電圧を印加し、前記読み
出し線に発生した電位を検知することにより、スクリー
ニングを行うことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報記憶用のキャ
パシタの絶縁膜に強誘電体を用いた強誘電体記憶装置Ｆ
ＲＡＭ、特に強誘電体メモリセルのアレイを有する強誘
電体記憶装置に関する。

【０００２】

【従来の技術】強誘電体は、図６に示す特性図のよう
に、電界Ｅが印加されたときに一旦発生した電気分極Ｐ
はその電界が印加されなくなっても残留し、上記電界と
は反対方向の向きにある程度以上の強さの電界が印加さ
れたときに分極の向きが反転するというヒステリシス特
性（図示Ａ、Ｂ，Ｃ，Ｄ）を有する。

【０００３】この強誘電体を情報記憶用のキャパシタの
絶縁膜に用いた強誘電体メモリは、強誘電体薄膜の高速
な分極反転（分極反転速度は数ｎｓ）とその残留分極を
利用する高速書換が可能な不揮発性メモリである。

【０００４】強誘電体薄膜の分極反転に要する電圧は低
く（約３〜５Ｖ程度）、ＥＥＰＲＯＭ，フラッシュメモ
リのように書き込みあるいは読み出しに高い電圧（例え
ば１０ないし１２Ｖ）をかける必要がなく、低電圧、単
一電源で動作できる。

【０００５】図７は、そのような強誘電体メモリを使用
した、２トランジスタ／２キャパシタ・セル構造の強誘
電体記憶装置を示す図である。この図において、Ｑ００
ないしＱ１１は選択用トランジスタ、Ｃ００ないしＣ１
１は情報記憶用の強誘電体キャパシタ、ＷＬ０・ＷＬ１
は選択用トランジスタＱ００ないしＱ１１のゲートに接
続されたワード線、ＢＬ１・ＢＬ２はビット線、ＰＬ０
・ＰＬ１はプレート線、Ｃｂｌはビット線ＢＬ１、ＢＬ
２の寄生容量等からなるビット線キャパシタである。選
択用トランジスタＱ００，強誘電体キャパシタＣ００お
よび選択用トランジスタＱ０１，強誘電体キャパシタＣ
０１は１組のメモリセルＭＣ０を構成し、メモリセルＭ
Ｃ１も同様である。このようなメモリセルが多数配置さ
れて、メモリアレイが構成される。また、１はビット線
選択回路、２はワード線選択回路、３はプレート線選択
回路、４はビット線ＢＬ１、ＢＬ２間の電位差を検出す
るセンスアンプである。

【０００６】このように構成される強誘電体記憶装置に
おいて、データの書き込み及び読み出しは次のように行
われる。ここでは強誘電体メモリセルＭＣＯを例とし
て、データの書き込み、読み出しを説明する。

【０００７】書き込み時の動作であるが、ワード線ＷＬ
０をワード線選択回路２によりＨレベルにして選択用ト
ランジスタＱ００、Ｑ０１をオン状態にし、ビット選択
回路１によりビット線ＢＬ１をＨレベル、ビット線ＢＬ
２をＬレベルに設定する。この状態で、プレート線選択
回路３により、プレート線ＰＬ０の電位を例えば図８に
示すようにまずＬレベル、ついでＨレベルに、さらにＬ
レベルとなるように、変化させる。

【０００８】このプレート線ＰＬ０の電位変化Ｌ−Ｈ−
Ｌを通じて、ビット線ＢＬ１側の強誘電体キャパシタＣ
００は正の分極状態になり、ビット線ＢＬ２側の強誘電
体キャパシタＣ０１は負の分極状態になる。この状態を
データ”１”の状態とすると、データ”０”を書き込む
場合は、ビット線ＢＬ１、ＢＬ２に与える電圧をそれぞ
れ逆にする。

【０００９】次に、読み出し動作であるが、まず初期状
態ではプレート線選択回路３によりプレート線ＰＬ０を
Ｌレベルに設定し、ビット線選択回路１によりビット線
ＢＬ１，ＢＬ２をそれぞれＬレベルに設定して０Ｖにプ
リチャージする。その後ビット線選択回路１からの信号
によりビット線ＢＬ１、ＢＬ２を浮遊状態にし、ワード
線選択回路２からの信号によりワード線ＷＬ０をＨレベ
ルとして選択用トランジスタＱ００，Ｑ０１をオン状態
にする。この状態では、強誘電体キャパシタＣ００とビ
ット線ＢＬ１側のビット線キャパシタＣｂｌとが直列に
接続され、また同様に強誘電体キャパシタＣ０１とビッ
ト線ＢＬ２側のビット線キャパシタＣｂｌとが直列に接
続されている。次に、プレート線選択回路３からプレー
ト線ＰＬ０にＨレベルの電位を印加すると、ビット線Ｂ
Ｌ１，ＢＬ２の電位は、強誘電体キャパシタＣ００、Ｃ
０１とビット線キャパシタＣｂｌとの靜電容量に応じた
電位が両ビット線ＢＬ１、ＢＬ２上に発生する。記憶さ
れているデータが”１”であると、ビット線ＢＬ１側の
強誘電体キャパシタＣ００は分極反転し、これに起因す
る比較的高い電位がビット線ＢＬ１上に発生する。一
方、ビット線ＢＬ２側の強誘電体キャパシタＣ０１は分
極反転せず、極く低い電位がビット線ＢＬ２上に発生す
る。

【００１０】このビット線ＢＬ１及びＢＬ２間の電位差
をセンスアンプ４が検知して、データの”１”、”０”
を識別することになる。すなわち、 ・電位差（ＢＬ１−ＢＬ２）＞０の場合、データ”１”
と認識する。 ・電位差（ＢＬ１−ＢＬ２）＜０の場合、データ”０”
と認識する。

【００１１】そして、強誘電体キャパシタを用いたメモ
リはデータ読み出し時に一度データが破壊される破壊読
み出しであるから、センスアンプ４の検知内容に基づい
て、ビット線ＢＬ１，ＢＬ２にＨレベル、Ｌレベル（デ
ータ”１”の場合）の電圧が印加され、そのデータが再
書き込みされる。

【００１２】ここまで、２トランジスタ／２キャパシタ
・セル構造の強誘電体記憶装置について説明したが、１
トランジスタ／１キャパシタ・セル構造の強誘電体記憶
装置も知られている。１トランジスタ／１キャパシタ・
セル構造の強誘電体記憶装置は、読み出し時にビット線
上に発生する電位を検出するための基準電位を与える基
準電位発生手段を設けたものであり、その書き込み、読
み出し動作は２トランジスタ／２キャパシタ・セル構造
のものと、ほぼ同様である。

【００１３】以上のように強誘電体キャパシタを用いた
メモリセルのアレイを有する強誘電体記憶装置は、各メ
モリセルの記憶状態をビット線の電位で判別するもので
あるため、データ読み出し時の電圧マージンが確保され
ていることが必要である。

【００１４】このため、強誘電体記憶装置は、製造時、
検査時に、ウエハー状態、あるいはパッケージングの状
態で、メモリセルをスクリーニングしている。

【００１５】

【発明が解決しようとする課題】従来、強誘電体記憶装
置の製造時に、読み出し時の印加電圧を低下させて動作
を確認する電気的な特性測定、通常の使用温度より高め
の温度下で動作を確認する温度的な特性測定、あるいは
高温加速などの負荷をかけた特性測定等の方法により、
スクリーニングを行い、初期不良、あるいは書換、経年
による劣化で不良モードとなるものを検査していた。

【００１６】しかし、これらのスクリーニング方法で
は、強誘電体キャパシタを分極反転させる必要があるた
め印加電圧をあまり低下させることができないこと、ス
クリーニングに長い時間を要すること、被検査セルに過
酷な負荷を課すことなどの問題があった。

【００１７】そこで、本発明は、強誘電体記憶装置のス
クリーニングに際し、劣化による不良モードとなる強誘
電体メモリセルを、実際に劣化させることなくスクリー
ニングするとともに、スクリーニングに要する時間を短
縮した強誘電体記憶装置を得ることを目的とする。

【００１８】

【課題を解決するための手段】請求項１の強誘電体記憶
装置は、強誘電体キャパシタと、この強誘電体キャパシ
タの一端が接続され、浮遊キャパシタを有する読み出し
線と、前記浮遊キャパシタと並列に前記読み出し線に接
続可能なテスト用キャパシタとを備え、前記テスト用キ
ャパシタを前記読み出し線に接続した状態で、前記強誘
電体キャパシタの他端に電圧を印加し、前記読み出し線
に発生した電位を検知することを特徴とする。

【００１９】この構成によれば、強誘電体記憶装置のス
クリーニングに際して、通常ビット線である読み出し線
の浮遊キャパシタにテスト用キャパシタＣＴを付加し、
これによりスクリーニング時にメモリセルの強誘電体キ
ャパシタが実際に劣化したと等価な状態を作りだしてい
るから、劣化により不良となる強誘電体メモリセルを、
実際に劣化させることなくスクリーニングできるととも
に、スクリーニングに要する時間を短縮することができ
る。

【００２０】請求項２の強誘電体記憶装置は、第１の強
誘電体キャパシタと、この第１の強誘電体キャパシタと
逆の分極状態にされる第２の強誘電体キャパシタと、前
記第１の強誘電体キャパシタの一端が接続され、浮遊キ
ャパシタを有する第１ビット線と、前記第２の強誘電体
キャパシタの一端が接続され、浮遊キャパシタを有する
第２ビット線と、前記第１の強誘電体キャパシタの他端
及び前記第２の強誘電体キャパシタの他端に接続され、
所定の電圧を与えるプレート線と、前記浮遊キャパシタ
と並列に前記第１ビット線に接続可能な第１のテスト用
キャパシタと、前記浮遊キャパシタと並列に前記第２ビ
ット線に接続可能な第２のテスト用キャパシタと、前記
第１ビット線と前記第２ビット線との間に接続された電
圧検知手段とを備え、前記第１のテスト用キャパシタ及
び前記第２のテスト用キャパシタをそれぞれ前記第１ビ
ット線及び前記第２ビット線に接続した状態で、前記プ
レート線に電圧を印加することを特徴とする。

【００２１】この構成によれば、２トランジスタ／２キ
ャパシタ・セル構造の強誘電体記憶装置のスクリーニン
グに際して、両ビット線の浮遊キャパシタにテスト用キ
ャパシタＣｔを付加し、これによりスクリーニング時に
メモリセルの強誘電体キャパシタが実際に劣化したと等
価な状態を作りだしている。これにより、２トランジス
タ／２キャパシタ・セル構造の強誘電体記憶装置が有し
ているセンスアンプを用いて、劣化により不良となる強
誘電体メモリセルを、実際に劣化させることなくスクリ
ーニングできるとともに、スクリーニングに要する時間
を短縮することができる。

【００２２】請求項３の強誘電体記憶装置は、強誘電体
キャパシタと、この強誘電体キャパシタの一端が接続さ
れ、浮遊キャパシタを有するビット線と、前記強誘電体
キャパシタの他端に接続され、所定の電圧を与えるプレ
ート線と、前記浮遊キャパシタと並列に前記ビット線に
接続可能なテスト用キャパシタと、高電圧及び低電圧の
異なる参照電圧を発生する参照電圧発生回路と、前記ビ
ット線の電圧と前記参照電圧発生回路の参照電圧とが入
力される電圧検知手段とを備え、前記テスト用キャパシ
タを前記ビット線に接続した状態で、参照電圧発生回路
から低電圧の参照電圧を発生するとともに前記プレート
線に電圧を印加することを特徴とする。

【００２３】この構成によれば、１トランジスタ／１キ
ャパシタ・セル構造の強誘電体記憶装置のスクリーニン
グに際して、ビット線にテスト用キャパシタと選択用ト
ランジスタを設け、スクリーニングに際して選択用トラ
ンジスタをオンさせ、ビット線キャパシタにテスト用キ
ャパシタを付加するとともに、検出の基準電圧である参
照電圧を通常動作モード時の参照電圧より低い電圧に設
定する。これによりスクリーニング時にメモリセルの強
誘電体キャパシタが実際に劣化したと等価な状態を作り
だし、１トランジスタ／１キャパシタ・セル構造の強誘
電体記憶装置が有しているセンスアンプを用いて、短時
間にかつ強誘電体キャパシタに過酷な負荷を課すことな
く、スクリーニングを行うことができる。

【００２４】

【発明の実施の形態】以下、本発明の第１の実施例を図
１ないし図３を参照して説明する。

【００２５】図１は、本発明の、強誘電体メモリを使用
した、２トランジスタ／２キャパシタ・セル構造の強誘
電体記憶装置を示す図である。この図において、従来例
を示す図７と異なる点は、ビット線ＢＬ１と接地間にテ
スト用の強誘電体キャパシタＣｔとテスト用の選択トラ
ンジスタＱｔとを直列に接続して設け、ビット線ＢＬ２
と接地間に同じくテスト用の強誘電体キャパシタＣｔと
テスト用の選択トランジスタＱｔとを直列に接続して設
けて、テスト用のメモリセルＭＣｔを構成しているこ
と、および強誘電体記憶装置のスクリーニング時に、こ
れらのテスト用の選択用トランジスタＱｔのゲートに高
電位（Ｈレベル）を与えて、選択用トランジスタＱｔを
オンさせるためのテスト回路５を設けていること、であ
る。

【００２６】図１の強誘電体記憶装置は通常動作モード
と、強誘電体メモリセルのスクリーニングモード、すな
わちテストモードを有する。通常動作モード時には、テ
スト回路５は低電位（Ｌレベル）をテストラインＴＬに
与えており、テスト用の選択用トランジスタＱｔはいず
れもオフ状態にある。したがって、図１の強誘電体記憶
装置の通常動作モード時の書き込み動作、読み出し動作
は、従来例を示す図７におけると同様であるので、説明
を省略する。

【００２７】図１の強誘電体記憶装置において、強誘電
体メモリセルのスクリーニングモード時、すなわちテス
トモード時には、データの書き込み動作、及び読み出し
動作、すなわちスクリーニング動作は、つぎのように行
われる。ここでは強誘電体メモリセルＭＣＯを例とし
て、データの書き込み動作、読み出し動作を説明する。

【００２８】テストモード時の書き込みの動作である
が、ワード線ＷＬ０をワード線選択回路２によりＨレベ
ルにして選択用トランジスタＱ００、Ｑ０１をオン状態
にし、ビット線選択回路１によりビット線ＢＬ１、ＢＬ
２をＨレベル、Ｌレベルに設定する。この状態で、プレ
ート線選択回路３により、プレート線ＰＬ０の電位をま
ずＬレベル、ついでＨレベルに、さらにＬレベルとなる
ように、変化させる。

【００２９】プレート線ＰＬ０のこの電位変化Ｌレベル
−Ｈレベル−Ｌレベルを通じて、ビット線ＢＬ１側の強
誘電体キャパシタＣ００にはビット線ＢＬ１の電位Ｈレ
ベル、プレート線ＰＬ０の電位Ｌレベルのときに電位差
が加わり、ビット線ＢＬ１側の強誘電体キャパシタＣ０
０は正の分極状態になる。また、同様にビット線ＢＬ２
側の強誘電体キャパシタＣ０１にはビット線ＢＬ２の電
位Ｌレベル、プレート線ＰＬ０の電位Ｈレベルのときに
電位差が加わり、ビット線ＢＬ２側の強誘電体キャパシ
タＣ０１は負の分極状態になる。この状態をデータ”
１”の状態とすると、データ”０”を書き込む場合は、
ビット線ＢＬ１、ＢＬ２に与える電圧をそれぞれ逆にす
る。

【００３０】この書き込み動作時には、ビット線ＢＬ
１，ＢＬ２は、ビット線選択回路１の制御により、Ｈレ
ベルあるいはＬレベルの電位に設定される。したがっ
て、テスト用のメモリセルＭＣｔは、書き込み動作時に
は何等の作用もしておらず、データの書き込み動作に影
響を与えない。このことから、スクリーニングモード
時、すなわちテストモード時であっても、書き込み動作
時には、テスト用メモリセルＭＣ０の選択用トランジス
タＱｔをオン状態としておく必要はない。なお、テスト
モード時には、書き込み動作時、読み出し動作時に関わ
らず、テスト用メモリセルＭＣｔの選択用トランジスタ
Ｑｔをオン状態としておいてもよい。

【００３１】次に、テストモード時の読み出し動作、す
なわちスクリーニング動作、であるが、まず初期状態で
は、ビット線選択回路１によりビット線ＢＬ１，ＢＬ２
をそれぞれＬレベルに設定して０Ｖにプリチャージす
る。その後、ビット線選択回路１からの信号によりビッ
ト線ＢＬ１、ＢＬ２を浮遊状態にする。そして、テスト
回路５からＨレベルの信号をテストラインＴＬに与え
て、テスト用メモリセルＭＣｔの選択用トランジスタＱ
ｔをオン状態として、テスト用強誘電体キャパシタＣｔ
とビット線キャパシタＣｂｌとを並列に接続する。な
お、プレート線選択回路３によりプレート線ＰＬ０はＬ
レベルに設定されている。

【００３２】ワード線選択回路２からの信号によりワー
ド線ＷＬ０をＨレベルとし選択用トランジスタＱ００，
Ｑ０１をオン状態にする。この状態では、並列接続され
たビット線ＢＬ１側のビット線キャパシタＣｂｌとビッ
ト線ＢＬ１側のテスト用強誘電体キャパシタＣｔが、強
誘電体キャパシタＣ００と直列に接続される。また同様
に、並列接続されたビット線ＢＬ２側のビット線キャパ
シタＣｂｌとビット線ＢＬ２側のテスト用強誘電体キャ
パシタＣｔが、強誘電体キャパシタＣ０１と直列に接続
される。

【００３３】次に、プレート線選択回路３からプレート
線ＰＬ０にＨレベルの電位を印加すると、ビット線ＢＬ
１，ＢＬ２の電位は、強誘電体キャパシタＣ００、Ｃ０
１と、ビット線キャパシタＣｂｌとテスト用強誘電体キ
ャパシタＣｔとの並列接続されたキャパシタとの靜電容
量に応じた電位が両ビット線ＢＬ１、ＢＬ２上に発生す
る。

【００３４】記憶されているデータが”１”であると、
ビット線ＢＬ１側の強誘電体キャパシタＣ００は分極反
転し、これに起因する比較的高い電位がビット線ＢＬ１
上に発生する。一方、ビット線ＢＬ２側の強誘電体キャ
パシタＣ０１は分極反転せず、極く低い電位がビット線
ＢＬ２上に発生する。ビット線ＢＬ１の比較的高い電位
とビット線ＢＬ２の比較的低い電位とがセンスアンプ４
に印加される。センスアンプ４は印加される電位差が検
知レベルより大きいか小さいかで動作、不動作が決まる
ものであるから、センスアンプ４の動作、不動作、及び
動作の方向によって、強誘電体キャパシタの良否および
分極の方向が判別できる。

【００３５】すなわち、ビット線キャパシタＣｂｌにテ
スト用誘電体キャパシタＣｔが並列に接続されているか
ら、その並列静電容量が大きくなり、結果としてビット
線ＢＬ１，ＢＬ２に発生する電位は、通常モード時に発
生する電位より低い電位となる。このことは、強誘電体
キャパシタＣ００、Ｃ０１の静電容量が減少した状態、
すなわち劣化した状態と同様の低い電位が発生すること
になる。したがって、センスアンプ４に印加される両ビ
ット線ＢＬ１，ＢＬ２間の電位差が、センスアンプ４の
検知レベルより大きいか小さいかで動作、不動作が決ま
るセンスアンプ４の動作状態により、強誘電体キャパシ
タＣ００、Ｃ０１の良否が判定できる。

【００３６】従って、テストモード時のビット線に発生
する低い電位を利用して、センスアンプ４の動作状態を
判定することにより、現実に劣化している、あるいは劣
化傾向にある各メモリセルＭＣ０，ＭＣ１の強誘電体キ
ャパシタを、スクリーニングにより判定することができ
る。

【００３７】このスクリーニング時の検出状況を、図２
の等価回路、および図３の特性図を参照して詳しく説明
する。

【００３８】図２は、ビット線ＢＬ１側を表した等価回
路であり、Ｖｐｌはプレート線ＰＬにデータ読み出し時
に印加される電圧（Ｈレベル）であり、その他は図１に
おけると同じである。なお、ここでは各キャパシタの静
電容量をそれぞれＣ００，Ｃｂｌ，Ｃｔと表記してい
る。また、選択用トランジスタＱ００はオンとなってい
る。

【００３９】ビット線電位Ｖｂｌは、通常動作モード時
には、選択用トランジスタＱｔがオフしているため、
Ｖｂｌ＝Ｖｐｌ×Ｃ００／（Ｃ００＋Ｃｂｌ） とな
る。一方、テストモード時には、選択用トランジスタＱ
ｔがオンしているため、Ｖｂｌ＝Ｖｐｌ×Ｃ００／（Ｃ
００＋Ｃｂｌ＋Ｃｔ） となる。

【００４０】そして、強誘電体キャパシタの静電容量Ｃ
００の値は、キャパシタの分極状態に応じて大きく異な
り、またキャパシタの正常あるいは劣化の程度に応じて
変化する。従って、前記ビット線電位Ｖｂｌは、種々の
値をとることがわかる。

【００４１】図３は、強誘電体キャパシタの分極状態、
強誘電体キャパシタの正常、劣化の状態、及び通常動作
モード・テストモードの状態に応じて、ビット線ＢＬ
１，ＢＬ２に発生する電位を説明する特性図である。横
軸は電位Ｖを、縦軸は電荷量Ｑを示している。

【００４２】この図３において、Ａは正常な強誘電体キ
ャパシタの負の分極状態時の特性を、Ｂは正常な強誘電
体キャパシタの正の分極状態時の特性を、Ｃは劣化した
強誘電体キャパシタの負の分極状態時の特性を、Ｄは劣
化した強誘電体キャパシタの正の分極状態時の特性を、
それぞれ示している。１点鎖線は、通常モード時におけ
るＣ００とＣｂｌとの分圧比を示す傾きαを示し、２点
鎖線は、テストモード時におけるＣ００とＣｂｌ＋Ｃｔ
との分圧比を示す傾きβを示す。

【００４３】読みだし時にビット線に現れるビット線電
位Ｖｂｌは、次のように種々の値をとる。すなわち、通
常モード時には、各特性ＡないしＤと傾きαとの交点ａ
ないしｄの電位Ｖａ、Ｖｂ，Ｖｃ，Ｖｄのビット線電位
Ｖｂｌを発生し、テストモード時には、各特性Ａないし
Ｄと傾きβとの交点ａ′ないしｄ′の電位Ｖａ′、Ｖ
ｂ′，Ｖｃ′，Ｖｄ′のビット線電位Ｖｂｌを発生す
る。

【００４４】さて、図１、図３を参照して、読み出し時
の動作を説明する。

【００４５】読み出し時に両ビット線ＢＬ１，ＢＬ２に
発生する電位ＶａないしＶｄ、Ｖａ′ないしＶｄ′がセ
ンスアンプ４に印加され、この電位差がセンスアンプ４
の検知レベルより大きく、すなわち動作マージンがある
状態でセンスアンプ４が動作する。通常動作モード時に
はこのセンスアンプの動作時の電位差の正負により記憶
されたデータの内容”１”、”０”を判定する。一方、
テストモード時にはこのセンスアンプの動作あるいは不
動作により、メモリセルＭＣ０の強誘電体キャパシタＣ
００，Ｃ０１の正常、劣化すなわち良否を判定すること
になる。

【００４６】通常動作モード時の、読み出し動作の態様
は次の通りである。ここでは強誘電体キャパシタＣ００
の分極状態が正、強誘電体キャパシタＣ０１の分極状態
が負の場合を示している。これらの分極状態が逆の場合
にはデータが”０”となる。

【００４７】 ［通常モード時］ Ｃ００ Ｃ０１ ＢＬ１／ＢＬ２ センスアンプ データ 劣化度／分極 劣化度／分極 動作／マージン 正常 正 正常 負 Ｖｂ Ｖａ 〇 大 ”１” 劣化 正 正常 負 Ｖｄ Ｖａ 〇 小 ”１” 正常 正 劣化 負 Ｖｂ Ｖｃ 〇 大 ”１” 劣化 正 劣化 負 Ｖｄ Ｖｃ 〇 小 ”１”

【００４８】テスト動作モード時の、読み出し動作の態
様は次の通りである。メモリセルＭＣ０の劣化度、分極
状態により種々の態様があるが、センスアンプ４の動
作、不動作により強誘電体キャパシタの良、不良が判定
される。

【００４９】この実施例の２トランジスタ／２キャパシ
タ・セル構造の強誘電体記憶装置では、両ビット線ＢＬ
１，ＢＬ２に発生する電位の電位差がセンスアンプ４の
検知レベルより大きいか否かで強誘電体キャパシタの
良、不良が判定される。メモリセルのいずれかの強誘電
体キャパシタのみが劣化している場合には、両ビット線
ＢＬ１，ＢＬ２に発生する電位の電位差がセンスアンプ
４の検知レベル以上になることがあるから（＠印の場
合）、強誘電体キャパシタの分極状態を切り替えてテス
トを行い、両方の分極状態でテストすることが必要であ
る。

【００５０】このためには、一方の分極時でのスクリー
ニングで”不良”と判定されたメモリセルは除き、”
良”と判定されたメモリセルの分極を反転した上で再度
スクリーニングする。この２回目のスクリーニングでも
再び”良”と判定されたメモリセルが最終的に”良”の
メモリセルとなる。

【００５１】なお、不良と判定されたメモリセルは、当
然ながら、強誘電体記憶装置の利用可能なメモリセルか
ら、除外される。

【００５２】 ［テストモード時］ ＣＯＯ Ｃ０１ ＢＬ１／ＢＬ２ センスアンプ データ 劣化度／分極 劣化度／分極 動作／マージン 正常 正 正常 負 Ｖｂ′ Ｖａ′ 〇 中 ーー 劣化 正 正常 負 Ｖｄ′ Ｖａ′ × 無 不良 ＠正常 正 劣化 負 Ｖｂ′ Ｖｃ′ 〇 中 ーー 劣化 正 劣化 負 Ｖｄ′ Ｖｃ′ × 無 不良 正常 負 正常 正 Ｖａ′ Ｖｂ′ 〇 中 ーー ＠劣化 負 正常 正 Ｖｃ′ Ｖｂ′ 〇 中 ーー 正常 負 劣化 正 Ｖａ′ Ｖｄ′ × 無 不良 劣化 負 劣化 正 Ｖｃ′ Ｖｄ′ × 無 不良

【００５３】なお、以上の説明では、テスト用キャパシ
タは強誘電体キャパシタを用いているが、これを常誘電
体キャパシタとしてもよい。

【００５４】この実施例の２トランジスタ／２キャパシ
タ・セル構造の強誘電体記憶装置では、両ビット線ＢＬ
１，ＢＬ２にテスト用キャパシタＣｔと選択用トランジ
スタを設け、スクリーニングに際して選択用トランジス
タをオンさせ、ビット線キャパシタＣｂｌにテスト用キ
ャパシタＣｔを付加する。これによりスクリーニング時
にメモリセルの強誘電体キャパシタが実際に劣化したと
等価な状態を作りだし、２トランジスタ／２キャパシタ
・セル構造の強誘電体記憶装置が有しているセンスアン
プを用いて、短時間にかつ強誘電体キャパシタに過酷な
負荷を課すことなく、スクリーニングを行うことができ
る。

【００５５】つぎに、本発明の第２の実施例を図４及び
図５を参照して説明する。

【００５６】図４は、本発明の、強誘電体メモリを使用
した、１トランジスタ／１キャパシタ・セル構造の強誘
電体記憶装置を示す図である。この図において、Ｑ０・
Ｑ１は選択用トランジスタ、Ｃ０・Ｃ１は情報記憶用の
強誘電体キャパシタ、ＷＬ０・ＷＬ１は選択用トランジ
スタＱ０・Ｑ１のゲートに接続されたワード線、ＢＬは
ビット線、ＰＬ０・ＰＬ１はプレート線、Ｃｂｌはビッ
ト線ＢＬの寄生容量を示すビット線キャパシタ、ＭＣｔ
はテスト用の強誘電体キャパシタＣｔとテスト用の選択
トランジスタＱｔとからなるテスト用メモリセル、ＴＬ
はテストラインである。選択トランジスタＱ０，強誘電
体キャパシタＣ０は１組のメモリセルＭＣ０を構成し、
メモリセルＭＣ１も同様である。このようなメモリセル
が多数配置されて、メモリアレイが構成される。また、
１はビット線選択回路、２はワード線選択回路、３はプ
レート線選択回路、６は通常動作モード時の参照電圧Ｖ
ｒおよびテストモード時の参照電圧Ｖｒｔを発生する参
照電圧発生回路、４はビット線ＢＬの電位Ｖｂｌと参照
電圧Ｖｒ、Ｖｒｔとの電位差を検出するセンスアンプ、
５はテスト用の選択用トランジスタＱｔのゲートに高電
位（Ｈレベル）を与えて、選択用トランジスタＱｔをオ
ンさせるためのテスト回路５である。

【００５７】図４の強誘電体記憶装置は、図１と同じ
く、通常動作モードと、強誘電体メモリセルのスクリー
ニングモード、すなわちテストモードを有する。通常動
作モード時には、テスト回路５は低電位（Ｌレベル）を
テストラインＴＬに与えており、テスト用の選択トラン
ジスタＱｔはオフ状態にある。

【００５８】このように構成される強誘電体記憶装置に
おいて、通常動作モード時のデータの書き込み及び読み
出しは次のように行われる。ここでは強誘電体メモリセ
ルＭＣＯを例として、データの書き込み、読み出しを説
明する。

【００５９】通常動作モード時の書き込み動作である
が、ワード線ＷＬ０をワード線選択回路２によりＨレベ
ルにして選択用トランジスタＱ０をオン状態にし、ビッ
ト線選択回路１によりビット線ＢＬをＨレベルに設定す
る。この状態で、プレート線選択回路３により、プレー
ト線ＰＬ０の電位を、例えばまずＬレベル、ついでＨレ
ベルに、さらにＬレベルとなるように、変化させる。

【００６０】このプレート線ＰＬ０の電位変化Ｌ−Ｈ−
Ｌを通じて、強誘電体キャパシタＣ０は正の分極状態に
なる。この状態をデータ”１”の状態とすると、デー
タ”０”を書き込む場合は、ビット線ＢＬにＬレベルの
電圧を印加する。

【００６１】次に、通常動作モード時の読み出し動作で
あるが、まず初期状態ではプレート線選択回路３により
プレート線ＰＬ０をＬレベルに設定し、ビット線選択回
路１によりビット線ＢＬをＬレベルに設定して０Ｖにプ
リチャージする。その後ビット線選択回路１からの信号
によりビット線ＢＬを浮遊状態にし、ワード線選択回路
２からの信号によりワード線ＷＬ０をＨレベルとして選
択用トランジスタＱ０をオン状態にする。この状態で
は、強誘電体キャパシタＣ０とビット線キャパシタＣｂ
ｌとが直列に接続されている。次に、プレート線選択回
路３からプレート線ＰＬ０にＨレベルの電位を印加する
と、ビット線ＢＬの電位は、強誘電体キャパシタＣ０と
ビット線キャパシタＣｂｌとの靜電容量に応じた電位と
なる。記憶されているデータが”１”であると、強誘電
体キャパシタＣ０は分極反転し、これに起因する比較的
高い電位がビット線ＢＬ上に発生する。

【００６２】このビット線ＢＬの電位Ｖｂｌと通常動作
モード時の参照電圧Ｖｒとの電位差をセンスアンプ４が
検知して、データの”１”、”０”を識別することにな
る。なお、通常動作モード時の参照電圧Ｖｒは、強誘電
体キャパシタが正常な場合に発生する両電位のほぼ中間
の値に設定される。 ・電位差（Ｖｂｌ−Ｖｒ）＞０の場合、データ”１”と
認識する。 ・電位差（Ｖｂｌ−Ｖｒ）＜０の場合、データ”０”と
認識する。

【００６３】そして、強誘電体キャパシタを用いたメモ
リはデータ読み出し時に一度データが破壊される破壊読
み出しであるから、センスアンプ４の検知内容に基づい
て、ビット線ＢＬにＨレベル（データ”１”の場合）の
電圧が印加され、そのデータが再書き込みされる。

【００６４】図４の強誘電体記憶装置において、強誘電
体メモリセルのスクリーニングモード時、すなわちテス
トモード時には、データの書き込み動作、及び読み出し
動作、すなわちスクリーニング動作は、つぎのように行
われる。ここでは、通常動作モード時と同様に、強誘電
体メモリセルＭＣＯを例として、データの書き込み動
作、読み出し動作を説明する。なお、テストモード時の
参照電圧Ｖｒｔは、強誘電体キャパシタが正常で２つの
分極状態”正”、”負”に応じて、テストモード時に発
生する両電位のほぼ中間の値に設定される。

【００６５】テストモード時の書き込みの動作は、通常
動作モード時と同様である。すなわち、この書き込み動
作時には、ビット線ＢＬは、ビット線選択回路１の制御
により、Ｈレベル（あるいはＬレベル）の電位に設定さ
れる。したがって、テスト用のメモリセルＭＣｔは、書
き込み動作時には何等の作用もしておらず、データの書
き込み動作に影響を与えない。このことから、スクリー
ニングモード時、すなわちテストモード時であっても、
書き込み動作時には、テスト用メモリセルＭＣｔの選択
用トランジスタＱｔをオン状態としておく必要はない。
なお、テストモード時には、書き込み動作時、読み出し
動作に関わらず、テスト用メモリセルＭＣｔの選択用ト
ランジスタＱｔをオン状態としておいてもよい。

【００６６】次に、テストモード時の読み出し動作、す
なわちスクリーニング動作、であるが、まず初期状態で
は、ビット線選択回路１によりビット線ＢＬをそれぞれ
Ｌレベルに設定して０Ｖにプリチャージする。その後、
ビット線選択回路１からの信号によりビット線ＢＬを浮
遊状態にする。そして、テスト回路５からＨレベルの信
号をテストラインＴＬに与えて、テスト用メモリセルＭ
Ｃｔの選択用トランジスタＱｔをオン状態として、テス
ト用強誘電体キャパシタＣｔとビット線キャパシタＣｂ
ｌとを並列に接続する。なお、プレート線選択回路３に
よりプレート線ＰＬ０はＬレベルに設定されている。

【００６７】ワード線選択回路２からの信号によりワー
ド線ＷＬ０をＨレベルとし選択用トランジスタＱ０をオ
ン状態にする。この状態では、並列接続されたビット線
キャパシタＣｂｌとテスト用強誘電体キャパシタＣｔ
が、強誘電体キャパシタＣ０と直列に接続される。

【００６８】次に、プレート線選択回路３からプレート
線ＰＬ０にＨレベルの電位を印加すると、ビット線ＢＬ
の電位は、強誘電体キャパシタＣ０と、ビット線キャパ
シタＣｂｌとテスト用強誘電体キャパシタＣｔとの並列
接続されたキャパシタとの靜電容量に応じた電位がビッ
ト線ＢＬ上に発生する。

【００６９】記憶されているデータが”１”であると、
強誘電体キャパシタＣ０は分極反転し、これに起因する
比較的高い電位がビット線ＢＬ上に発生する。ビット線
ＢＬの比較的高い電位とテストモード用参照電圧Ｖｒｔ
（テストモード用参照電圧Ｖｒｔは、通常動作モード用
参照電圧Ｖｒより小さい電圧とされている）とがセンス
アンプ４に印加され、センスアンプ４はその電位差の方
向および大きさに応じて動作する。

【００７０】このとき、ビット線キャパシタＣｂｌにテ
スト用誘電体キャパシタＣｔが並列に接続されているか
ら、その並列静電容量が大きくなり、結果としてビット
線ＢＬに発生する電位は、通常モード時に発生する電位
より低い電位となる。このことは、強誘電体キャパシタ
Ｃ０の静電容量が減少した状態、すなわち劣化した状態
と同様の電位が発生することになるから、センスアンプ
４に印加されるビット線ＢＬの電位Ｖｂｌと参照電圧Ｖ
ｒｔ間の電位差が、センスアンプ４の検知レベルより大
きいか小さいかで動作、不動作が決まるセンスアンプ４
の動作状態により、強誘電体キャパシタＣ０の良否が判
定できる。

【００７１】従って、テストモード時のビット線に発生
する低い電位を利用して、センスアンプ４の動作状態を
判定することにより、現実に劣化している、あるいは劣
化傾向にある各メモリセルＭＣ０の強誘電体キャパシタ
を、スクリーニングにより判定することができる。

【００７２】このスクリーニング時の検出状況を、図５
の特性図を参照して詳しく説明する。

【００７３】図５は、図３の特性図と同様であり、異な
る点は、発生するビット線電圧と比較される参照電圧Ｖ
ｒ，Ｖｒｔが示されていることが異なっている。通常動
作モード時の参照電圧Ｖｒは、強誘電体キャパシタが正
常な場合にビット線ＢＬに発生する通常動作モード時の
ｂ点の電位Ｖｂとａ点の電位Ｖａとのほぼ中間の電位に
設定され、またテストモード時の参照電圧Ｖｒｔは、強
誘電体キャパシタが正常な場合にビット線ＢＬに発生す
るテストモード時のｂ′点の電位Ｖｂ′とａ′点の電位
Ｖａ′とのほぼ中間の電位に設定されている。

【００７４】さて、図４、図５を参照して、読み出し時
の動作を説明する。

【００７５】読み出し時にビット線ＢＬに発生する電位
ＶａないしＶｄ、Ｖａ′ないしＶｄ′がセンスアンプ４
に印加され、この電位と参照電圧Ｖｒ、Ｖｒｔとの電位
差がセンスアンプ４の検知レベルより大きく、すなわち
動作マージンがある状態でセンスアンプ４が動作する。
通常動作モード時にはこのセンスアンプの動作時の電位
差の正負により記憶されたデータの内容”１”、”０”
を判定する。一方、テストモード時にはこのセンスアン
プの動作あるいは不動作により、メモリセルＭＣ０の強
誘電体キャパシタＣ００，Ｃ０１の正常、劣化すなわち
良否を判定することになる。通常動作モード時の読み出
し動作は第１実施例におけると同様であるので省略す
る。

【００７６】テスト動作モード時の、読み出し動作の態
様は次の通りである。メモリセルＭＣ０の劣化度、分極
状態により種々の態様があるが、センスアンプ４の動
作、不動作により強誘電体キャパシタの良、不良が判定
される。

【００７７】この実施例の１トランジスタ／１キャパシ
タ・セル構造の強誘電体記憶装置では、ビット線ＢＬに
発生する電位とテストモード用参照電圧Ｖｒｔとの電位
差がセンスアンプ４の検知レベルより大きいか否かで強
誘電体キャパシタの良、不良が判定される。メモリセル
の強誘電体キャパシタが劣化している場合にも、ビット
線ＢＬに発生する電位とテストモード用参照電圧Ｖｒｔ
との電位差がセンスアンプ４の検知レベル以上になるこ
とがあるから（＠印の場合）、強誘電体キャパシタの分
極状態を切り替えてテストを行い、両方の分極状態でテ
ストすることが必要である。

【００７８】このためには、一方の分極時でのスクリー
ニングで”不良”と判定されたメモリセルは除き、”
良”と判定されたメモリセルの分極を反転した上で再度
スクリーニングする。この２回目のスクリーニングでも
再び”良”と判定されたメモリセルが最終的に”良”の
メモリセルとなる。

【００７９】なお、不良と判定されたメモリセルは、当
然ながら、強誘電体記憶装置の利用可能なメモリセルか
ら、除外される。

【００８０】 ［テストモード時］ ＣＯ Ｖｂｌ／Ｖｒｔ センスアンプ 判定 劣化度／分極 動作／マージン 正常 負 Ｖａ′ Ｖｒｔ 〇 中 ーー 正常 正 Ｖｂ′ Ｖｒｔ 〇 中 ーー ＠劣化 負 Ｖｃ′ Ｖｒｔ 〇 中 ーー 劣化 正 Ｖｄ′ Ｖｒｔ × 無 不良

【００８１】なお、以上の説明では、検出の基準電圧で
ある参照電圧Ｖｒｔを、強誘電体キャパシタが正常な場
合にビット線ＢＬに発生するテストモード時のｂ′点の
電位Ｖｂ′とａ′点の電位Ｖａ′とのほぼ中間の電位に
設定されているが、参照電圧Ｖｒｔを、強誘電体キャパ
シタが劣化している場合にビット線ＢＬに発生するｃ′
点の電位Ｖｃ′とｄ′点の電位Ｖｄ′とのほぼ中間の電
位に設定することもできる。この場合には、スクリーニ
ング時の強誘電体キャパシタの良否判定の方法を、対応
して変更する必要がある。

【００８２】また、テスト用キャパシタは強誘電体キャ
パシタを用いているが、第１実施例におけると同様に、
これを常誘電体キャパシタとしてもよい。

【００８３】この実施例の１トランジスタ／１キャパシ
タ・セル構造の強誘電体記憶装置では、ビット線ＢＬに
テスト用キャパシタＣｔと選択用トランジスタを設け、
スクリーニングに際して選択用トランジスタをオンさ
せ、ビット線キャパシタＣｂｌにテスト用キャパシタＣ
ｔを付加する。そして、検出の基準電圧である参照電圧
Ｖｒｔを通常動作モード時の参照電圧Ｖｒより低い電圧
に設定する。これによりスクリーニング時にメモリセル
の強誘電体キャパシタが実際に劣化したと等価な状態を
作りだし、１トランジスタ／１キャパシタ・セル構造の
強誘電体記憶装置が有しているセンスアンプを用いて、
短時間にかつ強誘電体キャパシタに過酷な負荷を課すこ
となく、スクリーニングを行うことができる。

【００８４】なお、本発明では、強誘電体記憶装置ＦＲ
ＡＭの検査工程でのスクリーニングを対象としている
が、本発明の基本的な考え方、すなわちビット線などへ
のテスト用キャパシタの付加によるキャパシタの検査
は、ダイナミック・ランダムアクセス・メモリスＤＲＡ
Ｍなどの常誘電体キャパシタにも適用することが可能で
ある。

【００８５】

【発明の効果】本発明の請求項１記載の構成によれば、
強誘電体記憶装置のスクリーニングに際して、通常ビッ
ト線である読み出し線の浮遊キャパシタにテスト用キャ
パシタＣＴを付加し、これによりスクリーニング時にメ
モリセルの強誘電体キャパシタが実際に劣化したと等価
な状態を作りだしているから、劣化により不良となる強
誘電体メモリセルを、実際に劣化させることなくスクリ
ーニングできるとともに、スクリーニングに要する時間
を短縮することができる。

【００８６】本発明の請求項２記載の構成によれば、２
トランジスタ／２キャパシタ・セル構造の強誘電体記憶
装置のスクリーニングに際して、両ビット線ＢＬ１，Ｂ
Ｌ２の浮遊キャパシタにテスト用キャパシタＣＴを付加
し、これによりスクリーニング時にメモリセルの強誘電
体キャパシタが実際に劣化したと等価な状態を作りだし
ている。これにより、２トランジスタ／２キャパシタ・
セル構造の強誘電体記憶装置が有しているセンスアンプ
を用いて、劣化により不良となる強誘電体メモリセル
を、実際に劣化させることなくスクリーニングできると
ともに、スクリーニングに要する時間を短縮することが
できる。

【００８７】本発明の請求項３記載の構成によれば、１
トランジスタ／１キャパシタ・セル構造の強誘電体記憶
装置のスクリーニングに際して、ビット線ＢＬにテスト
用キャパシタＣｔと選択用トランジスタを設け、スクリ
ーニングに際して選択用トランジスタをオンさせ、ビッ
ト線キャパシタＣｂｌにテスト用キャパシタＣｔを付加
するとともに、検出の基準電圧である参照電圧Ｖｒｔを
通常動作モード時の参照電圧Ｖｒより低い電圧に設定す
る。これによりスクリーニング時にメモリセルの強誘電
体キャパシタが実際に劣化したと等価な状態を作りだ
し、１トランジスタ／１キャパシタ・セル構造の強誘電
体記憶装置が有しているセンスアンプを用いて、短時間
にかつ強誘電体キャパシタに過酷な負荷を課すことな
く、スクリーニングを行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る２トランジスタ／２
キャパシタ・セル構造の強誘電体記憶装置を示す図であ
る。

【図２】本発明を説明するための等価回路を示す図であ
る。

【図３】本発明の第１実施例に係る強誘電体記憶装置の
読み出し電圧特性を示す図である。

【図４】本発明の第２実施例に係る１トランジスタ／１
キャパシタ・セル構造の強誘電体記憶装置を示す図であ
る。

【図５】本発明の第２実施例に係る強誘電体記憶装置の
読み出し電圧特性を示す図である。

【図６】強誘電体キャパシタの特性を示す図である。

【図７】従来の２トランジスタ／２キャパシタ・セル構
造の強誘電体記憶装置を示す図である。

【図８】プレート線の電圧変化を示す図である。

【符号の説明】

Ｑ００ないしＱ１１、Ｑ０、Ｃ０ 選択用トランジスタ Ｃ００ないしＣ１１、Ｃ０，Ｃ１ 情報記憶用の強誘電
体キャパシタ Ｃｂｌ ビット線キャパシタ Ｑｔ テスト用の選択用トランジスタ Ｃｔ テスト用の強誘電体キャパシタ ＷＬ０，ＷＬ１ ワード線 ＰＬ０，ＰＬ１ プレート線 ＢＬ１，ＢＬ２、ＢＬ ビット線 ＴＬ テスト線 １ ビット線選択回路 ２ ワード線選択回路 ３ プレート線選択回路 ４ センスアンプ ５ テスト回路 ６ 参照電圧発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 強誘電体キャパシタと、この強誘電体キ
   ャパシタの一端が接続され、ビット線キャパシタを有す
   る読み出し線と、前記ビット線キャパシタと並列に前記
   読み出し線に接続可能なテスト用キャパシタとを備え、
   前記テスト用キャパシタを前記読み出し線に接続した状
   態で、前記強誘電体キャパシタの他端に電圧を印加し、
   前記読み出し線に発生した電位を検知することを特徴と
   する強誘電体記憶装置。
2. 【請求項２】 第１の強誘電体キャパシタと、この第１
   の強誘電体キャパシタと逆の分極状態にされる第２の強
   誘電体キャパシタと、前記第１の強誘電体キャパシタの
   一端が接続され、ビット線キャパシタを有する第１ビッ
   ト線と、前記第２の強誘電体キャパシタの一端が接続さ
   れ、ビット線キャパシタを有する第２ビット線と、前記
   第１の強誘電体キャパシタの他端及び前記第２の強誘電
   体キャパシタの他端に接続され、所定の電圧を与えるプ
   レート線と、前記ビット線キャパシタと並列に前記第１
   ビット線に接続可能な第１のテスト用キャパシタと、前
   記ビット線キャパシタと並列に前記第２ビット線に接続
   可能な第２のテスト用キャパシタと、前記第１ビット線
   と前記第２ビット線との間に接続された電圧検知手段と
   を備え、前記第１のテスト用キャパシタ及び前記第２の
   テスト用キャパシタをそれぞれ前記第１ビット線及び前
   記第２ビット線に接続した状態で、前記プレート線に電
   圧を印加することを特徴とする強誘電体記憶装置。
3. 【請求項３】 強誘電体キャパシタと、この強誘電体キ
   ャパシタの一端が接続され、ビット線キャパシタを有す
   るビット線と、前記強誘電体キャパシタの他端に接続さ
   れ、所定の電圧を与えるプレート線と、前記ビット線キ
   ャパシタと並列に前記ビット線に接続可能なテスト用キ
   ャパシタと、高電圧及び低電圧の異なる参照電圧を発生
   する参照電圧発生回路と、前記ビット線の電圧と前記参
   照電圧発生回路の参照電圧とが入力される電圧検知手段
   とを備え、前記テスト用キャパシタを前記ビット線に接
   続した状態で、参照電圧発生回路から低電圧の参照電圧
   を発生するとともに前記プレート線に電圧を印加するこ
   とを特徴とする強誘電体記憶装置。