JPH11353898A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH11353898A JPH11353898A JP10157844A JP15784498A JPH11353898A JP H11353898 A JPH11353898 A JP H11353898A JP 10157844 A JP10157844 A JP 10157844A JP 15784498 A JP15784498 A JP 15784498A JP H11353898 A JPH11353898 A JP H11353898A
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Abstract
劣化による不良モードをとなる強誘電体メモリセルを、
実際に劣化させることなくスクリーニングするととも
に、スクリーニングに要する時間を短縮した強誘電体記
憶装置を得ること。 【解決手段】 強誘電体キャパシタと、この強誘電体キ
ャパシタの一端が接続され、浮遊キャパシタを有する読
み出し線と、前記浮遊キャパシタと並列に前記読み出し
線に接続可能なテスト用キャパシタとを備え、前記テス
ト用キャパシタを前記読み出し線に接続した状態で、前
記強誘電体キャパシタの他端に電圧を印加し、前記読み
出し線に発生した電位を検知することにより、スクリー
ニングを行うことを特徴とする。
Description
パシタの絶縁膜に強誘電体を用いた強誘電体記憶装置F
RAM、特に強誘電体メモリセルのアレイを有する強誘
電体記憶装置に関する。
に、電界Eが印加されたときに一旦発生した電気分極P
はその電界が印加されなくなっても残留し、上記電界と
は反対方向の向きにある程度以上の強さの電界が印加さ
れたときに分極の向きが反転するというヒステリシス特
性(図示A、B,C,D)を有する。
絶縁膜に用いた強誘電体メモリは、強誘電体薄膜の高速
な分極反転(分極反転速度は数ns)とその残留分極を
利用する高速書換が可能な不揮発性メモリである。
く(約3〜5V程度)、EEPROM,フラッシュメモ
リのように書き込みあるいは読み出しに高い電圧(例え
ば10ないし12V)をかける必要がなく、低電圧、単
一電源で動作できる。
した、2トランジスタ/2キャパシタ・セル構造の強誘
電体記憶装置を示す図である。この図において、Q00
ないしQ11は選択用トランジスタ、C00ないしC1
1は情報記憶用の強誘電体キャパシタ、WL0・WL1
は選択用トランジスタQ00ないしQ11のゲートに接
続されたワード線、BL1・BL2はビット線、PL0
・PL1はプレート線、Cblはビット線BL1、BL
2の寄生容量等からなるビット線キャパシタである。選
択用トランジスタQ00,強誘電体キャパシタC00お
よび選択用トランジスタQ01,強誘電体キャパシタC
01は1組のメモリセルMC0を構成し、メモリセルM
C1も同様である。このようなメモリセルが多数配置さ
れて、メモリアレイが構成される。また、1はビット線
選択回路、2はワード線選択回路、3はプレート線選択
回路、4はビット線BL1、BL2間の電位差を検出す
るセンスアンプである。
おいて、データの書き込み及び読み出しは次のように行
われる。ここでは強誘電体メモリセルMCOを例とし
て、データの書き込み、読み出しを説明する。
0をワード線選択回路2によりHレベルにして選択用ト
ランジスタQ00、Q01をオン状態にし、ビット選択
回路1によりビット線BL1をHレベル、ビット線BL
2をLレベルに設定する。この状態で、プレート線選択
回路3により、プレート線PL0の電位を例えば図8に
示すようにまずLレベル、ついでHレベルに、さらにL
レベルとなるように、変化させる。
Lを通じて、ビット線BL1側の強誘電体キャパシタC
00は正の分極状態になり、ビット線BL2側の強誘電
体キャパシタC01は負の分極状態になる。この状態を
データ”1”の状態とすると、データ”0”を書き込む
場合は、ビット線BL1、BL2に与える電圧をそれぞ
れ逆にする。
態ではプレート線選択回路3によりプレート線PL0を
Lレベルに設定し、ビット線選択回路1によりビット線
BL1,BL2をそれぞれLレベルに設定して0Vにプ
リチャージする。その後ビット線選択回路1からの信号
によりビット線BL1、BL2を浮遊状態にし、ワード
線選択回路2からの信号によりワード線WL0をHレベ
ルとして選択用トランジスタQ00,Q01をオン状態
にする。この状態では、強誘電体キャパシタC00とビ
ット線BL1側のビット線キャパシタCblとが直列に
接続され、また同様に強誘電体キャパシタC01とビッ
ト線BL2側のビット線キャパシタCblとが直列に接
続されている。次に、プレート線選択回路3からプレー
ト線PL0にHレベルの電位を印加すると、ビット線B
L1,BL2の電位は、強誘電体キャパシタC00、C
01とビット線キャパシタCblとの靜電容量に応じた
電位が両ビット線BL1、BL2上に発生する。記憶さ
れているデータが”1”であると、ビット線BL1側の
強誘電体キャパシタC00は分極反転し、これに起因す
る比較的高い電位がビット線BL1上に発生する。一
方、ビット線BL2側の強誘電体キャパシタC01は分
極反転せず、極く低い電位がビット線BL2上に発生す
る。
をセンスアンプ4が検知して、データの”1”、”0”
を識別することになる。すなわち、 ・電位差(BL1−BL2)>0の場合、データ”1”
と認識する。 ・電位差(BL1−BL2)<0の場合、データ”0”
と認識する。
リはデータ読み出し時に一度データが破壊される破壊読
み出しであるから、センスアンプ4の検知内容に基づい
て、ビット線BL1,BL2にHレベル、Lレベル(デ
ータ”1”の場合)の電圧が印加され、そのデータが再
書き込みされる。
・セル構造の強誘電体記憶装置について説明したが、1
トランジスタ/1キャパシタ・セル構造の強誘電体記憶
装置も知られている。1トランジスタ/1キャパシタ・
セル構造の強誘電体記憶装置は、読み出し時にビット線
上に発生する電位を検出するための基準電位を与える基
準電位発生手段を設けたものであり、その書き込み、読
み出し動作は2トランジスタ/2キャパシタ・セル構造
のものと、ほぼ同様である。
メモリセルのアレイを有する強誘電体記憶装置は、各メ
モリセルの記憶状態をビット線の電位で判別するもので
あるため、データ読み出し時の電圧マージンが確保され
ていることが必要である。
検査時に、ウエハー状態、あるいはパッケージングの状
態で、メモリセルをスクリーニングしている。
置の製造時に、読み出し時の印加電圧を低下させて動作
を確認する電気的な特性測定、通常の使用温度より高め
の温度下で動作を確認する温度的な特性測定、あるいは
高温加速などの負荷をかけた特性測定等の方法により、
スクリーニングを行い、初期不良、あるいは書換、経年
による劣化で不良モードとなるものを検査していた。
は、強誘電体キャパシタを分極反転させる必要があるた
め印加電圧をあまり低下させることができないこと、ス
クリーニングに長い時間を要すること、被検査セルに過
酷な負荷を課すことなどの問題があった。
クリーニングに際し、劣化による不良モードとなる強誘
電体メモリセルを、実際に劣化させることなくスクリー
ニングするとともに、スクリーニングに要する時間を短
縮した強誘電体記憶装置を得ることを目的とする。
装置は、強誘電体キャパシタと、この強誘電体キャパシ
タの一端が接続され、浮遊キャパシタを有する読み出し
線と、前記浮遊キャパシタと並列に前記読み出し線に接
続可能なテスト用キャパシタとを備え、前記テスト用キ
ャパシタを前記読み出し線に接続した状態で、前記強誘
電体キャパシタの他端に電圧を印加し、前記読み出し線
に発生した電位を検知することを特徴とする。
クリーニングに際して、通常ビット線である読み出し線
の浮遊キャパシタにテスト用キャパシタCTを付加し、
これによりスクリーニング時にメモリセルの強誘電体キ
ャパシタが実際に劣化したと等価な状態を作りだしてい
るから、劣化により不良となる強誘電体メモリセルを、
実際に劣化させることなくスクリーニングできるととも
に、スクリーニングに要する時間を短縮することができ
る。
誘電体キャパシタと、この第1の強誘電体キャパシタと
逆の分極状態にされる第2の強誘電体キャパシタと、前
記第1の強誘電体キャパシタの一端が接続され、浮遊キ
ャパシタを有する第1ビット線と、前記第2の強誘電体
キャパシタの一端が接続され、浮遊キャパシタを有する
第2ビット線と、前記第1の強誘電体キャパシタの他端
及び前記第2の強誘電体キャパシタの他端に接続され、
所定の電圧を与えるプレート線と、前記浮遊キャパシタ
と並列に前記第1ビット線に接続可能な第1のテスト用
キャパシタと、前記浮遊キャパシタと並列に前記第2ビ
ット線に接続可能な第2のテスト用キャパシタと、前記
第1ビット線と前記第2ビット線との間に接続された電
圧検知手段とを備え、前記第1のテスト用キャパシタ及
び前記第2のテスト用キャパシタをそれぞれ前記第1ビ
ット線及び前記第2ビット線に接続した状態で、前記プ
レート線に電圧を印加することを特徴とする。
ャパシタ・セル構造の強誘電体記憶装置のスクリーニン
グに際して、両ビット線の浮遊キャパシタにテスト用キ
ャパシタCtを付加し、これによりスクリーニング時に
メモリセルの強誘電体キャパシタが実際に劣化したと等
価な状態を作りだしている。これにより、2トランジス
タ/2キャパシタ・セル構造の強誘電体記憶装置が有し
ているセンスアンプを用いて、劣化により不良となる強
誘電体メモリセルを、実際に劣化させることなくスクリ
ーニングできるとともに、スクリーニングに要する時間
を短縮することができる。
キャパシタと、この強誘電体キャパシタの一端が接続さ
れ、浮遊キャパシタを有するビット線と、前記強誘電体
キャパシタの他端に接続され、所定の電圧を与えるプレ
ート線と、前記浮遊キャパシタと並列に前記ビット線に
接続可能なテスト用キャパシタと、高電圧及び低電圧の
異なる参照電圧を発生する参照電圧発生回路と、前記ビ
ット線の電圧と前記参照電圧発生回路の参照電圧とが入
力される電圧検知手段とを備え、前記テスト用キャパシ
タを前記ビット線に接続した状態で、参照電圧発生回路
から低電圧の参照電圧を発生するとともに前記プレート
線に電圧を印加することを特徴とする。
ャパシタ・セル構造の強誘電体記憶装置のスクリーニン
グに際して、ビット線にテスト用キャパシタと選択用ト
ランジスタを設け、スクリーニングに際して選択用トラ
ンジスタをオンさせ、ビット線キャパシタにテスト用キ
ャパシタを付加するとともに、検出の基準電圧である参
照電圧を通常動作モード時の参照電圧より低い電圧に設
定する。これによりスクリーニング時にメモリセルの強
誘電体キャパシタが実際に劣化したと等価な状態を作り
だし、1トランジスタ/1キャパシタ・セル構造の強誘
電体記憶装置が有しているセンスアンプを用いて、短時
間にかつ強誘電体キャパシタに過酷な負荷を課すことな
く、スクリーニングを行うことができる。
1ないし図3を参照して説明する。
した、2トランジスタ/2キャパシタ・セル構造の強誘
電体記憶装置を示す図である。この図において、従来例
を示す図7と異なる点は、ビット線BL1と接地間にテ
スト用の強誘電体キャパシタCtとテスト用の選択トラ
ンジスタQtとを直列に接続して設け、ビット線BL2
と接地間に同じくテスト用の強誘電体キャパシタCtと
テスト用の選択トランジスタQtとを直列に接続して設
けて、テスト用のメモリセルMCtを構成しているこ
と、および強誘電体記憶装置のスクリーニング時に、こ
れらのテスト用の選択用トランジスタQtのゲートに高
電位(Hレベル)を与えて、選択用トランジスタQtを
オンさせるためのテスト回路5を設けていること、であ
る。
と、強誘電体メモリセルのスクリーニングモード、すな
わちテストモードを有する。通常動作モード時には、テ
スト回路5は低電位(Lレベル)をテストラインTLに
与えており、テスト用の選択用トランジスタQtはいず
れもオフ状態にある。したがって、図1の強誘電体記憶
装置の通常動作モード時の書き込み動作、読み出し動作
は、従来例を示す図7におけると同様であるので、説明
を省略する。
体メモリセルのスクリーニングモード時、すなわちテス
トモード時には、データの書き込み動作、及び読み出し
動作、すなわちスクリーニング動作は、つぎのように行
われる。ここでは強誘電体メモリセルMCOを例とし
て、データの書き込み動作、読み出し動作を説明する。
が、ワード線WL0をワード線選択回路2によりHレベ
ルにして選択用トランジスタQ00、Q01をオン状態
にし、ビット線選択回路1によりビット線BL1、BL
2をHレベル、Lレベルに設定する。この状態で、プレ
ート線選択回路3により、プレート線PL0の電位をま
ずLレベル、ついでHレベルに、さらにLレベルとなる
ように、変化させる。
−Hレベル−Lレベルを通じて、ビット線BL1側の強
誘電体キャパシタC00にはビット線BL1の電位Hレ
ベル、プレート線PL0の電位Lレベルのときに電位差
が加わり、ビット線BL1側の強誘電体キャパシタC0
0は正の分極状態になる。また、同様にビット線BL2
側の強誘電体キャパシタC01にはビット線BL2の電
位Lレベル、プレート線PL0の電位Hレベルのときに
電位差が加わり、ビット線BL2側の強誘電体キャパシ
タC01は負の分極状態になる。この状態をデータ”
1”の状態とすると、データ”0”を書き込む場合は、
ビット線BL1、BL2に与える電圧をそれぞれ逆にす
る。
1,BL2は、ビット線選択回路1の制御により、Hレ
ベルあるいはLレベルの電位に設定される。したがっ
て、テスト用のメモリセルMCtは、書き込み動作時に
は何等の作用もしておらず、データの書き込み動作に影
響を与えない。このことから、スクリーニングモード
時、すなわちテストモード時であっても、書き込み動作
時には、テスト用メモリセルMC0の選択用トランジス
タQtをオン状態としておく必要はない。なお、テスト
モード時には、書き込み動作時、読み出し動作時に関わ
らず、テスト用メモリセルMCtの選択用トランジスタ
Qtをオン状態としておいてもよい。
なわちスクリーニング動作、であるが、まず初期状態で
は、ビット線選択回路1によりビット線BL1,BL2
をそれぞれLレベルに設定して0Vにプリチャージす
る。その後、ビット線選択回路1からの信号によりビッ
ト線BL1、BL2を浮遊状態にする。そして、テスト
回路5からHレベルの信号をテストラインTLに与え
て、テスト用メモリセルMCtの選択用トランジスタQ
tをオン状態として、テスト用強誘電体キャパシタCt
とビット線キャパシタCblとを並列に接続する。な
お、プレート線選択回路3によりプレート線PL0はL
レベルに設定されている。
ド線WL0をHレベルとし選択用トランジスタQ00,
Q01をオン状態にする。この状態では、並列接続され
たビット線BL1側のビット線キャパシタCblとビッ
ト線BL1側のテスト用強誘電体キャパシタCtが、強
誘電体キャパシタC00と直列に接続される。また同様
に、並列接続されたビット線BL2側のビット線キャパ
シタCblとビット線BL2側のテスト用強誘電体キャ
パシタCtが、強誘電体キャパシタC01と直列に接続
される。
線PL0にHレベルの電位を印加すると、ビット線BL
1,BL2の電位は、強誘電体キャパシタC00、C0
1と、ビット線キャパシタCblとテスト用強誘電体キ
ャパシタCtとの並列接続されたキャパシタとの靜電容
量に応じた電位が両ビット線BL1、BL2上に発生す
る。
ビット線BL1側の強誘電体キャパシタC00は分極反
転し、これに起因する比較的高い電位がビット線BL1
上に発生する。一方、ビット線BL2側の強誘電体キャ
パシタC01は分極反転せず、極く低い電位がビット線
BL2上に発生する。ビット線BL1の比較的高い電位
とビット線BL2の比較的低い電位とがセンスアンプ4
に印加される。センスアンプ4は印加される電位差が検
知レベルより大きいか小さいかで動作、不動作が決まる
ものであるから、センスアンプ4の動作、不動作、及び
動作の方向によって、強誘電体キャパシタの良否および
分極の方向が判別できる。
スト用誘電体キャパシタCtが並列に接続されているか
ら、その並列静電容量が大きくなり、結果としてビット
線BL1,BL2に発生する電位は、通常モード時に発
生する電位より低い電位となる。このことは、強誘電体
キャパシタC00、C01の静電容量が減少した状態、
すなわち劣化した状態と同様の低い電位が発生すること
になる。したがって、センスアンプ4に印加される両ビ
ット線BL1,BL2間の電位差が、センスアンプ4の
検知レベルより大きいか小さいかで動作、不動作が決ま
るセンスアンプ4の動作状態により、強誘電体キャパシ
タC00、C01の良否が判定できる。
する低い電位を利用して、センスアンプ4の動作状態を
判定することにより、現実に劣化している、あるいは劣
化傾向にある各メモリセルMC0,MC1の強誘電体キ
ャパシタを、スクリーニングにより判定することができ
る。
の等価回路、および図3の特性図を参照して詳しく説明
する。
路であり、Vplはプレート線PLにデータ読み出し時
に印加される電圧(Hレベル)であり、その他は図1に
おけると同じである。なお、ここでは各キャパシタの静
電容量をそれぞれC00,Cbl,Ctと表記してい
る。また、選択用トランジスタQ00はオンとなってい
る。
には、選択用トランジスタQtがオフしているため、
Vbl=Vpl×C00/(C00+Cbl) とな
る。一方、テストモード時には、選択用トランジスタQ
tがオンしているため、Vbl=Vpl×C00/(C
00+Cbl+Ct) となる。
00の値は、キャパシタの分極状態に応じて大きく異な
り、またキャパシタの正常あるいは劣化の程度に応じて
変化する。従って、前記ビット線電位Vblは、種々の
値をとることがわかる。
強誘電体キャパシタの正常、劣化の状態、及び通常動作
モード・テストモードの状態に応じて、ビット線BL
1,BL2に発生する電位を説明する特性図である。横
軸は電位Vを、縦軸は電荷量Qを示している。
ャパシタの負の分極状態時の特性を、Bは正常な強誘電
体キャパシタの正の分極状態時の特性を、Cは劣化した
強誘電体キャパシタの負の分極状態時の特性を、Dは劣
化した強誘電体キャパシタの正の分極状態時の特性を、
それぞれ示している。1点鎖線は、通常モード時におけ
るC00とCblとの分圧比を示す傾きαを示し、2点
鎖線は、テストモード時におけるC00とCbl+Ct
との分圧比を示す傾きβを示す。
位Vblは、次のように種々の値をとる。すなわち、通
常モード時には、各特性AないしDと傾きαとの交点a
ないしdの電位Va、Vb,Vc,Vdのビット線電位
Vblを発生し、テストモード時には、各特性Aないし
Dと傾きβとの交点a′ないしd′の電位Va′、V
b′,Vc′,Vd′のビット線電位Vblを発生す
る。
の動作を説明する。
発生する電位VaないしVd、Va′ないしVd′がセ
ンスアンプ4に印加され、この電位差がセンスアンプ4
の検知レベルより大きく、すなわち動作マージンがある
状態でセンスアンプ4が動作する。通常動作モード時に
はこのセンスアンプの動作時の電位差の正負により記憶
されたデータの内容”1”、”0”を判定する。一方、
テストモード時にはこのセンスアンプの動作あるいは不
動作により、メモリセルMC0の強誘電体キャパシタC
00,C01の正常、劣化すなわち良否を判定すること
になる。
は次の通りである。ここでは強誘電体キャパシタC00
の分極状態が正、強誘電体キャパシタC01の分極状態
が負の場合を示している。これらの分極状態が逆の場合
にはデータが”0”となる。
様は次の通りである。メモリセルMC0の劣化度、分極
状態により種々の態様があるが、センスアンプ4の動
作、不動作により強誘電体キャパシタの良、不良が判定
される。
タ・セル構造の強誘電体記憶装置では、両ビット線BL
1,BL2に発生する電位の電位差がセンスアンプ4の
検知レベルより大きいか否かで強誘電体キャパシタの
良、不良が判定される。メモリセルのいずれかの強誘電
体キャパシタのみが劣化している場合には、両ビット線
BL1,BL2に発生する電位の電位差がセンスアンプ
4の検知レベル以上になることがあるから(@印の場
合)、強誘電体キャパシタの分極状態を切り替えてテス
トを行い、両方の分極状態でテストすることが必要であ
る。
ニングで”不良”と判定されたメモリセルは除き、”
良”と判定されたメモリセルの分極を反転した上で再度
スクリーニングする。この2回目のスクリーニングでも
再び”良”と判定されたメモリセルが最終的に”良”の
メモリセルとなる。
然ながら、強誘電体記憶装置の利用可能なメモリセルか
ら、除外される。
タは強誘電体キャパシタを用いているが、これを常誘電
体キャパシタとしてもよい。
タ・セル構造の強誘電体記憶装置では、両ビット線BL
1,BL2にテスト用キャパシタCtと選択用トランジ
スタを設け、スクリーニングに際して選択用トランジス
タをオンさせ、ビット線キャパシタCblにテスト用キ
ャパシタCtを付加する。これによりスクリーニング時
にメモリセルの強誘電体キャパシタが実際に劣化したと
等価な状態を作りだし、2トランジスタ/2キャパシタ
・セル構造の強誘電体記憶装置が有しているセンスアン
プを用いて、短時間にかつ強誘電体キャパシタに過酷な
負荷を課すことなく、スクリーニングを行うことができ
る。
図5を参照して説明する。
した、1トランジスタ/1キャパシタ・セル構造の強誘
電体記憶装置を示す図である。この図において、Q0・
Q1は選択用トランジスタ、C0・C1は情報記憶用の
強誘電体キャパシタ、WL0・WL1は選択用トランジ
スタQ0・Q1のゲートに接続されたワード線、BLは
ビット線、PL0・PL1はプレート線、Cblはビッ
ト線BLの寄生容量を示すビット線キャパシタ、MCt
はテスト用の強誘電体キャパシタCtとテスト用の選択
トランジスタQtとからなるテスト用メモリセル、TL
はテストラインである。選択トランジスタQ0,強誘電
体キャパシタC0は1組のメモリセルMC0を構成し、
メモリセルMC1も同様である。このようなメモリセル
が多数配置されて、メモリアレイが構成される。また、
1はビット線選択回路、2はワード線選択回路、3はプ
レート線選択回路、6は通常動作モード時の参照電圧V
rおよびテストモード時の参照電圧Vrtを発生する参
照電圧発生回路、4はビット線BLの電位Vblと参照
電圧Vr、Vrtとの電位差を検出するセンスアンプ、
5はテスト用の選択用トランジスタQtのゲートに高電
位(Hレベル)を与えて、選択用トランジスタQtをオ
ンさせるためのテスト回路5である。
く、通常動作モードと、強誘電体メモリセルのスクリー
ニングモード、すなわちテストモードを有する。通常動
作モード時には、テスト回路5は低電位(Lレベル)を
テストラインTLに与えており、テスト用の選択トラン
ジスタQtはオフ状態にある。
おいて、通常動作モード時のデータの書き込み及び読み
出しは次のように行われる。ここでは強誘電体メモリセ
ルMCOを例として、データの書き込み、読み出しを説
明する。
が、ワード線WL0をワード線選択回路2によりHレベ
ルにして選択用トランジスタQ0をオン状態にし、ビッ
ト線選択回路1によりビット線BLをHレベルに設定す
る。この状態で、プレート線選択回路3により、プレー
ト線PL0の電位を、例えばまずLレベル、ついでHレ
ベルに、さらにLレベルとなるように、変化させる。
Lを通じて、強誘電体キャパシタC0は正の分極状態に
なる。この状態をデータ”1”の状態とすると、デー
タ”0”を書き込む場合は、ビット線BLにLレベルの
電圧を印加する。
あるが、まず初期状態ではプレート線選択回路3により
プレート線PL0をLレベルに設定し、ビット線選択回
路1によりビット線BLをLレベルに設定して0Vにプ
リチャージする。その後ビット線選択回路1からの信号
によりビット線BLを浮遊状態にし、ワード線選択回路
2からの信号によりワード線WL0をHレベルとして選
択用トランジスタQ0をオン状態にする。この状態で
は、強誘電体キャパシタC0とビット線キャパシタCb
lとが直列に接続されている。次に、プレート線選択回
路3からプレート線PL0にHレベルの電位を印加する
と、ビット線BLの電位は、強誘電体キャパシタC0と
ビット線キャパシタCblとの靜電容量に応じた電位と
なる。記憶されているデータが”1”であると、強誘電
体キャパシタC0は分極反転し、これに起因する比較的
高い電位がビット線BL上に発生する。
モード時の参照電圧Vrとの電位差をセンスアンプ4が
検知して、データの”1”、”0”を識別することにな
る。なお、通常動作モード時の参照電圧Vrは、強誘電
体キャパシタが正常な場合に発生する両電位のほぼ中間
の値に設定される。 ・電位差(Vbl−Vr)>0の場合、データ”1”と
認識する。 ・電位差(Vbl−Vr)<0の場合、データ”0”と
認識する。
リはデータ読み出し時に一度データが破壊される破壊読
み出しであるから、センスアンプ4の検知内容に基づい
て、ビット線BLにHレベル(データ”1”の場合)の
電圧が印加され、そのデータが再書き込みされる。
体メモリセルのスクリーニングモード時、すなわちテス
トモード時には、データの書き込み動作、及び読み出し
動作、すなわちスクリーニング動作は、つぎのように行
われる。ここでは、通常動作モード時と同様に、強誘電
体メモリセルMCOを例として、データの書き込み動
作、読み出し動作を説明する。なお、テストモード時の
参照電圧Vrtは、強誘電体キャパシタが正常で2つの
分極状態”正”、”負”に応じて、テストモード時に発
生する両電位のほぼ中間の値に設定される。
動作モード時と同様である。すなわち、この書き込み動
作時には、ビット線BLは、ビット線選択回路1の制御
により、Hレベル(あるいはLレベル)の電位に設定さ
れる。したがって、テスト用のメモリセルMCtは、書
き込み動作時には何等の作用もしておらず、データの書
き込み動作に影響を与えない。このことから、スクリー
ニングモード時、すなわちテストモード時であっても、
書き込み動作時には、テスト用メモリセルMCtの選択
用トランジスタQtをオン状態としておく必要はない。
なお、テストモード時には、書き込み動作時、読み出し
動作に関わらず、テスト用メモリセルMCtの選択用ト
ランジスタQtをオン状態としておいてもよい。
なわちスクリーニング動作、であるが、まず初期状態で
は、ビット線選択回路1によりビット線BLをそれぞれ
Lレベルに設定して0Vにプリチャージする。その後、
ビット線選択回路1からの信号によりビット線BLを浮
遊状態にする。そして、テスト回路5からHレベルの信
号をテストラインTLに与えて、テスト用メモリセルM
Ctの選択用トランジスタQtをオン状態として、テス
ト用強誘電体キャパシタCtとビット線キャパシタCb
lとを並列に接続する。なお、プレート線選択回路3に
よりプレート線PL0はLレベルに設定されている。
ド線WL0をHレベルとし選択用トランジスタQ0をオ
ン状態にする。この状態では、並列接続されたビット線
キャパシタCblとテスト用強誘電体キャパシタCt
が、強誘電体キャパシタC0と直列に接続される。
線PL0にHレベルの電位を印加すると、ビット線BL
の電位は、強誘電体キャパシタC0と、ビット線キャパ
シタCblとテスト用強誘電体キャパシタCtとの並列
接続されたキャパシタとの靜電容量に応じた電位がビッ
ト線BL上に発生する。
強誘電体キャパシタC0は分極反転し、これに起因する
比較的高い電位がビット線BL上に発生する。ビット線
BLの比較的高い電位とテストモード用参照電圧Vrt
(テストモード用参照電圧Vrtは、通常動作モード用
参照電圧Vrより小さい電圧とされている)とがセンス
アンプ4に印加され、センスアンプ4はその電位差の方
向および大きさに応じて動作する。
スト用誘電体キャパシタCtが並列に接続されているか
ら、その並列静電容量が大きくなり、結果としてビット
線BLに発生する電位は、通常モード時に発生する電位
より低い電位となる。このことは、強誘電体キャパシタ
C0の静電容量が減少した状態、すなわち劣化した状態
と同様の電位が発生することになるから、センスアンプ
4に印加されるビット線BLの電位Vblと参照電圧V
rt間の電位差が、センスアンプ4の検知レベルより大
きいか小さいかで動作、不動作が決まるセンスアンプ4
の動作状態により、強誘電体キャパシタC0の良否が判
定できる。
する低い電位を利用して、センスアンプ4の動作状態を
判定することにより、現実に劣化している、あるいは劣
化傾向にある各メモリセルMC0の強誘電体キャパシタ
を、スクリーニングにより判定することができる。
の特性図を参照して詳しく説明する。
る点は、発生するビット線電圧と比較される参照電圧V
r,Vrtが示されていることが異なっている。通常動
作モード時の参照電圧Vrは、強誘電体キャパシタが正
常な場合にビット線BLに発生する通常動作モード時の
b点の電位Vbとa点の電位Vaとのほぼ中間の電位に
設定され、またテストモード時の参照電圧Vrtは、強
誘電体キャパシタが正常な場合にビット線BLに発生す
るテストモード時のb′点の電位Vb′とa′点の電位
Va′とのほぼ中間の電位に設定されている。
の動作を説明する。
VaないしVd、Va′ないしVd′がセンスアンプ4
に印加され、この電位と参照電圧Vr、Vrtとの電位
差がセンスアンプ4の検知レベルより大きく、すなわち
動作マージンがある状態でセンスアンプ4が動作する。
通常動作モード時にはこのセンスアンプの動作時の電位
差の正負により記憶されたデータの内容”1”、”0”
を判定する。一方、テストモード時にはこのセンスアン
プの動作あるいは不動作により、メモリセルMC0の強
誘電体キャパシタC00,C01の正常、劣化すなわち
良否を判定することになる。通常動作モード時の読み出
し動作は第1実施例におけると同様であるので省略す
る。
様は次の通りである。メモリセルMC0の劣化度、分極
状態により種々の態様があるが、センスアンプ4の動
作、不動作により強誘電体キャパシタの良、不良が判定
される。
タ・セル構造の強誘電体記憶装置では、ビット線BLに
発生する電位とテストモード用参照電圧Vrtとの電位
差がセンスアンプ4の検知レベルより大きいか否かで強
誘電体キャパシタの良、不良が判定される。メモリセル
の強誘電体キャパシタが劣化している場合にも、ビット
線BLに発生する電位とテストモード用参照電圧Vrt
との電位差がセンスアンプ4の検知レベル以上になるこ
とがあるから(@印の場合)、強誘電体キャパシタの分
極状態を切り替えてテストを行い、両方の分極状態でテ
ストすることが必要である。
ニングで”不良”と判定されたメモリセルは除き、”
良”と判定されたメモリセルの分極を反転した上で再度
スクリーニングする。この2回目のスクリーニングでも
再び”良”と判定されたメモリセルが最終的に”良”の
メモリセルとなる。
然ながら、強誘電体記憶装置の利用可能なメモリセルか
ら、除外される。
ある参照電圧Vrtを、強誘電体キャパシタが正常な場
合にビット線BLに発生するテストモード時のb′点の
電位Vb′とa′点の電位Va′とのほぼ中間の電位に
設定されているが、参照電圧Vrtを、強誘電体キャパ
シタが劣化している場合にビット線BLに発生するc′
点の電位Vc′とd′点の電位Vd′とのほぼ中間の電
位に設定することもできる。この場合には、スクリーニ
ング時の強誘電体キャパシタの良否判定の方法を、対応
して変更する必要がある。
パシタを用いているが、第1実施例におけると同様に、
これを常誘電体キャパシタとしてもよい。
タ・セル構造の強誘電体記憶装置では、ビット線BLに
テスト用キャパシタCtと選択用トランジスタを設け、
スクリーニングに際して選択用トランジスタをオンさ
せ、ビット線キャパシタCblにテスト用キャパシタC
tを付加する。そして、検出の基準電圧である参照電圧
Vrtを通常動作モード時の参照電圧Vrより低い電圧
に設定する。これによりスクリーニング時にメモリセル
の強誘電体キャパシタが実際に劣化したと等価な状態を
作りだし、1トランジスタ/1キャパシタ・セル構造の
強誘電体記憶装置が有しているセンスアンプを用いて、
短時間にかつ強誘電体キャパシタに過酷な負荷を課すこ
となく、スクリーニングを行うことができる。
AMの検査工程でのスクリーニングを対象としている
が、本発明の基本的な考え方、すなわちビット線などへ
のテスト用キャパシタの付加によるキャパシタの検査
は、ダイナミック・ランダムアクセス・メモリスDRA
Mなどの常誘電体キャパシタにも適用することが可能で
ある。
強誘電体記憶装置のスクリーニングに際して、通常ビッ
ト線である読み出し線の浮遊キャパシタにテスト用キャ
パシタCTを付加し、これによりスクリーニング時にメ
モリセルの強誘電体キャパシタが実際に劣化したと等価
な状態を作りだしているから、劣化により不良となる強
誘電体メモリセルを、実際に劣化させることなくスクリ
ーニングできるとともに、スクリーニングに要する時間
を短縮することができる。
トランジスタ/2キャパシタ・セル構造の強誘電体記憶
装置のスクリーニングに際して、両ビット線BL1,B
L2の浮遊キャパシタにテスト用キャパシタCTを付加
し、これによりスクリーニング時にメモリセルの強誘電
体キャパシタが実際に劣化したと等価な状態を作りだし
ている。これにより、2トランジスタ/2キャパシタ・
セル構造の強誘電体記憶装置が有しているセンスアンプ
を用いて、劣化により不良となる強誘電体メモリセル
を、実際に劣化させることなくスクリーニングできると
ともに、スクリーニングに要する時間を短縮することが
できる。
トランジスタ/1キャパシタ・セル構造の強誘電体記憶
装置のスクリーニングに際して、ビット線BLにテスト
用キャパシタCtと選択用トランジスタを設け、スクリ
ーニングに際して選択用トランジスタをオンさせ、ビッ
ト線キャパシタCblにテスト用キャパシタCtを付加
するとともに、検出の基準電圧である参照電圧Vrtを
通常動作モード時の参照電圧Vrより低い電圧に設定す
る。これによりスクリーニング時にメモリセルの強誘電
体キャパシタが実際に劣化したと等価な状態を作りだ
し、1トランジスタ/1キャパシタ・セル構造の強誘電
体記憶装置が有しているセンスアンプを用いて、短時間
にかつ強誘電体キャパシタに過酷な負荷を課すことな
く、スクリーニングを行うことができる。
キャパシタ・セル構造の強誘電体記憶装置を示す図であ
る。
る。
読み出し電圧特性を示す図である。
キャパシタ・セル構造の強誘電体記憶装置を示す図であ
る。
読み出し電圧特性を示す図である。
造の強誘電体記憶装置を示す図である。
体キャパシタ Cbl ビット線キャパシタ Qt テスト用の選択用トランジスタ Ct テスト用の強誘電体キャパシタ WL0,WL1 ワード線 PL0,PL1 プレート線 BL1,BL2、BL ビット線 TL テスト線 1 ビット線選択回路 2 ワード線選択回路 3 プレート線選択回路 4 センスアンプ 5 テスト回路 6 参照電圧発生回路
Claims (3)
- 【請求項1】 強誘電体キャパシタと、この強誘電体キ
ャパシタの一端が接続され、ビット線キャパシタを有す
る読み出し線と、前記ビット線キャパシタと並列に前記
読み出し線に接続可能なテスト用キャパシタとを備え、
前記テスト用キャパシタを前記読み出し線に接続した状
態で、前記強誘電体キャパシタの他端に電圧を印加し、
前記読み出し線に発生した電位を検知することを特徴と
する強誘電体記憶装置。 - 【請求項2】 第1の強誘電体キャパシタと、この第1
の強誘電体キャパシタと逆の分極状態にされる第2の強
誘電体キャパシタと、前記第1の強誘電体キャパシタの
一端が接続され、ビット線キャパシタを有する第1ビッ
ト線と、前記第2の強誘電体キャパシタの一端が接続さ
れ、ビット線キャパシタを有する第2ビット線と、前記
第1の強誘電体キャパシタの他端及び前記第2の強誘電
体キャパシタの他端に接続され、所定の電圧を与えるプ
レート線と、前記ビット線キャパシタと並列に前記第1
ビット線に接続可能な第1のテスト用キャパシタと、前
記ビット線キャパシタと並列に前記第2ビット線に接続
可能な第2のテスト用キャパシタと、前記第1ビット線
と前記第2ビット線との間に接続された電圧検知手段と
を備え、前記第1のテスト用キャパシタ及び前記第2の
テスト用キャパシタをそれぞれ前記第1ビット線及び前
記第2ビット線に接続した状態で、前記プレート線に電
圧を印加することを特徴とする強誘電体記憶装置。 - 【請求項3】 強誘電体キャパシタと、この強誘電体キ
ャパシタの一端が接続され、ビット線キャパシタを有す
るビット線と、前記強誘電体キャパシタの他端に接続さ
れ、所定の電圧を与えるプレート線と、前記ビット線キ
ャパシタと並列に前記ビット線に接続可能なテスト用キ
ャパシタと、高電圧及び低電圧の異なる参照電圧を発生
する参照電圧発生回路と、前記ビット線の電圧と前記参
照電圧発生回路の参照電圧とが入力される電圧検知手段
とを備え、前記テスト用キャパシタを前記ビット線に接
続した状態で、参照電圧発生回路から低電圧の参照電圧
を発生するとともに前記プレート線に電圧を印加するこ
とを特徴とする強誘電体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP15784498A JP3865935B2 (ja) | 1998-06-05 | 1998-06-05 | 強誘電体記憶装置 |
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-
1998
- 1998-06-05 JP JP15784498A patent/JP3865935B2/ja not_active Expired - Fee Related
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