JP2003109377A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 劣化加速試験を行うことなく、使用により経
時的に劣化すると予測される強誘電体メモリの不良メモ
リセルを選別すること。 【解決手段】 マトリクス状に配置され、相補的二値化
データを強誘電体キャパシタの分極状態として記憶す
る、複数のメモリセル対と、同一列のメモリセル対にそ
れぞれ接続された、複数のビット線対と、メモリセル対
を列単位で電圧制御して、相補的二値化データに応じた
電圧をビット線対に出力させる、複数のワード線対及び
複数のプレート線と、ビット線対に出力された電圧を増
幅するセンスアンプと、不良メモリセルの選別時には、
ビット線対のそれぞれのビット線に所定数のメモリセル
を電気的に接続、又は切断するために、このビット線の
それぞれに設けられたスイッチトランジスタとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモ
リ、特に不良メモリセルを選別するための回路構造を具
えた強誘電体メモリ及びその強誘電体メモリ内の不良メ
モリセルを低消費電力で、効率的に選別するための方法
に関する。

【０００２】

【従来の技術】従来の強誘電体メモリとして、ＦｅＲＡ
Ｍ(Ferroelectric Random Access Memory)が知られてい
る。ＦｅＲＡＭとしては、例えば、２トランジスタ・２
キャパシタ／１ビット型のものがある。２トランジスタ
・２キャパシタ／１ビット型のＦｅＲＡＭとは、１個の
二値情報を２個のメモリセル、すなわち２個のトランジ
スタと２個のキャパシタとで記憶するＦｅＲＡＭであ
る。

【０００３】ＦｅＲＡＭを開示した文献としては、例え
ば、『「低消費電力、高速ＬＳＩ技術」 リアライズ社
発行 p.234-p.236』が知られている。

【０００４】一般的なＦｅＲＡＭのメモリセルアレイ
は、マトリクス状に配置されたメモリセル群を具えてい
る。図１２に、かかるメモリセルアレイの１列分の構造
を示す。図１２に示したように、強誘電体メモリ２２０
０の第１メモリセルＭ0 、第２メモリセルＭ1 は、第１
選択トランジスタＴ0 、第２選択トランジスタＴ1 と第
１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ
1 とを具えている。第１強誘電体キャパシタＣ0 、第２
強誘電体キャパシタＣ1 は、それぞれ、二値データを、
分極方向として記憶する。２トランジスタ・２キャパシ
タ／１ビット型の強誘電体メモリでは、１個のメモリセ
ル対（例えば第１メモリセルＭ0 、第２メモリセルＭ1
の対）の各強誘電体キャパシタ（例えば第１強誘電体キ
ャパシタＣ0 、第２強誘電体キャパシタＣ1 ）には、異
なる値の二値化データが記憶される。

【０００５】図１３は、強誘電体メモリ２２００のデー
タ読み出し動作のタイミングチャートである。図１３に
おいて、‘Ｌ’はグランド電圧、‘Ｈ’は電源電圧Ｖcc
を示している。また、‘Ｖｈ’は、電源電圧Ｖccより
も、第１選択トランジスタＴ0、第２選択トランジスタ
Ｔ1 のしきい値電圧Ｖt 程度高い電圧を示している。

【０００６】まず、時刻ｔ１に、プリチャージ制御線Ｐ
ＣＨＧの電圧をＬにして、第１プリチャージトランジス
タＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 を
オフさせる。これにより、第１ビット線ＢＬ0 、第２ビ
ット線ＢＬ1 はフローティング状態になる。

【０００７】次に、時刻ｔ２に、第１ワード線ＷＬ0 、
第２ワード線ＷＬ1 の電圧をＶｈにして、第１選択トラ
ンジスタＴ0 、第２選択トランジスタＴ1 をオンさせ
る。

【０００８】時刻ｔ３に、第１プレート線ＰＬ0 の電圧
をＨにすると、このプレート線ＰＬ0 の電圧が第１強誘
電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 及び
第１選択トランジスタＴ0 、第２選択トランジスタＴ1
を介して第１ビット線ＢＬ0、第２ビット線ＢＬ1 に印
加されるので、第１ビット線ＢＬ0 、第２ビット線ＢＬ
1 に読み出し電圧が発生する。第１強誘電体キャパシタ
Ｃ0 、第２強誘電体キャパシタＣ1 は分極方向によって
キャパシタンスが異なるので、この分極方向に応じて、
第１ビット線ＢＬ0 、第２ビット線ＢＬ1 に発生する読
み出し電圧の値も異なる。

【０００９】時刻ｔ４に、活性化信号線ＳＡＥの電圧を
Ｈにすると、センスアンプＳＡが活性化される。これに
より、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 の電圧
が増幅される。

【００１０】時刻ｔ５に、第１プレート線ＰＬ0 の電圧
をＬに戻す。同時に、選択線ＳＥＬの電圧をＨにする。
これにより、第１ビット線選択トランジスタＳＥＴ0 、
第２ビット線選択トランジスタＳＥＴ1 がオンして、第
１ビット線ＢＬ0 、第２ビット線ＢＬ1 の読み出し電圧
をデータバス２２１０上に出力する。

【００１１】時刻ｔ６に、プリチャージ制御線ＰＣＨＧ
の電圧をＨにするとともに、活性化信号線ＳＡＥ、選択
線ＳＥＬの電圧をＬにする。これにより、第１プリチャ
ージトランジスタＰＣＴ0 、第２プリチャージトランジ
スタＰＣＴ1 がオンして第１ビット線ＢＬ0 、第２ビッ
ト線ＢＬ1 を接地するとともに、センスアンプＳＡが読
み出しデータを出力しなくなる。

【００１２】最後に、時刻ｔ７に、第１ワード線ＷＬ0
、第２ワード線ＷＬ1 の電圧をＬにして、第１選択ト
ランジスタＴ0 、第２選択トランジスタＴ1 をオフさせ
る。

【００１３】

【発明が解決しようとする課題】図１４は、強誘電体キ
ャパシタの状態偏移を説明するための概念図である。横
軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μＣ／ｃｍ
² ］を示す。図１４に示したように、電圧Ｖと分極Ｐｒ
との関係は、ヒステリシス曲線Ｈを描く。ヒステリシス
曲線Ｈの傾きは、強誘電体キャパシタのキャパシタンス
［ｑ／Ｖ］に相当する。

【００１４】図１４において、このヒステリシス曲線Ｈ
とＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０、
ｐ0 ）とする。さらに、点Ｂ（Ｖcc、ｐ0 ）を通り且つ
直線Ｐｒ＝ｐ0 と角度θで交差する直線Ｓ1 を描き、こ
の直線Ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃ
の座標を（ｖ1 、ｐ1 ）とする。角度θは、ビット線の
キャパシタンスに応じて定められる。点ＣのＶ座標ｖ1
は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点
ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電圧と一致す
る。したがって、Ｐｒ＞０のとき（記憶値が‘０’のと
き）、ビット線上に出力される電圧Ｖ0 は、Ｖcc−ｖ1
で表される。

【００１５】また、図１４において、ヒステリシス曲線
ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を
（０、ｐ2 ）とする。さらに、点Ｅ（Ｖcc、ｐ2 ）を通
り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線Ｓ2 を描
き、この直線Ｓ2 とヒステリシス曲線Ｈの上昇曲線との
交点Ｆの座標を（ｖ2 、ｐ3 ）とする。この場合も、点
ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一
致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線
電圧と一致する。したがって、Ｐｒ＜０のとき（記憶値
が‘１’のとき）、ビット線上に出力される電圧Ｖ1
は、Ｖcc−ｖ2 で表される。

【００１６】図１４から判るように、Ｖ0 ＜Ｖ1 であ
り、この差Ｖ1 −Ｖ0 は読み出しマージンΔＶとなる。
Ｖ0 、Ｖ1 およびΔＶは角度θつまり、ビット線容量Ｃ
blに大きく依存する。

【００１７】図１５は、ビット線の容量（キャパシタン
ス）Ｃblと強誘電体キャパシタのキャパシタンスＣs と
の比Ｃbl／Ｃs と、読み出しマージンΔＶとの関係を示
すグラフの一例である。図１５から判るように、Ｃbl／
Ｃs を調整することにより、読み出しマージンΔＶを最
大にすることができる。読み出しマージンΔＶを高くす
ることにより、読み出しデータの信頼性を高めて、Ｆｅ
ＲＡＭの歩留まりを向上させることができる。

【００１８】第１ビット線ＢＬ0 、第２ビット線ＢＬ1
の容量（キャパシタンス）Ｃblは、第１ビット線ＢＬ0
、第２ビット線ＢＬ1 に接続された第１選択トランジ
スタＴ0 、第２選択トランジスタＴ1 、第１プリチャー
ジトランジスタＰＣＴ0 、第２プリチャージトランジス
タＰＣＴ1 の接合キャパシタンスや、第１ビット線ＢＬ
0 、第２ビット線ＢＬ1 の寄生キャパシタンス等からな
るが、大半は第１選択トランジスタＴ0 、第２選択トラ
ンジスタＴ1 の接合キャパシタンスに起因する。通常の
ＦｅＲＡＭでは、１本のビット線に数百個の選択トラン
ジスタが接続されており、これにより、第１ビット線Ｂ
Ｌ0 、第２ビット線ＢＬ1 のキャパシタンスＣblを増加
させている。

【００１９】以上のように強誘電体キャパシタを用いた
強誘電体メモリは、各メモリセルの記憶状態をそれぞれ
接続されたビット線の電圧で判別するものであるので、
データ読み出し時に電圧マージンを確保、すなわちビッ
ト線のキャパシタンスを最適化する必要がある。この読
み出しマージンが大きいほど、誤読み出しは減少する。

【００２０】ウェハ上に形成された個々の強誘電体キャ
パシタの特性には、半導体装置の宿命として、どうして
もバラツキが生じる。そこで、製造された強誘電体メモ
リは、高電圧等による電気的特性試験、任意の回数動作
させる耐久性試験、通常の使用温度よりも高い温度条件
下で動作を確認する温度的特性試験により、または高
温、高電圧等の過負荷をかけることにより劣化を加速し
て、使用するにつれて経年劣化するであろうメモリセル
の欠陥を製造直後に顕在化させて選別するための試験を
行うことで、初期不良の、または経年劣化により不良と
なるメモリセルを選別していた。

【００２１】しかしながら、いずれの試験においても非
常に長い試験時間を要すること、被選別メモリセルに過
酷な負荷を課さねばならないこと、さらにはデバイスの
仕様によっては電圧等の問題で有効な劣化加速試験が行
えない等の問題点があった。

【００２２】この発明は、上記従来の問題点を解決する
ためになされたものであり、被選別メモリセルに過負荷
を与えることなく、非常に短時間で不良メモリセルを選
別することができる回路構造を具えた強誘電体メモリ及
びその強誘電体メモリ内の不良メモリセルを低消費電力
で、効率的に選別するための方法を提供することを目的
としている。

【００２３】

【課題を解決するための手段】この発明にかかる強誘電
体メモリは、マトリクス状に配置され、相補的二値化デ
ータを強誘電体キャパシタの分極状態として記憶する、
複数のメモリセル対と、同一列のメモリセル対にそれぞ
れ接続された、複数のビット線対と、メモリセル対を列
単位で電圧制御して、相補的二値化データに応じた電圧
をビット線対に出力させる、複数のワード線対及び複数
のプレート線と、ビット線対に出力された電圧を増幅す
るセンスアンプと、不良メモリセルの選別時には、ビッ
ト線対のそれぞれのビット線に所定数のメモリセルを電
気的に接続／切断するために、このビット線のそれぞれ
に設けられたスイッチトランジスタとを含むことを特徴
とする。

【００２４】この発明によれば、データをビット線に読
み出す際にはビット線のキャパシタンスを大きくするこ
とができる。データ読み出し時にビット線のキャパシタ
ンスを大きくすることにより、見かけ上、不良メモリセ
ルの読み出しマージンは極めて小さくなるので、従来検
出することの困難であった、使用により経時的に劣化す
ることが予測される不良メモリセルを検出し、選別する
ことができる。また、回路にスイッチトランジスタを追
加するのみという簡易な構造であるので、メモリ面積を
小さく抑えた上で、上述した効果を得ることができる。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
や波形等は、この発明が理解できる程度に概略的に示し
てあるに過ぎず、また、以下に説明する数値的条件は単
なる例示に過ぎないことを理解されたい。

【００２６】〈第１の実施の形態〉以下、この発明の第
１の実施の形態に係る強誘電体メモリについて、２トラ
ンジスタ・２キャパシタ／１ビット型の強誘電体メモリ
を例に採って説明する。

【００２７】図１は、この実施の形態に係る強誘電体メ
モリのマトリクス状に配置されるメモリセル群のうち、
代表してメモリセルアレイの１列分の構造を示す回路図
である。

【００２８】図１に示したように、強誘電体メモリ１０
０のメモリセルアレイは、各列毎に、２個の第１メモリ
セルブロック１１０（以下、第１ブロックとも称す
る。）、第２メモリセルブロック１２０（以下、第２ブ
ロックとも称する。）と、第１スイッチトランジスタＳ
ＷＴ0 、第２スイッチトランジスタＳＷＴ1 とを具え
る。

【００２９】この実施の形態では、第１ブロック１１０
の複数の第１メモリセルＭＵ0 、第２メモリセルＭＵ1
、・・・の個数と、第２ブロック１２０の複数の第１
メモリセルＭＬ0 、第２メモリセルＭＬ1 、・・・の個
数とを、同一とする。これにより、第１ないし第４の各
ビット線ＢＬＵ0 、ＢＬＵ1 、ＢＬＬ0 、ＢＬＬ1 に接
続されるメモリセルトランジスタ数は同一になる。上述
のように、各ビット線のキャパシタンスの大部分はメモ
リセルトランジスタの接合容量に起因するので、これら
のビット線のキャパシタンスは同一になる。

【００３０】従って、図１では、各ブロックのメモリセ
ルの個数を２個とした例で説明する。

【００３１】各列の第１ブロック１１０は、メモリセル
対として第１メモリセルＭＵ0 、第２メモリセルＭＵ1
と、第１プリチャージトランジスタＰＣＴＵ0 、第２プ
リチャージトランジスタＰＣＴＵ1 と、第１ビット線選
択トランジスタＳＥＴＵ0 、第２ビット線選択トランジ
スタＳＥＴＵ1 と、第１センスアンプＳＡＵと、一対の
第１ビット線（部分線）ＢＬＵ0 、第２ビット線ＢＬＵ
1 とを具えている。一方、各列の第２ブロック１２０
は、メモリセル対として第１メモリセルＭＬ0 、第２メ
モリセルＭＬ1 と、第３プリチャージトランジスタＰＣ
ＴＬ0 、第４プリチャージトランジスタＰＣＴＬ1 と、
第３ビット線選択トランジスタＳＥＴＬ0、第４ビット
線選択トランジスタＳＥＴＬ1 と、第２センスアンプＳ
ＡＬと、一対の第３ビット線（部分線）ＢＬＬ0 、第４
ビット線ＢＬＬ1 とを具えている。

【００３２】また、各列の第１ブロック１１０に共通す
る制御線として、一対の第１ワード線ＷＬＵ0 及び第２
ワード線ＷＬＵ1 、第１プレート線ＰＬＵ0 、プリチャ
ージ制御線ＰＣＨＧＵ、第１選択線ＳＥＬＵ及び第１活
性化信号線ＳＡＥＵが設けられている。一方、各列の第
２ブロック１２０に共通する制御線として、一対の第１
ワード線ＷＬＬ0 及び第２ワード線ＷＬＬ1 、第１プレ
ート線ＰＬＬ0 、第２プリチャージ制御線ＰＣＨＧＬ、
第２選択線ＳＥＬＬ及び第２活性化信号線ＳＡＥＬが設
けられている。加えて、各列の第１スイッチトランジス
タＳＷＴ0 の制御線として、第１切り替え制御線ＳＷ0
が、第２スイッチトランジスタＳＷＴ1の制御線とし
て、第２切り替え制御線ＳＷ1が設けられている。

【００３３】第１ブロック１１０の第１ワード線ＷＬＵ
0 、第２ワード線ＷＬＵ1 、及び第１プレート線ＰＬＵ
0 は、メモリセルアレイの行方向に沿って、平行に配置
される。第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1
は２本一組で配置され、これら２本のワード線の間に１
本のプレート線が配置される。同様に、第２ブロック１
２０の第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 及
び第１プレート線ＰＬＬ0 も、メモリセルアレイの行方
向に沿って、平行に配置される。第１ワード線ＷＬＬ0
、第２ワード線ＷＬＬ1 は２本一組で配置され、これ
ら２本のワード線の間に１本のプレート線が配置され
る。

【００３４】第１ブロック１１０の第１ビット線ＢＬＵ
0 、第２ビット線ＢＬＵ1 は、メモリセルアレイの列方
向に沿って、２本一組で平行に配置される。同様に、第
２ブロック１２０の第３ビット線ＢＬＬ0 、第４ビット
線ＢＬＬ1 は、メモリセルアレイの列方向に沿って、２
本一組で平行に配置される。

【００３５】第１ブロック１１０の第１メモリセルＭＵ
0 、第２メモリセルＭＵ1 は、第１ワード線ＷＬＵ0 、
第２ワード線ＷＬＵ1 と第１ビット線ＢＬＵ0 、第２ビ
ット線ＢＬＵ1 とが交差する位置に、それぞれ配置され
る。第１メモリセルＭＵ0 、第２メモリセルＭＵ1 は、
それぞれ、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳ
トランジスタＴＵ1 と、第１強誘電体キャパシタＣＵ0
、第２強誘電体キャパシタＣＵ1 とを１個ずつ具えて
いる。第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトラ
ンジスタＴＵ1 は、対応するワード線にゲートが接続さ
れ、対応するビット線にドレインが接続され、対応する
強誘電体キャパシタＣＵ0 、ＣＵ1の一端にソースが接
続される。強誘電体キャパシタＣＵ0 、ＣＵ1 の他端
は、プレート線に接続される。同様に、第２ブロック１
２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1
は、第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 と第
３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 とが交差す
る位置に、それぞれ配置される。第１メモリセルＭＬ0
、第２メモリセルＭＬ1 は、それぞれ、第１ＭＯＳト
ランジスタＴＬ0 、第２ＭＯＳトランジスタＴＬ1 と、
第１強誘電体キャパシタＣＬ0 、第２強誘電体キャパシ
タＣＬ1 とを１個ずつ具えている。第１ＭＯＳトランジ
スタＴＬ0 、第２ＭＯＳトランジスタＴＬ1 は、対応す
るワード線にゲートが接続され、対応するビット線にド
レインが接続され、対応する強誘電体キャパシタＣＬ0
、ＣＬ1 の一端にソースが接続される。強誘電体キャ
パシタＣＬ0 、ＣＬ1 の他端は、プレート線に接続され
る。

【００３６】第１ブロック１１０の第１プリチャージ制
御線ＰＣＨＧＵ、第１選択線ＳＥＬＵ及び第１活性化信
号線ＳＡＥＵは、第１ビット線ＢＬＵ0 、第２ビット線
ＢＬＵ1 と直交するように配置される。同様に、第２ブ
ロック１２０の第２プリチャージ制御線ＰＣＨＧＬ、第
２選択線ＳＥＬＬ及び第２活性化信号線ＳＡＥＬは、第
３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 と直交する
ように配置される。

【００３７】第１ブロック１１０の第１プリチャージト
ランジスタＰＣＴＵ0 、第２プリチャージトランジスタ
ＰＣＴＵ1 は、それぞれ、第１プリチャージ制御線ＰＣ
ＨＧＵにゲートが接続され、対応するビット線にソース
が接続され、ドレインが接地される。同様に、第２ブロ
ック１２０の第３プリチャージトランジスタＰＣＴＬ0
、第４プリチャージトランジスタＰＣＴＬ1 は、それ
ぞれ、第２プリチャージ制御線ＰＣＨＧＬにゲートが接
続され、対応するビット線にソースが接続され、ドレイ
ンが接地される。

【００３８】第１ブロック１１０の第１ビット線選択ト
ランジスタＳＥＴＵ0 、第２ビット線選択トランジスタ
ＳＥＴＵ1 は、それぞれ、第１選択線ＳＥＬＵにゲート
が接続され、対応するビット線にソースが接続され、デ
ータバス１３０にドレインが接続される。同様に、第２
ブロック１２０の第３ビット線選択トランジスタＳＥＴ
Ｌ0 、第４選択トランジスタＳＥＴＬ1 は、それぞれ、
第２選択線ＳＥＬＬにゲートが接続され、対応するビッ
ト線にソースが接続され、データバス１４０にドレイン
が接続される。

【００３９】第１ブロック１１０の第１センスアンプＳ
ＡＵは、第１活性化信号線ＳＡＥＵがＨレベルのときに
活性化し、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ
1 の電位差を増幅する。同様に、第２ブロック１２０の
第２センスアンプＳＡＬは、第２活性化信号線ＳＡＥＬ
がＨレベルのときに活性化し、第３ビット線ＢＬＬ0、
第４ビット線ＢＬＬ1 の電位差を増幅する。この実施の
形態では、第１ブロック１１０の第１メモリセルＭＵ0
、第２メモリセルＭＵ1 から記憶データを読み出した
場合には、第１ブロック１１０の第１センスアンプＳＡ
Ｕを用いた増幅が行われる。一方、第２ブロック１２０
の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 から記
憶データを読み出した場合には、第２ブロック１２０の
第２センスアンプＳＡＬを用いた増幅が行われる。な
お、この実施の形態では、第１センスアンプＳＡＵ、第
２センスアンプＳＡＬのタイプは限定されないので、詳
細な内部構成の説明は省略する。

【００４０】第１スイッチトランジスタＳＷＴ0 は、第
１切り替え制御線ＳＷ0にゲートが接続され、対応する
第１ブロック１１０のビット線にソース・ドレインの一
方が接続され、且つ、対応する第２ブロック１２０のビ
ット線にソース・ドレインの他方が接続される。同様に
第２スイッチトランジスタＳＷＴ1 は、第２切り替え制
御線ＳＷ1にゲートが接続され、対応する第１ブロック
１１０のビット線にソース・ドレインの一方が接続さ
れ、且つ、対応する第２ブロック１２０のビット線にソ
ース・ドレインの他方が接続される。

【００４１】次に、図１に示す回路構造を具えた強誘電
体メモリ１００における不良メモリセル選別のための選
別モードでの読み出し動作例１について、図２のタイミ
ングチャートを用いて説明する。ここでは、第１メモリ
セルＭＵ0 、第２メモリセルＭＵ1 に格納されたデータ
を読み出すことで不良か否かを選別する場合を例に採っ
て説明する。図２において、‘Ｌ’はグランド電圧、
‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’
は、電源電圧Ｖccよりも、メモリセルの第１ＭＯＳトラ
ンジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 のしき
い値電圧Ｖt 程度高い電圧を示している。

【００４２】まず、被選別メモリセル、すなわちここで
はＭＵ1 に相補的二値化データの一方のデータである”
１”を書き込むものとする。ＭＵ0 には、他方の相補デ
ータである”０”が書き込まれる。ここで、”１”と
は、読み出し時に強誘電体キャパシタにおいて分極反転
される側である。

【００４３】初期状態（時刻ｔ0 ）では、第１切り替え
制御線ＳＷ0 及び第２切り替え制御線ＳＷ1 の電圧はＬ
レベルである。

【００４４】メモリセル対のうち、第１メモリセルＭＵ
0 及び第２メモリセルＭＵ1 の記憶データを読み出す際
には、まず、時刻ｔ１において、第１プリチャージ制御
線ＰＣＨＧＵ及び第２プリチャージ制御線ＰＣＨＧＬの
電圧をＬレベルにする。これにより、第１プリチャージ
トランジスタＰＣＴＵ0 、第２プリチャージトランジス
タＰＣＴＵ1 、第３プリチャージトランジスタＰＣＴＬ
0 及び第４プリチャージトランジスタＰＣＴＬ1 がオフ
するので、第１ないし第４ビット線ＢＬＵ0 、ＢＬＵ1
、ＢＬＬ0 及びＢＬＬ1 はフローティング状態にな
る。

【００４５】次に、時刻ｔ２において、第１ワード線Ｗ
ＬＵ0 、第２ワード線ＷＬＵ1 をＶｈレベルにする。こ
れにより、第１メモリセルＭＵ0 、第２メモリセルＭＵ
1 の第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトラン
ジスタＴＵ1 がオンして、第１強誘電体キャパシタＣＵ
0 、第２強誘電体キャパシタＣＵ1 の一方の端子が、第
１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 と導通し、
さらに第２切り替え制御線ＳＷ1 をＨレベルにすること
により、第１ビット線ＢＬＵ1 と第２ビット線ＢＬＵ0
とは、電気的に接続される。第１ワード線ＷＬＵ0 、第
２ワード線ＷＬＵ1 をＨレベルではなくＶｈレベルにす
るのは、第１ＭＯＳトランジスタＴＵ0、第２ＭＯＳト
ランジスタＴＵ1 は、出力電圧（ドレイン電圧）が入力
電圧（ゲート電圧）よりもＶｔだけ低くなるからであ
る。

【００４６】続いて、時刻ｔ３で、第１プレート線ＰＬ
Ｕ0 をＨレベルにする。これにより、このプレート線Ｐ
ＬＵ0 の電圧が、第１強誘電体キャパシタＣＵ0 、第２
強誘電体キャパシタＣＵ1 及び第１ＭＯＳトランジスタ
ＴＵ0 、第２ＭＯＳトランジスタＴＵ1 を介して、第１
ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 に印加され
る。このため、両ビット線、すなわち第１ビット線ＢＬ
Ｕ0と電気的に接続されている第２ビット線ＢＬＵ1 及
び第４ビット線ＢＬＬ1 に、分極方向に応じた読み出し
電圧（Ｖ0 またはＶ1 ）が発生する。上述のように、第
２スイッチトランジスタＳＷＴ1 はオンしているので、
第１ビット線ＢＬＵ0 は、第２ビット線ＢＬＵ1 及び第
４ビット線ＢＬＬ1 に接続されている。したがって、第
２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 に接続さ
れた複数の選択トランジスタによって、第２ビット線Ｂ
ＬＵ1 、第４ビット線ＢＬＬ1 の寄生キャパシタンスは
十分に大きくなる。

【００４７】時刻ｔ５では、第１活性化信号線ＳＡＥＵ
をＨレベルにして、第１センスアンプＳＡＵを活性化す
る。これにより、第２ビット線ＢＬＵ1 及び第４ビット
線ＢＬＬ1 の電圧が増幅される。

【００４８】続いて、時刻ｔ６に、第１選択線ＳＥＬＵ
をＨレベルにする。これにより、第１ビット線選択トラ
ンジスタＳＥＴＵ0 、第２ビット線選択トランジスタＳ
ＥＴＵ1 がオンし、第１ビット線ＢＬＵ0 、並びに第２
ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 の電圧が、
データバス１３０に出力される。

【００４９】次に、時刻ｔ７に、第１プレート線ＰＬＵ
0 の電圧をＬレベルに戻す。

【００５０】そして、時刻ｔ８に、第１プリチャージ制
御線ＰＣＨＧＵ、第２プリチャージ制御線ＰＣＨＧＬの
電圧をＨレベルに戻すとともに、第１活性化信号線ＳＡ
ＥＵ、第１選択線ＳＥＬＵの電圧をＬレベルにする。こ
れにより、第１プリチャージトランジスタＰＣＴＵ0 、
第２プリチャージトランジスタＰＣＴＵ1 、第３プリチ
ャージトランジスタＰＣＴＬ0 、第４プリチャージトラ
ンジスタＰＣＴＬ1 がオンして第１ビット線ＢＬＵ0 、
第２ビット線ＢＬＵ1 、第３ビット線ＢＬＬ0、第４ビ
ット線ＢＬＬ1 を接地するとともに、読み出しデータが
出力されなくなる。また、時刻ｔ８には、第２切り替え
制御線ＳＷ1 が、Ｌレベルに戻される。これにより、第
２スイッチトランジスタＳＷＴ1 がオフされるので、第
２ビット線ＢＬＵ1 と第４ビット線ＢＬＬ1 とは電気的
に切り離される。

【００５１】時刻ｔ９には、第１ワード線ＷＬＵ0 、第
２ワード線ＷＬＵ1 の電圧をＬレベルにして、第１ＭＯ
ＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1
をオフさせる。これにより、読み出し動作が終了する。

【００５２】この発明の構成によると、上述した読み出
し電圧を検出することにより、不良メモリセルを選別す
る。

【００５３】なお、第１ブロック１１０の他のメモリセ
ル（図示せず）から記憶データを読み出す動作も、上述
のメモリセルＭＵ1 からの読み出し動作とほぼ同様であ
る。また、メモリセルを３個以上含む場合であっても、
それぞれのメモリセルのデータを読み出す動作は、上述
と同様に行われる。

【００５４】一方、第２ブロック１２０の第１メモリセ
ルＭＬ0 、第２メモリセルＭＬ1 のいずれかから記憶デ
ータを読み出す場合には、第２スイッチトランジスタＳ
ＷＴ1 をオンした後（図２のｔ２参照）、第２ブロック
１２０の第２センスアンプＳＡＬを活性化して（時刻ｔ
５に相当）、読み出しデータを増幅する。そして、増幅
後のデータが、第３ビット線選択トランジスタＳＥＴＬ
0 、第４ビット線選択トランジスタＳＥＴＬ1 を介して
データバス１４０側に出力される（時刻ｔ６に相当）。
すなわち、読み出しデータの増幅には、読み出しが行わ
れるメモリセルに対応するセンスアンプ（第２スイッチ
トランジスタＳＷＴ1 をオンした後に、そのメモリセル
に接続されている方のセンスアンプ）が、使用される。

【００５５】この実施の形態の強誘電体メモリを通常モ
ードで使用するには、第１切り替え制御線ＳＷ0 及び第
２切り替え制御線ＳＷ1 を常にＬ状態にすることで、通
常通りデータの書き込み又は読み出しを行うことができ
る。

【００５６】このように、この実施の形態に係る強誘電
体メモリ１００は、使用により経時的に劣化するであろ
う不良メモリセルの選別が可能な回路構造を具え、被選
別メモリセルのトランジスタから記憶データを読み出し
て選別を行う際には、例えば第１スイッチトランジスタ
ＳＷＴ0 、第２スイッチトランジスタＳＷＴ1 を選択的
かつ排他的にオンして第１ビット線ＢＬＵ0 と第３ビッ
ト線ＢＬＬ0 、及び第２ビット線ＢＬＵ1 と第４ビット
線ＢＬＬ1 とを電気的に接続する。このため、読み出し
時（時刻ｔ３参照）のビット線の容量（キャパシタン
ス）を、十分に大きくすることができる。そして、これ
により、使用により経時的に劣化するであろう不良メモ
リセルの読み出しマージンを、見かけ上、極めて小さく
することができるので、従来困難であった使用により経
時的に劣化するであろう不良メモリセルの選別を、劣化
加速試験等により、被選別メモリセルに過剰な負荷を課
すことなく、短時間で簡易に行うことができる。

【００５７】ここで、第１の実施の形態の構成により、
使用により経時的に劣化するであろう不良メモリセルを
選別するための理論的な背景について、図３及び図４を
参照して説明する。

【００５８】図３及び図４は、良好な特性を有する強誘
電体キャパシタのヒステリシス特性（ＧＣｆ0及びＧＣ
ｆ1）及び欠陥等により特性の良くない強誘電体キャパ
シタのヒステリシス特性（ＮＧＣｆ0及びＮＧＣｆ1）と
ビット線の容量（キャパシタンス）直線（Ｃｂｌ及びＣ
ｂｌＳ）を示すグラフである。横軸は電圧Ｖ〔ボル
ト〕、縦軸は分極Ｐｒ〔μＣ／ｃｍ²〕をとって示して
ある。両図からわかるように、一般的に、強誘電体キャ
パシタの特性劣化によるグラフ上の差異、すなわち読み
出し電圧の差は、分極”０”側のビット線には現れにく
く、分極”１”側のビット線に現れやすい。

【００５９】図３は、この発明の第１の実施の形態で説
明した強誘電体メモリにおける通常モードでの読み出し
電圧の様子を示したグラフである。このグラフから明ら
かなように、通常モードでは、良好な強誘電体キャパシ
タの読み出しマージンΔＶと欠陥を含む強誘電体キャパ
シタの読み出しマージンΔＶ’の差はごくわずかであ
る。従って、潜在的な欠陥を有し、使用により経時的に
その特性が劣化するであろう強誘電体キャパシタの読み
出しマージンΔＶ’がΔＳＡで示したセンスアンプの電
圧マージンを上回るため、センスアンプは作動する。従
って強誘電体メモリとしてみた場合には、潜在的な欠陥
を包含しつつも正常に動作しているようにみえる。しか
しながら、書き込み及び読み出し動作を繰り返すにつれ
て、強誘電体キャパシタの劣化が顕在化し、なんらかの
動作不良を起こす可能性が非常に高い。

【００６０】図４は、この発明の第１の実施の形態の強
誘電体メモリの選別モードにおける読み出し電圧の様子
を示したグラフである。図１を参照しつつ説明すると、
データの読み出し時に第２スイッチトランジスタＳＷＴ
１をオンすることによって、分極”１”側の第２ビット
線（部分線）ＢＬＵ1 及び第４ビット線ＢＬＬ1 を接続
してキャパシタンスを増大させる、すなわち容量直線Ｃ
ｂｌＳの傾きを急峻にすることで、良好な強誘電体キャ
パシタの電圧マージンΔＶＳと、潜在的な欠陥を有し、
使用により経時的に劣化が加速される強誘電体キャパシ
タの電圧マージンΔＶＳ’との差を大きくすることがで
きる。特にこの場合にはΔＶＳ’は、センスアンプの電
圧マージンΔＳＡより小さくなる。すなわちΔＶＳ’＜
ΔＳＡとなるので、センスアンプは作動しない。従っ
て、欠陥が顕在化していないために初期不良として選別
することができなかった将来的に不良化するであろう強
誘電体メモリセルを、例えばセンスアンプの動作又は非
動作を指標として、選別することができる。しかしなが
ら、この発明の構成はこれに限定されるものではなく、
例えばΔＶＳ’の電圧を直接検出する等の他の手段を適
宜選択して、不良強誘電体メモリセルを選別してもよ
い。

【００６１】第１の実施の形態の強誘電体メモリの別の
動作例２を、図５を参照して説明する。図５は、第１の
実施の形態の強誘電体メモリの動作例２を示すタイミン
グチャートである。図２のタイミングチャート、すなわ
ち第１の実施の形態の動作例１により説明した動作と異
なるのは、図５中、時刻ｔ４において、第２スイッチト
ランジスタＳＷＴ1 をオフして、互いに電気的に接続さ
れていた第２ビット線ＢＬＵ1 と第４ビット線ＢＬＬ1
を電気的に切り離す動作を加えたことである。これによ
り、センスアンプ増幅時（時刻ｔ５参照）のキャパシタ
ンスを、データ読み出し時のキャパシタンスの半分にす
ることができる。従って、第１センスアンプＳＡＵの消
費電力を低減することができる。

【００６２】上述のように、この実施の形態では、第１
ブロック１１０のメモリセル数と第２ブロック１２０の
メモリセル数とを同一とし、その数を２とした。しか
し、これらのブロック１１０、１２０のメモリセル数は
同一でなく、しかもその数は３以上であってもよい。例
えば、第１ブロック１１０のメモリセル数と第２ブロッ
ク１２０のメモリセル数との比を１：２とすれば、第１
ブロック１１０の各ビット線ＢＬＵ0 、ＢＬＵ1 と第２
ブロック１２０の各ビット線ＢＬＬ0 、ＢＬＬ1とのキ
ャパシタンスの比は、ほぼ１：２になる（上述のよう
に、ビット線のキャパシタンスの大部分は、メモリセル
トランジスタの接合キャパシタンスである）。したがっ
て、第１ブロック１１０内の第１メモリセルＭＵ0 、第
２メモリセルＭＵ1 からデータを読み出す場合の消費電
力は従来のほぼ３分の１になり、第２ブロック１２０内
の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 からデ
ータを読み出す場合の消費電力は従来のほぼ３分の２に
なる。したがって、第１ブロック１１０内の第１メモリ
セルＭＵ0 、第２メモリセルＭＵ1 には読み出し頻度の
高いデータを記憶させ且つ第２ブロック１２０内の第１
メモリセルＭＬ0 、第２メモリセルＭＬ1 には読み出し
頻度の低いデータを記憶させることにより、ブロック１
１０、１２０のメモリセル数が同一の場合よりも、さら
に消費電力を低減させることができる。例えば、１個の
ＦｅＲＡＭ内にプログラム記憶領域とデータ記憶領域と
を設ける場合、ビット線１本当たりのメモリセル数が少
ない方をプログラム記憶領域にし、多い方をデータ記憶
領域にすれば、消費電力は低減される。一般に、プログ
ラム記憶領域の方がアクセス頻度が高くなるからであ
る。

【００６３】〈第２の実施の形態〉以下、この発明の第
２の実施の形態に係る強誘電体メモリについて、２トラ
ンジスタ・２キャパシタ／１ビット型の強誘電体メモリ
セルを例に採って説明する。

【００６４】この実施の形態は、各ブロックのセンスア
ンプなどが共通化されている点で、第１の実施の形態と
異なる。

【００６５】図６は、この実施の形態に係る強誘電体メ
モリセルアレイの１列分の構造を示す回路図である。

【００６６】図６に示したように、強誘電体メモリ３０
０のメモリセルアレイは、各列毎に、２個の第１メモリ
セルブロック３１０、第２メモリセルブロック３２０
と、第１プリチャージトランジスタＰＣＴ0 、第２プリ
チャージトランジスタＰＣＴ1と、センスアンプＳＡ
と、第１ビット線選択トランジスタＳＥＴ0 、第２ビッ
ト線選択トランジスタＳＥＴ1 と、第１グローバルビッ
ト線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 とを具
えている。第１メモリセルブロック３１０は、第１メモ
リセルＭＵ0 、第２メモリセルＭＵ1 を含み、さらに第
１スイッチトランジスタＳＷＵＴ0 、第２スイッチトラ
ンジスタＳＷＵＴ1 と、第１ビット線（部分線）ＢＬＵ
0 、第２ビット線ＢＬＵ1 とを具えている。同様に、第
２メモリセルブロック３２０は、第１メモリセルＭＬ0
、第２メモリセルＭＬ1 を含み、第３スイッチトラン
ジスタＳＷＬＴ0 、第４スイッチトランジスタＳＷＬＴ
1 と、第３ビット線（部分線）ＢＬＬ0 、第４ビット線
ＢＬＬ1 とを具えている。

【００６７】この実施の形態では、第１メモリセルブロ
ック３１０の第１メモリセルＭＵ0、第２メモリセルＭ
Ｕ1 、・・・の個数と、第２メモリセルブロック３２０
の第１メモリセルＭＬ0 、第２メモリセルＭＬ1、・・
・ の個数とが、同一であるとする。これにより、これ
らのビット線のキャパシタンスは同一になる。

【００６８】各列の第１メモリセルブロック３１０に共
通の制御線として、第１ワード線ＷＬＵ0 、第２ワード
線ＷＬＵ1 、第１プレート線ＰＬＵ0 、第１切り替え制
御線ＳＷＵ0 及び第２切り替え制御線ＳＷＵ1 が設けら
れている。同様に、各列の第２メモリセルブロック３２
０に共通の制御線として、第１ワード線ＷＬＬ0 、第２
ワード線ＷＬＬ1 、第１プレート線ＰＬＬ0 、第３切り
替え制御線ＳＷＬ0 及び第４切り替え制御線ＳＷＬ1 が
設けられている。また、各列の第１プリチャージトラン
ジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ
1 、センスアンプＳＡ、第１ビット線選択トランジスタ
ＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 に共
通の制御線として、プリチャージ制御線ＰＣＨＧ、活性
化信号線ＳＡＥ及び選択線ＳＥＬが設けられている。

【００６９】各第１メモリセルブロック３１０に共通の
第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 及び第１
プレート線ＰＬＵ0 は、メモリセルアレイの行方向に
沿って、平行に配置される。第１ワード線ＷＬＵ0 、第
２ワード線ＷＬＵ1 は２本一組で配置され、これら２本
のワード線の間に１本のプレート線が配置される。同様
に、各第２メモリセルブロック３２０に共通の第１ワー
ド線ＷＬＬ0 、第２ワード線ＷＬＬ1 及び第１プレート
線ＰＬＬ0 も、メモリセルアレイの行方向に沿って、平
行に配置される。第１ワード線ＷＬＬ0 、第２ワード線
ＷＬＬ1 は２本一組で配置され、これら２本のワード線
の間に１本のプレート線が配置される。

【００７０】第１メモリセルブロック３１０の第１ビッ
ト線ＢＬＵ0 、第２ビット線ＢＬＵ1 は、メモリセルア
レイの列方向に沿って、２本一組で平行に配置される。
同様に、第２メモリセルブロック３２０の第３ビット線
ＢＬＬ0 、第４ビット線ＢＬＬ1 も、メモリセルアレイ
の列方向に沿って、２本一組で平行に配置される。

【００７１】第１グローバルビット線ＧＢＬ0 、第２グ
ローバルビット線ＧＢＬ1 は、それぞれ第１スイッチト
ランジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷ
ＵＴ1 を介して第１メモリセルブロック３１０の第１ビ
ット線ＢＬＵ0 、第２ビット線ＢＬＵ1 にそれぞれ接続
され、且つ、第３スイッチトランジスタＳＷＬＴ0 、第
４スイッチトランジスタＳＷＬＴ1 を介して第２メモリ
セルブロック３２０の第３ビット線ＢＬＬ0 、第４ビッ
ト線ＢＬＬ1 それぞれに接続される。第１スイッチトラ
ンジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵ
Ｔ1 のゲートは第１切り替え制御線ＳＷＵ0 、第２切り
替え制御線ＳＷＵ1 にそれぞれ接続され、第３スイッチ
トランジスタＳＷＬＴ0 、第４スイッチトランジスタＳ
ＷＬＴ1のゲートは第３切り替え制御線ＳＷＬ0 、第４
切り替え制御線ＳＷＬ1 にそれぞれ接続される。

【００７２】第１メモリセルブロック３１０の第１メモ
リセルＭＵ0 、第２メモリセルＭＵ1 は、第１ワード線
ＷＬＵ0 、第２ワード線ＷＬＵ1 と第１ビット線ＢＬＵ
0 、第２ビット線ＢＬＵ1 とが交差する位置に、それぞ
れ配置される。第１メモリセルＭＵ0 、第２メモリセル
ＭＵ1 は、それぞれ、第１ＭＯＳトランジスタＴＵ0、
第２ＭＯＳトランジスタＴＵ1 と、第１強誘電体キャパ
シタＣＵ0 、第２強誘電体キャパシタＣＵ1 とを１個ず
つ具えている。第１ＭＯＳトランジスタＴＵ0、第２Ｍ
ＯＳトランジスタＴＵ1 は、対応するワード線にゲート
が接続され、対応するビット線にドレインが接続され、
対応する第１強誘電体キャパシタＣＵ0、第２強誘電体
キャパシタＣＵ1 の一端にソースが接続される。第１強
誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ
1 の他端は、プレート線に接続される。同様に、第２メ
モリセルブロック３２０の第１メモリセルＭＬ0 、第２
メモリセルＭＬ1 は、第１ワード線ＷＬＬ0 、第２ワー
ド線ＷＬＬ1 と第３ビット線ＢＬＬ0 、第４ビット線Ｂ
ＬＬ1 とが交差する位置に、それぞれ配置される。第１
メモリセルＭＬ0 、第２メモリセルＭＬ1 は、それぞ
れ、第１ＭＯＳトランジスタＴＬ0 、第２ＭＯＳトラン
ジスタＴＬ1 と、第１強誘電体キャパシタＣＬ0 、第２
強誘電体キャパシタＣＬ1 とを１個ずつ具えている。第
１ＭＯＳトランジスタＴＬ0 、第２ＭＯＳトランジスタ
ＴＬ1 は、対応するワード線にゲートが接続され、対応
するビット線にドレインが接続され、対応する第１強誘
電体キャパシタＣＬ0 、第２強誘電体キャパシタＣＬ1
の一端にソースが接続される。第１強誘電体キャパシタ
ＣＬ0 、第２強誘電体キャパシタＣＬ1 の他端は、プレ
ート線に接続される。

【００７３】第１プリチャージトランジスタＰＣＴ0 、
第２プリチャージトランジスタＰＣＴ1 は、それぞれ、
プリチャージ制御線ＰＣＨＧにゲートが接続され、対応
するビット線にソースが接続され、ドレインが接地され
る。

【００７４】第１ビット線選択トランジスタＳＥＴ0 、
第２ビット線選択トランジスタＳＥＴ1 は、それぞれ、
選択線ＳＥＬにゲートが接続され、対応するビット線に
ソースが接続され、データバス３３０にドレインが接続
される。

【００７５】センスアンプＳＡは、信号ＳＡＥがハイレ
ベルのときに活性化し、グローバルビット線ＧＢＬ0 、
ＧＢＬ1 の電圧を増幅する。なお、この実施の形態で
は、センスアンプＳＡのタイプは限定されないので、詳
細な内部構成の説明は省略する。

【００７６】次に、図６に示す回路構造を具えた強誘電
体メモリ３００における不良メモリセル選別のための選
別モードでの読み出し動作例１について、図７のタイミ
ングチャートを用いて説明する。ここでは、第１メモリ
セルＭＵ0 、第２メモリセルＭＵ1 に格納されたデータ
を読み出すことで選別する場合を例に採って説明する。
図７において、‘Ｌ’はグランド電圧、‘Ｈ’は電源電
圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖcc
よりも、メモリセルの第１ＭＯＳトランジスタＴＵ0 、
第２ＭＯＳトランジスタＴＵ1 のしきい値電圧Ｖt 程度
高い電圧を示している。

【００７７】被選別メモリセル、すなわちここではＭＵ
1に相補的二値化データの一方のデータである”１”を
書き込むものとする。ＭＵ0には、相補データである”
０”が書き込まれる。ここで、”１”とは、読み出し時
に強誘電体キャパシタにおいて分極反転される側であ
る。

【００７８】初期状態（時刻ｔ0 ）では、第１切り替え
制御線ＳＷＵ0 、第２切り替え制御線ＳＷＵ1 、第３切
り替え制御線ＳＷＬ0 及び第４切り替え制御線ＳＷＬ1
の電圧はＶｈレベルである。これにより、第１ビット線
ＢＬＵ0 と第３ビット線ＢＬＬ0、及び第２ビット線Ｂ
ＬＵ1 と第４ビット線ＢＬＬ1 は、第１スイッチトラン
ジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵＴ
1 、第３スイッチトランジスタＳＷＬＴ0 及び第４スイ
ッチトランジスタＳＷＬＴ1 により第１プリチャージト
ランジスタＰＣＴ0 及び第２プリチャージトランジスタ
ＰＣＴ1 に接続されてプリチャージされる。

【００７９】被選別メモリセルＭＵ0 、ＭＵ1 の記憶デ
ータを読み出す際には、まず、時刻ｔ１において、プリ
チャージ制御線ＰＣＨＧと第３切り替え制御線ＳＷＬ0
の電圧をＬレベルにする。これにより、第１プリチャー
ジトランジスタＰＣＴ0 、第２プリチャージトランジス
タＰＣＴ1 がオフするので、第１グローバルビット線Ｇ
ＢＬ0 、第２グローバルビット線ＧＢＬ1 はフローティ
ング状態になる。また、第３スイッチトランジスタＳＷ
ＬＴ0 がオフするので、第３ビット線ＢＬＬ0は第２グ
ローバルビット線ＧＢＬ1 から切り離される。

【００８０】次に、時刻ｔ２において、第１ワード線Ｗ
ＬＵ0 、第２ワード線ＷＬＵ1 をＶｈレベルにする。こ
れにより、第１メモリセルＭＵ0 、第２メモリセルＭＵ
1 の第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトラン
ジスタＴＵ1 がオンして、第１強誘電体キャパシタＣＵ
0 、第２強誘電体キャパシタＣＵ1 の一方の端子が、第
１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 と導通す
る。第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 をＨ
レベルではなくＶｈレベルにするのは、第１ＭＯＳトラ
ンジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 は、出
力電圧（ドレイン電圧）が入力電圧（ソース電圧）より
もＶｔだけ低くなるからである。

【００８１】続いて、時刻ｔ３で、第１プレート線ＰＬ
Ｕ0 をＨレベルにする。これにより、この第１プレート
線ＰＬＵ0 の電圧が、第１強誘電体キャパシタＣＵ0 、
第２強誘電体キャパシタＣＵ1 及び第１ＭＯＳトランジ
スタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 を介して、
第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 に印加さ
れる。このため、第１ビット線ＢＬＵ0 にＶ0の、第２
ビット線ＢＬＵ1 にＶＳ1の読み出し電圧が発生する。
上述のように、第２ビット線ＢＬＵ1 、第４ビット線Ｂ
ＬＬ1 は第２グローバルビット線ＧＢＬ1 に接続された
ままなので、第２グローバルビット線ＧＢＬ1 の寄生キ
ャパシタンスは十分に大きい。このため、読み出しマー
ジンΔＶ＝ＶＳ1 −Ｖ0 も、十分に大きくなる。

【００８２】時刻ｔ５では、活性化信号線ＳＡＥをＨレ
ベルにして、センスアンプＳＡを活性化する。これによ
り、第１グローバルビット線ＧＢＬ0 、第２グローバル
ビット線ＧＢＬ1 の電圧が増幅される。

【００８３】続いて、時刻ｔ６に、選択線ＳＥＬをＨレ
ベルにする。これにより、第１ビット線選択トランジス
タＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 が
オンし、第１グローバルビット線ＧＢＬ0 、第２グロー
バルビット線ＧＢＬ1 の電圧が、データバス３３０に出
力される。

【００８４】次に、時刻ｔ７に、第１プレート線ＰＬＵ
0 の電圧をＬレベルに戻す。

【００８５】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧの電圧をＨレベルに戻すとともに、活性化信号
線ＳＡＥ、選択線ＳＥＬの電圧をＬレベルにする。これ
により、第１プリチャージトランジスタＰＣＴ0 、第２
プリチャージトランジスタＰＣＴ1 がオンして第１グロ
ーバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢ
Ｌ1 を接地するとともに、センスアンプＳＡが読み出し
データを出力しなくなる。また、時刻ｔ８には、第３切
り替え制御線ＳＷＬ0 が、Ｖｈレベルに戻される。これ
により、第３スイッチトランジスタＳＷＬＴ0 がオンす
るので、第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1
は第１グローバルビット線ＧＢＬ0 に接続される。

【００８６】時刻ｔ９には、第１ワード線ＷＬＵ0 、第
２ワード線ＷＬＵ1 の電圧をＬレベルにして、第１ＭＯ
ＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1
をオフする。これにより、読み出し動作が終了する。

【００８７】この読み出し電位を検出することにより、
不良メモリセルを選別する。

【００８８】なお、第１メモリセルブロック３１０の他
のメモリセル（図示せず）から記憶データを読み出す動
作も、上述のメモリセルＭＵ1 からの読み出し動作とほ
ぼ同様である。また、３個以上のメモリセルを含む場合
であっても、それぞれのメモリセルのデータ読み出し動
作は上述と同様に行われる。

【００８９】一方、第２メモリセルブロック３２０の第
１メモリセルＭＬ0 、第２メモリセルＭＬ1 から記憶デ
ータを読み出す場合には、第１グローバルビット線ＧＢ
Ｌ0、第２グローバルビット線ＧＢＬ1 を充電した後
で、第１スイッチトランジスタＳＷＵＴ0 、第２スイッ
チトランジスタＳＷＵＴ1 をオフする。すなわち、読み
出しデータの増幅時に、第１メモリセルブロック３１０
の第１ビット線ＢＬＵ0、第２ビット線ＢＬＵ1 が、第
１グローバルビット線ＧＢＬ0 、第２グローバルビット
線ＧＢＬ1 から切り離される。

【００９０】この実施の形態の強誘電体メモリを、通常
モードで使用するには、アクセスする側のスイッチトラ
ンジスタ（ＳＷＵＴ0 及びＳＷＵＴ1 、又はＳＷＬＴ0
及びＳＷＬＴ1 ）のみを’Ｈ’状態に保持することで、
通常通りデータの書き込み又は読み出しを行うことがで
きる。

【００９１】従って、従来、欠陥が顕在化していないた
めに初期不良として選別することができなかった使用に
より経時的に不良化するであろう強誘電体メモリセル
を、例えばセンスアンプの動作又は非動作を指標とし
て、選別することができる。しかしながら、この発明の
構成はこれに限定されるものではなく、例えば図７のタ
イミングチャートの時刻ｔ３において、Ｖ0及びＶＳ1の
電圧を直接検出する等他の手段を適宜選択して、不良強
誘電体メモリセルを選別してもよい。

【００９２】加えて、この実施の形態に係る強誘電体メ
モリによれば、センスアンプなどを共通化したので、上
述の第１の実施の形態と比較して、集積回路全体として
の面積を小さくすることができる。

【００９３】第２の実施の形態の強誘電体メモリの別の
動作例２を、図８を参照して説明する。図８は、第２の
実施の形態の強誘電体メモリの動作例２を示すタイミン
グチャートである。図７のタイミングチャートにより説
明した動作と異なるのは、図８中、時刻ｔ４において、
第４スイッチトランジスタＳＷＬＴ1 をオフして、互い
に接続されていた第２ビット線ＢＬＵ1 及び第４ビット
線ＢＬＬ1 をそれぞれに切り離す動作を加えたことであ
る。これにより、センスアンプ増幅時（時刻ｔ５参照）
のビット線のキャパシタンスを、データ読み出し時のキ
ャパシタンスの半分にすることができる。従って、セン
スアンプＳＡの消費電力を低減することができる。

【００９４】上述のように、この実施の形態では、第１
メモリセルブロック３１０のメモリセル数と第２メモリ
セルブロック３２０のメモリセル数とを同一とした。し
かし、これらのブロック３１０、３２０のメモリセル数
は同一でなくてもよい。そして、メモリセル数が多い方
のブロックに読み出し頻度の低いデータを記憶させ且つ
メモリセル数が少ない方のブロックに読み出し頻度の高
いデータを記憶させることにより、消費電力をさらに低
減させることができる。

【００９５】〈第３の実施の形態〉以下、この発明の第
３の実施の形態に係る強誘電体メモリについて、２トラ
ンジスタ・２キャパシタ／１ビット型の強誘電体メモリ
セルを例に採って説明する。

【００９６】この実施の形態は、１列分のメモリセルア
レイが３個以上のメモリセルブロックに分割されている
点等で上述の第２の実施の形態と異なる。

【００９７】図９は、この実施の形態に係る強誘電体メ
モリのメモリセルアレイの１列分の構造を示す回路図で
ある。

【００９８】図９に示したように、強誘電体メモリ７０
０のメモリセルアレイは、各列毎に、３個以上の第１メ
モリセルブロック７１０−Ａ、第２メモリセルブロック
７１０−Ｂ、第３メモリセルブロック７１０−Ｃと、第
１プリチャージトランジスタＰＣＴ0 、第２プリチャー
ジトランジスタＰＣＴ1 と、センスアンプＳＡと、第１
ビット線選択トランジスタＳＥＴ0 、第２ビット線選択
トランジスタＳＥＴ1と、第１グローバルビット線ＧＢ
Ｌ0 、第２グローバルビット線ＧＢＬ1 とを具えてい
る。第１メモリセルブロック７１０−Ａは、第１メモリ
セルＭＡ0 、第２メモリセルＭＡ1 と、第１スイッチト
ランジスタＳＷＡＴ0 、第２スイッチトランジスタＳＷ
ＡＴ1 と、第１ビット線（部分線）ＢＬＡ0 、第２ビッ
ト線ＢＬＡ1 とを具えている。各列の第１メモリセルブ
ロック７１０−Ａに共通の制御線として、第１ワード線
ＷＬＡ0 、第２ワード線ＷＬＡ1 、第１プレート線ＰＬ
Ａ0、及び第１切り替え制御線ＳＷＡ0 、第２切り替え
制御線ＳＷＡ1 が設けられている。２番目以降のブロッ
クについても、同様である。加えて、各列の第１プリチ
ャージトランジスタＰＣＴ0 、第２プリチャージトラン
ジスタＰＣＴ1 、センスアンプＳＡ、第１ビット線選択
トランジスタＳＥＴ0 、第２ビット線選択トランジスタ
ＳＥＴ1 に共通の制御線として、プリチャージ制御線Ｐ
ＣＨＧ、活性化信号線ＳＡＥ及び選択線ＳＥＬが設けら
れている。

【００９９】この実施の形態では、各メモリセルブロッ
ク７１０−Ａ、７１０−Ｂ、７１０−Ｃのメモリセル数
は、同一であるとする。これにより、これらのブロック
のビット線のキャパシタンスは、ほぼ同一になる。

【０１００】各第１メモリセルブロック７１０−Ａに共
通の第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 、及
び第１プレート線ＰＬＡ0 は、メモリセルアレイの行方
向に沿って、平行に配置される。第１ワード線ＷＬＡ0
、第２ワード線ＷＬＡ1 は２本一組で配置され、これ
ら２本のワード線の間に１本のプレート線が配置され
る。他のメモリセルブロック７１０−Ｂ、７１０−Ｃの
ワード線及びプレート線も同様である。

【０１０１】第１メモリセルブロック７１０−Ａの第１
ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 は、メモリセ
ルアレイの列方向に沿って、２本一組で平行に配置され
る。他のメモリセルブロック７１０−Ｂ、７１０−Ｃの
ビット線も同様である。各ビット線の寄生キャパシタン
スは、トランジスタの接合キャパシタンスや配線キャパ
シタンスによって決定される。この実施の形態では、同
一ビット線のキャパシタンスの和が、十分な読み出しマ
ージンΔＶ（図１５参照）が得られる値になるように、
これらのビット線の寄生キャパシタンスを設定する。

【０１０２】第１グローバルビット線ＧＢＬ0 、第２グ
ローバルビット線ＧＢＬ1 は、第１スイッチトランジス
タＳＷＡＴ0 、第２スイッチトランジスタＳＷＡＴ1 そ
れぞれを介して第１メモリセルブロック７１０−Ａの第
１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 にそれぞれ
接続される。ここで、第１グローバルビット線ＧＢＬ0
、第２グローバルビット線ＧＢＬ1 は、第１ビット線
ＢＬＡ0 、第２ビット線ＢＬＡ1 とは、異なる層に重な
るように配線される。第１スイッチトランジスタＳＷＡ
Ｔ0 のゲートは第１切り替え制御線ＳＷＡ0 に、第２ス
イッチトランジスタＳＷＡＴ1 のゲートは、第２切り替
え制御線ＳＷＡ1 に接続される。他のメモリセルブロッ
ク７２０−Ｂ、７２０−Ｃについても、同様である。

【０１０３】第１メモリセルブロック７１０−Ａの第１
メモリセルＭＡ0 、第２メモリセルＭＡ1 は、第１ワー
ド線ＷＬＡ0 、第２ワード線ＷＬＡ1 と第１ビット線Ｂ
ＬＡ0 、第２ビット線ＢＬＡ1 とが交差する位置に、そ
れぞれ配置される。第１メモリセルＭＡ0 、第２メモリ
セルＭＡ1 は、それぞれ、第１ＭＯＳトランジスタＴＡ
0 、第２ＭＯＳトランジスタＴＡ1 と、第１強誘電体キ
ャパシタＣＡ0 、第２強誘電体キャパシタＣＡ1 とを１
個ずつ具えている。第１ＭＯＳトランジスタＴＡ0 、第
２ＭＯＳトランジスタＴＡ1 は、対応するワード線にゲ
ートが接続され、対応するビット線にドレインが接続さ
れ、対応する第１強誘電体キャパシタＣＡ0 、第２強誘
電体キャパシタＣＡ1 の一端にソースが接続される。第
１強誘電体キャパシタＣＡ0 、第２強誘電体キャパシタ
ＣＡ1 の他端は、プレート線に接続される。他のメモリ
セルブロック７１０−Ｂ、７１０−Ｃの各メモリセル
も、同様である。

【０１０４】第１プリチャージトランジスタＰＣＴ0 、
第２プリチャージトランジスタＰＣＴ1 は、それぞれ、
プリチャージ制御線ＰＣＨＧにゲートが接続され、対応
するビット線にソースが接続され、ドレインが接地され
る。

【０１０５】第１ビット線選択トランジスタＳＥＴ0 、
第２ビット線選択トランジスタＳＥＴ1 は、それぞれ、
選択線ＳＥＬにゲートが接続され、対応するビット線に
ソースが接続され、データバス７２０にドレインが接続
される。

【０１０６】センスアンプＳＡは、活性化信号線ＳＡＥ
がＨレベルのときに活性化し、第１グローバルビット線
ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 の電位を増
幅して出力する。なお、この実施の形態では、センスア
ンプＳＡのタイプは限定されないので、詳細な内部構成
の説明は省略する。

【０１０７】次に、図９に示す回路構造を具えた強誘電
体メモリ７００における不良メモリセル選別のための選
別モードでの読み出し動作例１について、図１０のタイ
ミングチャートを用いて説明する。ここでは、第１メモ
リセルＭＡ0 、第２メモリセルＭＡ1 に格納されたデー
タを読み出す場合を例に採って説明する。図１０におい
て、‘Ｌ’はグランド電圧、‘Ｈ’は電源電圧Ｖccを示
している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メ
モリセルの第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳ
トランジスタＴＡ1 のしきい値電圧Ｖt 程度高い電圧を
示している。

【０１０８】初期状態（時刻ｔ0 ）では、第１ないし第
６切り替え制御線ＳＷＡ0 、ＳＷＡ1 、ＳＷＢ0 、ＳＷ
Ｂ1 、ＳＷＣ0 、ＳＷＣ1 の電圧はＨレベルである。こ
れにより、第１スイッチトランジスタＳＷＡＴ0 、第３
スイッチトランジスタＳＷＢＴ0 、第５スイッチトラン
ジスタＳＷＣＴ0 、及び第２スイッチトランジスタＳＷ
ＡＴ1 、第４スイッチトランジスタＳＷＢＴ1 、第６ス
イッチトランジスタＳＷＣＴ1 はオンしているので、第
１ビット線ＢＬＡ0 、第３ビット線ＢＬＢ0 、第５ビッ
ト線ＢＬＣ0 は第１グローバルビット線ＧＢＬ0 に接続
されており、且つ、第２ビット線ＢＬＡ1 、第４ビット
線ＢＬＢ1 、第６ビット線ＢＬＣ1 は第２グローバルビ
ット線ＧＢＬ1 に接続されている。従って、第２ビット
線ＢＬＡ1 、第４ビット線ＢＬＢ1 、第６ビット線ＢＬ
Ｃ1 は、第１プリチャージトランジスタＰＣＴ0 及び第
２プリチャージトランジスタＰＣＴ1 に接続されてプリ
チャージされる。

【０１０９】被選別メモリセル、すなわちここでは第２
メモリセルＭＡ1に相補的二値化データの一方のデータ
である”１”を書き込むものとする。第１メモリセルＭ
Ａ0には、相補データである”０”が書き込まれる。こ
こで、”１”とは、読み出し時に強誘電体キャパシタに
おいて分極反転される側である。

【０１１０】被選別メモリセルＭＡ1 の記憶データを読
み出す際には、まず、時刻ｔ１において、プリチャージ
制御線ＰＣＨＧの電圧をＬレベルにする。これにより、
第１プリチャージトランジスタＰＣＴ0 、第２プリチャ
ージトランジスタＰＣＴ1 がオフするので、第１グロー
バルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ
1 はフローティング状態になる。このとき、第３スイッ
チトランジスタＳＷＢＴ0 と第５スイッチトランジスタ
ＳＷＣＴ0 をオフする。これにより、第１グローバル線
ＧＢＬ0 から第２メモリセルブロックブロック７１０−
Ｂ及び第３メモリセルブロック７１０−Ｃが切り離され
る。

【０１１１】次に、時刻ｔ２において、第１ワード線Ｗ
ＬＡ0 、第２ワード線ＷＬＡ1 をＶｈレベルにする。こ
れにより、第１メモリセルＭＡ0 、第２メモリセルＭＡ
1 の第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトラン
ジスタＴＡ1 がオンして、第１強誘電体キャパシタＣＡ
0 、第２強誘電体キャパシタＣＡ1 の一方の端子が、第
１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 と導通す
る。第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 をＨ
レベルではなくＶｈレベルにするのは、第１ＭＯＳトラ
ンジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 は、出
力電圧（ドレイン電圧）が入力電圧（ソース電圧）より
もＶｔだけ低くなるからである。

【０１１２】続いて、時刻ｔ３で、第１プレート線ＰＬ
Ａ0 をＨレベルにする。これにより、この第１プレート
線ＰＬＡ0 の電圧が、第１強誘電体キャパシタＣＡ0 、
第２強誘電体キャパシタＣＡ1 及び第１ＭＯＳトランジ
スタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 を介して、
第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 に印加さ
れる。これにより、第１ビット線ＢＬＡ0 、第２ビット
線ＢＬＡ1 に、読み出し電圧（Ｖ0 またはＶＳ1 ）が発
生する。上述のように、各メモリセルブロック７１０−
Ａ、７１０−Ｂ、７１０−Ｃのビット線のうち、第２グ
ローバルビット線ＧＢＬ1 側のビット線はグローバルビ
ット線に接続されているので、第２グローバルビット線
ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このた
め、読み出しマージンΔＶ＝ＶＳ1 −Ｖ0 も、大きくな
る。

【０１１３】時刻ｔ５では、活性化信号線ＳＡＥをＨレ
ベルにして、センスアンプＳＡを活性化する。これによ
り、第１グローバルビット線ＧＢＬ0 、第２グローバル
ビット線ＧＢＬ1 の電圧が増幅される。

【０１１４】続いて、時刻ｔ６に、選択線ＳＥＬをＨレ
ベルにする。これにより、第１ビット線選択トランジス
タＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 が
オンし、第１グローバルビット線ＧＢＬ0 、第２グロー
バルビット線ＧＢＬ1 の電圧が、データバス７２０に出
力される。

【０１１５】次に、時刻ｔ７に、第１プレート線ＰＬＡ
0 の電圧をＬレベルに戻す。

【０１１６】そして、時刻ｔ８に、プリチャージ制御線
ＰＣＨＧの電圧をＨレベルに戻すとともに、活性化信号
線ＳＡＥ、選択線ＳＥＬの電圧をＬレベルにする。これ
により、第１プリチャージトランジスタＰＣＴ0 、第２
プリチャージトランジスタＰＣＴ1 がオンして第１グロ
ーバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢ
Ｌ1 を接地するとともに、センスアンプＳＡが読み出し
データを出力しなくなる。また、時刻ｔ８には、第３切
り替え制御線ＳＷＢ0 、第５切り替え制御線ＳＷＣ0
が、Ｈレベルに戻される。これにより、第３スイッチト
ランジスタＳＷＢＴ0 、第５スイッチトランジスタＳＷ
ＣＴ0 がオンするので、第３ビット線ＢＬＢ0 、第５ビ
ット線ＢＬＣ0 は第１グローバルビット線ＧＢＬ0 に接
続される。

【０１１７】時刻ｔ９には、第１ワード線ＷＬＡ0 、第
２ワード線ＷＬＡ1 の電圧をＬレベルにして、第１ＭＯ
ＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1
をオフさせる。これにより、読み出し動作が終了する。

【０１１８】この読み出し電圧を検出することにより、
不良メモリセルを選別する。

【０１１９】なお、第１メモリセルブロック７１０−Ａ
の他のメモリセル（図示せず）から記憶データを読み出
す動作も、上述のメモリセルＭＡ1 からの読み出し動作
とほぼ同様である。

【０１２０】一方、他のメモリセルブロック７１０−
Ｂ、７１０−Ｃから記憶データを読み出す場合には、ビ
ット線選択トランジスタ等が異なることを除いて、上述
のメモリセルＭＡ1 からの読み出し動作と同様である。

【０１２１】この実施の形態の強誘電体メモリを、通常
モードで使用するには、アクセスする側のスイッチトラ
ンジスタ（ＳＷＡＴ0 及びＳＷＡＴ1 、又はＳＷＢＴ0
及びＳＷＢＴ1 ）のみを’Ｈ’状態に保持することで、
従来通りデータの書き込み又は読み出しを行うことがで
きる。

【０１２２】このように、この実施の形態に係る強誘電
体メモリでは、第１の実施の形態に係る強誘電体メモリ
と同様の理由により、”１”データを格納する側のビッ
トラインの容量（キャパシタンス）を大きくすること
で、使用により経時的に劣化するであろうメモリセルの
読み出しマージンを、見かけ上、減少させることができ
る。従って、初期には不良が顕在化していないが経時的
に不良化するであろうメモリセルを、長時間の劣化加速
試験等を行うことなく、選別することが可能となる。

【０１２３】さらにこの実施の形態の強誘電体メモリに
よると、１対のメモリセルが、２つのスイッチトランジ
スタの組により、それぞれブロック化されることで、所
望のビット線（部分線）の容量（キャパシタンス）を任
意自在に制御することが可能となっている。従って、選
別条件をきめ細やかに設定することができるので、より
正確な不良メモリセルの選別が可能となる。

【０１２４】第３の実施の形態の強誘電体メモリの別の
動作例２を、図１１を参照して説明する。図１１は、第
３の実施の形態の強誘電体メモリの動作例２を示すタイ
ミングチャートである。図１０のタイミングチャートに
より説明した動作と異なるのは、図１１中、時刻ｔ４に
おいて、第４スイッチトランジスタＳＷＢＴ1 及び第６
スイッチトランジスタＳＷＣＴ1 をオフして、互いに接
続されていた第４ビット線ＢＬＢ1 及び第６ビット線Ｂ
ＬＣ1 を第２グローバルビット線ＧＢＬ1 から切り離す
動作を加えたことである。これにより、センスアンプ増
幅時（時刻ｔ５参照）のビット線の容量（キャパシタン
ス）を、データ読み出し時の容量の半分か、又は切り離
すブロックの数を制御することにより１／２以下にする
ことができる。従って、センスアンプＳＡの消費電力を
大幅に低減することができる。

【０１２５】上述のように、この実施の形態では、各メ
モリセルブロック７１０−Ａ、７１０−Ｂ、７１０−Ｃ
のメモリセル数とを同一とした。しかし、これらのブロ
ックのメモリセル数は同一でなくてもよい。

【０１２６】また、上述の全ての実施の形態において、
２Ｔ２Ｃ／ｂｉｔ方式のメモリセルを例に採って説明し
たが、例えば１Ｔ１Ｃ／ｂｉｔ方式のメモリセルにおい
ても、この発明の構成を適用することはもちろん可能で
ある。

【０１２７】

【発明の効果】以上詳細に説明したように、この発明に
よれば、従来、製造直後には欠陥が顕在化していないた
めに、長時間の加速劣化試験によらねば不良セルとして
選別することができなかった不良強誘電体メモリセルを
選別することができる回路構造を具えた強誘電体メモリ
を提供する。また、上述した回路構造を具えた強誘電体
メモリを用いて、効率的に選別を行うための方法を提供
する。

【図面の簡単な説明】

【図１】第１の実施の形態の強誘電体メモリの構成を示
す回路図である。

【図２】第１の実施の形態の強誘電体メモリの動作を説
明するためのタイミングチャートである。

【図３】強誘電体メモリの状態偏移及び読み出し電圧の
様子を示す概略図である。

【図４】強誘電体メモリの状態偏移及び選別モードでの
読み出し電圧の様子を示す概略図である。

【図５】第１の実施の形態の強誘電体メモリの動作の別
の例を説明するためのタイミングチャートである。

【図６】第２の実施の形態の強誘電体メモリの構成を示
す回路図である。

【図７】第２の実施の形態の強誘電体メモリの動作を説
明するためのタイミングチャートである。

【図８】第２の実施の形態の強誘電体メモリの動作の別
の例を説明するためのタイミングチャートである。

【図９】第３の実施の形態の強誘電体メモリの構成を示
す回路図である。

【図１０】第３の実施の形態の強誘電体メモリの動作を
説明するためのタイミングチャートである。

【図１１】第３の実施の形態の強誘電体メモリの動作の
別の例を説明するためのタイミングチャートである。

【図１２】従来の強誘電体メモリの構成を示す回路図で
ある。

【図１３】従来の強誘電体メモリの動作を説明するため
のタイミングチャートである。

【図１４】強誘電体キャパシタの状態偏移を説明するた
めの概念図である。

【図１５】強誘電体メモリの特性を説明するためのグラ
フである。

【符号の説明】

１００、３００、７００ 強誘電体メモリ １１０、３１０、７１０−Ａ 第１メモリセルブロック １２０、３２０ ７１０−Ｂ 第２メモリセルブロック ７１０−Ｃ 第３メモリセルブロック ＭＵ0 、ＭＬ0 、ＭＡ0 、Ｍ0 第１メモリセル ＭＵ1 、ＭＬ1 、ＭＡ1 、Ｍ1 第２メモリセル Ｔ0 第１選択トランジスタ Ｔ1 第２選択トランジスタ ＴＵ0 、ＴＬ0 、ＴＡ0 第１ＭＯＳトランジスタ ＴＵ1 、ＴＬ1 、ＴＡ1 第２ＭＯＳトランジスタ ＣＵ0 、ＣＬ0 、ＣＡ0 、Ｃ0 第１強誘電体キャパシ
タ ＣＵ1 、ＣＬ1 、ＣＡ1 、Ｃ1 第２強誘電体キャパシ
タ ＰＬＵ0 、ＰＬＬ0 、ＰＬＡ0 、ＰＬ0 第１プレート
線 ＰＣＴＵ0 、ＰＣＴ0 第１プリチャージトランジスタ ＰＣＴＵ1 、ＰＣＴ1 第２プリチャージトランジスタ ＰＣＴＬ0 第３プリチャージトランジスタ ＰＣＴＬ1 第４プリチャージトランジスタ ＰＣＨＧ プリチャージ制御線 ＰＣＨＧＵ 第１プリチャージ制御線 ＰＣＨＧＬ 第２プリチャージ制御線 ＳＥＴＵ0 、ＳＥＴ0 第１ビット線選択トランジスタ ＳＥＴＵ1 、ＳＥＴ1 第２ビット線選択トランジスタ ＳＥＴＬ0 第３ビット線選択トランジスタ ＳＥＴＬ1 第４ビット線選択トランジスタ ＳＡ センスアンプ ＳＡＵ 第１センスアンプ ＳＡＬ 第２センスアンプ ＳＷＵＴ0 、ＳＷＡＴ0 、ＳＷＴ0 第１スイッチトラ
ンジスタ ＳＷＵＴ1 、ＳＷＡＴ1 、ＳＷＴ1 第２スイッチトラ
ンジスタ ＳＷＬＴ0 、ＳＷＢＴ0 第３スイッチトランジスタ ＳＷＬＴ1 、ＳＷＢＴ1 第４スイッチトランジスタ ＳＷＣＴ0 第５スイッチトランジスタ ＳＷＣＴ1 第６スイッチトランジスタ ＷＬＵ0 、ＷＬＬ0 、ＷＬＡ0 、ＷＬ0 第１ワード線 ＷＬＵ1 、ＷＬＬ1 、ＷＬＡ1 、ＷＬ1 第２ワード線 ＢＬＵ0 、ＢＬＬ0 、ＢＬＡ0 、ＢＬ0 第１ビット線 ＢＬＵ1 、ＢＬＬ1 、ＢＬＡ1 、ＢＬ1 第２ビット線 ＢＬＢ0 第３ビット線 ＢＬＢ1 第４ビット線 ＢＬＣ0 第５ビット線 ＢＬＣ1 第６ビット線 ＧＢＬ0 第１グローバルビット線 ＧＢＬ1 第２グローバルビット線 ＳＡＥ 活性化信号線 ＳＡＥＵ 第１活性化信号線 ＳＡＥＬ 第２活性化信号線 ＳＥＬ 選択線 ＳＥＬＵ 第１選択線 ＳＥＬＬ 第２選択線 ＳＷＵ0 、ＳＷＡ0 、ＳＷ0 第１切り替え制御線 ＳＷＵ1 、ＳＷＡ1 、ＳＷ1 第２切り替え制御線 ＳＷＬ0 、ＳＷＢ0 第３切り替え制御線 ＳＷＬ1 、ＳＷＢ1 第４切り替え制御線 ＳＷＣ0 第５切り替え制御線 ＳＷＣ1 第６切り替え制御線 Ｇｂｌ、ＧｂｌＳ 容量直線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配置され、相補的二値化
   データを強誘電体キャパシタの分極状態として記憶す
   る、複数のメモリセル対と、 同一列の前記メモリセル対にそれぞれ接続された、複数
   のビット線対と、 前記メモリセル対を列単位で電圧制御して、前記相補的
   二値化データに応じた電圧を前記ビット線対に出力させ
   る、複数のワード線対及び複数のプレート線と、 前記ビット線対に出力された前記電圧を増幅するセンス
   アンプと、 不良メモリセルの選別時には、前記ビット線対のそれぞ
   れのビット線に所定数のメモリセルを電気的に接続又は
   切断するために、該ビット線のそれぞれに設けられたス
   イッチトランジスタとを含むことを特徴とする強誘電体
   メモリ。
2. 【請求項２】 １個又は２個以上の前記メモリセル対の
   メモリセルがそれぞれ接続されるように、複数に分割さ
   れている部分線対からなる前記ビット線対と、 前記部分線対それぞれが共有する１つのセンスアンプ
   と、 不良メモリセルの選別時には、前記ビット線対のそれぞ
   れのビット線に所定数のメモリセルを電気的に接続する
   ために、前記部分線対の部分線同士の電気的な接続又は
   切断を切り替えるスイッチトランジスタとを含むことを
   特徴とする請求項１に記載の強誘電体メモリ。
3. 【請求項３】 １個又は２個以上の前記メモリセルがそ
   れぞれ接続された複数の支線対と、該支線対が接続され
   るグローバル線対とを具えたビット線対と、前記グロー
   バル線対の電圧を増幅するように構成されているセンス
   アンプと、不良メモリセルの選別時には、それぞれの支
   線とグローバル線との電気的な接続又は切断を切り替え
   るスイッチトランジスタとを含むことを特徴とする請求
   項１に記載の強誘電体メモリ。
4. 【請求項４】 前記ビット線対が直線状に配置され、前
   記グローバル線対が、該ビット線対の上層又は下層に配
   置されることを特徴とする請求項３に記載の強誘電体メ
   モリ。
5. 【請求項５】 互いに交差して配置される第１のワード
   線及びビット線対と、該第１のワード線と平行して配置
   され所定のタイミングで選択的に選択レベルとされる第
   １のプレート線と、前記第１のワード線に接続されるゲ
   ートを有する第１のトランジスタと、一方の電極は該第
   １のトランジスタに接続され他方の電極は該第１のプレ
   ート線に接続される第１の強誘電体キャパシタとを含む
   第１のメモリセルアレイと、 互いに交差して配置される第２のワード線及び前記ビッ
   ト線対と、該第２のワード線と平行して配置され所定の
   タイミングで選択的に選択レベルとされる第２のプレー
   ト線と、前記第２のワード線に接続されるゲートを有す
   る第２のトランジスタと、一方の電極は該第２のトラン
   ジスタに接続され他方の電極は該第２のプレート線に接
   続される第２の強誘電体キャパシタとを含む第２のメモ
   リセルアレイと、 前記ビット線対の各ビット線に設けられ、前記第１のメ
   モリセルアレイと前記第２のメモリセルアレイとを電気
   的に接続することにより一方のビット線の容量を他方の
   ビット線の容量より大きくするスイッチと、 前記ビット線対に出力される信号をそれぞれ増幅するセ
   ンスアンプとを具備することを特徴とする強誘電体メモ
   リ。
6. 【請求項６】 請求項１〜５のいずれかに記載の強誘電
   体メモリの不良メモリセルを選別するに当たり、 被選別メモリセルに接続されたビット線のキャパシタン
   スを増大させる工程を含むことを特徴とする不良メモリ
   セルの選別方法。
7. 【請求項７】 スイッチトランジスタにより、前記ビッ
   ト線を構成する部分線を接続することでキャパシタンス
   を増大させる工程を含むことを特徴とする請求項６に記
   載の方法。
8. 【請求項８】 被選別メモリセルに接続されたビット線
   のキャパシタンスを増大させてビット線の電圧を検出し
   た後に、消費電力を低減するために、前記被選別メモリ
   セルに接続された前記ビット線を前記部分線に分割する
   ことで再び電気的に切り離す工程をさらに含むことを特
   徴とする請求項７に記載の方法。