JP2001222883A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 ビット線の読み出しマージンを大きくするこ
とができ、且つ、センスアンプの消費電力が小さいＦｅ
ＲＡＭを提供する。 【解決手段】 この発明は、ワード線ＷＬ1 〜ＷＬm 、
プレート線ＰＬ1 〜ＰＬ m/2 、ビット線ＢＬ1 〜Ｂ
Ｌn 、メモリセルＭ11〜Ｍmn、センスアンプ１１１およ
びビット線容量可変部１２０−１〜１２０−ｎとを備え
る。容量可変部１２０−１〜１２０−ｎは、内部にキャ
パシタを備えている。メモリセルがビット線に記憶値を
出力する際には、内部キャパシタとビット線とを接続し
てビット線のキャパシタンスを大きくすることにより、
読み出しマージンを大きくすることができる。センスア
ンプが記憶値を増幅する際には、内部キャパシタとビッ
ト線とを非接続にしてビット線のキャパシタンスを小さ
くすることにより、センスアンプの消費電力を小さくす
ることができる。
とができ、且つ、センスアンプの消費電力が小さいＦｅ
ＲＡＭを提供する。 【解決手段】 この発明は、ワード線ＷＬ1 〜ＷＬm 、
プレート線ＰＬ1 〜ＰＬ m/2 、ビット線ＢＬ1 〜Ｂ
Ｌn 、メモリセルＭ11〜Ｍmn、センスアンプ１１１およ
びビット線容量可変部１２０−１〜１２０−ｎとを備え
る。容量可変部１２０−１〜１２０−ｎは、内部にキャ
パシタを備えている。メモリセルがビット線に記憶値を
出力する際には、内部キャパシタとビット線とを接続し
てビット線のキャパシタンスを大きくすることにより、
読み出しマージンを大きくすることができる。センスア
ンプが記憶値を増幅する際には、内部キャパシタとビッ
ト線とを非接続にしてビット線のキャパシタンスを小さ
くすることにより、センスアンプの消費電力を小さくす
ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば強誘電体
メモリ等の半導体記憶装置に関する。
メモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置について、ＦｅＲ
ＡＭ(Ferroelectric Random Access Memory)を例に採っ
て説明する。
ＡＭ(Ferroelectric Random Access Memory)を例に採っ
て説明する。
【０００３】ＦｅＲＡＭは、強誘電体をメモリセルに使
用した半導体記憶装置である。ＦｅＲＡＭを開示した文
献としては、例えば、以下のものが知られている。
用した半導体記憶装置である。ＦｅＲＡＭを開示した文
献としては、例えば、以下のものが知られている。
【０００４】低消費電力、高速ＬＳＩ技術 リアライズ
社発行 p.234-p.240一般的なＦｅＲＡＭは、図９に示
したようなメモリアレイ構造を備えている。図９に示し
たように、ＦｅＲＡＭ９００のメモリセルＭ11〜Ｍ
mnは、選択トランジスタＴ11〜Ｔnmと強誘電体キャパシ
タＣ11〜Ｃnmとを備えている。強誘電体キャパシタＣ11
〜Ｃnmは、それぞれ、二値データを、分極方向として記
憶する。
社発行 p.234-p.240一般的なＦｅＲＡＭは、図９に示
したようなメモリアレイ構造を備えている。図９に示し
たように、ＦｅＲＡＭ９００のメモリセルＭ11〜Ｍ
mnは、選択トランジスタＴ11〜Ｔnmと強誘電体キャパシ
タＣ11〜Ｃnmとを備えている。強誘電体キャパシタＣ11
〜Ｃnmは、それぞれ、二値データを、分極方向として記
憶する。
【０００５】メモリセルＭ11，Ｍ21からデータを読み出
す場合、ＦｅＲＡＭ９００を図１０に示したように動作
させる。図１０において、‘Ｌ’はグランド電位、
‘Ｈ’は電源電圧Ｖccを示している。また、‘ＶＨ’
は、電源電圧Ｖccよりも、選択トランジスタのしきい値
電圧Ｖt 程度高い電位を示している。
す場合、ＦｅＲＡＭ９００を図１０に示したように動作
させる。図１０において、‘Ｌ’はグランド電位、
‘Ｈ’は電源電圧Ｖccを示している。また、‘ＶＨ’
は、電源電圧Ｖccよりも、選択トランジスタのしきい値
電圧Ｖt 程度高い電位を示している。
【０００６】まず、時刻ｔ１に、制御線ＥＱの電位をＬ
にして、トランジスタ９１１−１，９１１−２をオフさ
せる。これにより、ビット線ＢＬ1 ，ＢＬ2 はフローテ
ィング状態になる。
にして、トランジスタ９１１−１，９１１−２をオフさ
せる。これにより、ビット線ＢＬ1 ，ＢＬ2 はフローテ
ィング状態になる。
【０００７】次に、時刻ｔ２に、ワード線ＷＬ1 ，ＷＬ
2 の電位をＶＨにして、選択トランジスタＴ11，Ｔ21を
オンさせる。
2 の電位をＶＨにして、選択トランジスタＴ11，Ｔ21を
オンさせる。
【０００８】時刻ｔ３に、プレート線ＰＬ1 の電位をＨ
にすると、このプレート線ＰＬ1 の電位が強誘電体キャ
パシタＣ11，Ｃ21および選択トランジスタＴ11，Ｔ21を
介してビット線ＢＬ1 ，ＢＬ2 に印加されるので、ビッ
ト線ＢＬ1 ，ＢＬ2 に読み出し電位が発生する。強誘電
体キャパシタＣ11，Ｃ21は分極方向によってキャパシタ
ンスが異なるので、この分極方向に応じて、ビット線Ｂ
Ｌ1 ，ＢＬ2 に発生する読み出し電位の値も異なる。
にすると、このプレート線ＰＬ1 の電位が強誘電体キャ
パシタＣ11，Ｃ21および選択トランジスタＴ11，Ｔ21を
介してビット線ＢＬ1 ，ＢＬ2 に印加されるので、ビッ
ト線ＢＬ1 ，ＢＬ2 に読み出し電位が発生する。強誘電
体キャパシタＣ11，Ｃ21は分極方向によってキャパシタ
ンスが異なるので、この分極方向に応じて、ビット線Ｂ
Ｌ1 ，ＢＬ2 に発生する読み出し電位の値も異なる。
【０００９】時刻ｔ４に、信号ＳＡＥの電位をＨにする
と、センスアンプ９２０が活性化される。これにより、
ビット線ＢＬ1 ，ＢＬ2 の電位が増幅されて、読み出し
データとして、外部に出力される。
と、センスアンプ９２０が活性化される。これにより、
ビット線ＢＬ1 ，ＢＬ2 の電位が増幅されて、読み出し
データとして、外部に出力される。
【００１０】時刻ｔ５に、プレート線ＰＬ1 の電位をＬ
に戻す。
に戻す。
【００１１】時刻ｔ６に、制御線ＥＱの電位をＨにする
とともに、信号ＳＡＥの電位をＬにする。これにより、
トランジスタ９１１−１，９１１−２がオンしてビット
線ＢＬ1 ，ＢＬ2 を接地するとともに、センスアンプ９
２０が読み出しデータを出力しなくなる。
とともに、信号ＳＡＥの電位をＬにする。これにより、
トランジスタ９１１−１，９１１−２がオンしてビット
線ＢＬ1 ，ＢＬ2 を接地するとともに、センスアンプ９
２０が読み出しデータを出力しなくなる。
【００１２】最後に、時刻ｔ７に、ワード線ＷＬ1 ，Ｗ
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。
【００１３】
【発明が解決しようとする課題】図１１は、強誘電体キ
ャパシタＣ11〜Ｃnmの状態偏移を説明するための図であ
り、横軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μｑ／
ｃｍ2 ］である。図１１に示したように、電圧Ｖと分極
Ｐｒとの関係は、ヒステリシス曲線Ｈを描く。ヒステリ
シス曲線Ｈの傾きは、強誘電体キャパシタのキャパシタ
ンス［ｑ／Ｖ］に相当する。
ャパシタＣ11〜Ｃnmの状態偏移を説明するための図であ
り、横軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μｑ／
ｃｍ2 ］である。図１１に示したように、電圧Ｖと分極
Ｐｒとの関係は、ヒステリシス曲線Ｈを描く。ヒステリ
シス曲線Ｈの傾きは、強誘電体キャパシタのキャパシタ
ンス［ｑ／Ｖ］に相当する。
【００１４】図１１において、このヒステリシス曲線Ｈ
とＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０，
ｐ0 ）とする。さらに、点Ｂ（Ｖcc，ｐ0 ）を通り且つ
直線Ｐｒ＝ｐ0 と角度θで交差する直線ｓ1 を描き、こ
の直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃ
の座標を（ｖ1 ，ｐ1 ）とする。角度θは、ビット線の
キャパシタンスに応じて定められる。点ＣのＶ座標ｖ1
は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点
ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電位と一致す
る。したがって、Ｐｒ＞０のとき（記憶値が‘０’のと
き）、ビット線上に出力される電位Ｖ0 は、Ｖcc−ｖ1
で表される。
とＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０，
ｐ0 ）とする。さらに、点Ｂ（Ｖcc，ｐ0 ）を通り且つ
直線Ｐｒ＝ｐ0 と角度θで交差する直線ｓ1 を描き、こ
の直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃ
の座標を（ｖ1 ，ｐ1 ）とする。角度θは、ビット線の
キャパシタンスに応じて定められる。点ＣのＶ座標ｖ1
は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点
ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電位と一致す
る。したがって、Ｐｒ＞０のとき（記憶値が‘０’のと
き）、ビット線上に出力される電位Ｖ0 は、Ｖcc−ｖ1
で表される。
【００１５】また、図１１において、ヒステリシス曲線
ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を
（０，ｐ2 ）とする。さらに、点Ｅ（Ｖcc，ｐ2 ）を通
り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線ｓ2 を描
き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との
交点Ｆの座標を（ｖ2 ，ｐ3 ）とする。この場合も、点
ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一
致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線
電位と一致する。したがって、Ｐｒ＜０のとき（記憶値
が‘１’のとき）、ビット線上に出力される電位Ｖ1
は、Ｖcc−ｖ2 で表される。
ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を
（０，ｐ2 ）とする。さらに、点Ｅ（Ｖcc，ｐ2 ）を通
り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線ｓ2 を描
き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との
交点Ｆの座標を（ｖ2 ，ｐ3 ）とする。この場合も、点
ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一
致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線
電位と一致する。したがって、Ｐｒ＜０のとき（記憶値
が‘１’のとき）、ビット線上に出力される電位Ｖ1
は、Ｖcc−ｖ2 で表される。
【００１６】図１１から判るように、Ｖ0 ＜Ｖ1 であ
り、また、読み出しマージンΔＶが最大になる角度θが
存在する。角度θを大きくするためには、ビット線のキ
ャパシタンスを大きくすればよい。
り、また、読み出しマージンΔＶが最大になる角度θが
存在する。角度θを大きくするためには、ビット線のキ
ャパシタンスを大きくすればよい。
【００１７】図１２は、ビット線のキャパシタンスＣbl
と強誘電体キャパシタのキャパシタンスＣs との比Ｃbl
／Ｃs と、読み出しマージンΔＶとの関係を示すグラフ
である。図１２から判るように、Ｃbl／Ｃs が４〜５の
ときに、読み出しマージンを最大にすることができる。
と強誘電体キャパシタのキャパシタンスＣs との比Ｃbl
／Ｃs と、読み出しマージンΔＶとの関係を示すグラフ
である。図１２から判るように、Ｃbl／Ｃs が４〜５の
ときに、読み出しマージンを最大にすることができる。
【００１８】ビット線ＢＬ1 〜ＢＬn のキャパシタンス
Ｃblは、ビット線ＢＬ1 〜ＢＬn に接続されたトランジ
スタＴ11〜Ｔnm，９１１−１〜９１１−ｎの接合キャパ
シタンスや、ビット線ＢＬ1 〜ＢＬn の寄生キャパシタ
ンス等からなるが、大半は選択トランジスタＴ11〜Ｔnm
の接合キャパシタンスに起因する。従来のＦｅＲＡＭで
は、１本のビット線に数百個の選択トランジスタが接続
されており、これにより、ビット線ＢＬ1 〜ＢＬn のキ
ャパシタンスＣblを増加させていた。
Ｃblは、ビット線ＢＬ1 〜ＢＬn に接続されたトランジ
スタＴ11〜Ｔnm，９１１−１〜９１１−ｎの接合キャパ
シタンスや、ビット線ＢＬ1 〜ＢＬn の寄生キャパシタ
ンス等からなるが、大半は選択トランジスタＴ11〜Ｔnm
の接合キャパシタンスに起因する。従来のＦｅＲＡＭで
は、１本のビット線に数百個の選択トランジスタが接続
されており、これにより、ビット線ＢＬ1 〜ＢＬn のキ
ャパシタンスＣblを増加させていた。
【００１９】しかしながら、記憶容量が数十ビット程度
の小容量ＦｅＲＡＭを作製する場合、ビット線ＢＬ1 〜
ＢＬn に接続される選択トランジスタの個数が少なくな
るので、ビット線ＢＬ1 〜ＢＬn のキャパシタンスＣbl
を最適な容量程度に大きくすることは困難である。これ
に対して、ビット線ＢＬ1 〜ＢＬn のキャパシタンスＣ
blを増加させるために、ビット線ＢＬ1 〜ＢＬn にダミ
ーの選択トランジスタを接続する方法が考えられる。し
かしながら、この方法では、実際には使用されないトラ
ンジスタを多数設けることになるので、チップの小面積
化の要請に反する。
の小容量ＦｅＲＡＭを作製する場合、ビット線ＢＬ1 〜
ＢＬn に接続される選択トランジスタの個数が少なくな
るので、ビット線ＢＬ1 〜ＢＬn のキャパシタンスＣbl
を最適な容量程度に大きくすることは困難である。これ
に対して、ビット線ＢＬ1 〜ＢＬn のキャパシタンスＣ
blを増加させるために、ビット線ＢＬ1 〜ＢＬn にダミ
ーの選択トランジスタを接続する方法が考えられる。し
かしながら、この方法では、実際には使用されないトラ
ンジスタを多数設けることになるので、チップの小面積
化の要請に反する。
【００２０】さらに、ビット線ＢＬ1 〜ＢＬn のキャパ
シタンスＣblを大きくした場合には、センスアンプ９２
０（図９参照）の消費電力が大きくなるという欠点が生
じる。読み出しの際には、ビット線ＢＬ1 〜ＢＬn の電
位が電源電位Ｖccまたはグランド電位に増幅されるが、
電源電位Ｖccへの増幅はセンスアンプ９２０からビット
線ＢＬ1 〜ＢＬn に供給される電流によって達成され
る。したがって、ビット線ＢＬ1 〜ＢＬn のキャパシタ
ンスが大きいほど、センスアンプ９２０の増幅に必要な
電流が多くなる。
シタンスＣblを大きくした場合には、センスアンプ９２
０（図９参照）の消費電力が大きくなるという欠点が生
じる。読み出しの際には、ビット線ＢＬ1 〜ＢＬn の電
位が電源電位Ｖccまたはグランド電位に増幅されるが、
電源電位Ｖccへの増幅はセンスアンプ９２０からビット
線ＢＬ1 〜ＢＬn に供給される電流によって達成され
る。したがって、ビット線ＢＬ1 〜ＢＬn のキャパシタ
ンスが大きいほど、センスアンプ９２０の増幅に必要な
電流が多くなる。
【００２１】このような理由から、ダミートランジスタ
を使用せずにビット線のキャパシタンスを大きくするこ
とができ、且つ、センスアンプの消費電力が小さい半導
体記憶装置が嘱望されていた。
を使用せずにビット線のキャパシタンスを大きくするこ
とができ、且つ、センスアンプの消費電力が小さい半導
体記憶装置が嘱望されていた。
【００２２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、並列に配置された複数のワード線および複数
のプレート線と、ワード線と交差するように配置された
複数のビット線と、ワード線とビット線とが交差する位
置にそれぞれ配置されワード線およびプレート線の電位
制御によってビット線に記憶値を出力する複数のメモリ
セルと、ビット線から入力された記憶値を増幅するセン
スアンプと、メモリセルがビット線に記憶値を出力する
際には内部のキャパシタとビット線とを接続し且つセン
スアンプが記憶値を増幅する際にはキャパシタとビット
線とを非接続にする複数の容量可変部とを備える。
憶装置は、並列に配置された複数のワード線および複数
のプレート線と、ワード線と交差するように配置された
複数のビット線と、ワード線とビット線とが交差する位
置にそれぞれ配置されワード線およびプレート線の電位
制御によってビット線に記憶値を出力する複数のメモリ
セルと、ビット線から入力された記憶値を増幅するセン
スアンプと、メモリセルがビット線に記憶値を出力する
際には内部のキャパシタとビット線とを接続し且つセン
スアンプが記憶値を増幅する際にはキャパシタとビット
線とを非接続にする複数の容量可変部とを備える。
【００２３】この発明によれば、ビット線にキャパシタ
を接続するので、チップ面積をそれほど増大させずに、
ビット線のキャパシタンスを増加させることができる。
さらに、センスアンプが記憶値を増幅する際にはキャパ
シタとビット線とを非接続にするので、センスアンプの
消費電力の増大を抑えることができる。
を接続するので、チップ面積をそれほど増大させずに、
ビット線のキャパシタンスを増加させることができる。
さらに、センスアンプが記憶値を増幅する際にはキャパ
シタとビット線とを非接続にするので、センスアンプの
消費電力の増大を抑えることができる。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。
【００２５】第１の実施の形態 この発明の第１の実施の形態について、ＦｅＲＡＭに適
用される場合を例に採って説明する。
用される場合を例に採って説明する。
【００２６】図１は、この実施の形態に係るＦｅＲＡＭ
のメモリセルアレイ構造を示す回路図である。
のメモリセルアレイ構造を示す回路図である。
【００２７】図１に示したように、ＦｅＲＡＭ１００
は、メモリセルアレイ部１１０と、ビット線容量可変部
１２０−１〜１２０−ｎとを備えている。
は、メモリセルアレイ部１１０と、ビット線容量可変部
１２０−１〜１２０−ｎとを備えている。
【００２８】メモリセルアレイ部１１０は、ｍ本のワー
ド線ＷＬ1 〜ＷＬm と、ｍ／２本のプレート線ＰＬ1 〜
ＰＬm/2 と、ｎ本のビット線ＢＬ1 〜ＢＬn と、ｍ×ｎ
個のメモリセルＭ11〜Ｍmnと、１本の制御線ＥＱと、ｎ
個のトランジスタ１１２−１〜１１２−ｎと、センスア
ンプ１１１とを備えている。
ド線ＷＬ1 〜ＷＬm と、ｍ／２本のプレート線ＰＬ1 〜
ＰＬm/2 と、ｎ本のビット線ＢＬ1 〜ＢＬn と、ｍ×ｎ
個のメモリセルＭ11〜Ｍmnと、１本の制御線ＥＱと、ｎ
個のトランジスタ１１２−１〜１１２−ｎと、センスア
ンプ１１１とを備えている。
【００２９】ワード線ＷＬ1 〜ＷＬm およびプレート線
ＰＬ1 〜ＰＬm/2 は、メモリセルアレイ部１１０の列方
向に、平行に配置される。ワード線ＷＬ1 〜ＷＬm は２
本一組で配置され、これら２本のワード線の間に１本の
プレート線が配置される。
ＰＬ1 〜ＰＬm/2 は、メモリセルアレイ部１１０の列方
向に、平行に配置される。ワード線ＷＬ1 〜ＷＬm は２
本一組で配置され、これら２本のワード線の間に１本の
プレート線が配置される。
【００３０】ビット線ＢＬ1 〜ＢＬn は、メモリセルア
レイ部１１０の行方向に、平行に配置される。ビット線
ＢＬ1 〜ＢＬn も、２本一組で配置される。これらのビ
ット線ＢＬ1 〜ＢＬn は、後述のビット線容量可変部１
２０−１〜１２０−ｎまで達するように、形成される。
レイ部１１０の行方向に、平行に配置される。ビット線
ＢＬ1 〜ＢＬn も、２本一組で配置される。これらのビ
ット線ＢＬ1 〜ＢＬn は、後述のビット線容量可変部１
２０−１〜１２０−ｎまで達するように、形成される。
【００３１】メモリセルＭ11〜Ｍmnは、ワード線ＷＬ1
〜ＷＬm とビット線ＢＬ1 〜ＢＬnとが交差する位置
に、それぞれ配置される。メモリセルＭ11〜Ｍmnは、そ
れぞれ、ｎＭＯＳトランジスタＴ11〜Ｔmnと、強誘電体
キャパシタＣ11〜Ｃmnとを１個ずつ備えている。ｎＭＯ
ＳトランジスタＴ11〜Ｔmnは、対応するワード線にゲー
トが接続され、対応するビット線にドレインが接続さ
れ、強誘電体キャパシタＣ 11〜Ｃmnの一端にソースが接
続される。強誘電体キャパシタの他端は、対応するプレ
ート線に接続される。図１に示したように、一対のワー
ド線と一対のビット線とで特定される領域には２個のメ
モリセルが配置され、これら２個のメモリセルは同じプ
レート線に接続される。
〜ＷＬm とビット線ＢＬ1 〜ＢＬnとが交差する位置
に、それぞれ配置される。メモリセルＭ11〜Ｍmnは、そ
れぞれ、ｎＭＯＳトランジスタＴ11〜Ｔmnと、強誘電体
キャパシタＣ11〜Ｃmnとを１個ずつ備えている。ｎＭＯ
ＳトランジスタＴ11〜Ｔmnは、対応するワード線にゲー
トが接続され、対応するビット線にドレインが接続さ
れ、強誘電体キャパシタＣ 11〜Ｃmnの一端にソースが接
続される。強誘電体キャパシタの他端は、対応するプレ
ート線に接続される。図１に示したように、一対のワー
ド線と一対のビット線とで特定される領域には２個のメ
モリセルが配置され、これら２個のメモリセルは同じプ
レート線に接続される。
【００３２】制御線ＥＱは、ビット線ＢＬ1 〜ＢＬn と
直交するように配置される。
直交するように配置される。
【００３３】センスアンプ１１１は、信号ＳＡＥがハイ
レベルのときに活性化し、ビット線ＢＬ1 〜ＢＬn の電
位を増幅して出力する。
レベルのときに活性化し、ビット線ＢＬ1 〜ＢＬn の電
位を増幅して出力する。
【００３４】トランジスタ１１２−１〜１１２−ｎとし
ては、ｎＭＯＳトランジスタが使用される。トランジス
タ１１２−１〜１１２−ｎは、それぞれ、制御線ＥＱに
ゲートが接続され、対応するビット線にソースが接続さ
れ、ドレインが接地される。
ては、ｎＭＯＳトランジスタが使用される。トランジス
タ１１２−１〜１１２−ｎは、それぞれ、制御線ＥＱに
ゲートが接続され、対応するビット線にソースが接続さ
れ、ドレインが接地される。
【００３５】ビット線容量可変部１２０−１〜１２０−
ｎは、ビット線ＢＬ1 〜ＢＬn 毎に設けられている。こ
れらのビット線容量可変部１２０−１〜１２０−ｎは、
それぞれ、内部キャパシタ（図示せず）を備えている。
内部キャパシタとしては、例えばＭＯＳ構造のキャパシ
タが使用される。ビット線容量可変部１２０−１〜１２
０−ｎは、容量制御信号ＣＢＥがローレベルのときは、
対応するビット線と内部キャパシタとを接続し、信号Ｃ
ＢＥがハイレベルのときは、ビット線とキャパシタとを
非接続にする。すなわち、容量制御信号ＣＢＥがローレ
ベルのときはビット線ＢＬ1 〜ＢＬn のキャパシタンス
は大きくなり、容量制御信号ＣＢＥがハイレベルのとき
はビット線ＢＬ1 〜ＢＬn のキャパシタンスは小さくな
る。内部キャパシタのキャパシタンスは、この内部キャ
パシタがビット線に接続されたときに、ビット線のキャ
パシタンスＣblと強誘電体キャパシタのキャパシタンス
Ｃs の比Ｃbl／Ｃs が、例えば４〜５程度になるように
設定される。
ｎは、ビット線ＢＬ1 〜ＢＬn 毎に設けられている。こ
れらのビット線容量可変部１２０−１〜１２０−ｎは、
それぞれ、内部キャパシタ（図示せず）を備えている。
内部キャパシタとしては、例えばＭＯＳ構造のキャパシ
タが使用される。ビット線容量可変部１２０−１〜１２
０−ｎは、容量制御信号ＣＢＥがローレベルのときは、
対応するビット線と内部キャパシタとを接続し、信号Ｃ
ＢＥがハイレベルのときは、ビット線とキャパシタとを
非接続にする。すなわち、容量制御信号ＣＢＥがローレ
ベルのときはビット線ＢＬ1 〜ＢＬn のキャパシタンス
は大きくなり、容量制御信号ＣＢＥがハイレベルのとき
はビット線ＢＬ1 〜ＢＬn のキャパシタンスは小さくな
る。内部キャパシタのキャパシタンスは、この内部キャ
パシタがビット線に接続されたときに、ビット線のキャ
パシタンスＣblと強誘電体キャパシタのキャパシタンス
Ｃs の比Ｃbl／Ｃs が、例えば４〜５程度になるように
設定される。
【００３６】次に、図１に示したＦｅＲＡＭ１００の読
み出し動作について、図２のタイミングチャートを用い
て説明する。ここでは、メモリセルＭ11，Ｍ21に格納さ
れたデータを読み出す場合を例に採って説明する。図２
において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖ
ccを示している。また、‘ＶＨ’は、電源電圧Ｖccより
も、選択トランジスタＴ11〜Ｔmnのしきい値電圧Ｖt 程
度高い電位を示している。
み出し動作について、図２のタイミングチャートを用い
て説明する。ここでは、メモリセルＭ11，Ｍ21に格納さ
れたデータを読み出す場合を例に採って説明する。図２
において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖ
ccを示している。また、‘ＶＨ’は、電源電圧Ｖccより
も、選択トランジスタＴ11〜Ｔmnのしきい値電圧Ｖt 程
度高い電位を示している。
【００３７】初期状態では、容量制御信号ＣＢＥは、Ｌ
レベルに設定される。これにより、ビット線と内部キャ
パシタとが接続されるので、ビット線のキャパシタンス
は大きくなる。
レベルに設定される。これにより、ビット線と内部キャ
パシタとが接続されるので、ビット線のキャパシタンス
は大きくなる。
【００３８】メモリセルＭ11，Ｍ21の記憶データを読み
出す際には、まず、時刻ｔ１において、制御線ＥＱをＬ
レベルにする。これにより、トランジスタ１１２−１，
１１２−２がオフするので、ビット線ＢＬ1 ，ＢＬ2 は
フローティング状態になる。
出す際には、まず、時刻ｔ１において、制御線ＥＱをＬ
レベルにする。これにより、トランジスタ１１２−１，
１１２−２がオフするので、ビット線ＢＬ1 ，ＢＬ2 は
フローティング状態になる。
【００３９】次に、時刻ｔ２において、ワード線Ｗ
Ｌ1 ，ＷＬ2 をＶＨレベルにする。これにより、選択ト
ランジスタＴ11，Ｔ21がオンして、強誘電体キャパシタ
Ｃ11，Ｃ 21の一方の端子が、ビット線ＢＬ1 ，ＢＬ2 と
導通する。ワード線ＷＬ1 ，ＷＬ 2 をＶＨレベルにする
のは、選択トランジスタＴ11，Ｔ21は、出力電圧（ドレ
イン電圧）よりも入力電圧（ソース電圧）の方がＶh だ
け低くなるからである。
Ｌ1 ，ＷＬ2 をＶＨレベルにする。これにより、選択ト
ランジスタＴ11，Ｔ21がオンして、強誘電体キャパシタ
Ｃ11，Ｃ 21の一方の端子が、ビット線ＢＬ1 ，ＢＬ2 と
導通する。ワード線ＷＬ1 ，ＷＬ 2 をＶＨレベルにする
のは、選択トランジスタＴ11，Ｔ21は、出力電圧（ドレ
イン電圧）よりも入力電圧（ソース電圧）の方がＶh だ
け低くなるからである。
【００４０】時刻ｔ３で、プレート線ＰＬ1 をＨレベル
にすると、このプレート線ＰＬ1 の電位が強誘電体キャ
パシタＣ11，Ｃ21および選択トランジスタＴ11，Ｔ21を
介してビット線ＢＬ1 ，ＢＬ2 に印加される。これによ
り、ビット線ＢＬ1 ，ＢＬ2に、読み出し電位（Ｖ0 ま
たはＶ1 ）が発生する。上述したように、この実施の形
態では、ビット線ＢＬ1 ，ＢＬ2 のキャパシタンスが大
きいので、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 を十分に
大きくすることができる。
にすると、このプレート線ＰＬ1 の電位が強誘電体キャ
パシタＣ11，Ｃ21および選択トランジスタＴ11，Ｔ21を
介してビット線ＢＬ1 ，ＢＬ2 に印加される。これによ
り、ビット線ＢＬ1 ，ＢＬ2に、読み出し電位（Ｖ0 ま
たはＶ1 ）が発生する。上述したように、この実施の形
態では、ビット線ＢＬ1 ，ＢＬ2 のキャパシタンスが大
きいので、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 を十分に
大きくすることができる。
【００４１】時刻ｔ４では、容量制御信号ＣＢＥをＨレ
ベルにする。これにより、ビット線と内部キャパシタと
が非接続になるので、ビット線のキャパシタンスは小さ
くなる。
ベルにする。これにより、ビット線と内部キャパシタと
が非接続になるので、ビット線のキャパシタンスは小さ
くなる。
【００４２】時刻ｔ５において、信号ＳＡＥをＨレベル
にすると、センスアンプ１１１が活性化される。これに
より、ビット線ＢＬ1 ，ＢＬ2 の電位差が増幅されて、
外部に出力される。この実施の形態では、増幅時には、
ビット線のキャパシタンスが小さいので、センスアンプ
１１１からビット線に供給される電流が小さくなり、し
たがって、センスアンプ１１１の消費電力は小さい。
にすると、センスアンプ１１１が活性化される。これに
より、ビット線ＢＬ1 ，ＢＬ2 の電位差が増幅されて、
外部に出力される。この実施の形態では、増幅時には、
ビット線のキャパシタンスが小さいので、センスアンプ
１１１からビット線に供給される電流が小さくなり、し
たがって、センスアンプ１１１の消費電力は小さい。
【００４３】時刻ｔ６に、プレート線ＰＬ1 の電位をＬ
に戻す。
に戻す。
【００４４】時刻ｔ７に、制御線ＥＱの電位をＨにする
とともに、信号ＳＡＥの電位をＬにする。これにより、
トランジスタ１１２−１，１１２−２がオンしてビット
線ＢＬ1 ，ＢＬ2 を接地するとともに、センスアンプ１
１１が読み出しデータを出力しなくなる。
とともに、信号ＳＡＥの電位をＬにする。これにより、
トランジスタ１１２−１，１１２−２がオンしてビット
線ＢＬ1 ，ＢＬ2 を接地するとともに、センスアンプ１
１１が読み出しデータを出力しなくなる。
【００４５】最後に、時刻ｔ８に、ワード線ＷＬ1 ，Ｗ
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。これにより、読み出し動作が終了する。
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。これにより、読み出し動作が終了する。
【００４６】以上説明したように、この実施の形態に係
るＦｅＲＡＭは、ビット線容量可変部１２０−１〜１２
０−ｎを設けて、ビット線ＢＬ1 〜ＢＬn と内部キャパ
シタとを接続することとしたので、読み出し時（時刻ｔ
３参照）のビット線ＢＬ1 〜ＢＬn のキャパシタンス
を、大きくすることができる。そして、これにより、読
み出しマージンΔＶを大きくすることができるので、Ｆ
ｅＲＡＭの歩留まりを向上させることができる。さら
に、ビット線ＢＬ1 〜ＢＬn のキャパシタンスを大きく
する手段としてキャパシタンスを使用したので、ビット
線ＢＬ1 〜ＢＬn にダミートランジスタを接続する場合
よりも、チップ面積を小さくすることができる。
るＦｅＲＡＭは、ビット線容量可変部１２０−１〜１２
０−ｎを設けて、ビット線ＢＬ1 〜ＢＬn と内部キャパ
シタとを接続することとしたので、読み出し時（時刻ｔ
３参照）のビット線ＢＬ1 〜ＢＬn のキャパシタンス
を、大きくすることができる。そして、これにより、読
み出しマージンΔＶを大きくすることができるので、Ｆ
ｅＲＡＭの歩留まりを向上させることができる。さら
に、ビット線ＢＬ1 〜ＢＬn のキャパシタンスを大きく
する手段としてキャパシタンスを使用したので、ビット
線ＢＬ1 〜ＢＬn にダミートランジスタを接続する場合
よりも、チップ面積を小さくすることができる。
【００４７】加えて、このビット線容量可変部１２０−
１〜１２０−ｎは、内部キャパシタとビット線ＢＬ1 〜
ＢＬn とを非接続にして、増幅時（時刻ｔ５参照）のビ
ット線ＢＬ1 〜ＢＬn のキャパシタンスを、小さくする
ことができる。そして、これにより、センスアンプ１１
１の消費電力を低減することができる。
１〜１２０−ｎは、内部キャパシタとビット線ＢＬ1 〜
ＢＬn とを非接続にして、増幅時（時刻ｔ５参照）のビ
ット線ＢＬ1 〜ＢＬn のキャパシタンスを、小さくする
ことができる。そして、これにより、センスアンプ１１
１の消費電力を低減することができる。
【００４８】第２の実施の形態 次に、この発明の第２の実施の形態を説明する。
【００４９】図３および図４は、この実施の形態に係る
ＦｅＲＡＭの構造を示しており、図３はメモリセルアレ
イ構造を示す回路図、図４はビット線容量可変部の内部
構造を示す回路図である。
ＦｅＲＡＭの構造を示しており、図３はメモリセルアレ
イ構造を示す回路図、図４はビット線容量可変部の内部
構造を示す回路図である。
【００５０】図３のＦｅＲＡＭ３００において、図１と
同じ符号を付した構成要素は、それぞれ、図１と同じも
のを示している。
同じ符号を付した構成要素は、それぞれ、図１と同じも
のを示している。
【００５１】ビット線容量可変部３１０−１〜３１０−
ｎは、ビット線ＢＬ1 〜ＢＬn 毎に設けられている。こ
れらのビット線容量可変部３１０−１〜３１０−ｎは、
容量制御信号ＩＮ0 ，ＩＮＧ0 を入力する。
ｎは、ビット線ＢＬ1 〜ＢＬn 毎に設けられている。こ
れらのビット線容量可変部３１０−１〜３１０−ｎは、
容量制御信号ＩＮ0 ，ＩＮＧ0 を入力する。
【００５２】図４に示したように、ビット線容量可変部
３１０−１〜３１０−ｎは、それぞれ、２個のｎＭＯＳ
トランジスタ３１１，３１２と、内部キャパシタ３１３
とを備えている。
３１０−１〜３１０−ｎは、それぞれ、２個のｎＭＯＳ
トランジスタ３１１，３１２と、内部キャパシタ３１３
とを備えている。
【００５３】ｎＭＯＳトランジスタ３１１は、ソースが
ビット線に接続され、ドレインがキャパシタ３１３の一
端に接続され、且つ、ゲートから信号ＩＮ0 を入力す
る。
ビット線に接続され、ドレインがキャパシタ３１３の一
端に接続され、且つ、ゲートから信号ＩＮ0 を入力す
る。
【００５４】ｎＭＯＳトランジスタ３１２は、ソースが
キャパシタ３１３の一端に接続され、ドレインが接地さ
れ、且つ、ゲートから信号ＩＮＧ0 を入力する。
キャパシタ３１３の一端に接続され、ドレインが接地さ
れ、且つ、ゲートから信号ＩＮＧ0 を入力する。
【００５５】内部キャパシタ３１３は、一端がトランジ
スタ３１１のドレインおよびトランジスタ３１２のソー
スに接続され、他端が接地されている。内部キャパシタ
３１３としては、例えばＭＯＳ構造のキャパシタが使用
される。内部キャパシタ３１３のキャパシタンスは、こ
の内部キャパシタ３１３がビット線に接続されたとき
に、ビット線のキャパシタンスＣblと強誘電体キャパシ
タのキャパシタンスＣsの比Ｃbl／Ｃs が、例えば４〜
５程度になるように設定される。
スタ３１１のドレインおよびトランジスタ３１２のソー
スに接続され、他端が接地されている。内部キャパシタ
３１３としては、例えばＭＯＳ構造のキャパシタが使用
される。内部キャパシタ３１３のキャパシタンスは、こ
の内部キャパシタ３１３がビット線に接続されたとき
に、ビット線のキャパシタンスＣblと強誘電体キャパシ
タのキャパシタンスＣsの比Ｃbl／Ｃs が、例えば４〜
５程度になるように設定される。
【００５６】次に、ＦｅＲＡＭ３００の読み出し動作に
ついて、図５のタイミングチャートを用いて説明する。
ここでは、メモリセルＭ11，Ｍ21に格納されたデータを
読み出す場合を例に採って説明する。図５において、
‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示して
いる。また、‘ＶＨ’は、電源電圧Ｖccよりも、選択ト
ランジスタＴ11〜Ｔmnのしきい値電圧Ｖt 程度高い電位
を示している。
ついて、図５のタイミングチャートを用いて説明する。
ここでは、メモリセルＭ11，Ｍ21に格納されたデータを
読み出す場合を例に採って説明する。図５において、
‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示して
いる。また、‘ＶＨ’は、電源電圧Ｖccよりも、選択ト
ランジスタＴ11〜Ｔmnのしきい値電圧Ｖt 程度高い電位
を示している。
【００５７】まず、時刻ｔ１において、制御線ＥＱをＬ
レベルにし、且つ、容量制御信号ＩＮＧ0 をＬレベルに
する。これにより、トランジスタ１１２−１，１１２−
２およびトランジスタ３１２がオフするので、ビット線
ＢＬ1 ，ＢＬ2 はフローティング状態になる。また、こ
のとき、トランジスタ３１１はオンしているので、ビッ
ト線ＢＬ1 ，ＢＬ2 と内部キャパシタ３１３とが接続さ
れ、したがってビット線ＢＬ1 ，ＢＬ2 のキャパシタン
スは大きくなる。
レベルにし、且つ、容量制御信号ＩＮＧ0 をＬレベルに
する。これにより、トランジスタ１１２−１，１１２−
２およびトランジスタ３１２がオフするので、ビット線
ＢＬ1 ，ＢＬ2 はフローティング状態になる。また、こ
のとき、トランジスタ３１１はオンしているので、ビッ
ト線ＢＬ1 ，ＢＬ2 と内部キャパシタ３１３とが接続さ
れ、したがってビット線ＢＬ1 ，ＢＬ2 のキャパシタン
スは大きくなる。
【００５８】次に、時刻ｔ２において、ワード線Ｗ
Ｌ1 ，ＷＬ2 をＶＨレベルにする。これにより、選択ト
ランジスタＴ11，Ｔ21がオンして、強誘電体キャパシタ
Ｃ11，Ｃ 21の一方の端子が、ビット線ＢＬ1 ，ＢＬ2 と
導通する。ワード線ＷＬ1 ，ＷＬ 2 をＶＨレベルにする
理由は、第１の実施の形態の場合と同じである。
Ｌ1 ，ＷＬ2 をＶＨレベルにする。これにより、選択ト
ランジスタＴ11，Ｔ21がオンして、強誘電体キャパシタ
Ｃ11，Ｃ 21の一方の端子が、ビット線ＢＬ1 ，ＢＬ2 と
導通する。ワード線ＷＬ1 ，ＷＬ 2 をＶＨレベルにする
理由は、第１の実施の形態の場合と同じである。
【００５９】時刻ｔ３で、プレート線ＰＬ1 をＨレベル
にすると、ビット線ＢＬ1 ，ＢＬ2に、読み出し電位
（Ｖ0 またはＶ1 ）が発生する。第１の実施の形態と同
様、ビット線ＢＬ1 ，ＢＬ2 のキャパシタンスが大きい
ので、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 を十分に大き
くすることができる。
にすると、ビット線ＢＬ1 ，ＢＬ2に、読み出し電位
（Ｖ0 またはＶ1 ）が発生する。第１の実施の形態と同
様、ビット線ＢＬ1 ，ＢＬ2 のキャパシタンスが大きい
ので、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 を十分に大き
くすることができる。
【００６０】時刻ｔ４では、容量制御信号ＩＮ0 をＬレ
ベルにする。これにより、ビット線ＢＬ1 〜ＢＬn と内
部キャパシタ３１３とが非接続になるので、ビット線Ｂ
Ｌ1〜ＢＬn のキャパシタンスは小さくなる。
ベルにする。これにより、ビット線ＢＬ1 〜ＢＬn と内
部キャパシタ３１３とが非接続になるので、ビット線Ｂ
Ｌ1〜ＢＬn のキャパシタンスは小さくなる。
【００６１】時刻ｔ５において、信号ＳＡＥをＨレベル
にすると、センスアンプ１１１が活性化される。これに
より、ビット線ＢＬ1 ，ＢＬ2 の電位差が増幅されて、
外部に出力される。上述の第１の実施の形態と同様、ビ
ット線のキャパシタンスを小さくることにより、センス
アンプ１１１からビット線に供給される電流が小さくな
り、したがって、センスアンプ１１１の消費電力が小さ
くなる。
にすると、センスアンプ１１１が活性化される。これに
より、ビット線ＢＬ1 ，ＢＬ2 の電位差が増幅されて、
外部に出力される。上述の第１の実施の形態と同様、ビ
ット線のキャパシタンスを小さくることにより、センス
アンプ１１１からビット線に供給される電流が小さくな
り、したがって、センスアンプ１１１の消費電力が小さ
くなる。
【００６２】時刻ｔ６に、プレート線ＰＬ1 をＬレベル
に戻すとともに、信号ＩＮＧ0 をＨレベルに戻す。これ
により、トランジスタ３１２がオンするので、内部キャ
パシタ３１３に蓄積された電位が、グランドに放出され
る。
に戻すとともに、信号ＩＮＧ0 をＨレベルに戻す。これ
により、トランジスタ３１２がオンするので、内部キャ
パシタ３１３に蓄積された電位が、グランドに放出され
る。
【００６３】時刻ｔ７に、制御線ＥＱの電位をＨにし、
信号ＳＡＥの電位をＬにし、且つ、信号ＩＮ0 の電位を
Ｈにする。これにより、トランジスタ１１２−１，１１
２−２がオンしてビット線ＢＬ1 ，ＢＬ2 を接地すると
ともに、センスアンプ１１１が読み出しデータを出力し
なくなる。
信号ＳＡＥの電位をＬにし、且つ、信号ＩＮ0 の電位を
Ｈにする。これにより、トランジスタ１１２−１，１１
２−２がオンしてビット線ＢＬ1 ，ＢＬ2 を接地すると
ともに、センスアンプ１１１が読み出しデータを出力し
なくなる。
【００６４】最後に、時刻ｔ８に、ワード線ＷＬ1 ，Ｗ
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。これにより、読み出し動作が終了する。
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。これにより、読み出し動作が終了する。
【００６５】以上説明したように、この実施の形態も、
第１の実施の形態と同様、読み出しマージンΔＶを大き
くすることができるのでＦｅＲＡＭの歩留まりを向上さ
せることができ、且つ、ビット線ＢＬ1 〜ＢＬn にダミ
ートランジスタを接続する場合よりも、チップ面積を小
さくすることができる。
第１の実施の形態と同様、読み出しマージンΔＶを大き
くすることができるのでＦｅＲＡＭの歩留まりを向上さ
せることができ、且つ、ビット線ＢＬ1 〜ＢＬn にダミ
ートランジスタを接続する場合よりも、チップ面積を小
さくすることができる。
【００６６】さらに、第１の実施の形態と同様、増幅時
のビット線ＢＬ1 〜ＢＬn のキャパシタンスを小さくす
ることができので、センスアンプ１１１の消費電力を低
減することができる。
のビット線ＢＬ1 〜ＢＬn のキャパシタンスを小さくす
ることができので、センスアンプ１１１の消費電力を低
減することができる。
【００６７】第３の実施の形態 次に、この発明の第３の実施の形態を説明する。
【００６８】図６および図７は、この実施の形態に係る
ＦｅＲＡＭの構造を示しており、図６はメモリセルアレ
イ構造を示す回路図、図７はビット線容量可変部の内部
構造を示す回路図である。
ＦｅＲＡＭの構造を示しており、図６はメモリセルアレ
イ構造を示す回路図、図７はビット線容量可変部の内部
構造を示す回路図である。
【００６９】図６のＦｅＲＡＭ６００において、図１と
同じ符号を付した構成要素は、それぞれ、図１と同じも
のを示している。
同じ符号を付した構成要素は、それぞれ、図１と同じも
のを示している。
【００７０】ビット線容量可変部６１０−１〜６１０−
ｎは、ビット線ＢＬ1 〜ＢＬn 毎に設けられている。こ
れらのビット線容量可変部６１０−１〜６１０−ｎは、
それぞれ、容量制御信号ＩＮ1 〜ＩＮp および容量制御
信号ＩＮＧ0 を入力する。
ｎは、ビット線ＢＬ1 〜ＢＬn 毎に設けられている。こ
れらのビット線容量可変部６１０−１〜６１０−ｎは、
それぞれ、容量制御信号ＩＮ1 〜ＩＮp および容量制御
信号ＩＮＧ0 を入力する。
【００７１】図７に示したように、ビット線容量可変部
６１０−１〜６１０−ｎは、それぞれ、ｎＭＯＳトラン
ジスタ６１１−１〜６１１−ｐと、ｎＭＯＳトランジス
タ６１２と、内部キャパシタ６１３−１〜６１３−ｐと
を備えている。
６１０−１〜６１０−ｎは、それぞれ、ｎＭＯＳトラン
ジスタ６１１−１〜６１１−ｐと、ｎＭＯＳトランジス
タ６１２と、内部キャパシタ６１３−１〜６１３−ｐと
を備えている。
【００７２】ｎＭＯＳトランジスタ６１１−１〜６１１
−ｐは、相互に直列に接続される。初段のｎＭＯＳトラ
ンジスタ６１１−１のソースは、ビット線に接続され
る。ｐＭＯＳトランジスタ６１１−１〜６１１−ｐのゲ
ートは、対応する容量制御信号ＩＮ1 〜ＩＮp を入力す
る。
−ｐは、相互に直列に接続される。初段のｎＭＯＳトラ
ンジスタ６１１−１のソースは、ビット線に接続され
る。ｐＭＯＳトランジスタ６１１−１〜６１１−ｐのゲ
ートは、対応する容量制御信号ＩＮ1 〜ＩＮp を入力す
る。
【００７３】ｎＭＯＳトランジスタ６１２は、ソース
が、初段のｎＭＯＳトランジスタ６１１−１のドレイン
に接続され、且つ、ドレインが、接地される。また、ｎ
ＭＯＳトランジスタ６１２のゲートには、容量制御信号
ＩＮＧ0 が入力される。
が、初段のｎＭＯＳトランジスタ６１１−１のドレイン
に接続され、且つ、ドレインが、接地される。また、ｎ
ＭＯＳトランジスタ６１２のゲートには、容量制御信号
ＩＮＧ0 が入力される。
【００７４】内部キャパシタ６１３−１〜６１３−ｐ
は、一端が、ｎＭＯＳトランジスタ６１１−１〜６１１
−ｐのうち対応するトランジスタの、ドレインに接続さ
れる。また、内部キャパシタ６１３−１〜６１３−ｐの
他端は、接地される。内部キャパシタ６１３−１〜６１
３−ｐとしては、例えばＭＯＳ構造のキャパシタが使用
される。内部キャパシタ６１３−１〜６１３−ｐのキャ
パシタンスは、すべて同一であってもよいし、互いに異
なっていてもよい。
は、一端が、ｎＭＯＳトランジスタ６１１−１〜６１１
−ｐのうち対応するトランジスタの、ドレインに接続さ
れる。また、内部キャパシタ６１３−１〜６１３−ｐの
他端は、接地される。内部キャパシタ６１３−１〜６１
３−ｐとしては、例えばＭＯＳ構造のキャパシタが使用
される。内部キャパシタ６１３−１〜６１３−ｐのキャ
パシタンスは、すべて同一であってもよいし、互いに異
なっていてもよい。
【００７５】この実施の形態では、ビット線と導通させ
る内部キャパシタの個数によって、ビット線のキャパシ
タンスを調整する。すなわち、容量制御信号ＩＮ1 〜Ｉ
Ｎqをハイレベルにし、他の容量制御信号ＩＮq+1 〜Ｉ
Ｎp をローレベルにすると（１≦ｑ≦ｐ）、 ｎＭＯＳ
トランジスタ６１１−１〜６１１−ｑはオンし、他のト
ランジスタ６１１−(q+1) 〜６１１−ｐはオフする。し
たがって、キャパシタ６１３−１，・・・，６１３−ｑ
のキャパシタンスをＣ1 ，・・・，Ｃq とすると、ビッ
ト線容量Ｃblは、Ｃ0 ＋Ｃ1 ＋・・・＋Ｃq となる。こ
こで、Ｃ0 は、メモリセル内の選択トランジスタＴ11〜
Ｔnmによる接合キャパシタンスや寄生キャパシタンス等
の合成キャパシタンスである。
る内部キャパシタの個数によって、ビット線のキャパシ
タンスを調整する。すなわち、容量制御信号ＩＮ1 〜Ｉ
Ｎqをハイレベルにし、他の容量制御信号ＩＮq+1 〜Ｉ
Ｎp をローレベルにすると（１≦ｑ≦ｐ）、 ｎＭＯＳ
トランジスタ６１１−１〜６１１−ｑはオンし、他のト
ランジスタ６１１−(q+1) 〜６１１−ｐはオフする。し
たがって、キャパシタ６１３−１，・・・，６１３−ｑ
のキャパシタンスをＣ1 ，・・・，Ｃq とすると、ビッ
ト線容量Ｃblは、Ｃ0 ＋Ｃ1 ＋・・・＋Ｃq となる。こ
こで、Ｃ0 は、メモリセル内の選択トランジスタＴ11〜
Ｔnmによる接合キャパシタンスや寄生キャパシタンス等
の合成キャパシタンスである。
【００７６】次に、ＦｅＲＡＭ６００の読み出し動作に
ついて、図８のタイミングチャートを用いて説明する。
ここでは、メモリセルＭ11，Ｍ21に格納されたデータを
読み出す場合を例に採って説明する。また、以下の説明
では、内部キャパシタンス６１３−１，６１３−２，６
１３−３を使用し、他の内部キャパシタ６１３−４〜６
１３−ｎを使用しない場合を例に採って説明する。図８
において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖ
cc‘ＶＨ’は電圧Ｖcc＋Ｖt （Ｖt は選択トランジスタ
Ｔ11〜Ｔmnのしきい値電圧）。
ついて、図８のタイミングチャートを用いて説明する。
ここでは、メモリセルＭ11，Ｍ21に格納されたデータを
読み出す場合を例に採って説明する。また、以下の説明
では、内部キャパシタンス６１３−１，６１３−２，６
１３−３を使用し、他の内部キャパシタ６１３−４〜６
１３−ｎを使用しない場合を例に採って説明する。図８
において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖ
cc‘ＶＨ’は電圧Ｖcc＋Ｖt （Ｖt は選択トランジスタ
Ｔ11〜Ｔmnのしきい値電圧）。
【００７７】まず、時刻ｔ１において、制御線ＥＱをＬ
レベルにし、且つ、容量制御信号ＩＮＧ0 をＬレベルに
する。これにより、トランジスタ１１２−１，１１２−
２およびトランジスタ６１２がオフするので、ビット線
ＢＬ1 ，ＢＬ2 はフローティング状態になる。また、こ
のとき、トランジスタ６１１−１〜６１１−３はオン
し、且つ、トランジスタ６１１−４〜６１１−ｎはオフ
している。したがって、ビット線ＢＬ1 ，ＢＬ2 は、内
部キャパシタ６１３−１〜６１３−３と接続され、且
つ、内部キャパシタ６１３−４〜６１３−ｎとは接続さ
れない。これにより、ビット線ＢＬ1 ，ＢＬ2 のキャパ
シタンスはＣ0 ＋Ｃ1 ＋Ｃ2 ＋Ｃ3 になる。
レベルにし、且つ、容量制御信号ＩＮＧ0 をＬレベルに
する。これにより、トランジスタ１１２−１，１１２−
２およびトランジスタ６１２がオフするので、ビット線
ＢＬ1 ，ＢＬ2 はフローティング状態になる。また、こ
のとき、トランジスタ６１１−１〜６１１−３はオン
し、且つ、トランジスタ６１１−４〜６１１−ｎはオフ
している。したがって、ビット線ＢＬ1 ，ＢＬ2 は、内
部キャパシタ６１３−１〜６１３−３と接続され、且
つ、内部キャパシタ６１３−４〜６１３−ｎとは接続さ
れない。これにより、ビット線ＢＬ1 ，ＢＬ2 のキャパ
シタンスはＣ0 ＋Ｃ1 ＋Ｃ2 ＋Ｃ3 になる。
【００７８】次に、時刻ｔ２において、ワード線Ｗ
Ｌ1 ，ＷＬ2 をＶＨレベルにする。これにより、選択ト
ランジスタＴ11，Ｔ21がオンして、強誘電体キャパシタ
Ｃ11，Ｃ 21の一方の端子が、ビット線ＢＬ1 ，ＢＬ2 と
導通する。ワード線ＷＬ1 ，ＷＬ 2 をＶＨレベルにする
理由は、第１の実施の形態の場合と同じである。
Ｌ1 ，ＷＬ2 をＶＨレベルにする。これにより、選択ト
ランジスタＴ11，Ｔ21がオンして、強誘電体キャパシタ
Ｃ11，Ｃ 21の一方の端子が、ビット線ＢＬ1 ，ＢＬ2 と
導通する。ワード線ＷＬ1 ，ＷＬ 2 をＶＨレベルにする
理由は、第１の実施の形態の場合と同じである。
【００７９】時刻ｔ３で、プレート線ＰＬ1 をＨレベル
にすると、ビット線ＢＬ1 ，ＢＬ2に、読み出し電位
（Ｖ0 またはＶ1 ）が発生する。第１の実施の形態と同
様、ビット線ＢＬ1 ，ＢＬ2 のキャパシタンスが大きい
ので、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 を十分に大き
くすることができる。
にすると、ビット線ＢＬ1 ，ＢＬ2に、読み出し電位
（Ｖ0 またはＶ1 ）が発生する。第１の実施の形態と同
様、ビット線ＢＬ1 ，ＢＬ2 のキャパシタンスが大きい
ので、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 を十分に大き
くすることができる。
【００８０】時刻ｔ４では、容量制御信号ＩＮ0 をＬレ
ベルにする。これにより、ビット線ＢＬ1 〜ＢＬn と内
部キャパシタ６１３−１〜６１３−３とが非接続になる
ので、ビット線ＢＬ1 〜ＢＬn のキャパシタンスはＣ0
になる。
ベルにする。これにより、ビット線ＢＬ1 〜ＢＬn と内
部キャパシタ６１３−１〜６１３−３とが非接続になる
ので、ビット線ＢＬ1 〜ＢＬn のキャパシタンスはＣ0
になる。
【００８１】時刻ｔ５において、信号ＳＡＥをＨレベル
にすると、センスアンプ１１１が活性化される。これに
より、ビット線ＢＬ1 ，ＢＬ2 の電位差が増幅されて、
外部に出力される。上述の第１の実施の形態と同様、ビ
ット線のキャパシタンスを小さくることにより、センス
アンプ１１１からビット線に供給される電流が小さくな
り、したがって、センスアンプ１１１の消費電力が小さ
くなる。
にすると、センスアンプ１１１が活性化される。これに
より、ビット線ＢＬ1 ，ＢＬ2 の電位差が増幅されて、
外部に出力される。上述の第１の実施の形態と同様、ビ
ット線のキャパシタンスを小さくることにより、センス
アンプ１１１からビット線に供給される電流が小さくな
り、したがって、センスアンプ１１１の消費電力が小さ
くなる。
【００８２】時刻ｔ６に、プレート線ＰＬ1 をＬレベル
に戻すとともに、信号ＩＮＧ0 をＨレベルに戻す。これ
により、トランジスタ６１２がオンするので、内部キャ
パシタ６１３−１〜６１３−３に蓄積された電位が、グ
ランドに放出される。
に戻すとともに、信号ＩＮＧ0 をＨレベルに戻す。これ
により、トランジスタ６１２がオンするので、内部キャ
パシタ６１３−１〜６１３−３に蓄積された電位が、グ
ランドに放出される。
【００８３】時刻ｔ７に、制御線ＥＱの電位をＨにし、
信号ＳＡＥの電位をＬにし、且つ、信号ＩＮ0 の電位を
Ｈにする。これにより、トランジスタ１１２−１，１１
２−２がオンしてビット線ＢＬ1 ，ＢＬ2 を接地すると
ともに、センスアンプ１１１が読み出しデータを出力し
なくなる。
信号ＳＡＥの電位をＬにし、且つ、信号ＩＮ0 の電位を
Ｈにする。これにより、トランジスタ１１２−１，１１
２−２がオンしてビット線ＢＬ1 ，ＢＬ2 を接地すると
ともに、センスアンプ１１１が読み出しデータを出力し
なくなる。
【００８４】最後に、時刻ｔ８に、ワード線ＷＬ1 ，Ｗ
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。これにより、読み出し動作が終了する。
Ｌ2 の電位をＬにして、選択トランジスタＴ11，Ｔ21を
オフさせる。これにより、読み出し動作が終了する。
【００８５】以上説明したように、この実施の形態も、
第１の実施の形態と同様、読み出しマージンΔＶを大き
くすることができるのでＦｅＲＡＭの歩留まりを向上さ
せることができ、且つ、ビット線ＢＬ1 〜ＢＬn にダミ
ートランジスタを接続する場合よりも、チップ面積を小
さくすることができる。
第１の実施の形態と同様、読み出しマージンΔＶを大き
くすることができるのでＦｅＲＡＭの歩留まりを向上さ
せることができ、且つ、ビット線ＢＬ1 〜ＢＬn にダミ
ートランジスタを接続する場合よりも、チップ面積を小
さくすることができる。
【００８６】さらに、第１の実施の形態と同様、増幅時
のビット線ＢＬ1 〜ＢＬn のキャパシタンスを小さくす
ることができので、センスアンプ１１１の消費電力を低
減することができる。
のビット線ＢＬ1 〜ＢＬn のキャパシタンスを小さくす
ることができので、センスアンプ１１１の消費電力を低
減することができる。
【００８７】加えて、この実施の形態では、容量制御信
号ＩＮ1 〜ＩＮn により、ビット線のキャパシタンスを
任意に設定することができる。すなわち、この実施の形
態によれば、デバイス製造後に内部キャパシタのキャパ
シタンスを調整することができるので、ＦｅＲＡＭの読
み出しマージンを、第１、第２の実施の形態のＦｅＲＡ
Ｍよりもさらに向上させることができる。
号ＩＮ1 〜ＩＮn により、ビット線のキャパシタンスを
任意に設定することができる。すなわち、この実施の形
態によれば、デバイス製造後に内部キャパシタのキャパ
シタンスを調整することができるので、ＦｅＲＡＭの読
み出しマージンを、第１、第２の実施の形態のＦｅＲＡ
Ｍよりもさらに向上させることができる。
【００８８】第１〜第３の実施の形態では、この発明を
ＦｅＲＡＭに適用した場合を例に採って説明したが、他
の種類の半導体記憶装置に、この発明を適用できること
は、もちろんである。また、この発明は、記憶容量の大
小を問わずに適用することができるが、記憶容量が小さ
い半導体記憶装置では小面積化や低消費電力化の要請が
特に強いので、本発明は非常に有効である。
ＦｅＲＡＭに適用した場合を例に採って説明したが、他
の種類の半導体記憶装置に、この発明を適用できること
は、もちろんである。また、この発明は、記憶容量の大
小を問わずに適用することができるが、記憶容量が小さ
い半導体記憶装置では小面積化や低消費電力化の要請が
特に強いので、本発明は非常に有効である。
【００８９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、製造歩留まりが高く、且つ、消費電力が小さい
半導体記憶装置を提供することができる。
よれば、製造歩留まりが高く、且つ、消費電力が小さい
半導体記憶装置を提供することができる。
【図１】第１の実施の形態に係る半導体記憶装置のメモ
リセルアレイ構造を示す回路図である。
リセルアレイ構造を示す回路図である。
【図２】第１の実施の形態に係る半導体記憶装置の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図３】第２の実施の形態に係る半導体記憶装置のメモ
リセルアレイ構造を示す回路図である。
リセルアレイ構造を示す回路図である。
【図４】図３に示したビット線容量可変部の内部構成を
示す回路図である。
示す回路図である。
【図５】第２の実施の形態に係る半導体記憶装置の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図６】第３の実施の形態に係る半導体記憶装置のメモ
リセルアレイ構造を示す回路図である。
リセルアレイ構造を示す回路図である。
【図７】図６に示したビット線容量可変部の内部構成を
示す回路図である。
示す回路図である。
【図８】第３の実施の形態に係る半導体記憶装置の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図９】従来の半導体記憶装置のメモリセルアレイ構造
の一例を示す回路図である。
の一例を示す回路図である。
【図１０】従来の半導体記憶装置の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図１１】従来の半導体記憶装置の動作原理を説明する
ためのグラフである。
ためのグラフである。
【図１２】従来の半導体記憶装置の動作原理を説明する
ためのグラフである。
ためのグラフである。
１１０ メモリセルアレイ部 １１１ センスアンプ １１２，１２１ ｐＭＯＳトランジスタ １１３，１２２ 強誘電体キャパシタ １２０−１〜１２０−ｎ ビット線容量可変部 Ｍ11〜Ｍmn メモリセル ＷＬ1 〜ＷＬm ワード線 ＰＬ1 〜ＰＬm/2 プレート線 ＢＬ1 〜ＢＬn ビット線 ＥＱ 制御線
Claims (5)
- 【請求項１】 並列に配置された、複数のワード線およ
び複数のプレート線と、 前記ワード線と交差するように配置された、複数のビッ
ト線と、 前記ワード線と前記ビット線とが交差する位置にそれぞ
れ配置され、前記ワード線および前記プレート線の電位
制御によって前記ビット線に記憶値を出力する、複数の
メモリセルと、 前記ビット線から入力された前記記憶値を増幅するセン
スアンプと、 前記メモリセルが前記ビット線に前記記憶値を出力する
際には内部のキャパシタと前記ビット線とを接続し、前
記センスアンプが前記記憶値を増幅する際には前記キャ
パシタと前記ビット線とを非接続にする、複数の容量可
変部と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記容量可変部が、 第１主電極が前記ビット線に接続された第１トランジス
タと、 一端が前記第１トランジスタの第２主電極に接続され、
他端がグランドラインに接続された、第１キャパシタ
と、 第１主電極が前記キャパシタの前記一端に接続され、且
つ、第２主電極が前記グランドラインに接続された、第
２トランジスタと、 を備えることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記メモリセルが前記ビット線に前記記
憶値を出力する際には前記第１トランジスタをオンさせ
るとともに前記第２トランジスタをオフさせ、且つ、前
記センスアンプが前記記憶値を増幅する際には前記第１
トランジスタをオフさせる、制御手段を備えることを特
徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記容量可変部が、 相互に直列に接続され、且つ、初段の第１主電極が前記
ビット線に接続された、ｐ段（ｐは自然数）の第３トラ
ンジスタと、 一端が、対応する前記第３トランジスタの第２主電極に
接続され、且つ、他端が、グランドラインに接続され
た、ｐ個の第２キャパシタと、 第１主電極が、初段の前記第３トランジスタの前記第２
主電極に接続され、且つ、第２主電極が、前記グランド
ラインに接続された、第４トランジスタと、 を備えることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項５】 前記メモリセルが前記ビット線に前記記
憶値を出力する際には初段から第ｑ段（ｑは１以上ｐ以
下の自然数）までの前記第３トランジスタをオンさせる
とともに前記第４トランジスタをオフさせ、且つ、前記
センスアンプが前記記憶値を増幅する際には前記第３ト
ランジスタをオフさせる、制御手段を備えることを特徴
とする請求項４に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026390A JP2001222883A (ja) | 2000-02-03 | 2000-02-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026390A JP2001222883A (ja) | 2000-02-03 | 2000-02-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001222883A true JP2001222883A (ja) | 2001-08-17 |
Family
ID=18552127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026390A Pending JP2001222883A (ja) | 2000-02-03 | 2000-02-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001222883A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109377A (ja) * | 2001-09-28 | 2003-04-11 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| KR100447227B1 (ko) * | 2001-11-05 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| CN1306614C (zh) * | 2002-02-25 | 2007-03-21 | 富士通株式会社 | 具有用于互连位线的连接引线的半导体集成电路 |
| US7366039B2 (en) | 2005-05-30 | 2008-04-29 | Hynix Semiconductor Inc. | RFID device having nonvolatile ferroelectric memory device |
| US8735787B2 (en) | 2006-02-06 | 2014-05-27 | Axium, Inc. | Apparatus for welding a plastic component to the aperture of a plastic body |
-
2000
- 2000-02-03 JP JP2000026390A patent/JP2001222883A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109377A (ja) * | 2001-09-28 | 2003-04-11 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| JP4659307B2 (ja) * | 2001-09-28 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ |
| KR100447227B1 (ko) * | 2001-11-05 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| CN1306614C (zh) * | 2002-02-25 | 2007-03-21 | 富士通株式会社 | 具有用于互连位线的连接引线的半导体集成电路 |
| US7366039B2 (en) | 2005-05-30 | 2008-04-29 | Hynix Semiconductor Inc. | RFID device having nonvolatile ferroelectric memory device |
| US7602658B2 (en) | 2005-05-30 | 2009-10-13 | Hynix Semiconductor Inc. | RFID device having nonvolatile ferroelectric memory device |
| US8735787B2 (en) | 2006-02-06 | 2014-05-27 | Axium, Inc. | Apparatus for welding a plastic component to the aperture of a plastic body |
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Legal Events
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070416 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071204 |