JPH11288600A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ビット線イコライズ回路を隣り合うセルアレイ
で共有しイコライズ不良を短いテスト時間で効果的にス
クリーニングする半導体記憶装置を提供する。 【解決手段】左右二つのセルアレイＡＲＹ-RとＡＲＹ-L
に関し、センスアンプ回路部Ｓ／Ａとビット線対のイコ
ライズ回路部ＥＱ及びデータの入出力に関係するＤＱゲ
ート回路部ＤＱＣは共有される。φT ゲートＴｒ１Ｌ，
Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒは、イコライズ期間とは
別のモードに応じてセルアレイＡＲＹ-L（またはＡＲＹ
-R）の選択されたメモリセルへのビット線電位の伝達時
に、セルアレイＡＲＹ-R（またはＡＲＹ-L）に繋がるビ
ット線にもそのビット線電位が伝達されるように制御さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数ブロックに
分割されたメモリセルアレイにおいて少なくとも２つの
メモリセルアレイの間で、ビット線のイコライズ回路を
共有する構成を有する半導体記憶装置に関する。

【０００２】

【従来の技術】図１１は、ＤＲＡＭデバイスにおいて、
ブロック毎にレイアウトされた複数のメモリセルアレイ
( 以下、セルアレイと称する）のうち、隣り合う左右二
つのセルアレイに関するコア部を示すブロック図であ
る。

【０００３】左右二つのセルアレイＡＲＹ-RとＡＲＹ-L
に関し、センスアンプ回路部Ｓ／Ａとビット線対のイコ
ライズ回路部ＥＱ及びデータの入出力に関係するＤＱゲ
ート回路部はＤＱＣは共有される。φT ゲートはビット
線を電気的に接続／分離するスイッチ回路であり、Ｎチ
ャネルＭＯＳトランジスタＴｒ１Ｒ，Ｔｒ２Ｒ，Ｔｒ１
Ｌ，Ｔｒ２Ｌで構成されている。

【０００４】φT ゲートは、上記ビット線イコライズ及
びデータセンス／入出力系の共有回路部と左右どちらの
セルアレイ側に繋がるビット線の信号伝達を有効にする
かの制御をする。

【０００５】図１１中の信号BKSEL-R 及びBKSEL-L はそ
れぞれ、右側セルアレイＡＲＹ-RのロウデコーダＲＤ-
R、左側セルアレイＡＲＹ-LのロウデコーダＲＤ-Lに入
力される。信号BKSEL-R がハイレベルになると、右側セ
ルアレイＡＲＹ-Rが選択され、活性化される。信号BKSE
L-L がハイレベルになると、左側セルアレイＡＲＹ-Lが
選択され、活性化される。通常、両者が共にハイレベル
になることはない。このBKSEL 信号により、活性化され
た方のセルアレイにおいてロウデコーダによりロウアド
レスがデコードされた結果から、ただ一つのワード線Ｗ
Ｌが選ばれ、そのワード線ＷＬの電圧はＶssからＶppに
上がる。

【０００６】また、信号BKSEL-R ，BKSEL-L はそれぞ
れ、左右各セルアレイのφT ゲートの制御信号φTR、φ
TLを生成する制御回路部MUXT-R，MUXT-Lにも入力され
る。図１２（ａ），（ｂ）は、それぞれ上記制御回路部
MUXT-R，MUXT-Lの構成を示す回路図である。Ｑｐ１１〜
１５及びＱｐ２１〜２５はＰチャネルＭＯＳトランジス
タ、Ｑｎ１１〜１３及びＱｎ２１〜２３はＮチャネルＭ
ＯＳトランジスタ、Ｑn(lowVt)１１，１２及びＱn(lowV
t)２１，２２は上記Ｑｐ，Ｑｎのトランジスタよりしき
い値電圧の低いＮチャネルＭＯＳトランジスタである。
信号MUXBSTは、ロウ系の周辺回路からの信号で、ビット
線対のセンスが終了した段階でローレベルからハイレベ
ルになるようにタイミングが設定されている。そして、
再びイコライズが開始されるときにローレベルに戻って
いるように設定される。

【０００７】このようなメモリデバイス内部において、
電源電圧Ｖccから、昇圧電圧（以下Ｖpp）、内部電圧
（以下、Ｖint ）、ビット線ハイレベル電圧（以下、Ｖ
blh ）、ビット線中間電位電圧（以下Ｖbl）等々の各種
の内部電圧が作られているものとする。以下説明では、
ビット線のイコライズにＶcc／２プリチャージ方式を採
用し、Ｖpp＞Ｖint ＞Ｖblh ＞Ｖbl＝Ｖcc／２を仮定し
ておく。なお、接地電位レベル（ローレベル）はＶssと
表記する。

【０００８】図１２（ａ）において、トランジスタＱn
(lowVt)１１は、その電流通路の一端に信号MUXBSTが供
給され、他端はトランジスタＱｐ１１のドレイン及びＱ
ｐ１２のゲートに接続されている。トランジスタＱｐ１
１，１２のソースには昇圧電位Ｖpp系の電源電圧が供給
される。トランジスタＱｐ１２のドレインは、Ｑｐ１１
のゲートに接続されると共にトランジスタＱｐ１３、Ｑ
ｎ１１の共通ドレインのノードＮ１１に接続されてい
る。

【０００９】トランジスタＱｐ１３、Ｑｎ１１のゲート
は共に信号BKSEL-R で制御される。トランジスタＱｐ１
３のソースには昇圧電位Ｖpp系の電源電圧が供給され
る。トランジスタＱｎ１１のソース，接地間には信号MU
XBSTでゲート制御されるトランジスタＱｎ１２の電流通
路が接続されている。

【００１０】ノードＮ１１は、トランジスタＱｎ(lowV
t) １２のゲート及びトランジスタＱｐ１５のゲートに
接続されている。トランジスタＱｎ(lowVt) １２は、そ
の電流通路の一端に内部電位Ｖint 系の電源電圧が供給
され、他端がトランジスタＱｐ１４のソースに接続され
ている。トランジスタＱｐ１４、Ｑｎ１３のゲートは共
に信号BKSEL-L で制御される。トランジスタＱｎ１３の
ソースは接地電位となる。トランジスタＱｐ１４、Ｑｎ
１３の共通ドレインは制御信号φTRの出力ノードＮ１２
となる。また、トランジスタＱｐ１５は、その電流通路
の一端に昇圧電位Ｖpp系の電源電圧が供給され、他端が
出力ノードＮ１２に接続されている。

【００１１】図１２（ｂ）において、トランジスタＱn
(lowVt)２１は、その電流通路の一端に信号MUXBSTが供
給され、他端はトランジスタＱｐ２１のドレイン及びＱ
ｐ２２のゲートに接続されている。トランジスタＱｐ２
１，２２のソースには昇圧電位Ｖpp系の電源電圧が供給
される。トランジスタＱｐ２２のドレインは、Ｑｐ２１
のゲートに接続されると共にトランジスタＱｐ２３、Ｑ
ｎ２１の共通ドレインのノードＮ２１に接続されてい
る。

【００１２】トランジスタＱｐ２３、Ｑｎ２１のゲート
は共に信号BKSEL-L で制御される。トランジスタＱｐ２
３のソースには昇圧電位Ｖpp系の電源電圧が供給され
る。トランジスタＱｎ２１のソース，接地間には信号MU
XBSTでゲート制御されるトランジスタＱｎ２２の電流通
路が接続されている。

【００１３】ノードＮ２１は、トランジスタＱｎ(lowV
t) ２２のゲート及びトランジスタＱｐ２５のゲートに
接続されている。トランジスタＱｎ(lowVt) ２２は、そ
の電流通路の一端に内部電位Ｖint 系の電源電圧が供給
され、他端がトランジスタＱｐ２４のソースに接続され
ている。トランジスタＱｐ２４、Ｑｎ２３のゲートは共
に信号BKSEL-R で制御される。トランジスタＱｎ２３の
ソースは接地電位となる。トランジスタＱｐ２４、Ｑｎ
２３の共通ドレインは制御信号φTLの出力ノードＮ２２
となる。また、トランジスタＱｐ２５は、その電流通路
の一端に昇圧電位Ｖpp系の電源電圧が供給され、他端が
出力ノードＮ２２に接続されている。

【００１４】上記図１２（ａ），（ｂ）の制御回路部MU
XT-R，MUXT-Lの回路動作について、例えば、図１１の構
成の左側セルアレイＡＲＹ-L中の一つのセルデータ（メ
モリセルＭＣ１のデータ）読み出し動作を踏まえて説明
する。

【００１５】(1) まず、読み出し前のビット線プリチャ
ージ期間において、信号BKSEL-R ，BKSEL-L 及び信号MU
XBSTはすべてローレベルである。これにより、図１２
（ａ），（ｂ）のノードＮ１１，Ｎ２１はＶppレベルで
ある。これにより、トランジスタＱｎ(lowVt) １２、Ｑ
ｎ(lowVt) ２２のオン、さらにＱｐ１４，Ｑｐ２４のオ
ンにより、制御信号φTR、φTLは共にＶint のハイレベ
ルである。このとき、イコライズ回路がイコライズ信号
ＥＱＬにより活性化しており、ビット線対はＶbl、すな
わちＶcc／２にプリチャージされている。

【００１６】(2) 次に、左側セルアレイＬが選択される
ため信号BKSEL-L がハイレベル（Ｖint ）に変化する。
よって、トランジスタＱｎ１３のオンにより制御信号φ
TRがＶint からＶssに落ちる。これにより、図１１の右
側セルアレイＡＲＹ-Rに繋がるビット線ＢＬ-Rが、ビッ
ト線イコライズ及びデータセンス／入出力系の共有回路
部と分離される。

【００１７】(3) 次に、図１１の左側セルアレイＡＲＹ
-LのメモリセルＭＣ１のゲートに接続するワード線ＷＬ
１がＶppレベルまで上がり、メモリセルＭＣ１が選択さ
れる。 (4) 次に、センスアンプ回路部Ｓ／Ａが活性化し、メモ
リセルＭＣ１のデータが増幅され、ラッチされる。 (5) 次に、ＤＱゲート回路部ＤＱＣが活性化し、データ
がＤＱ線（図示しないデータ線）に読み出される。

【００１８】(6) 次に、信号MUXBSTはハイレベル（Ｖin
t ）になり、図１２（ｂ）のトランジスタＱｐ２２がオ
フ、Ｑｎ２２がオンしてノードＮ２１はローレベルとな
る。よって、トランジスタＱｎ(lowVt) ２２がオフ、代
ってＱｐ２５がオンすることにより、制御信号φTLの電
位レベルはＶint からＶppまで上がる。これにより、メ
モリセルへの再書き込みが行われる。

【００１９】(7) 次に、ワード線ＷＬ１が立ち下がり、
かつ、センスアンプ回路部の活性化が解除される。その
後、信号MUXBSTはローレベルになり、制御信号φTR、φ
TLは共に元の電圧レベル（Ｖint ）に戻る。再びプリチ
ャージ期間となり、イコライズ回路部ＥＱが活性化し、
ビット線対はＶbl、すなわちＶcc／２にプリチャージさ
れる。

【００２０】上述の(2) に示されるように、イコライズ
回路部を２つのセルアレイで共有するゆえの特徴的構成
がある。すなわち、例えば、制御信号φTRに繋がるφT
ゲートがオフになった場合の右側セルアレイＡＲＹ-Rの
ビット線対ＢＬ-R、ＢＢＬ-Rは、ビット線プリチャージ
レベル（Ｖbl）にプリチャージされた状態でフローティ
ングになる（因みにイコライズ回路部を各セルアレイ毎
に設けた場合は各々分離されるビット線対はＶblの電圧
でイコライズされ、フローティングにならない）。

【００２１】以上のような読み出しあるいは書き込み動
作で、ある特定のカラムのイコライズ回路部のトランジ
スタの駆動力が不十分だったり、ゲート破壊等により正
常動作しない場合、ビット線対のイコライズ不足による
誤動作または不良が生じる。あるいは、ビット線とワー
ド線とのショート（いわゆる十字不良）があって、プリ
チャージしているビット線の電位が抜けていると、同様
にイコライズ不足による不良が起きる。

【００２２】従って、このようなイコライズ不足を検出
するテストが必要である。ビット線のイコライズ回路部
を２つのセルアレイで共有している構成では、上述のよ
うに、イコライズ後、選択されないセルアレイ側のビッ
ト線対は、電気的に切り離されビット線プリチャージレ
ベルでフローティングとなる。イコライズが再び開始さ
れるとプリチャージレベルでフローティングとなってい
たビット線対のレベルが、接続されたビット線のイコラ
イズを促進するように作用するのである。

【００２３】よって、このような動作では、特にビット
線とワード線とのショート不良（十字不良）が及ぼす影
響は大きく、テストによりイコライズ不足を事前にスク
リーニングしておく必要がある。

【００２４】イコライズ不足をスクリーニングする方法
には次のようなものがある。図１３に示すＤＲＡＭの基
本リードサイクルを参考にする。第１に、／ＲＡＳ（立
ち下がりアクティブのロウアドレスストローブ信号で、
先頭の／は図では上にバーを付す）の立ち下がりの期
間、すなわちビット線のフローティングの期間であるｔ
RAS を通常動作時よりも長くして、十字不良によるイコ
ライズ不足を検出する方法がある。

【００２５】第２に、／ＲＡＳの立ち上がりの期間、す
なわちビット線のプリチャージの期間であるｔRP（／Ｒ
ＡＳプリチャージ・タイム）を通常動作時よりも短くし
てビット線対のイコライズに使用されるイコライズ回路
部中の不具合なトランジスタをスクリーニングする方法
がある。

【００２６】前者のｔRPを長くする方法では、必然的に
サイクルタイムも長くなることからテスト時間の増加が
問題となる。かつ、この方法だと、イコライズ回路部中
のビット線イコライズ用のトランジスタ自体の若干の不
具合はスクリーニングしにくい。逆に、後者のｔRPを短
くする方法では、ビット線とワード線との微小なリーク
による影響は検出しにくい。

【００２７】結局、ある特定のカラムのイコライズ用の
トラジスタの駆動力が不十分であったり、ゲート破壊等
により正常動作しない場合によるイコライズ不足、及
び、ワード線とビット線のショート（十字不良）により
プリチャージしているビット線の電位が抜けることによ
るイコライズ不足、以上二つの原因で起こり得るイコラ
イズ不足を効果的にスクリーニングできるようなテスト
は長時間に亘ってしまうという問題がある。

【００２８】

【発明が解決しようとする課題】このように従来、ビッ
ト線のイコライズ回路部を左右２つのセルアレイで共有
している構成では、イコライズ後、選択されないセルア
レイ側のビット線対は、電気的に切り離され、イコライ
ズが再び開始されるまでプリチャージレベルでフローテ
ィングとなる。このような動作を有する構成では、イコ
ライズ不足はある程度厳しくスクリーニングしないと高
信頼性が得られない。

【００２９】イコライズ不足は、イコライズ回路部の特
定のトラジスタの駆動力不足や正常動作不能によるも
の、ワード線とビット線の十字不良によるプリチャージ
後のビット線電位の抜けによるものが挙げられ、各々ス
クリーニングには条件の違うテストを行うなど時間がか
かる。

【００３０】この発明は上記のような事情を考慮し、そ
の課題は、ビット線のイコライズ回路部を左右２つのセ
ルアレイで共有する構成において、様々な原因で起こり
得るイコライズ不足を、短時間のテストで効果的にスク
リーニングできるように改善された半導体記憶装置を提
供することにある。

【００３１】

【課題を解決するための手段】この発明の半導体記憶装
置は、それぞれロウ、カラムのアドレスを有するマトリ
クス状に配置されたメモリセル含み少なくとも２つのブ
ロック毎にレイアウトされた第１、第２のメモリセルア
レイと、前記第１、第２のメモリセルアレイ間に設けら
れ、この第１、第２のメモリセルアレイに関し共有され
るセンスアンプ回路部とビット線対のイコライズ回路部
及びデータ入出力に関係する伝送制御回路部とを含む共
有回路と、前記共有回路と前記第１のメモリセル側とで
ビット線の分離／接続を制御するものであって、少なく
とも所定の制御命令に応じ前記第２のメモリセル側の選
択されたメモリセルに対するビット線電位伝達時に前記
第１のメモリセル側のビット線にも前記ビット線電位が
伝達されるように制御される第１のスイッチ回路と、前
記共有回路と前記第２のメモリセル側とでビット線の分
離／接続を制御するものであって、少なくとも前記所定
の制御命令に応じ前記第１のメモリセル側の選択された
メモリセルに対するビット線電位伝達時に前記第２のメ
モリセル側のビット線にも前記ビット線電位が伝達され
るように制御される第２のスイッチ回路とを具備したこ
とを特徴とする。

【００３２】この発明では、第１、第２のスイッチ回路
の制御により、イコライズ前のビット線対の電位は、第
１のメモリセル側、第２のメモリセル側で共に同じく、
ビット線対のうち片方はハイレベル、もう片方はローレ
ベルに落ち着く。よって、改めてイコライズ回路部によ
りビット線イコライズをするとき、イコライズ回路部に
かかる負荷は大きい。

【００３３】従って、イコライズ回路部の性能（具体的
にはイコライズ回路部中のトランジスタの駆動力）が劣
化していると、イコライズ不足がより起こり易くなる。
次のサイクルでビット線対に読み出されるデータが前の
と逆になるようなメモリセルのデータを読み出す。イコ
ライズ不足により前のサイクルの影響が残っていると、
センスマージンが小さくなるのでこのセルデータはイコ
ライズ不足を原因とする読み出し不良となる。このよう
な動作をテストモードとして利用することによりイコラ
イズ不足を容易にスクリーニングできるようになる。

【００３４】

【発明の実施の形態】図１はこの発明の第１の実施形態
に係るＤＲＡＭデバイスにおける、ブロック毎にレイア
ウトされた複数のメモリセルアレイ( 以下、セルアレイ
と称する）のうち、隣り合う左右二つのセルアレイに関
するコア部を示す一つのビット線対分の回路図である。
すなわち、図１は、図２（ａ）のブロック毎にレイアウ
トされた複数のセルアレイのうち、例えば（ｂ）に示さ
れる隣り合う二つのセルアレイに関する一つのビット線
対分を示している。

【００３５】図１において、左右二つのセルアレイＡＲ
Ｙ-RとＡＲＹ-Lに関し、センスアンプ回路部Ｓ／Ａとビ
ット線対のイコライズ回路部ＥＱ及びデータの入出力に
関係するＤＱゲート回路部ＤＱＣは共有される。便宜
上、φT ゲートＴｒ１Ｒ，Ｔｒ２Ｒを介して右側セルア
レイＡＲＹ-R側に繋がるビット線対をそれぞれＢＬ-R，
ＢＢＬ-R、φT ゲートＴｒ１Ｌ，Ｔｒ２Ｌを介して左側
セルアレイＡＲＹ-L側に繋がるビット線対をそれぞれＢ
Ｌ-L，ＢＢＬ-L、φT ゲートＴｒ１Ｒ及びＴｒ２Ｒと、
φT ゲートＴｒ１Ｌ及びＴｒ２Ｌの間に存在する、上記
各ビット線対と接続される延在線をそれぞれセンス線対
とし、ＳＡＬ，ＢＳＡＬとする。

【００３６】共有のセンスアンプ回路部Ｓ／Ａは、例え
ば、隣接するセルアレイＡＲＹ-RとＡＲＹ-Lに対し共有
されるラッチ型のセンスアンプの１つの構成を代表して
示すものである。すなわち、センスアンプはセルアレイ
ＡＲＹ-RまたはＡＲＹ-Lの任意の列であるビット線ＢＬ
-RまたはＢＬ-Lと、その相補なＢＬ-RまたはＢＢＬ-Lの
電位関係をラッチするように構成されている。

【００３７】センスアンプ回路部Ｓ／Ａは、制御信号Ｂ
ＳＡＰがソースに供給される、ＰチャネルＭＯＳトラン
ジスタ１１１，１１２のドレインがそれぞれセンス線Ｓ
ＡＬ，ＢＳＡＬに接続されている。トランジスタ１１２
のゲートはセンス線ＳＡＬに、トランジスタ１１１のゲ
ートはセンス線ＢＳＡＬに接続されている。また、制御
信号ＢＳＡＮがソースに供給される、ＮチャネルＭＯＳ
トランジスタ１１３，１１４のドレインがそれぞれセン
ス線ＳＡＬ，ＢＳＡＬに接続されている。トランジスタ
１１４のゲートはセンス線ＳＡＬに、トランジスタ１１
３のゲートはセンス線ＢＳＡＬに接続されている。な
お、制御信号ＢＳＡＰは、イネーブル時はセンスアンプ
の高電位電源、制御信号ＢＳＡＮは、イネーブル時はセ
ンスアンプの低電位電源（接地電位）に設定される。ま
た、制御信号ＢＳＡＰ、ＢＳＡＮは、ディセーブル時に
は各トランジスタ１１１〜１１４のしきい電圧を越えな
いような中間電位に設定される。

【００３８】ＤＱゲート回路部ＤＱＣは、グローバルデ
ータ線ＤＱとＢＤＱ（ＤＱとは相補関係）を有してデー
タの入出力を行う。グローバルデータ線ＤＱとセンス線
ＳＡＬとはＮチャネルＭＯＳトランジスタ１１７の電流
通路を介して電気的に接続される。グローバルデータ線
ＢＤＱとセンス線ＢＳＡＬとはＮチャネルＭＯＳトラン
ジスタ１１８の電流通路を介して電気的に接続される。
トランジスタ１１７，１１８のゲートにはカラム選択信
号ＣＳＬが供給される。

【００３９】イコライズ回路部ＥＱは、ゲートにイコラ
イズ制御信号ＥＱＬがそれぞれ供給されるＮチャネルＭ
ＯＳトランジスタ１２１，１２２，１２３により構成さ
れる。トランジスタ１２１の電流通路はセンス線ＳＡＬ
とＢＳＡＬの間に接続されている。トランジスタ１２２
は、その電流通路を介してビット線プリチャージ電位Ｖ
blをセンス線ＳＡＬに供給する。トランジスタ１２３
は、その電流通路を介してビット線プリチャージ電位Ｖ
blをセンス線ＢＳＡＬに供給する。

【００４０】φT ゲートＴｒ１Ｒ，Ｔｒ２Ｒ，Ｔｒ１
Ｌ，Ｔｒ２Ｌは、ビット線を電気的に接続／分離制御す
るスイッチであり、ＮチャネルＭＯＳトランジスタで構
成されている。φT ゲートＴｒ１Ｒは、センス線ＳＡＬ
とビット線ＢＬ-Rとの間に電流通路を形成し、φT ゲー
トＴｒ２Ｒは、センス線ＢＳＡＬとビット線ＢＢＬ-Rと
の間に電流通路を形成する。φT ゲートＴｒ１Ｌは、セ
ンス線ＳＡＬとビット線ＢＬ-Lとの間に電流通路を形成
し、φT ゲートＴｒ２Ｌは、センス線ＢＳＡＬとビット
線ＢＢＬ-Lとの間に電流通路を形成する。

【００４１】φT ゲートＴｒ１Ｒ，Ｔｒ２Ｒは共に制御
信号φTRによりゲート制御され、上記ビット線イコライ
ズ及びデータセンス／入出力系の共有回路部と、メモリ
セルＭＣの配列するセルアレイＡＲＹ-Rとの間を電気的
に接続／分離制御する。

【００４２】また、φT ゲートＴｒ１Ｌ，Ｔｒ２Ｌは共
に制御信号φTLによりゲート制御され、上記ビット線イ
コライズ及びデータセンス／入出力系の共有回路部と、
メモリセルＭＣの配列するセルアレイＡＲＹ-Lとの間を
電気的に接続／分離制御する。

【００４３】図中のメモリセルＭＣはトランスファ用の
トランジスタＱとデータ蓄積用のキャパシタＣからな
り、便宜上、セルアレイＡＲＹ-R，ＡＲＹ-L内の任意の
ロウ（行）であるワード線ＷＬに属するあるカラム
（列；ビット線）に接続された任意のアドレスを有する
セルを示している。

【００４４】上述のように、φT ゲートＴｒ１Ｌ，Ｔｒ
２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒは、上記ビット線イコライズ
及びデータセンス／入出力系の共有回路部と左右どちら
のセルアレイ側に繋がるビット線の信号伝達を有効にす
るかの制御をする。

【００４５】上記に加えて本願発明では、φT ゲートＴ
ｒ１Ｌ，Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒは、特定のモー
ドなどの所定の制御命令に応じて例えば左側セルアレイ
ＡＲＹ-Lの選択されたメモリセルへのビット線電位の伝
達時に、右側セルアレイＡＲＹ-Rに繋がるビット線にも
そのビット線電位が伝達されるように制御される。同様
に、右側セルアレイＡＲＹ-Rへのビット線電位の伝達時
に、左セルアレイＡＲＹ-Lに繋がるビット線にもそのビ
ット線電位が伝達されるように制御される。このような
φT ゲートの共通導通動作はイコライズ期間とは別の期
間において、例えば再書き込み用電位の伝達時に行われ
る。

【００４６】図２（ｂ）中の信号BKSEL-R 及びBKSEL-L
はそれぞれ、右側セルアレイＡＲＹ-RのロウデコーダＲ
Ｄ-R、左側セルアレイＡＲＹ-Lのロウデコーダに入力さ
れる。信号BKSEL-R がハイレベルになると、右側セルア
レイＡＲＹ-Rが選択され、活性化される。信号BKSEL-L
がハイレベルになると、左側セルアレイＡＲＹ-Lが選択
され、活性化される。通常、両者が共にハイレベルにな
ることはない。このBKSEL 信号により、活性化された方
のセルアレイにおいてロウデコーダ（ＲＤ-RまたはＲＤ
-L）によりロウアドレスがデコードされた結果から、た
だ一つのワード線が選ばれ、そのワード線ＷＬの電圧は
ＶssからＶppに上がる。実際には複数のセルアレイから
なる図２（ａ）のような構成においても同様である。

【００４７】図３（ａ），（ｂ），（ｃ）は、それぞれ
上記制御回路部MUXT-R，MUXT-Lの構成を示す回路図であ
り、この発明にかかる制御系を含んでいる。Ｑｐ１１〜
１６及びＱｐ２１〜２６はＰチャネルＭＯＳトランジス
タ、Ｑｎ１１〜１５及びＱｎ２１〜２５はＮチャネルＭ
ＯＳトランジスタ、Ｑn(lowVt)１１，１２及びＱn(lowV
t)２１，２２は上記Ｑｐ，Ｑｎのトランジスタよりしき
い値電圧の低いＮチャネルＭＯＳトランジスタ、ＩＶ１
１，２１はインバータである。

【００４８】信号MUXBSTは、ロウ系の周辺回路からの信
号で、ビット線対のセンスが終了した段階でローレベル
からハイレベル（Ｖint ）になるようにタイミングが設
定されている。そして、再びイコライズが開始されると
きにローレベルに戻っているように設定される。

【００４９】また、この発明にかかるテストモードに応
じた信号TMΦTUP と上記信号MUXBSTとを２入力とするＮ
ＡＮＤゲート（図３（ｃ））の出力信号TMMUXBSTが用い
られる。上記信号TMΦTUP はメモリ周辺回路のテストモ
ード信号発生部（図示せず）で発生されるもので、通常
動作時はローレベルである。このメモリデバイスがテス
トモードにエントリーされると、信号TMΦTUP はローレ
ベルからハイレベルになる。

【００５０】このようなメモリデバイス内部において、
電源電圧Ｖccから、昇圧電圧（以下Ｖpp）、内部電圧
（以下、Ｖint ）、ビット線ハイレベル電圧（以下、Ｖ
blh ）、ビット線中間電位電圧（以下Ｖbl）等々の各種
の内部電圧が作られているものとする。以下説明では、
ビット線のイコライズにＶcc ／２プリチャージ方式を
採用し、Ｖpp＞Ｖint ＞Ｖblh ＞Ｖbl＝Ｖcc／２を仮定
しておく。なお、接地電位レベル（ローレベル）はＶss
と表記する。

【００５１】図３（ａ）において、トランジスタＱn(lo
wVt)１１は、その電流通路の一端に信号MUXBSTが供給さ
れ、他端はトランジスタＱｐ１１のドレイン及びＱｐ１
２のゲートに接続されている。トランジスタＱｐ１１，
１２のソースには昇圧電位Ｖpp系の電源電圧が供給され
る。トランジスタＱｐ１２のドレインは、Ｑｐ１１のゲ
ートに接続されると共にトランジスタＱｐ１６、Ｑｎ１
１の共通ドレインのノードＮ１１に接続されている。ト
ランジスタＱｐ１６のソースにはトランジスタＱｐ１３
のドレインが接続されている。トランジスタＱｐ１６の
ゲートには信号TMMUXBSTを入力するインバータＩＶ１１
の出力が供給される。

【００５２】トランジスタＱｐ１３、Ｑｎ１１のゲート
は共に信号BKSEL-R で制御される。トランジスタＱｐ１
３のソースには昇圧電位Ｖpp系の電源電圧が供給され
る。トランジスタＱｎ１１のソース，接地間には信号MU
XBSTでゲート制御されるトランジスタＱｎ１２の電流通
路が接続されている。また、ノードＮ１１と接地電位間
にトランジスタＱｎ１４の電流通路が接続されている。
トランジスタＱｎ１４のゲートには上記インバータＩＶ
１１の出力が供給される。

【００５３】ノードＮ１１は、トランジスタＱｎ(lowV
t) １２のゲート及びトランジスタＱｐ１５のゲートに
接続されている。トランジスタＱｎ(lowVt) １２は、そ
の電流通路の一端に内部電位Ｖint 系の電源電圧が供給
され、他端はトランジスタＱｐ１４のソースに接続され
ている。

【００５４】トランジスタＱｐ１４、Ｑｎ１３のゲート
は共に信号BKSEL-L で制御される。トランジスタＱｎ１
３のソースと接地電位との間にトランジスタＱｎ１５の
電流通路が接続されている。トランジスタＱｎ１５のゲ
ートには上記信号TMMUXBSTが供給される。トランジスタ
Ｑｐ１４、Ｑｎ１３の共通ドレインは制御信号φTRの出
力ノードＮ１２となる。また、トランジスタＱｐ１５
は、その電流通路の一端に昇圧電位Ｖpp系の電源電圧が
供給され、他端が出力ノードＮ１２に接続されている。

【００５５】図３（ｂ）において、トランジスタＱn(lo
wVt)２１は、その電流通路の一端に信号MUXBSTが供給さ
れ、他端はトランジスタＱｐ２１のドレイン及びＱｐ２
２のゲートに接続されている。トランジスタＱｐ２１，
２２のソースには昇圧電位Ｖpp系の電源電圧が供給され
る。トランジスタＱｐ２２のドレインは、Ｑｐ２１のゲ
ートに接続されると共にトランジスタＱｐ２６、Ｑｎ２
１の共通ドレインのノードＮ１１に接続されている。ト
ランジスタＱｐ２６のソースにはトランジスタＱｐ２３
のドレインが接続されている。トランジスタＱｐ２６の
ゲートには信号TMMUXBSTを入力するインバータＩＶ２１
の出力が供給される。

【００５６】トランジスタＱｐ２３、Ｑｎ２１のゲート
は共に信号BKSEL-L で制御される。トランジスタＱｐ２
３のソースには昇圧電位Ｖpp系の電源電圧が供給され
る。トランジスタＱｎ２１のソース，接地間には信号MU
XBSTでゲート制御されるトランジスタＱｎ２２の電流通
路が接続されている。また、ノードＮ２１と接地電位間
にトランジスタＱｎ２４の電流通路が接続されている。
トランジスタＱｎ２４のゲートには上記インバータＩＶ
２１の出力が供給される。

【００５７】ノードＮ２１は、トランジスタＱｎ(lowV
t) ２２のゲート及びトランジスタＱｐ２５のゲートに
接続されている。トランジスタＱｎ(lowVt) ２２は、そ
の電流通路の一端に内部電位Ｖint 系の電源電圧が供給
され、他端はトランジスタＱｐ２４のソースに接続され
ている。

【００５８】トランジスタＱｐ２４、Ｑｎ２３のゲート
は共に信号BKSEL-R で制御される。トランジスタＱｎ２
３のソースと接地電位との間にトランジスタＱｎ２５の
電流通路が接続されている。トランジスタＱｎ２５のゲ
ートには上記信号TMMUXBSTが供給される。トランジスタ
Ｑｐ２４、Ｑｎ２３の共通ドレインは制御信号φTLの出
力ノードＮ２２となる。また、トランジスタＱｐ２５
は、その電流通路の一端に昇圧電位Ｖpp系の電源電圧が
供給され、他端が出力ノードＮ１２に接続されている。

【００５９】上記図３に示す制御回路部MUXT-R，MUXT-L
の回路動作を踏まえ、図４に示す読み出し動作のタイミ
ングチャートを参照しながら、図１の構成の左側セルア
レイＡＲＹ-Lの一つのセルデータ（“０”データ）の通
常の読み出し動作を説明する。

【００６０】(1) まず、読み出し前のビット線プリチャ
ージ期間では、信号BKSEL-R ，BKSEL-L 及び信号MUXBST
は全てローレベルである。また、テストモードでもない
ので、信号TMΦTUP もローレベルである（従って信号TM
MUXBSTはハイレベル）。これにより、図３（ａ），
（ｂ）のノードＮ１１，Ｎ２１はＶppレベルである。よ
って、トランジスタＱｎ(lowVt) １２、Ｑｎ(lowVt) ２
２のオン、さらにＱｐ１４，Ｑｐ２４のオンにより、制
御信号φTR、φTLは共にＶint のハイレベルである。こ
のとき、イコライズ回路がイコライズ制御信号ＥＱＬに
より活性化しており、ビット線対はＶbl、すなわちＶcc
／２にプリチャージされている。

【００６１】(2) 次に、左側セルアレイＡＲＹ-Lが選択
されるため信号BKSEL-L がハイレベル（Ｖint ）に変化
する。よって、トランジスタＱｎ１３のオン（Ｑｎ１５
はオン状態）により、制御信号φTRがＶint からＶssに
落ちる。これにより、図１の右側セルアレイＡＲＹ-Rに
繋がるビット線ＢＬ-R，ＢＢＬ-Rが、ビット線イコライ
ズ及びデータセンス／入出力系の共有回路部と分離され
る。

【００６２】(3) 次に、図１の左側セルアレイＡＲＹ-L
のメモリセルＭＣ１のゲートに接続するワード線ＷＬ１
がＶppレベルまで上がり、メモリセルＭＣ１が選択され
る。 (4) 次に、センスアンプ回路部Ｓ／Ａが活性化する。す
なわち、ＢＳＡＮの電圧がＶblからＶssに落ち、続いて
ＢＳＡＰの電位がＶblからＶblh まで上がる。これによ
り、メモリセルＭＣ１に関するビット線の電位がセンス
線ＳＡＬ，ＢＳＡＬの電位に応じて増幅され、メモリセ
ルＭＣ１のデータがラッチされる。 (5) 次に、ＤＱゲート回路部ＤＱＣが活性化する。すな
わち、カラム選択線ＣＳＬの電位がパルス的にハイレベ
ル（Ｖint ）になり、データがＤＱ線に伝達される。

【００６３】(6) 次に、信号MUXBSTはハイレベル（Ｖin
t ）になり、図３（ｂ）のトランジスタＱｐ２２がオ
フ、Ｑｎ２２がオンしてノードＮ２１はローレベルとな
る。よって、トランジスタＱｎ(lowVt) ２２がオフ、代
ってＱｐ２５がオンすることにより、制御信号φTLの電
位レベルはＶint からＶppまで上がる。これにより、選
択されたメモリセルへの再書き込みが行われる。一方、
図３（ａ）の回路出力φTRは、信号TMMUXBSTがハイレベ
ルを保持したままであるから、導通状態のＱｎ１３，Ｑ
ｎ１５により、Ｖss電位が保たれる。

【００６４】(7) 次に、ワード線ＷＬ１が立ち下がり、
かつ、センスアンプ回路部Ｓ／Ａの活性化が解除され
る。その後、信号MUXBSTはローレベルになり、制御信号
φTR、φTLは共に元の電圧レベル（Ｖint ）に戻る。再
びプリチャージ期間となり、イコライズ回路部ＥＱがイ
コライズ制御信号ＥＱＬにより活性化し、ビット線対は
Ｖbl、すなわちＶcc／２にプリチャージされる。

【００６５】さらに、この発明では、ビット線イコライ
ズ不良をスクリーニングするためのテストモードが設け
られている。テストモードへのエントリーは、通常の場
合と同様である。例えばＷＣＢＲ（／ＷＥ及び／ＣＡＳ
を、／ＲＡＳよりも前に立ち下げる通常動作とは異なる
タイミング）サイクルでエントリーすることにしてもよ
い。あるいは、ＷＣＢＲサイクルの後、さらに／ＷＥを
ハイレベルからローレベルにしたときの入力アドレスに
より、何種類ものテストモードの中から自由に一つを選
択したり、またはそれらを組み合せることができる構成
で、その中の一つのテストモードとして組み込む場合が
考えられる。

【００６６】上記図３に示す制御回路部MUXT-R，MUXT-L
の回路動作を踏まえ、図５に示す読み出し動作のタイミ
ングチャートを参照しながら、この発明の第１の実施形
態に係るビット線イコライズ不良をスクリーニングする
ためのテストモードの読み出し動作を説明する。なお、
テストモードの始めの段階では上述と同じように図１の
構成の左側セルアレイＡＲＹ-Lの一つのセルデータ
（“０”データ）の通常の読み出し動作をする。

【００６７】始めにテストモードにエントリーする。す
なわち、図示しないメモリ周辺回路のテストモード信号
発生部の制御で信号TMΦTUP がローレベルからハイレベ
ルに変化する。

【００６８】(1) まず、読み出し前のビット線プリチャ
ージ期間では、信号BKSEL-R ，BKSEL-L 及び信号MUXBST
は全てローレベルである。また、信号TMΦTUP はハイレ
ベルであり、図３（ｃ）から、信号TMMUXBSTはハイレベ
ルである。これにより、図３（ａ），（ｂ）のノードＮ
１１，Ｎ２１はＶppレベルである。よって、トランジス
タＱｎ(lowVt) １２、Ｑｎ(lowVt) ２２のオン、さらに
Ｑｐ１４，Ｑｐ２４のオンにより、制御信号φTR、φTL
は共にＶint のハイレベルである。このとき、イコライ
ズ回路がイコライズ制御信号ＥＱＬにより活性化してお
り、ビット線対はＶbl、すなわちＶcc／２にプリチャー
ジされている。

【００６９】(2) 次に、左側セルアレイＡＲＹ-Lが選択
されるため信号BKSEL-L がハイレベル（Ｖint ）に変化
する。よって、トランジスタＱｎ１３のオン（Ｑｎ１５
はオン状態）により、制御信号φTRがＶint からＶssに
落ちる。これにより、図１の右側セルアレイＡＲＹ-Rに
繋がるビット線ＢＬ-R，ＢＢＬ-Rが、ビット線イコライ
ズ及びデータセンス／入出力系の共有回路部と分離され
る。

【００７０】(3) 次に、図１の左側セルアレイＡＲＹ-L
のメモリセルＭＣ１のゲートに接続するワード線ＷＬ１
がＶppレベルまで上がり、メモリセルＭＣ１が選択され
る。 (4) 次に、センスアンプ回路部Ｓ／Ａが活性化する。す
なわち、ＢＳＡＮの電圧がＶblからＶssに落ち、続いて
ＢＳＡＰの電位がＶblからＶblh まで上がる。これによ
り、メモリセルＭＣ１に関するビット線の電位がセンス
線ＳＡＬ，ＢＳＡＬの電位に応じて増幅され、メモリセ
ルＭＣ１のデータがラッチされる。左側ビット線のＢＬ
-Lはローレベル、ＢＢＬ-Lはハイレベルとなる。一方、
分離された右側ビット線ＢＬ-R，ＢＢＬ-Rはこの段階で
はフローティングとなっており、理想的にはプリチャー
ジレベル（Ｖbl）を保持している。 (5) 次に、ＤＱゲート回路部ＤＱＣが活性化する。すな
わち、カラム選択線ＣＳＬの電位がパルス的にハイレベ
ル（Ｖint ）になり、データがＤＱ線に伝達される。

【００７１】(6) 次に、信号MUXBSTがハイレベル（Ｖin
t ）になる。これにより、信号TMMUXBSTはローレベルに
なる（図３（ｃ））。従って、図３（ｂ）のトランジス
タＱｐ２２がオフ、Ｑｎ２２がオン、Ｑｎ２４もオンし
てノードＮ２１はローレベルとなる。よって、トランジ
スタＱｎ(lowVt) ２２がオフ、代ってＱｐ２５がオンす
ることにより、制御信号φTLの電位レベルはＶint から
Ｖppまで上がる。さらに、この信号MUXBSTのハイレベル
により、図３（ａ）のトランジスタＱｐ１２がオフし、
トランジスタＱｎ１４がオンしてノードＮ１１はローレ
ベルとなる。よって、トランジスタＱｎ(lowVt) １２が
オフ、代ってＱｐ１５がオンすることにより、制御信号
φTRの電位レベルもＶssからＶppまで上がる。これによ
り、左右のビット線が電気的に接続され、センスアンプ
回路部Ｓ／Ａの動作により、右側ビット線ＢＬ-R，ＢＢ
Ｌ-Rの電位レベルは左側ビット線のＢＬ-L、ＢＢＬ-Lと
同じレベルにラッチされる。この状態で、選択されたメ
モリセルへの再書き込みが行われる。

【００７２】(7) 次に、ワード線ＷＬ１が立ち下がり、
かつ、センスアンプ回路部Ｓ／Ａの活性化が解除され
る。その後、信号MUXBSTはローレベルになり、信号TMMU
XBSTはハイレベルになる（図３（ｃ））。制御信号φT
R、φTLは共に元の電圧レベル（Ｖint ）に戻り、再び
プリチャージ期間となり、イコライズ回路部ＥＱがイコ
ライズ制御信号ＥＱＬにより活性化し、ビット線対はＶ
bl、すなわちＶcc／２にプリチャージされる。

【００７３】上記テストモードでの回路動作では、２つ
のセルアレイで共有されるイコライズ回路部ＥＱ（イコ
ライズ用トランジスタ１２１〜１２３）は、左右のセル
アレイに関する長い距離のビット線対をイコライズする
ことになる。

【００７４】すなわち、上記の例だと、通常のビット線
イコライズにおいて、φT ゲートにより、右側セルアレ
イＡＲＹ-Rのビット線対ＢＬ-R、ＢＢＬ-Rは、ビット線
プリチャージレベル（Ｖbl）でフローティングになった
状態から、データがラッチされた左側セルアレイＡＲＹ
-Rのビット線対ＢＬ-L、ＢＢＬ-Lと接続され、イコライ
ズがかかる。

【００７５】これに対し、テストモードでのビット線イ
コライズにおいては、φT ゲートにより、右側セルアレ
イＡＲＹ-Rのビット線対ＢＬ-R、ＢＢＬ-Rが、データが
ラッチされた左側セルアレイＡＲＹ-Rのビット線対ＢＬ
-L、ＢＢＬ-Lと同じ電位状態にラッチされた時点から、
イコライズがかかる。

【００７６】よって、読み出し動作の終了、再書き込み
後にビット線対のイコライズをかけるとき、通常動作よ
りもイコライズ回路部ＥＱのイコライズ用トランジスタ
１２１〜１２３にかかる負荷は大きい。従って、このイ
コライズ用トランジスタの性能が劣化していると、イコ
ライズ不足がより起こり易くなる。

【００７７】そこで、次のサイクルでビット線対に読み
出されるデータが前のと逆になるようなメモリセルのデ
ータを読み出す。イコライズ不足により前のサイクルの
影響が残っていると、センスマージンが小さくなるので
このセルデータはイコライズ不足を原因とする読み出し
不良となる。このような動作をテストモードとして利用
することによりイコライズ不足を短時間に容易にスクリ
ーニングできるようになる。

【００７８】図６はこの発明の第２の実施形態に係るＤ
ＲＡＭデバイスにおける、ブロック毎にレイアウトされ
た複数のメモリセルアレイ( 以下、セルアレイと称す
る）のうち、隣り合う左右二つのセルアレイに関するコ
ア部を示す一つのビット線対分の回路図である。

【００７９】図６は、図１の構成に比べてφT ゲートの
制御形態が異なっている。すなわち、上記第１の実施形
態では、φT ゲートは２本の相補なビット線に共通の制
御信号（φTRまたはφTL）が用いられる構成であった。
これに対して、図６の第２の実施形態におけるφT ゲー
トは、２本の相補なビット線にそれぞれ独立した制御信
号（φTR1 ，φTR2 またはφTL1 ，φTL2 ）が用いられ
る構成となっている。その他の構成は第２の実施形態と
同様な構成であり、同様個所には同一の符号を付す。

【００８０】このような構成には、まず第１の実施形態
より微細化に優れた構造を実現することができるという
利点がある。例えばφT ゲートのトランジスタＴｒ１Ｒ
とＴｒ２Ｒのゲートコンタクトの面積が大きく、このた
め直線的にコンタクトを設けるより、千鳥状にコンタク
トを設けた方がビット線対のピッチを縮めることができ
るのである。

【００８１】図７は、この第２の実施形態を実現するＤ
ＲＡＭデバイスにおいて、ブロック毎にレイアウトされ
た複数のメモリセルアレイ( 以下、セルアレイと称す
る）のうち、隣り合う左右二つのセルアレイに関するコ
ア部を示すブロック図である。それぞれ独立した制御信
号φTR1 ，φTR2 ，φTL1 ，φTL2 を生成するための制
御回路部MUXT-R1 ，MUXT-R2 ，MUXT-L1 ，MUXT-L2 が設
けられる。

【００８２】図６及び図７におけるφT ゲートの制御信
号φTR1 ，φTR2 は図１におけるφTRと、制御信号φTL
1 ，φTL2 は図１におけるφTLと全く同じ動きにすれ
ば、当然、第１の実施形態と同じイコライズ不足のスク
リーニングのテストモードが実現できる。

【００８３】なお、通常の読み出し動作は上述のごと
く、φT ゲートの制御信号φTR1 ，φTR2 は図１におけ
るφTRと、制御信号φTL1 ，φTL2 は図１におけるφTL
と全く同じ動きにすることにより、第１の実施形態の図
４と同様な読み出し動作を達成する（図９）。

【００８４】次に、図６及び図７におけるφT ゲートの
制御信号φTR1 ，φTR2 ，φTL1 ，φTL2 をすべて独立
に制御できることを利用した第１の実施形態とは異なる
イコライズ不足のスクリーニングのテストモードの実現
について説明する。

【００８５】図８（ａ）〜（ｄ）は、それぞれ第２の実
施形態に応じた制御回路部MUXT-R1，MUXT-R2 ，MUXT-L1
，MUXT-L2 の構成を示す回路図であり、この発明にか
かる制御系を含んでいる。それぞれ制御回路部MUXT-R1
，MUXT-R2 の回路構成は基本的に第１の実施形態に示
す図３（ａ）と同様であり、出力信号TMMUXBSTを生成す
るのに信号TMΦTUP と上記信号MUXBSTと信号BLSEL1（ま
たはBLSEL2）を３入力とするＮＡＮＤゲートＧ１または
Ｇ２を用いるところが異なる。

【００８６】さらに、それぞれ制御回路部MUXT-L1 ，MU
XT-L2 の回路構成は基本的に第１の実施形態に示す図３
（ｂ）と同様であり、出力信号TMMUXBSTを生成するのに
信号TMΦTUP と上記信号MUXBSTと信号BLSEL1（またはBL
SEL2）を３入力とするＮＡＮＤゲートＧ３またはＧ４を
用いるところが異なる。

【００８７】上記信号BLSEL1は、立ち上げるワード線が
ビット線ＢＬに接続されたメモリセルを選択するときハ
イレベルとなり、ビット線ＢＢＬに接続されたメモリセ
ルを選択するときローレベルになる。逆に、信号BLSEL2
は、立ち上げるワード線がビット線ＢＬに接続されたメ
モリセルを選択するときローレベルとなり、ビット線Ｂ
ＢＬに接続されたメモリセルを選択するときハイレベル
になる。これらの信号BLSEL1，BLSEL2のレベルはロウア
ドレスが決まるのと同時に確定される。

【００８８】上記図８（ａ）〜（ｄ）に示す各制御回路
部MUXT-R1 ，MUXT-R2 ，MUXT-L1 ，MUXT-L2 の回路動作
を踏まえ、図１０に示す読み出し動作のタイミングチャ
ートを参照しながら、この発明の第２の実施形態に係る
ビット線イコライズ不良をスクリーニングするためのテ
ストモードにおける読み出し動作を説明する。なお、テ
ストモードの始めの段階では上述と同じように図６の構
成の左側セルアレイＡＲＹ-Lの一つのセルデータ
（“０”データ）の通常の読み出し動作をする。

【００８９】始めにテストモードにエントリーする。す
なわち、第１の実施形態と同様であり、図示しないメモ
リ周辺回路のテストモード信号発生部の制御で信号TMΦ
TUPがローレベルからハイレベルに変化する。

【００９０】(1) まず、読み出し前のビット線プリチャ
ージ期間では、信号BKSEL-R ，BKSEL-L 、信号BLSEL1，
BLSEL2及び信号MUXBSTは全てローレベルである。また、
信号TMΦTUP はハイレベルであり、信号TMMUXBSTはハイ
レベルである。これにより、図８（ａ），（ｂ），
（ｃ），（ｄ）のノードＮ１１，Ｎ２１はＶppレベルで
ある。よって、トランジスタＱｎ(lowVt) １２、Ｑｎ(l
owVt) ２２のオン、さらにＱｐ１４，Ｑｐ２４のオンに
より、制御信号φTR、φTLは共にＶint のハイレベルで
ある。このとき、イコライズ回路がイコライズ制御信号
ＥＱＬにより活性化しており、ビット線対はＶbl、すな
わちＶcc／２にプリチャージされている。

【００９１】(2) 次に、左側セルアレイＡＲＹ-Lが選択
されるため信号BKSEL-L がハイレベル（Ｖint ）に変化
する。よって、トランジスタＱｎ１３のオン（Ｑｎ１５
はオン状態）により、制御信号φTR1 φTR2 がＶint か
らＶssに落ちる。これにより、図６の右側セルアレイＡ
ＲＹ-Rに繋がるビット線ＢＬ-R，ＢＢＬ-Rが、ビット線
イコライズ及びデータセンス／入出力系の共有回路部と
分離される。信号BLSEL1はハイレベル、信号BLSEL2はロ
ーレベルである。

【００９２】(3) 次に、図６の左側セルアレイＡＲＹ-L
のメモリセルＭＣ１のゲートに接続するワード線ＷＬ１
がＶppレベルまで上がり、メモリセルＭＣ１が選択され
る。 (4) 次に、センスアンプ回路部Ｓ／Ａが活性化する。す
なわち、ＢＳＡＮの電圧がＶblからＶssに落ち、続いて
ＢＳＡＰの電位がＶblからＶblh まで上がる。これによ
り、メモリセルＭＣ１に関するビット線の電位がセンス
線ＳＡＬ，ＢＳＡＬの電位に応じて増幅され、メモリセ
ルＭＣ１のデータがラッチされる。左側ビット線のＢＬ
-Lはローレベル、ＢＢＬ-Lはハイレベルとなる。一方、
分離された右側ビット線ＢＬ-R，ＢＢＬ-Rはこの段階で
はフローティングとなっており、理想的にはプリチャー
ジレベル（Ｖbl）を保持している。 (5) 次に、ＤＱゲート回路部ＤＱＣが活性化する。すな
わち、カラム選択線ＣＳＬの電位がパルス的にハイレベ
ル（Ｖint ）になり、データがＤＱ線に伝達される。

【００９３】(6) 次に、信号MUXBSTがハイレベル（Ｖin
t ）になる。これにより、各ＮＡＮＤゲートＧ１〜Ｇ４
に関し、信号BLSEL1のハイレベルを入力しているゲート
Ｇ１とＧ３の出力信号TMMUXBSTはローレベルになる。信
号BLSEL2のローレベルを入力しているゲートＧ２とＧ４
の出力信号TMMUXBSTはハイレベルになる。その結果、図
８（ｃ）では、トランジスタＱｐ２２がオフ、Ｑｎ２２
がオン、Ｑｎ２４もオンしてノードＮ２１はローレベル
となる。よって、トランジスタＱｎ(lowVt) ２２がオ
フ、代ってＱｐ２５がオンすることにより、制御信号φ
TL1 の電位レベルはＶint からＶppまで上がる。

【００９４】また、図８（ｄ）でもトランジスタＱｐ２
２がオフ、Ｑｎ２２のオンでノードＮ２１はローレベル
となる。よって、トランジスタＱｎ(lowVt) ２２がオ
フ、代ってＱｐ２５がオンするから、制御信号φTL2 の
電位レベルはＶint からＶppまで上がる。

【００９５】さらに、図８（ａ）においてもトランジス
タＱｐ１２がオフ、Ｑｎ１４のオンでノードＮ１１はロ
ーレベルとなる。よって、トランジスタＱｎ(lowVt) １
２がオフ、代ってＱｐ１５がオンするから制御信号φTR
1 の電位レベルはＶssからＶppまで上がる。

【００９６】また、図８（ｂ）では、トランジスタＱｐ
１２がオフ、Ｑｎ１３及びＱｎ１５のオンでノードＮ１
２はローレベルとなる。よって、制御信号φTR2 の電位
レベルはＶssが保たれる。

【００９７】これにより、左右のビット線のうち、ＢＬ
-RとＢＬ-Lが電気的に接続され、センスアンプ回路部Ｓ
／Ａの動作により、右側ビット線ＢＬ-Rと左側ビット線
ＢＬ-Lは同じ電位レベル（ここではローレベルにまで下
がる）に、ＢＢＬ-Lはハイレベル（Ｖblh ）にラッチさ
れる。この状態で、選択されたメモリセルへの再書き込
みが行われる。このとき、ビット線ＢＢＬ-Rは、制御信
号φTR2 （Ｖss保持）により、共有回路から電気的に切
り離されビット線プリチャージレベル（Ｖbl）のフロー
ティング状態になっている。

【００９８】(7) 次に、ワード線ＷＬ１が立ち下がり、
かつ、センスアンプ回路部Ｓ／Ａの活性化が解除される
（ＢＳＡＮ，ＢＳＡＰの電位がＶblに戻る）。その後、
信号MUXBSTはローレベルになり、信号TMMUXBSTはハイレ
ベルになる。制御信号φTR1，φTR2 ，φTL1 ，φTL2
は共に元の電圧レベル（Ｖint ）に戻る。そして、再び
プリチャージ期間となり、イコライズ回路部ＥＱがイコ
ライズ制御信号ＥＱＬにより活性化し、ビット線対はＶ
bl、すなわちＶcc／２にプリチャージされる。

【００９９】上記テストモードでの回路動作では、２つ
のセルアレイで共有されるイコライズ回路部ＥＱ（イコ
ライズ用トランジスタ１２１〜１２３）は、左右のセル
アレイに関するビット線ＢＬ-L，ＢＬ-Rがローレベル
（Ｖss）、ＢＢＬ-Lがハイレベル（Ｖblh ）、ＢＢＬ-R
がこの中間レベル（Ｖbl）になった左右それぞれのビッ
ト線対をイコライズしなければならないので、通常動作
に比べてイコライズ回路部ＥＱのイコライズ用トランジ
スタ１２１〜１２３にかかる負荷は大きくなる。

【０１００】従って、図６のイコライズ回路部ＥＱにお
けるイコライズ用トランジスタの性能が劣化している
と、イコライズ不足がより起こり易くなる。セルＭＣ１
のデータ読み出し後、次のサイクルでビット線対に読み
出されるデータが、前サイクルで読み出されたＭＣ１の
データと逆になるようなメモリセルＭＣ２のデータであ
る場合を考える。

【０１０１】イコライズ用トランジスタの性能が悪い
と、セルＭＣ１のデータ読み出し動作時にイコライズ不
足が発生し、続いてセルＭＣ２のデータを読み出すとき
に前のサイクルの影響が残ってしまい、センスマージン
が不十分となりイコライズ不足からのデータ読み出し不
良となる。

【０１０２】また、このような図６の構成、すなわちφ
T ゲートの制御信号φTR1 ，φTR2，φTL1 ，φTL2 を
すべて独立に制御できる構成としたことより、セルアレ
イ中のビット線とワード線の十字不良によるイコライズ
不足のスクリーニングも容易に行える。

【０１０３】例えば、図６に示すビット線ＢＢＬ-Rに微
小リークが存在している場合、ビット線ＢＢＬ-Rはプリ
チャージレベルからフローティングになったときからＶ
ssに向かって下がっていく。従って、再びイコライズす
るときはビット線ＢＢＬ-Lのハイレベルを除いてビット
線ＢＬ-L，ＢＬ-R，ＢＢＬ-Rがローレベルになった左右
それぞれのビット線対をイコライズしなければならない
ので、イコライズ不足が起こり易くなっていて、テスト
で不良として検出し易くなっている。

【０１０４】すなわち、この実施形態ではイコライズ用
トランジスタの不良によるイコライズ不足と、十字不良
によるイコライズ不足の両者を容易にスクリーニングす
ることができる。

【０１０５】上記各実施形態の構成によれば、ビット線
イコライズ動作において、テスト時には従来よりもイコ
ライズ用トランジスタにかかる負荷を大きくするように
φTゲートの制御形態を工夫する構成を示した。このよ
うな構成により、読み出しサイクルのｔRP（ビット線の
プリチャージ時間）を変えたりせずに、通常のｔRPを用
いて、様々な原因から起きるイコライズ不足を検出し、
的確なスクリーニングが達成される。

【０１０６】また、上記のような、テスト時にφT ゲー
トのオン制御を変えるような制御構成を付加すると、イ
コライズ不足のスクリーニング以外のテストに応用でき
る可能性が十分に残されている。例えば、リフレッシュ
試験等に、φT ゲートを各メモリセルアレイ間で繋げて
複数ブロック単位でリフレッシュ試験をすることにすれ
ば、テスト時間の短縮に寄与する。

【０１０７】

【発明の効果】以上説明したようにこの発明によれば、
メモリセルアレイ間のビット線の電気的接続／切り離し
を制御する伝送制御回路であるφT ゲートの制御形態を
工夫することによって、テスト時間を短縮しつつ、イコ
ライズ用トランジスタの不良によるイコライズ不足と、
十字不良によるイコライズ不足の両者を容易にスクリー
ニングすることができる。また、上記φT ゲートの制御
形態の工夫は、リフレッシュ試験等様々なメモリテスト
に応用が可能で、メモリデバイスのテスト時間が大幅に
縮少することが期待できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るＤＲＡＭデバ
イスにおける、ブロック毎にレイアウトされた複数のメ
モリセルアレイのうち、隣り合う左右二つのセルアレイ
に関するコア部を示す一つのビット線対分の回路図。

【図２】（ａ）は、ブロック毎にレイアウトされた複数
のセルアレイのブロック図であり、（ｂ）は（ａ）のう
ちの隣り合う左右二つのセルアレイに関するコア部を示
すブロック図。

【図３】（ａ），（ｂ），（ｃ）はそれぞれこの発明の
第１の実施形態に係る制御系を含んだ図２（ｂ）中のの
制御回路部の構成を示す回路図。

【図４】図１の構成中の一つのセルデータの通常の読み
出し動作を説明するタイミングチャート。

【図５】この発明の第１の実施形態に係る図１の構成中
のテストモードにおける読み出し動作を説明するタイミ
ングチャート。

【図６】この発明の第２の実施形態に係るＤＲＡＭデバ
イスにおける、ブロック毎にレイアウトされた複数のメ
モリセルアレイのうち、隣り合う左右二つのセルアレイ
に関するコア部を示す一つのビット線対分の回路図。

【図７】この発明の第２の実施形態を実現するＤＲＡＭ
デバイスにおいて、ブロック毎にレイアウトされた複数
のメモリセルアレイのうち、隣り合う左右二つのセルア
レイに関するコア部を示すブロック図。

【図８】（ａ），（ｂ），（ｃ），（ｄ）はそれぞれこ
の発明の第２の実施形態に係る制御系を含んだ図７中の
制御回路部の構成を示す回路図。

【図９】図６の構成中の一つのセルデータの通常の読み
出し動作を説明するタイミングチャート。

【図１０】この発明の第２の実施形態に係る図６の構成
中のテストモードにおける読み出し動作を説明するタイ
ミングチャート。

【図１１】ＤＲＡＭデバイスにおいて、ブロック毎にレ
イアウトされた複数のメモリセルアレイのうち、隣り合
う左右二つのセルアレイに関するコア部を示すブロック
図。

【図１２】（ａ），（ｂ）は、それぞれ上記制御回路部
MUXT-R，MUXT-Lの構成を示す回路図。

【図１３】ＤＲＡＭの一般的な基本リードサイクルを示
すタイミングチャート。

【符号の説明】

１１１，１１２…ＰチャネルＭＯＳトランジスタ １１３，１１４，１１７，１１８，１２１，１２２，１
２３，Ｔｒ１Ｌ，Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒ…Ｎチ
ャネルＭＯＳトランジスタ ＷＬ（ＷＬ１）…ワード線 ＢＬ-L，ＢＢＬ-L，ＢＬ-R，ＢＢＬ-R…ビット線 ＭＣ（ＭＣ１）…メモリセル（Ｑ…データトランスファ
トランジスタ、Ｃ…メモリキャパシタ） ＳＡＬ，ＢＳＡＬ…センス線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれロウ、カラムのアドレスを有す
   るマトリクス状に配置されたメモリセルを含み少なくと
   も２つのブロック毎にレイアウトされた第１、第２のメ
   モリセルアレイと、 前記第１、第２のメモリセルアレイ間に設けられ、この
   第１、第２のメモリセルアレイに関し共有されるセンス
   アンプ回路部とビット線対のイコライズ回路部及びデー
   タ入出力に関係する伝送制御回路部とを含む共有回路
   と、 前記共有回路と前記第１のメモリセル側とでビット線の
   分離／接続を制御するものであって、少なくとも所定の
   制御命令に応じ前記第２のメモリセル側の選択されたメ
   モリセルに対するビット線電位伝達時に前記第１のメモ
   リセル側のビット線にも前記ビット線電位が伝達される
   ように制御される第１のスイッチ回路と、 前記共有回路と前記第２のメモリセル側とでビット線の
   分離／接続を制御するものであって、少なくとも前記所
   定の制御命令に応じ前記第１のメモリセル側の選択され
   たメモリセルに対するビット線電位伝達時に前記第２の
   メモリセル側のビット線にも前記ビット線電位が伝達さ
   れるように制御される第２のスイッチ回路とを具備した
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記所定の制御命令において前記第１、
   第２のスイッチ回路は、任意のメモリセルにおける前記
   センスアンプ回路部のデータのセンスが完了した後の再
   書き込み時に共に導通状態となり、ビット線の再書き込
   み電位を前記第１、第２のメモリセル側両方に伝達する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１、第２のスイッチ回路はそれぞ
   れ、ビット線対となる２本の相補なビット線を共通に分
   離／接続制御することを特徴とする請求項１または２記
   載の半導体記憶装置。
4. 【請求項４】 前記第１、第２のスイッチ回路はそれぞ
   れ、ビット線対となる２本の相補なビット線を独立に分
   離／接続制御することを特徴とする請求項１または２記
   載の半導体記憶装置。