JP6389925B1 - 低読み出し電力を備えたメモリシステム - Google Patents

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Abstract

【課題】低読み出し電力を備えたメモリシステムを提供する。【解決手段】メモリシステムは、第１メモリバンクＭＢＡと、第１経路セレクタＹＰ１と、第２メモリバンクＭＢＢと、第２経路セレクタＹＰ２と、検知装置１００とを含む。第１メモリバンクは、複数の第１メモリセルＭＣＡ（Ｍ、Ｎ）を含む。第２メモリバンクは、複数の第２メモリセルＭＣＢ（Ｍ、Ｎ）を含む。第１経路セレクタは、複数の第１ビットラインＢＬＡ１〜ＢＬＡＮを介して複数の第１メモリセルに結合された複数の入力端子と、２つの出力端子とを含む。第２経路セレクタは、複数の第２ビットラインを介して複数の第２メモリセルに接続された複数の入力端子と、２つの出力端子とを含む。検知装置は、必要な動作に応じて、第１バンクセレクタ及び第２バンクセレクタの出力端子が結合されており、基準電流源と２つのバンクセレクタの端子のうちの２つから出力される電流の差を検出する。【選択図】図１

Description

本発明は、メモリシステムに関連し、特に低読み出し電力を有するメモリシステムに関連する。
現在、モバイル電子機器は、映画を見る、写真を撮る、音楽を聴く等、様々な種類のアプリケーションを実行するために使用されている。可能な限り多くのアプリケーションをサポートするために、モバイル電子機器は大きなメモリスペースを必要とすることがある。それゆえ、大きなメモリスペースのための要件が、モバイル電子機器にとって非常に重要になってきている。
しかし、メモリサイズが増加すると、メモリを動作させるのに必要な電力も増加する。例えば、より多くのメモリセルが単一のメモリバンクに埋め込まれると、メモリバンクの各ビットラインは、より多くのメモリセルに結合される。この場合、メモリセルのうちの１つが１つのビットラインを介して読み出される場合、メモリセルによって生成される読み出し電流は、同一ビットラインに結合された他のメモリセルの全ての寄生容量を充電する必要がある。結果として、ビットラインの長い充電経路により、読み出し電流が識別されにくくなり、読み出し速度が低下することがある。１つの解決策は、メモリセルによって生成されるメモリ電流を増加させることであるが、増加したメモリセルは、より高い読み出し電力を引き起こし、モバイル電子機器の低電力要件と矛盾する。
本発明の一実施形態は、メモリシステムを開示する。メモリシステムは、第１メモリバンクと、第１経路セレクタと、第２メモリバンクと、第２経路セレクタと、電流検知装置とを含む。
第１メモリバンクは、Ｍ×Ｎ個の第１メモリセルと、Ｎ本の第１ビットラインとを含み、Ｎ本の第１ビットラインの各々は、Ｍ×Ｎ個の第１メモリセルのうちのＭ個の第１メモリセルに結合されている。Ｍは正の整数であり、Ｎは１より大きい正の整数である。第１経路セレクタは、Ｎ本の第１ビットラインに結合されたＮ個の入力端子と、第１出力端子と、第２出力端子と、を含む。
第２メモリバンクは、Ｍ×Ｎ個の第２メモリセルと、Ｎ本の第２ビットラインとを含み、Ｎ本の第２ビットラインの各々は、Ｍ×Ｎ個の第２メモリセルのうちのＭ個の第２メモリセルに結合されている。第２経路セレクタは、Ｎ本の第２ビットラインに結合されたＮ個の入力端子と、第１出力端子と、第２出力端子と、を含む。
検知装置は、第１バンクセレクタの第１出力端子、第１バンクセレクタの第２出力端子、第２バンクセレクタの第１出力端子及び第２バンクセレクタの第２出力端子に結合されている。検知装置は、第１バンクセレクタの第１出力端子から出力された電流と第１バンクセレクタの第２出力端子から出力された電流との差、第２バンクセレクタの第１出力端子から出力された電流と第２バンクセレクタの第２出力端子から出力された電流との差、又は、基準電流と、第１バンクセレクタの第１出力端子、第１バンクセレクタの第２出力端子、第２バンクセレクタの第１出力端子及び第２バンクセレクタの第２出力端子のうちの１つから出力された電流との差を検知する。
本発明の他の実施形態は、検知装置を開示する。検知装置は、第１バンクセレクタと、第２バンクセレクタと、差動センスアンプとを含む。
第１バンクセレクタは、第１メモリセルに結合された第１入力端子と、第２メモリセルに結合された第２入力端子と、出力端子とを有する。第２バンクセレクタは、第３メモリセルに結合された第１入力端子と、第４メモリセルに結合された第２入力端子と、出力端子とを有する。差動センスアンプは、第１バンクセレクタの出力端子に結合された第１入力端子と、第２バンクセレクタの出力端子に結合された第２入力端子とを有する。
本発明のこれらの目的及び他の目的は、様々な図表及び図面に図示される、次の発明の実施するための好ましい形態を読むことにより、当業者には疑いなく明らかとなるだろう。
図１は、本発明の一実施形態によるメモリシステムを示す。 図２は、本発明の一実施形態による、図１のメモリシステムの検知装置を示す。 図３は、選択された第１メモリセルの読み出し動作中の図１のメモリシステムの電流経路を示す。 図４は、選択された第１メモリセルの検証動作又はマージン読み出し動作中の図１のメモリシステムの電流経路を示す。
図１は、本発明の一実施形態によるメモリシステム１０を示す。メモリシステム１０は、第１メモリバンクＭＢＡと、第１経路セレクタＹＰ１と、第２メモリバンクＭＢＢと、第２経路セレクタＹＰ２と、検知装置１００とを含む。
第１メモリバンクＭＢＡは、Ｍ×Ｎ個の第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（Ｍ，Ｎ）と、Ｎ本の第１ビットラインＢＬＡ１〜ＢＬＡＮとを含む。ここで、Ｍは正の整数であり、Ｎは１より大きい正の整数である。第１ビットラインＢＬＡ１〜ＢＬＡＮの各々は、Ｍ×Ｎ個の第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（Ｍ，Ｎ）のうちのＭ個の第１メモリセルに結合されている。第１経路セレクタＹＰ１は、Ｎ本の第１ビットラインＢＬＡ１〜ＢＬＡＮに結合されたＮ個の入力端子と、第１出力端子ＯＡ１と、第２出力端子ＯＡ２とを含む。
第２メモリバンクＭＢＢは、第１メモリバンクＭＢＡと同一構造を有する。第２メモリバンクＭＢＢは、Ｍ×Ｎ個の第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（Ｍ，Ｎ）と、Ｎ本の第２ビットラインＢＬＢ１〜ＢＬＢＮとを含む。第２ビットラインＢＬＢ１〜ＢＬＢＮの各々は、Ｍ×Ｎ個の第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（Ｍ，Ｎ）のうちのＭ個の第２メモリセルに結合される。第２経路セレクタＹＰ２は、Ｎ本の第２ビットラインＢＬＢ１〜ＢＬＢＮに結合されたＮ個の入力端子と、第１出力端子ＯＢ１と、第２出力端子ＯＢ２とを含む。
検知装置１００は、第１経路セレクタＹＰ１の第１出力端子ＯＡ１、第２経路セレクタＹＰ２の第１出力端子ＯＢ１、第１経路セレクタＹＰ１の第２出力端子ＯＡ２及び第２経路セレクタＹＰ２の第２出力端子ＯＢ２に結合されている。検知装置１００は、受信した電流の差を検出するために使用されることができる。受信した電流の差を検知することによって、第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（Ｍ，Ｎ）及び第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（Ｍ，Ｎ）に記憶された情報が特定されることができる。
いくつかの実施形態では、第１メモリバンクＭＢＡのＮ個の第１メモリセルは、あるワードラインに結合されている。例えば、第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（１，Ｎ）はワードラインＷＬＡ１に結合されるとともに、第１メモリセルＭＣＡ（Ｍ，１）〜ＭＣＡ（Ｍ，Ｎ）はワードラインＷＬＡＭに結合されることができる。この場合、第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（１，Ｎ）は同時にオンされることができ、第１メモリセルＭＣＡ（Ｍ，１）〜ＭＣＡ（Ｍ，Ｎ）は同時にオンされることができる。
各ワードラインＷＬＡ１〜ＷＬＡＭは、１行に１ラインで平行に配置されているが、システム要件に応じて第１メモリバンクＭＢＡのレイアウトは変更されることができる。例えば、いくつかの実施形態では、第１メモリバンクＭＢＡのレイアウトが正方形の形状を有するように、複数のワードラインが同一行に配置されることができ、ワードライン及びビットラインの合計トレース長（total trace length）を短くすることができる。
さらに、第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（Ｍ，Ｎ）は、第１メモリセルの第１セットＭＳＡ１と、第１メモリセルの第２セットＭＳＡ２とを含み、第１メモリセルの第１セットＭＳＡ１に保存されたデータは、第１メモリセルの第２セットＭＳＡ２に保存されたデータに相補的である。例えば、Ｎが正の偶数であり、ｎがＮの半分である場合、第１メモリセルの第１セットＭＳＡ１は、第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（Ｍ，ｎ）を含み、第１メモリセルの第２セットＭＳＡ２は、第１メモリセルＭＣＡ（１，ｎ＋１）〜ＭＣＡ（Ｍ，Ｎ）を含むことができる。また、第１メモリセルＭＣＡ（ｊ，ｋ）は、第１メモリセルＭＣＡ（ｊ，ｎ＋ｋ）に対応することができる。すなわち、第１メモリセルＭＣＡ（ｊ，ｋ）及び第１メモリセル（ｊ，ｎ＋ｋ）に記憶されたデータは、互いに相補的である。ここで、Ｍ≧ｊ≧１かつｎ≧ｋ≧１である。
この場合、選択された第１メモリセル、例えば、第１メモリセルＭＣＡ（１，１）の読み出し動作中、選択された第１メモリセルＭＣＡ（１，１）及び選択された第１メモリセルＭＣＡ（１，１）に対応する第１メモリセルＭＣＡ（１，ｎ＋１）の両方が、保存されているデータに応じて読み出し電流を生成することができ、検知装置１００はその２つの読み出し電流を検知することによって、選択された第１メモリセル内に記憶されたデータを特定することができる。
これら２つの対応する第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）に記憶されたデータは互いに相補的であるため、これら２つの第１メモリセルＭＣＡ（１，１）とＭＣＡ（１，ｎ＋１）により生成される読み出し電流も異なり得る。例えば、第１メモリセルＭＣＡ（１，１）がプログラムされ、第１メモリセルＭＣＡ（１，ｎ＋１）が消去される場合、第１メモリセルＭＣＡ（１，１）はわずかな電流しか生成しない、又は何ら電流を生成せず、第１メモリセルＭＣＡ（１，ｎ＋１）は、特定可能な電流を生成することができる。第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）によって生成された差動電流（differential current）により、検知装置１００は、記憶されたデータをより速く、正確に特定することができる。
同様に、第２メモリバンクＭＢＢは、第１メモリバンクＭＢＡと同一構造を有することができる。すなわち、第２メモリバンクＭＢＢのうちのＮ個の第２メモリセルは、あるワードラインに結合されている。例えば、第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（１，Ｎ）はワードラインＷＬＢ１に結合されるとともに、第２メモリセルＭＣＢ（Ｍ，１）〜ＭＣＢ（Ｍ，Ｎ）はワードラインＷＬＢに結合されることができる。また、第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（Ｍ，Ｎ）は、第２メモリセルの第１セットＭＳＢ１と、第２メモリセルの第２セットＭＳＢ２とを含み、第２メモリセルの第１セットＭＳＢ１に保存されたデータは、第２メモリセルの第２セットＭＳＢ２に保存されたデータに相補的である。
例えば、第２メモリセルの第１セットＭＳＢ１の第１組は、第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（Ｍ，ｎ）を含み、第２メモリセルの第２セットＭＳＢ２は、ＭＣＢ（１，ｎ＋１）〜ＭＣＢ（Ｍ，Ｎ）を含むことができる。また、第２メモリセルＭＣＢ（ｊ，ｋ）は、第２メモリセルＭＣＢ（ｊ、ｎ＋ｋ）に対応することができる。すなわち、第２メモリセルＭＣＢ（ｊ，ｋ）及び第２メモリセルＭＣＢ（ｊ，ｎ＋ｋ）に記憶されたデータは、互いに相補的である。
この場合、検知装置１００が選択されたメモリセル及びその対応するメモリセル、例えば第１メモリセルＭＣＡ（１，１）及び第１メモリセルＭＣＡ（１，１＋ｎ）から出力される差動電流を検知できるようにすることを確保するため、メモリシステム１０は、ワードラインＷＬＡ１を使用して、第１メモリセルＭＣＡ（１，１）〜ＭＣＡ（１，Ｎ）をオンし、第１経路セレクタＹＰ１は、さらに、第１ビットラインＢＬＡ１〜ＢＬＡＮを介して所望の第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）を選択することができ、検知装置１００は、さらに、第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）が属する所望のメモリバンクを選択することができる。
図２は、本発明の一実施形態による検知装置１００を示す。検知装置１００は、第１バンクセレクタ１１２Ａと、第２バンクセレクタ１１２Ｂと、差動センスアンプ１１４とを含む。
第１バンクセレクタ１１２Ａは、第１経路セレクタＹＰ１の第１出力端子ＯＡ１に結合された第１入力端子１１２Ａ１と、第２経路セレクタＹＰ２の第１出力端子ＯＢ１に結合された第２入力端子１１２Ａ２と、出力端子とを有する。第２バンクセレクタ１１２Ｂは、第１経路セレクタＹＰ１の第２出力端子ＯＡ２に結合された第１入力端子１１２Ｂ１と、第２経路セレクタＹＰ２の第２出力端子ＯＢ２に結合された第２入力端子１１２Ｂ２と、出力端子とを有する。差動センスアンプ１１４は、第１バンクセレクタ１１２Ａの出力端子に結合された第１入力端子ＳＡ１と、第２バンクセレクタ１１２Ｂの出力端子に結合された第２入力端子ＳＡ２とを有する。
図３は、選択された第１メモリセルＭＣＡ（１，１）の読み出し動作中のメモリシステム１０の電流経路を示す。選択された第１メモリセルＭＣＡ（１，１）の読み出し動作中、第１経路セレクタＹＰ１は、選択された第１メモリセルＭＣＡ（１，１）に結合された第１経路セレクタＹＰ１の入力端子と第１経路セレクタＹＰ１の第１出力端子ＯＡ１との間に電気的接続を確立し、第１メモリセルＭＣＡ（１，ｎ＋１）に結合された第１経路セレクタＹＰ１の入力端子と第１経路セレクタＹＰ１の第２出力端子ＯＡ２との間に電気的接続を確立する。
第１バンクセレクタ１１２Ａは、第１バンクセレクタ１１２Ａの第１入力端子１１２Ａ１と第１バンクセレクタ１１２Ａの出力端子との間に電気的接続を確立する。また、第２バンクセレクタ１１２Ｂは、第２バンクセレクタ１１２Ｂの第１入力端子１１２Ｂ１と第２バンクセレクタ１１２Ｂの出力端子との間に電気的接続を確立する。
結果として、差動センスアンプ１１４は、第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）により生成された読み出し電流Ｉｒ１及びＩｒ（ｎ＋１）を受信することができ、第１メモリセルＭＣＡ（１，１）に記憶されたデータは、読み出し電流Ｉｒ１とＩｒ（ｎ＋１）との差を検知することにより、特定されることができる。また、同一の動作原理が、第２メモリバンクＭＢＢ内の第２メモリセルを読み出すときに適用されることができる。
いくつかの実施形態では、差動センスアンプ１１４は、差動センスアンプ１１４の第１入力端子ＳＡ１及び第２入力端子ＳＡ２を所定の電圧にプリチャージすることができるプリチャージ回路１１４Ａを含むことができ、また、電流を検知する前に、２本のビットラインが、第１バンクセレクタ１１２Ａ、第２バンクセレクタ１１２Ｂ及び選択された経路セレクタを介して所定の電圧にプリチャージされることでき、検知精度及び読み出し速度を確保する。
例えば、プリチャージ回路１１４Ａは、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含むことができる。第１ＮＭＯＳトランジスタは、所定電圧を供給する電圧源に接続されたドレイン端子と、差動センスアンプ１１４の第１入力端子ＳＡ１に接続されたソース端子とを有する。第２ＮＭＯＳトランジスタは、電圧源に接続されたドレイン端子と、差動センスアンプ１１４の第２入力端子ＳＡ２に接続されたソース端子とを有する。
しかし、第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）がオンされて、メモリセルへの電気的接続が確立されていると、プリチャージ回路１１４Ａがプリチャージのためにオンされる場合に、リーク電流が発生する可能性がある。このため、リーク電流を減少させるために、第１経路セレクタＹＰ１が電気的接続を確立した後に、差動センスアンプ１１４はプリチャージされることができ、プリチャージ回路１１４Ａがプリチャージを終了して、オフにされた後に、ワードラインＷＬＡ１は選択された第１メモリセルＭＣＡ（１，１）及び選択された第１メモリセルＭＣＡ（１，１）に対応する第１メモリセルＭＣＡ（１，ｎ＋１）をオンすることができる。すなわち、差動センスアンプ１１４がプリチャージされた後に、第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）がオンされて、プリチャージ動作中に短絡経路が形成されないようにする。
しかし、いくつかの実施形態では、差動センスアンプ１１４は、ラッチ型差動センスアンプとすることができる。この場合、第１経路セレクタＹＰ１が電気的接続を確立した後に、差動センスアンプ１１４はプリチャージされることができ、差動センスアンプ１１４がプリチャージされる前に、ワードラインＷＬＡ１は選択された第１メモリセルＭＣＡ（１，１）及びＭＣＡ（１，ｎ＋１）をオンすることができる。
検知装置１００は、第１経路セレクタＹＰ１の第１出力端子ＯＡ１から出力される電流と第１経路セレクタＹＰ１の第２出力端子ＯＡ２から出力される電流との差、又は第２経路セレクタＹＰ２の第１出力端子ＯＢ１から出力される電流と第２経路セレクタＹＰ２の第２出力端子ＯＢ２から出力される電流との差を検知することができるので、メモリシステム１０は、第１メモリバンクＭＢＡ及び第２メモリバンクＭＢＢの２つに記憶された情報を特定するのに検知装置１００を使用することができる。すなわち、同じ量のデータを記憶するために、従来技術のメモリシステムは、１つの大きな単一メモリバンクを必要とする一方で、メモリシステム１０は、２つのより小さいメモリバンクを使用することができる。これにより、各ビットラインに結合されるメモリセルの数が減少して、ビットラインの寄生容量を減少させ、読み出し電流を減少させる。
また、検知装置１００は、さらに、第１バンクセレクタＹＰ１の第１出力端子ＯＡ１、第１バンクセレクタＹＰ１の第２出力端子ＯＡ２、第２バンクセレクタＹＰ２の第１出力端子ＯＢ１、第２バンクセレクタＹＰ２の第２出力端子ＯＢ２のうちの１つから出力される電流と基準電流との差を検知することができる。例えば、メモリシステム１０は、プログラム動作又は消去動作の後に、プログラム動作又は消去動作が正確に行われたかどうかをチェックするために検証動作を行うことができる。または、メモリシステム１０は、読み出し電流がかなり小さく、特定することが困難なときに、データ特定するためにマージン読み出し動作を行うことができる。これらの場合、検知装置１００は、基準電流と選択されたメモリセルによって生成された読み出し電流との差を検知することができる。
図２において、検知装置１００は、基準電流源１１６と、第１検知セレクタ１１８Ａと、第２検知セレクタ１１８Ｂとをさらに含む。基準電流源１１６は、基準電流Ｉｒｅｆを生成することができる。第１検知セレクタ１１８Ａは、基準電流源１１６及び差動センスアンプ１１４の第１入力端子ＳＡ１に結合されている。第２検知セレクタ１１８Ｂは、基準電流源１１６及び差動センスアンプの第２入力端子ＳＡ２に結合されている。いくつかの実施形態では、第１検知セレクタ１１８Ａ及び第２検知セレクタ１１８Ｂは、アナログマルチプレクサ又はスイッチ回路とすることができる。
図４は、選択された第１メモリセルＭＣＡ（１，１）の検証動作又はマージン読み出し動作中のメモリシステム１０の電流経路を示す。
選択された第１メモリセルＭＣＡ（１，１）の検証動作又はマージン読み出し動作中、第１経路セレクタＹＰ１は、選択された第１メモリセルＭＣＡ（１，１）に結合された第１経路セレクタＹＰ１の入力端子と、第１経路セレクタＹＰ１の第１出力端子ＯＡ１との間の電気的接続を確立する。第２経路セレクタＹＰ２は、第２経路セレクタＹＰ２の入力端子と第２経路セレクタＹＰ２の第２出力端子ＯＢ２との間の電気的接続を確立する。第１バンクセレクタ１１２Ａは、第１バンクセレクタ１１２Ａの第１入力端子１１２Ａ１と第１バンクセレクタ１１２Ａの出力端子との間の電気的接続を確立する。第２バンクセレクタ１１２Ｂは、第２バンクセレクタ１１２Ｂの第２入力端子１１２Ｂ２と第２バンクセレクタ１１２Ｂの出力端子との間の電気的接続を確立する。また、第２検知セレクタ１１８Ｂは、基準電流源１１６と差動センスアンプ１１４の第２入力端子との間の電気的接続を確立する。
これにより、差動センスアンプ１１４は、第１メモリセルＭＣＡ（１，１）により生成された読み出し電流Ｉｒ１と、基準電流源１１６により生成された基準電流Ｉｒｅｆを受けることができる。
また、差動センスアンプ１１４の第２入力端子が、第２メモリセルＭＣＢ（１，１）〜ＭＣＢ（Ｍ，Ｎ）によって生成された読み出し電流の代わりに基準電流Ｉｒｅｆを受けるが、第２バンクセレクタ１１２Ｂ及び第２経路セレクタＹＰ２は依然として電気的接続を確立することができる。第２バンクセレクタ１１２Ｂ及び第２経路セレクタＹＰ２によって提供された電気的接続は、整合キャパシタンス（matched capacitance）を提供するのに役立つ。
例えば、差動センスアンプ１１４から第１バンクセレクタ１１２Ａ及び第１経路セレクタＹＰ１を介して第１経路セレクタＹＰ１の入力端子までの経路の実効容量は、差動センスアンプ１１４から第２バンクセレクタ１１２Ｂ及び第２経路セレクタＹＰ２を介して第２経路セレクタＹＰ２の入力端子までの経路の実効容量に実質的に等しい。したがって、第１メモリセルＭＣＡ（１，１）によって生成された読み出し電流の負荷は、基準電流源１１６によって生成された基準電流Ｉｒｅｆの負荷と整合、検証動作及びマージン読み出し動作の精度を向上させる。
さらに、リーク電流を減少させるために、第１経路セレクタＹＰ１が電気的接続を確立した後に、差動センスアンプ１１４はプリチャージされることができ、差動センスアンプ１１４がプリチャージされた後に、ワードラインＷＬＡ１は選択された第１メモリセルＭＣＡ（１，１）をオンにすることができる。
しかし、いくつかの実施形態では、差動センスアンプ１１４は、ラッチ型差動センスアンプとすることができる。この場合、第１経路セレクタＹＰ１が電気的接続を確立した後に、差動センスアンプ１１４はプリチャージされることができ、差動センスアンプ１１４がプリチャージされる前に、ワードラインＷＬＡ１は選択された第１メモリセルＭＣＡ（１，１）をオンすることができる。
第１検知セレクタ１１８Ａ及び第２検知セレクタ１１８Ｂにより、差動センスアンプ１１４は、検証動作中及びマージン読み出し動作中は基準電流Ｉｒｅｆを受けることができ、図３に示すように読み出し動作中は基準電流Ｉｒｅｆを受けないものとする。
まとめると、本発明の実施形態によって提供されるメモリシステム及び検知装置は、異なるメモリバンクから出力された読み出し電流を検知することができるので、一つのビットラインに結合されるメモリセルの数を減少させることができる。このため、メモリシステムの読み出し電流も減少させることができる。さらに、検証動作又はマージン読み出し動作を実行するとき、メモリシステム及び検知装置は、動作の精度を向上させるために負荷整合経路を提供することもできる。
当業者であれば、本装置及び本方法の多様な修正物及び代替物が、発明の教示を保持しつつなされることができることに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。

Claims (15)

  1. Ｎ本の第１ビットラインを含む第１メモリバンク；
    第１経路セレクタであって、
    Ｎ本の前記第１ビットラインに結合されたＮ個の入力端子と、
    第１出力端子と、
    第２出力端子と、を含む第１経路セレクタ；
    Ｎ本の第２ビットラインを含む第２メモリバンク；
    第２経路セレクタであって、
    Ｎ本の前記第２ビットラインに結合されたＮ個の入力端子と、
    第１出力端子と、
    第２出力端子と、を含む第２経路セレクタ；及び
    検知装置であって、
    前記第１経路セレクタの第１出力端子に結合された第１入力端子と、前記第２経路セレクタの第１出力端子に結合された第２入力端子と、出力端子とを有する第１バンクセレクタと、
    前記第１経路セレクタの第２出力端子に結合された第１入力端子と、前記第２経路セレクタの前記第２出力端子に結合された第２入力端子と、出力端子とを有する第２バンクセレクタと、
    前記第１バンクセレクタの出力端子に結合された第１入力端子と、前記第２バンクセレクタの出力端子に結合された第２入力端子とを有する差動センスアンプと、を含む検知装置
    を含み、
    選択された第１ビットラインの検証動作又はマージン読み出し動作中、
    前記差動センスアンプの第１入力端子と選択された前記第１ビットラインとの間に、前記第１バンクセレクタ及び前記第１経路セレクタを介して第１電気的接続が確立され、
    前記差動センスアンプの第２入力端子とＮ本の前記第２ビットラインのうちの１つとの間に前記第２バンクセレクタ及び前記第２経路セレクタを介して第２電気的接続が確立される、メモリシステム。
  2. 前記第１メモリバンクは、Ｍ×Ｎ個の第１メモリセルをさらに含み、Ｎ本の前記第１ビットラインの各々はＭ×Ｎ個の前記第１メモリセルのうちのＭ個の第１メモリセルに結合され、Ｍは正の整数であり、Ｎは１より大きい正の整数であり、
    前記第２メモリバンクは、Ｍ×Ｎ個の第２メモリセルをさらに含み、Ｎ本の前記第２ビットラインの各々は、Ｍ×Ｎ個の前記第２メモリセルのうちのＭ個の第２メモリセルに結合される、請求項１に記載のメモリシステム。
  3. Ｍ×Ｎ個の前記第１メモリセルは、第１セットの第１メモリセル及び第２セットの第１メモリセルを含み、前記第１セットの第１メモリセルに保存されたデータは、前記第２セットの第１メモリセルに保存されたデータに相補的であり、
    Ｍ×Ｎ個の前記第２メモリセルは、第１セットの第２メモリセル及び第２セットの第２メモリセルを含み、前記第１セットの第２メモリセルに保存されたデータは、前記第２セットの第２メモリセルに保存されたデータに相補的である、請求項２に記載のメモリシステム。
  4. 前記第１セットの第１メモリセルのうちの選択された第１メモリセルの読み出し動作中、
    前記第１経路セレクタは、選択された前記第１メモリセルに結合された前記第１経路セレクタの入力端子と前記第１経路セレクタの第１出力端子との間に第１電気的接続を確立し、選択された前記第１メモリセルに相補的な、前記第２セットの第１メモリセルのうちの第１メモリセルに結合された、前記第１経路セレクタの入力端子と前記第１経路セレクタの第２出力端子との間に第２電気的接続を確立し、
    前記第１バンクセレクタは、前記第１バンクセレクタの第１入力端子と前記第１バンクセレクタの出力端子との間に電気的接続を確立し、
    前記第２バンクセレクタは、前記第２バンクセレクタの第１入力端子と前記第２バンクセレクタの出力端子との間に電気的接続を確立する、請求項３に記載のメモリシステム。
  5. 選択された前記第１メモリセルと、選択された前記第１メモリセルに相補的な前記第１メモリセルは、同一ワードラインに結合されている、請求項４に記載のメモリシステム。
  6. 前記差動センスアンプは、前記第１経路セレクタが前記第１電気的接続及び前記第２電気的接続を確立した後にプリチャージされ、
    前記同一ワードラインは、前記差動センスアンプがプリチャージされた後に、選択された前記第１メモリセルと、選択された前記第１メモリセルに相補的な前記第２セットの第１メモリのうちの前記第１メモリと、をオンにする、請求項５に記載のメモリシステム。
  7. 前記検知装置は、
    基準電流を生成するように構成された基準電流源と、
    前記基準電流源及び前記差動センスアンプの第１入力端子に結合された第１検知セレクタと、
    前記基準電流源及び前記差動センスアンプの第２入力端子に結合された第２検知セレクタと、をさらに含む、請求項２に記載のメモリシステム。
  8. Ｍ×Ｎ個の前記第１メモリセルのうちの選択された第１メモリセルの検証動作又はマージン読み出し動作中、
    前記第１経路セレクタは、選択された前記第１メモリセルに結合された前記第１経路セレクタの入力端子と前記第１経路セレクタの第１出力端子との間に電気的接続を確立し、
    前記第２経路セレクタは、前記第２経路セレクタの入力端子と前記第２経路セレクタの第２出力端子との間に電気的接続を確立し、
    前記第１バンクセレクタは、前記第１バンクセレクタの第１入力端子と前記第１バンクセレクタの出力端子との間に電気的接続を確立し、
    前記第２バンクセレクタは、前記第２バンクセレクタの第２入力端子と前記第２バンクセレクタの出力端子との間に電気的接続を確立し、
    前記第２検知セレクタは、前記基準電流源と前記差動センスアンプの第２入力端子との間に電気的接続を確立する、請求項７に記載のメモリシステム。
  9. 前記差動センスアンプは、前記第１経路セレクタが前記電気的接続を確立した後にプリチャージされ、
    ワードラインが、前記差動センスアンプがプリチャージされた後に、選択された前記第１メモリセルをオンにする、請求項８に記載のメモリシステム。
  10. 前記差動センスアンプはラッチ型の差動センスアンプであり、前記第１経路セレクタが前記電気的接続を確立した後にプリチャージされ、
    ワードラインが、前記差動センスアンプがプリチャージされる前に、選択された前記第１メモリセルをオンにする、請求項８に記載のメモリシステム。
  11. 前記差動センスアンプから前記第１バンクセレクタ及び前記第１経路セレクタを介した前記第１経路セレクタの入力端子までの経路の実効容量は、前記差動センスアンプから前記第２バンクセレクタ及び前記第２経路セレクタを介した前記第２経路セレクタの入力端子までの経路の実効容量に実質的に等しい、請求項８に記載のメモリシステム。
  12. 前記第１メモリバンクは、Ｍ本のワードラインをさらに含み、各々が、Ｍ×Ｎ個の前記第１メモリセルのうちのＮ個の第１メモリセルに結合され、
    前記第２メモリバンクは、Ｍ本のワードラインをさらに含み、各々が、Ｍ×Ｎ個の前記第２メモリセルのうちのＮ個の第２メモリセルに結合されている、請求項２に記載のメモリシステム。
  13. 第１メモリセルに結合された第１入力端子と、第２メモリセルに結合された第２入力端子と、出力端子とを有する第１バンクセレクタと、
    第３メモリセルに結合された第１入力端子と、第４メモリセルに結合された第２入力端子と、出力端子とを有する第２バンクセレクタと、
    前記第１バンクセレクタの出力端子に結合された第１入力端子と、前記第２バンクセレクタの出力端子に結合された第２入力端子とを有する差動センスアンプと、を含み、
    基準電流を生成するように構成された基準電流源と、
    前記基準電流源及び前記差動センスアンプの第１入力端子に結合された第１検知セレクタと、
    前記基準電流源及び前記差動センスアンプの第２入力端子に結合された第２検知セレクタと、をさらに含む、検知装置。
  14. 前記第１メモリセルに保存されたデータは、前記第３メモリセルに保存されたデータに相補的であり、
    前記第１メモリセルの読み出し動作中、
    前記第１バンクセレクタは、前記第１バンクセレクタの第１入力端子と前記第１バンクセレクタの出力端子との間に電気的接続を確立し、
    前記第２バンクセレクタは、前記第２バンクセレクタの第１入力端子と第２バンクセレクタの出力端子との間に電気的接続を確立する、請求項１３に記載の検知装置。
  15. 検証動作又はマージン読み出し動作中、前記第１メモリセルは、
    前記第１バンクセレクタは、前記第１バンクセレクタの第１入力端子と前記第１バンクセレクタの出力端子との間に電気的接続を確立し、
    前記第２バンクセレクタは、前記第２バンクセレクタの第２入力端子と前記第２バンクセレクタの出力端子との間に電気的接続を確立し、
    前記第２検知セレクタは、前記基準電流源と前記差動センスアンプの第２入力端子との間に電気的接続を確立する、請求項１３に記載の検知装置。
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