CN100573721C - 用于在低电源电压下工作的闪存器件的读出电路 - Google Patents

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Abstract

本发明提供一种读出电路，该读出电路即使在低电源电压下仍可工作，且在低电源电压时减少闪存器件中的存储器单元上的应力而不降低读取速度。该读出电路包括：第一负载元件、第一反相电路、第二负载元件、第二反相电路和感测放大器。第一负载元件包括与闪存器件内的主单元阵列的位线相连的端。第一反相电路包括与主单元阵列的位线相连的输入端和与第一负载元件的另一端相连的输出端。第二负载元件包括与闪存器件内的参考单元阵列的位线相连的端。第二反相电路包括与参考单元阵列的位线相连的输入端和与第二负载元件的另一端相连的输出端。感测放大器比较主单元阵列的位线的电压和参考单元阵列的位线的电压，并依据比较结果生成输出信号。

Description

用于在低电源电压下工作的闪存器件的读出电路
本申请要求于2004年6月29日向韩国知识产权局提交的韩国专利申请第10-2004-0049743号的优先权，其内容在此被整体合并以作为参考。
技术领域
本发明涉及一种闪存器件，更具体地，涉及一种用于闪存器件的读出电路(sensing circuit)。
背景技术
随着各种应用系统如移动系统的发展，对闪存器件、即非易失性存储器件的需求增加了。特别是，随着用于所述器件的工作电源电压降低，对能够在低电源电压下工作的闪存器件的需求也增加了。
通常，对于在非易失性存储器件诸如闪存器件中的读操作，向主单元阵列中的位线和参考单元阵列中的位线施加预定电压，并且比较在所述两个位线中流动的电流以读出存储在主单元阵列内的存储单元中的数据。两个位线之间的摇摆宽度(swing width)直接影响读取速度并对存储单元施加应力(stress)。
为了在读操作期间，提高读速度以及降低在非易失性存储器件中的存储单元上的应力，将两个位线中的电压箝定在预定电平以降低两个位线上的电压振荡是非常重要的。
在美国专利第6,233,189号中公开了用于非易失性存储器件的传统位线读出电路的例子。然而，传统读出电路通常工作在1.6V或以上的电源电压。当电源电压比目标电压增高即使很小的数量时，位线电压振荡也增大。结果，读取速度可能降低，且存储单元上的应力可能增大。
发明内容
本发明提供一种读出电路，该读出电路即使在低电源电压下仍可工作，并且在低电源电压时可减少闪存器件中的存储单元上的应力而不降低读取速度。
依据本发明的一个方面，提供一种用于闪存器件的读出电路，该读出电路包括：第一负载元件、第一反相电路、第二负载元件、第二反相电路以及感测放大器。第一负载元件包括与闪存器件内的主单元阵列的位线相连的端。第一反相电路包括与主单元阵列的位线相连的输入端和与第一负载元件的另一端相连的输出端。第二负载元件包括与闪存器件内的参考单元阵列的位线相连的端。第二反相电路包括与参考单元阵列的位线相连的输入端和与第二负载元件的另一端相连的输出端。感测放大器将主单元阵列的位线的电压与参考单元阵列的位线的电压相比较，并依据该比较结果生成输出信号。
第一负载元件可以包括：PMOS晶体管，其包括与第一反相电路的输出端相连的源极、以及共同连接到主单元阵列的位线的漏极和栅极。可选地，第一负载元件可以包括：NMOS晶体管，其包括共同连接到第一反相电路的输出端的漏极和栅极、以及与主单元阵列的位线相连的源极。作为另一种选择，第一负载元件可以包括NMOS晶体管，所述NMOS晶体管包括与第一反相电路的输出端相连的漏极、被提供了预定电压的栅极以及与主单元阵列的位线相连的源极。
第二负载元件可以包括PMOS晶体管，其包括与第二反相电路的输出端相连的源极、以及共同连接到参考单元阵列的位线的漏极和栅极。可选地，第二负载元件可以包括NMOS晶体管，其包括共同连接到第二反相电路的输出端的漏极和栅极、以及与参考单元阵列的位线相连的源极。作为另一种选择，第二负载元件可以包括NMOS晶体管，其包括与第二反相电路的输出端相连的漏极、被提供了预定电压的栅极以及与参考单元阵列的位线相连的源极。
在一个实施例中，感测放大器包括带有一个或多个级的运算放大器。
依据本发明的另一方面，提供了一种用于闪存器件的读出电路，该读出电路包括：感测放大器、第一电流反射镜、第一反相电路、第二电流反射镜、第二反相电路以及第三电流反射镜。感测放大器检测在输入端中流动的电流，并依据检测结果生成输出信号。第一电流反射镜与闪存器件中的主单元阵列的位线和感测放大器的输入端相连，该第一电流反射镜将主单元阵列的位线中流动的电流反射给感测放大器的输入端。第一反相电路包括与主单元阵列的位线相连的输入端和与第一电流反射镜的电源端相连的输出端。第二电流反射镜与闪存器件中的参考单元阵列的位线相连，该第二电流反射镜反射在参考单元阵列的位线中流动的电流。第二反相电路包括与参考单元阵列的位线相连的输入端和与第二电流反射镜的电源端相连的输出端。第三电流反射镜反射被第二电流反射镜反射的电流到感测放大器的输入端。
第一电流反射镜可以包括：第一PMOS晶体管，其包括与第一反相电路的输出端相连的源极、共同连接到主单元阵列的位线的漏极和栅极；以及第二PMOS晶体管，其包括与第一反相电路的输出端相连的源极、与第一PMOS晶体管的栅极相连的栅极、以及与感测放大器的输入端相连的漏极。
第二电流反射镜可以包括：第一PMOS晶体管，其包括与第二反相电路的输出端相连的源极、共同连接到参考单元阵列的位线的漏极和栅极；第二PMOS晶体管，其包括与第二反相电路的输出端相连的源极、与第一PMOS晶体管的栅极相连的栅极、以及与第三电流反射镜相连的漏极。
第三电流反射镜可以包括：第一NMOS晶体管，其包括共同连接到第二电流反射镜的漏极和栅极、和与参考电压相连的源极；以及第二NMOS晶体管，其包括与感测放大器的输入端相连的漏极、与第一NMOS晶体管的栅极相连的栅极、以及与参考电压相连的源极。
在一个实施例中，感测放大器包括带有一个或多个级的单个输入放大器。
附图说明
如附图所示，从本发明的优选方面的详细描述中，本发明的上述和其它的目的、特征和优点将会很清楚，其中贯穿不同视图，相同的参考字符代表相同的部分。附图不一定是用作度量和强调，而是用来说明本发明的原理。在附图中，为了清楚，放大了层和区域的厚度。另外，当一个层被描述为形成在另一个层之上或另一衬底之上时，所述层可以形成在另一层或所述衬底上，或者在该层与另一层或所述衬底之间可以插入第三层。
图1为依据本发明一个实施例的包括读出电路的闪存器件的图。
图2为在图1中所示的闪存器件中的读操作的时序图。
图3为依据本发明另一实施例的包括读出电路的闪存器件的图。
具体实施方式
图1为依据本发明一个实施例的包括读出电路15的闪存器件的图。参照图1，依据本发明的实施例的读出电路15与主单元阵列11和参考单元阵列13相连。读出电路15将主单元阵列11的数据线DL的电压电平与参考单元阵列13的数据线RDL的电压电平相比较，从而读出存储在主单元阵列11内的预定存储单元MC中的数据。
主单元阵列11包括：多个闪存单元MC，它们分别具有与字线WL相连的栅极，以及分别与位线BL1和BL2相连的漏极；多个选择晶体管N1，分别连接在数据线DL和位线BL1、BL2之间，且分别由列选择信号COL1和COL2控制。
参考单元阵列13包括：参考存储单元RMC，具有与参考字线RWL相连的栅极；选择晶体管N2，连接在数据线RDL和参考存储单元RMC的漏极之间，且由参考列选择信号RCOL控制。
读出电路15包括：第一负载元件P1、第一反相电路IV1、第二负载元件P2、第二反相电路IV2以及感测放大器(SA)。
第一负载元件P1的一端与位线，即主单元阵列11中的数据线DL连接。第一反相电路IV1的输入端与主单元阵列11中的数据线DL相连，其输出端与第一负载元件P1的另一端相连。
第二负载元件P2的一端与位线，即参考单元阵列13中的数据线RDL连接。第二反相电路IV2的输入端与参考单元阵列13的数据线RDL相连，其输出端与第二负载元件P2的另一端相连。
SA包括：第一输入端，与主单元阵列11的数据线DL相连；第二输入端，与参考单元阵列13的数据线RDL相连。SA比较主单元阵列11的数据线DL的电压与参考单元阵列13的数据线RDL的电压，并依据该比较结果生成输出信号SAOUT。
第一负载元件P1由PMOS晶体管来实现，所述PMOS晶体管具有与第一反相电路IV1的输出端相连的源极，以及共同连接到主单元阵列11的数据线DL的漏极和栅极。可选地，第一负载元件P1可由NMOS晶体管来实现，所述NMOS晶体管具有共同连接到第一反相电路IV1的输出端的漏极和栅极，以及与主单元阵列11的数据线DL相连的源极。作为另一种选择，第一负载元件P1可由NMOS晶体管来实现，所述NMOS晶体管具有与第一反相电路IV1的输出端相连的漏极、被提供了预定电压的栅极、以及与主单元阵列11的数据线DL相连的源极。
类似地，第二负载元件P2可由PMOS晶体管来实现，所述PMOS晶体管具有与第二反相电路IV2的输出端相连的源极、以及共同连接到参考单元阵列13的数据线RDL的漏极和栅极。可选地，第二负载元件P2可由NMOS晶体管来实现，所述NMOS晶体管具有共同连接到第二反相电路IV2的输出端的漏极和栅极，以及与参考单元阵列13的数据线RDL相连的源极。作为另一种选择，第二负载元件P2可由NMOS晶体管来实现，所述NMOS晶体管具有与第二反相电路IV2的输出端相连的漏极、被提供预定电压的栅极、以及与参考单元阵列13的数据线RDL相连的源极。
第一和第二反相电路IV1和IV2的每一个都是由单个反相器来实现或者可以由各种类型的逻辑电路来实现。SA是电压感测放大器，包括带有一个或多个级的运算放大器。
下面将详细描述依据本发明实施例的读出电路15的工作。在启动读操作时，列选择信号COL1和COL2之一被使能，以及位线BL1和BL2之一依据使能的列选择信号COL1或COL2而连接到数据线DL。此外，字线WL被使能。因此，数据线DL的电压电平和与数据线DL相连的位线BL1或BL2的电压电平相同。
在该状态中，第一反相电路IV1的输出电流经由第一负载元件P1被施加到数据线DL，从而增加数据线DL的电压电平。当数据线DL的电压电平超过第一反相电路IV1的逻辑阈值时，经由第一负载元件P1被施加的第一反相电路IV1的输出电流被减少。结果，数据线DL的电压电平不会增加到预定电平之上。
第二反相电路IV2和第二负载元件P2以与第一反相电路IV1和第一负载元件P1相同的方式工作。因此，参考单元阵列13的数据线RDL的电压电平不会增加到预定电平之上。
这种对主单元阵列11的数据线DL的电压的箝位，减少了数据线DL，即位线的电压中的摇摆宽度。类似地，对参考单元阵列13的数据线RDL的电压的箝位，减少了数据线RDL的电压中的摇摆宽度。
结果，即使在低电源电压时SA也可以迅速地检测存储单元MC中流动的电流。因此，读取速度增加，且存储单元MC上的应力减少。图2为在图1中所示的闪存器件中的读操作的时序图。
图3为依据本发明另一个实施例的包括读出电路35的闪存器件的图。参照图3，读出电路35与主单元阵列11和参考单元阵列13相连。读出电路35将主单元阵列11的数据线DL中流动的电流与参考单元阵列13的数据线RDL中流动的电流相比较，从而读出存储在主单元阵列11内的预定存储单元MC中的数据。图3中所示的主单元阵列11和参考单元阵列13与图1所示的那些相同。
读出电路35包括：SA、第一电流反射镜(current mirror)CM1、第二电流反射镜CM2、第三电流反射镜CM3、第一反相电路IV3和第二反相电路IV4。
SA检测在其输入端中流动的电流，并依据检测结果生成输出信号SAOUT。第一电流反射镜CM1与主单元阵列11的位线，即数据线DL以及SA的输入端相连，且将主单元阵列11的数据线DL中流动的电流反射给SA的输入端。也就是说，由于第一电流反射镜CM1，与在主单元阵列11的数据线DL中流动的电流相同的电流在SA的输入端中流动。第一反相电路IV3的输入端与主单元阵列11的数据线DL相连，并且其输出端与第一电流反射镜CM1的电源端VP1相连。
第二电流反射镜CM2与参考单元阵列13的位线，即数据线RDL相连，并且反射在参考单元阵列13的数据线RDL中流动的电流。也就是说，与在参考单元阵列13的数据线RDL中流动的电流相同的电流被第二电流反射镜CM2所反射。第二反相电路IV4的输入端与参考单元阵列13的数据线RDL相连，并且其输出端与第二电流反射镜CM2的电源端VP2相连。
第三电流反射镜CM3将被第二电流反射镜CM2反射的电流，即在参考单元阵列13的数据线RDL中流动的电流反射到SA的输入端。因此，在SA的输入端中流动的电流与主单元阵列11的数据线DL中流动的电流以及在参考单元阵列13的数据线RDL中流动的电流之一相同。SA检测此电流并依据检测结果生成输出电压SAOUT。
第一电流反射镜CM1包括：PMOS晶体管P11，其具有与第一反相电路IV3的输出端相连的源极、共同连接到主单元阵列11的数据线DL的漏极和栅极；以及PMOS晶体管P12，其具有与第一反相电路IV3的输出端相连的源极、与PMOS晶体管P11的栅极相连的栅极、以及与SA的输入端相连的漏极。PMOS晶体管P11与图1中所示的实施例中的第一负载元件P1相对应。
第二电流反射镜CM2包括：PMOS晶体管P21，其具有与第二反相电路IV4的输出端相连的源极、共同连接到参考单元阵列13的数据线RDL的漏极和栅极；以及PMOS晶体管P22，其具有与第二反相电路IV4的输出端相连的源极、与PMOS晶体管P21的栅极相连的栅极、以及与第三电流反射镜CM3相连的漏极。PMOS晶体管P21与图1所示的实施例中的第二负载元件P2相对应。
第三电流反射镜CM3包括：NMOS晶体管N11，其具有与第二电流反射镜CM2相连的漏极、与参考电压相连的源极、以及与NMOS晶体管N12的栅极连接的栅极；NMOS晶体管N12，其具有与SA的输入端相连的漏极、与NMOS晶体管N11的栅极相连的栅极、以及与参考电压相连的源极。
SA是电流检测放大器，并包括带有一个或多个级的单个输入放大器。
依据图3所示的实施例的读出电路35的操作与依据图1所示的实施例的读出电路15的操作类似。具体地，当启动读操作时，列选择信号COL1和COL2中的一个被使能，与数据线DL相连的位线BL1和BL2中的一个根据被使能的列选择信号COL1或COL2而连接到数据线DL。另外，字线WL被使能。因此，数据线DL的电压电平和与数据线DL相连的位线BL1或BL2中的电压电平相同。
在该状态中，第一反相电路IV3的输出电流经由第一电流反射镜CM1中的PMOS晶体管P11而被施加到数据线DL，从而增加了数据线DL的电压电平。当数据线DL的电压电平超过第一反相电路IV3的逻辑阈值时，经由PMOS晶体管P11施加的第一反相电路IV3的输出电流减少。结果，数据线DL的电压电平不会增加到预定电平之上。
第二反相电路IV4和第二电流反射镜CM2内的PMOS晶体管P21以与第一反相电路IV3和第一电流反射镜CM1内的PMOS晶体管P11相同的方式操作。因此，参考单元阵列13的数据线RDL的电压电平不会增加到预定电平之上。
这种对存储器单元阵列11的数据线DL的电压的箝位，减少了数据线DL，即位线的电压中的摇摆宽度。类似地，对参考单元阵列13的数据线RDL的电压的箝位，也减少了数据线RDL的电压中的摇摆宽度。因此，存储器单元阵列11的数据线DL中流动的电流被箝制在预定值，参考单元阵列13的数据线RDL中流动的电流也被箝制在预定值。
结果，即使在低电源电压时SA也可以迅速地读出在存储单元MC中存储的数据。因此，读取速度增加，而存储单元MC上的应力减少。
如上所述，依据本发明的用于闪存器件的读出电路，即使在低电源电压下仍可工作，且在低电源电压时减少了闪存器件中的存储单元上的应力而不会降低读取速度。
虽然已经参照本发明的示例性实施例详细展示和描述了本发明，但是应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，本领域技术人员可以在形式与细节上进行各种改变。

Claims (11)

1、一种用于闪存器件的读出电路，该读出电路包括：
第一负载元件，包括与主单元阵列的位线相连的一端；
第一反相电路，包括与所述主单元阵列的位线相连的输入端，以及与所述第一负载元件的另一端相连的输出端；
第二负载元件，包括与参考单元阵列的位线相连的一端；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端，以及与所述第二负载元件的另一端相连的输出端；以及
感测放大器，具有第一输入端，与所述主单元阵列的位线连接；以及第二输入端，与所述参考单元阵列的位线连接，并且用于将所述主单元阵列的位线的电压与所述参考单元阵列的位线的电压相比较，并依据该比较结果来生成输出信号，
其中所述第一负载元件包括：PMOS晶体管，其包括与所述第一反相电路的输出端相连的源极、以及共同连接到所述主单元阵列的位线的漏极和栅极。
2、一种用于闪存器件的读出电路，该读出电路包括：
第一负载元件，包括与主单元阵列的位线相连的一端；
第一反相电路，包括与所述主单元阵列的位线相连的输入端，以及与所述第一负载元件的另一端相连的输出端；
第二负载元件，包括与参考单元阵列的位线相连的一端；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端，以及与所述第二负载元件的另一端相连的输出端；以及
感测放大器，具有第一输入端，与所述主单元阵列的位线连接；以及第二输入端，与所述参考单元阵列的位线连接，并且用于将所述主单元阵列的位线的电压与所述参考单元阵列的位线的电压相比较，并依据该比较结果来生成输出信号，
其中所述第一负载元件包括：NMOS晶体管，其包括共同连接到所述第一反相电路的输出端的漏极和栅极、以及与所述主单元阵列的位线相连的源极。
3、一种用于闪存器件的读出电路，该读出电路包括：
第一负载元件，包括与主单元阵列的位线相连的一端；
第一反相电路，包括与所述主单元阵列的位线相连的输入端，以及与所述第一负载元件的另一端相连的输出端；
第二负载元件，包括与参考单元阵列的位线相连的一端；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端，以及与所述第二负载元件的另一端相连的输出端；以及
感测放大器，具有第一输入端，与所述主单元阵列的位线连接；以及第二输入端，与所述参考单元阵列的位线连接，并且用于将所述主单元阵列的位线的电压与所述参考单元阵列的位线的电压相比较，并依据该比较结果来生成输出信号，
其中所述第一负载元件包括：NMOS晶体管，其具有与所述第一反相电路的输出端相连的漏极、被提供了预定电压的栅极以及与所述主单元阵列的位线相连的源极。
4、一种用于闪存器件的读出电路，该读出电路包括：
第一负载元件，包括与主单元阵列的位线相连的一端；
第一反相电路，包括与所述主单元阵列的位线相连的输入端，以及与所述第一负载元件的另一端相连的输出端；
第二负载元件，包括与参考单元阵列的位线相连的一端；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端，以及与所述第二负载元件的另一端相连的输出端；以及
感测放大器，具有第一输入端，与所述主单元阵列的位线连接；以及第二输入端，与所述参考单元阵列的位线连接，并且用于将所述主单元阵列的位线的电压与所述参考单元阵列的位线的电压相比较，并依据该比较结果来生成输出信号，
其中所述第二负载元件包括：PMOS晶体管，其包括与所述第二反相电路的输出端相连的源极、以及共同连接到所述参考单元阵列的位线的漏极和栅极。
5、一种用于闪存器件的读出电路，该读出电路包括：
第一负载元件，包括与主单元阵列的位线相连的一端；
第一反相电路，包括与所述主单元阵列的位线相连的输入端，以及与所述第一负载元件的另一端相连的输出端；
第二负载元件，包括与参考单元阵列的位线相连的一端；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端，以及与所述第二负载元件的另一端相连的输出端；以及
感测放大器，具有第一输入端，与所述主单元阵列的位线连接；以及第二输入端，与所述参考单元阵列的位线连接，并且用于将所述主单元阵列的位线的电压与所述参考单元阵列的位线的电压相比较，并依据该比较结果来生成输出信号，
其中所述第二负载元件包括：NMOS晶体管，其包括共同连接到所述第二反相电路的输出端的漏极和栅极、以及与所述参考单元阵列的位线相连的源极。
6、一种用于闪存器件的读出电路，该读出电路包括：
第一负载元件，包括与主单元阵列的位线相连的一端；
第一反相电路，包括与所述主单元阵列的位线相连的输入端，以及与所述第一负载元件的另一端相连的输出端；
第二负载元件，包括与参考单元阵列的位线相连的一端；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端，以及与所述第二负载元件的另一端相连的输出端；以及
感测放大器，具有第一输入端，与所述主单元阵列的位线连接；以及第二输入端，与所述参考单元阵列的位线连接，并且用于将所述主单元阵列的位线的电压与所述参考单元阵列的位线的电压相比较，并依据该比较结果来生成输出信号，
其中所述第二负载元件包括：NMOS晶体管，其包括与所述第二反相电路的输出端相连的漏极、被提供了预定电压的栅极以及与所述参考单元阵列的位线相连的源极。
7、一种用于闪存器件的读出电路，所述读出电路包括：
感测放大器，检测输入端中流动的电流，并依据检测结果生成输出信号；
第一电流反射镜，其与主单元阵列的位线和感测放大器的输入端相连，该第一电流反射镜将在所述主单元阵列的位线中流动的电流反射到所述感测放大器的输入端；
第一反相电路，其包括与所述主单元阵列的位线相连的输入端和与所述第一电流反射镜的电源端相连的输出端；
第二电流反射镜，与参考单元阵列的位线相连，该第二电流反射镜反射在所述参考单元阵列的位线中流动的电流；
第二反相电路，包括与所述参考单元阵列的位线相连的输入端和与所述第二电流反射镜的电源端相连的输出端；以及
第三电流反射镜，将由所述第二电流反射镜反射的电流反射到所述感测放大器的输入端。
8、根据权利要求7所述的读出电路，其中所述第一电流反射镜包括：
第一PMOS晶体管，其包括与所述第一反相电路的输出端相连的源极、和共同连接到所述主单元阵列的位线的漏极和栅极；以及
第二PMOS晶体管，其包括与所述第一反相电路的输出端相连的源极、与所述第一PMOS晶体管的栅极相连的栅极、以及与所述感测放大器的输入端相连的漏极。
9、根据权利要求7所述的读出电路，其中所述第二电流反射镜包括：
第一PMOS晶体管，包括与所述第二反相电路的输出端相连的源极、共同连接到所述参考单元阵列的位线的漏极和栅极；以及
第二PMOS晶体管，包括与所述第二反相电路的输出端相连的源极、与所述第一PMOS晶体管的栅极相连的栅极、以及与所述第三电流反射镜相连的漏极。
10、根据权利要求7所述的读出电路，其中所述第三电流反射镜包括：
第一NMOS晶体管，包括连接到所述第二电流反射镜的漏极、连接到第二NMOS晶体管的栅极的栅极、和与参考电压相连的源极；以及
第二NMOS晶体管，包括与所述感测放大器的输入端相连的漏极、与所述第一NMOS晶体管的栅极相连的栅极、以及与所述参考电压相连的源极。
11、根据权利要求7所述的读出电路，其中所述感测放大器包括具有一个或多个级的单个输入放大器。
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