TWI261260B - Sensing circuit for flash memory device operating at low power supply voltage - Google Patents

Sensing circuit for flash memory device operating at low power supply voltage Download PDF

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TWI261260B
TWI261260B TW094117620A TW94117620A TWI261260B TW I261260 B TWI261260 B TW I261260B TW 094117620 A TW094117620 A TW 094117620A TW 94117620 A TW94117620 A TW 94117620A TW I261260 B TWI261260 B TW I261260B
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Description

1261260 17054pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種快閃記憶元件，並且更特別的是 有關一種快閃記憶it件的感測電路。 【先前技術】 、由於諸如行動系統之類的各種應用系統的發展，增加 了對快閃記憶元件，亦即非依電性記憶元件 ^JOI^VOLATILE MEMORY DEVICE}的需求。特別的 疋’當各種元件的操作電源供應電壓已降低時，對於能在 低電源供應電壓下操作的快閃記憶元件的需求就增加了。
通系’對於在諸如快閃記憶元件之類的非依電性記憶 兀件中的讀取操作而言，供應一預定電壓給主要胞陣列中 的位元線以及供應—預定電壓給參考胞㈣巾的位元線， 並且比較在此二位元線中流動的電流(current)，用以感 測主要胞_巾的記憶麟儲存的資料。在此二位元線之 間的k動(SWING)寬度直接影響到讀取速度與在記憶胞 a a在項取刼作期間，欲增加讀取速度以及降低非依電性 。己元件中的d己丨思胞上的應力的話，以一預定準位(Level) f:::元線中的電壓，來降低此二位元線上的電壓擺動 非依電性記憶元件所用的傳統位元線感 範例，在美國專利“鄭9號咖 傳統的感測電路通常都操作於1.6V或更高的電壓。當電源 oc 1261纖, 供應電壓從一標的電壓(TARGET voltage)增加即使很 小的量，也會增加位元線電壓的擺動。結果，會降低讀取 速度，並增加記憶胞上的應力。 【發明内容】 本發明的目的就是在提供一種感測電路，其在甚至一 ^電源供應電壓下操作，並且在沒有降低在此低電源供應 電壓下的讀取速度情形下，降低了快閃記憶元件中記憶胞 的應力。 〜 依本發明的目的就是在提供一種感測電路，本感測電 路包括第一負載元件、第一反向電路、第二負載元件、第 二反向電路、以及感測放大器。第一負載元件包括與快閃 記憶元件中的主要胞陣列的位元線連接的端點。第一反向 笔路包括與主要胞陣列的位元線連接的輸入終端、以及與 第—負載元件的另一端點連接的輸出終端。第二負載元件 包括與快閃記憶元件中的參考胞陣列的位元線連接的端 點。第二反向電路包括與參考胞陣列的位元線連接的輸入 # 終端、以及與第二負載元件的另一端點連接的輸出終端。 感測放大器比較主要胞陣列的位元線的電壓以及參考胞陣 列的位元線的電壓，並依比較結果產生輸出訊號。 第一負載元件可包括PMOS電晶體(TRANSISTOR); 此PMOS電晶體包括：與第一反向電路的輪出終端連接的 源極(SOURCE)、以及共同與主要胞陣列的位元線連接的 汲極①尺八以)與閘極(GATE)。可選擇地，第一負載元件可 包括NMOS電晶體；此NMOS電晶體包括：共同與第一 oc :包括_s電晶體;此_s電: :電路的輪出終端連接的沒極、由一預定』二 極、以及與主要胞陣列的位元線連接的源極。斤“的問 包括弟包括PM0S電晶體;此難電晶體
電路的輸出終端連接的源極、以及共同 與參考胞陣列的位猶連接的祕與閘極。可選擇地，第 —負載70件可包括讀⑽電晶體；此NMOS電晶體包括： 共同與第二反向電路的輸終端連接的汲極與閘極、以及 -、i考胞陣列的位元線連接的源極。作為另一選擇的，第 負載元件了包括]SiMOS電晶體；此NMOS電晶體包括： 與第二反向電路的輸出終端連接的汲極、由一預定電壓所 供給的閘極、以及與參考胞陣列的位元線連接的源極。 在一實施例中，感測放大器包括含一或多級(stage) 的工作放大器（OPERATING AMPLIFIER)。 依本發明的再一目的是提供一種快閃記憶元件的感測 電路；此感測電路包括：感測放大器、第一電流反映 (CURRENT MIRROR)、第一反向電路、第二電流反映、第 二反向電路、以及第三電流反映。此感測放大器感測流入 輸入終端的電流，並依感測結果產生輸出訊號。第一電流 反映與快閃記憶元件中的主要胞陣列的位元線連接，並且 與感測放大器的輸入終端連接，並且將主要胞陣列的位元 線中流動的電流，反映至感測放大器的輸入終端。第一反
9 1261260 17054pif.doc 向電 盘ϋΐ與主要胞陣列的位元線連接的輪人終端、以及 ’、 “ /;IL反映的電源供應終端連接的輸出終端。第-電 =;快閃記憶元件中的參考胞陣列的位元:連= 组：=胞陣列的位元線中流動的電流。第二反向電路 =七/、苓考胞陣列的位元線連接的輸入終端、以及與第二 電流，映的電祕應終端連接的輸出終端。
❿ 電流反映包括：第一 PM〇S電晶體、以及第二 二山曰!體；第一讓電晶體包括與第-反向電路的 14連接的源極、以及共同與主要胞陣列的位元線連 接的及極與閘極；第二p M 〇 s電晶體包括與第—反向電路 2出”‘連接的源極、以及與第—PM0S電晶體的問極 運接^閘^、以及與感測放大器的輸人終端連接的汲極。 第二電流反映包括第一 PM0S電晶體、以及第二 PMOS電晶體；第—pM〇s電晶體包括與第二反向電路的 輸出終端連接的祕、以及共同與參考胞_的位元線連 接的没極與閘極；第二pM〇s電晶體包括與第二反向電路 的輸出終端連接的祕、以及與第-PMQS電晶體的閘極 連接的閘極、以及與第三電流反映連接的汲極。 第二電流反映可包括第一：NMOS電晶體、以及第二 NMOS電晶體；第—NM〇s t晶體包括共同與第二電流反 映連接的汲極與閘極、以及與參考電壓連接的源極；第二 NMOS電晶體包括與感測放大器的輸入終端連接的汲極、 以及與第一 NMOS電晶體的閘極連接的閘極、以及盘來考 電壓連接的源極。 1261260 17054pif.doc 在一實施例中，感測放大器包括含一或多級的單輸入 放大器。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易丨董，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式] 圖1繪示為依本發明一實施例，包含感測電路15的快 閃記憶7G件圖。參考圖丨，依本發明的實施例，感測電路 15與主要胞陣列Η以及參考胞陣列13連接。感測電路15 比較主要胞陣列11的資料線(DATA LINE) DL的準位與參 考胞陣列13的資料線rDl的準位，藉此感測主要胞陣列 11 中一預定記憶胞(pREDETERMINED MEMORY CELL) MC中儲存的資料。 主要胞陣列11包括··多數個快閃記憶胞MC以及多 數個選擇電晶體(SELECTION TRANSISTOR) N1 ;其中， 此多數個快閃記憶胞MC個別具有與字元線（WORLD # LINE) WL連接之閘極、和個別與位元線(BIT LINE) BL1 以及BL2連接之汲極；而此多數個選擇電晶體N1皆個別 連接於資料線DL與位元線BL1與BL2之間，並且都個別 由列選擇訊號(COLUMN SELECTION SIGNAL) COL1 與 COL2所控制。 參考胞陣列13包括：參考記憶胞（REFERENCE MEMORY CELL) RMC以及選擇電晶體N2 ;參考記憶胞 RMC具有與參考字元線(REFERENCE WORLD LINE) I261260d〇c RWL連接的閘極；選擇電晶體N2連接於資料線RDL與 參考記憶胞RMC的汲極之間，並由參考列選擇訊號 (REFERENCE COLUMN SELECTIN SIGNAL) RCOL 所控 制。 感測電路15包括··第一負載元件P1、第一反向電路 IV1、第二負載元件P2、第二反向電路IV2、以及感測放 大器（SA)。 第一負載元件P1的一端與位元線連接，那就是主要 馨胞陣列11的資料線DL。第一反向電路IV1的輸入終端與 主要胞陣列的11的資料線DL連接，並且其之輸出終端與 第一負載元件P1的另一端連接。 第一負載元件P2的一端與位元線連接，那就是參考 胞陣列13的資料線RDL。第二反向電路iv2的輸入終端 與參考胞陣列的13的資料線RDL連接，並且其之輸出終 端與第二負載元件P2的另一端連接。
感測放大器（SA)包括：與主要胞陣列u的資料線DL • 連接的第一輸入終端、以及與參考胞陣列13的資料線RDL 連接的第二輸入終端。感測放大器（SA)比較主要胞陣列11 的貧料線DL的電壓與參考胞陣列13的資料線RDL的電 壓’並且依比較結果產生輸出訊號Saout。 第一負載元件P1實現為一 PM〇s電晶體；其具有與 第一反向電路IV1的輸出終端連接的源極、以及共同與主 要胞陣列11的資料線連接的汲極與閘極。可選擇地，第一 負載元件P1可實現為一 NM〇s電晶體；其具有共同與第 12 1261260 17〇54pif.d〇c :反向電路m的輸出終料接的汲極 :胞陣列!i的資料線DL連接的源極。;乍為另—=與主 第—負載凡件pi可實現為—NM〇s電晶體、.盆j的’ —反向電路1V1的輸出終端連接的_、:與第 :給的問極、以及與主要胞陣列11的資料線
弟二負載讀可實現為—PM〇s電晶體 =向電路IV2的輸出終端連接的源極、以及共=芯 月二陣列13的貢料線RDL連接岐極與閘極。可選擇地， 弟=負載S件P2可實現為—NM〇s電晶體；其具有 與第二反向電路IV2的輸出終端連接的汲極與閘極、ς 與參考胞陣列13的資料線RDL連接的源極。作為另—選 擇的’第二負載元件可實現為-NM0S電晶體；其具有^ 第二反向電路IV2的輸出終端連接的汲極、由一預定電壓 所供給的閘極、以及與參考胞陣列13的資料線111)]^連^ 的源極。 第一與第二反向器IV1與IV2每一個皆實現為一單反 向器（SINGLE INVERTER)或可實現為各種形式的邏輯電 路(LOGIC CIRCUIT)。感測放大器（SA)為電壓感測放大 器，並且包括具有一或多級的工作放大器。 依本發明實施例的感測放大器15的操作將詳述於 後。一開始讀取操作時，任一列選擇訊號COL1與COL2 都致能，並且任一位元線BL1與BL2皆依致能之列選擇 訊號COL1與COL2而與資料線DL連接。另外，字元線 13 1261260 17054pif.doc WL也致能。於是，資料線DL的電壓準位相同於與資料 線DL連接的位元線BL1與BL2。 、、 在此情況下，第一反向電路IV1的輸出電流，經由第 一負載元件P1供給資料線DL，因而增加了資料線dl的 電壓準位。當資料線DL的電壓準位超過第一反向電路 的邏輯臨限(LOGIC THRESHOLD)時，會降低第一反向電 路IV1經由第—負載元件P1供給資料線沉的輸出電流。 結果，資料線DL的電壓準位不會增加到一預定準位之上。 第二反向電路IV2與第二負飢件p2的操作方法盘 第-反向電路W1與第-負載元的操作方法相同。、 因而，參考胞陣列13的資料線RDL的電壓準位不會增加 到一預定準位之上。 曰曰 像這樣的鉗住記憶胞陣列U的資料綠DL電壓，降低 了資料線DL的電壓擺動寬度。同樣地，鉗住參考胞陣列 13的資料線RDL電壓，降低了資料線RDL的電壓擺動寬 度。 b 、 結果，感測放大器（SA)即使在一低電源供應電壓下， 也可以很快的感測到在記憶胞MC中流動的電流。因此， 增加了讀取速度，並且降低了記憶胞MC上的應力。圖2 繪示為圖1中所示的快閃記憶元件中的讀取操作的時序 圖。 圖3繪示為依本發明再一實施例，包含感測電路％ 的快閃圮憶元件圖。參考圖3，感測電路35與主要胞陣列 11以及參考胞陣列13連接。感測電路35比較主要胞陣列 1261260 17054pif.doc 11的資料線DL中流動的電流與參考胞陣列13的資料線 RDL中流動的電流，藉此感測主要胞陣列11中一預定記 憶胞MC中儲存的資料。圖3中所示的主要胞陣列11與 參考胞陣列13相同於圖1中所示的主要胞陣列η與參考 胞陣列13。 感測電路35包括：感測放大器SA、第一電流反映 CM1、第二電流反映CM2、第三電流反映CM3、第一反 向電路IV3、以及第二反向電路IV4。
感測放大器感測流入輸入終端的電流，並依感測結果 產生輸出訊號SAOUT。第一電流反映CM1與位元線，亦 即主要胞陣列11的資料線DL連接，並且與感測放大器的 輸入終端連接，並且將主要胞陣列u的資料線£^中流動 的電流，反映至感測放大器SA的輸入終端。亦即，一與 主要胞陣列11的資料線DL中流動的電流相等的電流，由 於第一電流反映CM1之故，會流入感測放大器SA的輸入 終端。第一反向電路IV3的輸入終端與主要胞陣列n的 資料線DL連接’並且其之輸出終端與第—電流反映㈤ 的電源供應電壓VP1連接。 、，第二電流反映CM2與位元線，亦即參考胞陣列13 資料線RDL連接，並且反映參考胞_ 13㈣料線犯 :流動的電流。亦即，一與參考胞陣列13的資料線Rr 中流動的電流相等的電流，是由第二電流反映⑽所 =第二反向電路IV4的輪人終端與參考胞陣列13的: ;、、'、、RDL連接’並且其之輸祕端與第二電流反映⑶ 15 1261260 17054pif.doc 的電源供應電壓VP2連接。 第三電流反映CM3將第二電流反映CM2所反映的電 流’亦即在參考胞陣列13的資料線RDL中流動的電流， 反映至感測放大器SA的輸入端。因此，流入感測放大器 SA輸入終端的電流與主要胞陣列η的資料線dl中流動 的電流以及參考胞陣列13的資料線rdl中流動的電流二 者皆相同。感測放大SA感測此電流，並依感測結果產生 輸出電壓SAOUT。 _ 第一電流反映CM1包括：PM0S電晶體P11、以及 PMOS電晶體P12 ; PMOS電晶體pii具有與第一反向電 路IV3的輸出終端連接的源極、以及共同與主要胞陣列“ 的資料線DL連接的汲極與閘極；pM〇s電晶體pi2具有 與第一反向電路IV3的輸出終端連接的源極、以及與 PMOS電晶體pii的閘極連接的閘極、以及與感測放大器 SA的輸入終端連接的汲極。 第二電流反映CM2包括PMOS電晶體P21、以及 ⑩PM0S電晶體P22 ; PMOS電晶體P21具有與第二反向電 路的輸出終端連接的源極、以及共同與參考胞陣列13 的資料線RDL連接的;:及極與閘極；pM〇s電晶體p22具有 與第一反向電路IV4的輸出終端連接的源極、以及與 PMOS電晶體P21的閘極連接的閘極、以及與第三電流反 映α^3連接的汲極。PM〇s電晶體p2i相當於圖1中所繪 不的貫施例的第二負載元件P2。 第一電流反映CM3包括：NMOS電晶體Nil、以及 16 1261260 17054pif.doc NMOS電晶體N12 ; NMOS電晶體11具有與第二電流反 映CM2連接的汲極、以及與參考電壓連接的源極、以及 與NMOS電晶體N12的閘極連接的閘極；NMOS電晶體 12具有與感測放大器SA的輸入終端連接的汲極、以及與 NMOS電晶體N11的閘極連接的閘極、以及與參考電壓連 接的源極。 感測放大器SA係為電流感測放大器，並且包括含一 或多級的單輸入放大器。 春 圖3中依本發明之實施例的感測電路35的操作，相似 於圖1中依本發明之實施例的感測電路15的操作。詳細 地，一開始讀取操作時，任一列選擇訊號COL1與c〇l2 都致能，並且任一位元線BL1與BL2皆依致能之列選擇 訊號COL1與COL2而與資料線DL連接。另外，字元線 WL也致能。於是，資料線DL的電壓準位相同於與資料 線DL連接的位元線BL1與BL2。 在此情況下，第一反向電路IV3的輸出電流，經由第 • 龟S|L反映CM 1中的PMOS電晶體P11供給資料線dl， 因而增加了資料線DL的電壓準位。當資料線DL的電壓 準位超過第一反向電路IV3的邏輯臨限時，會降低第一反 向電路IV3經由PMOS電晶體p 11供給的輸出電流。結 果，資料線DL的電壓準位不會增加到一預定準位之上。 第二電流反映CM2中的第二反向電路IV4與pM〇s 電晶體P21的操作方法與第一電流反映CM1中的第一反 向電路IV3與PMOS電晶體P11的操作方法相同。因而， 17 1261260 17〇54pif.d〇c ' 參考胞陣列13的資料線RDL的電壓準位不會增加到一預 定準位之上。 像這樣的钳住記憶胞陣列11的資料線DL電壓，降低 了資料線DL，亦即位元線的電壓擺動寬度。相似地，鈕 住參考胞陣列13的資料線RDL電壓，降低了資料線rdl 的電壓擺動寬度。結果，在記憶胞陣列11的資料線DL中 流動的電流，被一預定值所鉗住；並且在參考胞陣列13 的資料線RDL中流動的電流，也被一預定值所鉗住。 鲁 結果，感測放大器（SA)即使在一低電源供應電壓下， 也可以很快的感測到在記憶胞MC中流動的電流。因此， 增加了讀取速度，並且降低了記憶胞MC上的應力。 如上所述的，一種依本發明的快閃記憶元件的感測電 路，在一即使低電源供應電壓下操作，並且在沒有降低在 此低電源供應電壓下的讀取速度的情況下，降低快閃記憶 元件中的記憶胞的應力。 ° ~ 雖然本發明已以較佳實施例揭露如上，然其並非用以 • 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之=護 範圍當視後附之申請專利範圍所界定者為準。 ,、 【圖式簡單說明】
圖1繪不為依本發明一實施例，包含感測電路的快 記憶元件圖。 、A 圖2繪示為圖1中所示的快閃記憶元件中的讀取秩 的時序圖。 ’' 18 1261260 17054pif.doc 圖3繪示為依本發明再一實施例，包含感測電路的快 閃記憶元件圖。 【主要元件符號說明】 11 :主要胞陣列 13 :參考胞陣列 15、35 :感測電路 IV1、IV3 :第一反向電路 IV2、IV4 :第二反向電路 P1 :第一負載元件 P2 :第二負載元件 SA :感測放大器 DL、RDL :資料線 SAOUT :輸出訊號 Nl、N2 :選擇電晶體 WL :字元線 RMC ··參考記憶胞 BL1、BL2 ··位元線 MC :記憶胞 COL、COU、COL2 ··列選擇訊號 RWL :參考字元線 19

Claims (1)

1261260 17054pif.doc 十、申請專利範圍： 1·一種快閃記憶元件的感測電路，該感測電路包括： 一第一負載兀件，其包括與一主要胞陣列的一位元線 連接的一端點； 一第一反向電路’其包括與該主要胞陣列的該位元線 連接的一輸入終端、以及與該第一負載元件的另一端點連 接的一輸出終端； 一第二負載元件，其包括與一參考胞陣列的一位元線 _ 連接的一端點； 一第二反向電路，其包括與該參考胞陣列的該位元線 連接的-輸入終端、以及與該第二負載元件的另一端點連 接的一輸出終端；以及 一感測放大器，其比忮該主要胞陣列的該位元線的一 電壓以及該茶考胞陣列的該位元線的一電壓，並依該比較 結果產生一輸出訊號。 2·如申睛專利範圍第1項所述之快閃記憶元件的感測 • 電路，其中，該第一負載元件包括一 PMOS電晶體，其中， 該PMOS電晶體包括：與該第一反向電路的該輸出終端連 接的一源極、以及共同與該主要胞陣列的該位元線連接的 一沒極與一閘極。 3·如申睛專利範圍第1項所述之快閃記憶元件的感測 電路，其中，該第—負載元件包括一 NMOS電晶體，其中， 該NMOS電晶體包括：共同與該第一反向電路的該輸出終 立而連接的一汲極與一閘極、以及與該主要胞陣列的該位元 20 1261260 17054pif.doc 線連接的一源極。 4.如申請專利範圍第 電路，其中，該第—負載元件、二之，己憶元件的感測 該NMOS電晶體包括：盘G 〇S電晶體，其中， 接的一汲極、由—預定電二;=該輸出終端連 要胞陣列的該位元線連接的—源:。” 1及與該主 請專1項所述之快閃記憶元件的残列
-os 豆 一4第—反向電路的該輸出終端連接 *路m利耗圍第1項所述之快閃記憶元件的感測 ^ ，、中，0亥弟—負載元件包括一 NMOS電晶體，其中， 。亥NMOS電曰曰體包括:共同與該第二反向電路的該輸出終 端連接的-汲極與-閘極、以及與該參考胞陣列的該位元 線連接的一源極。
+ 7·如中請專利範圍第^所述之快閃記憶元件的感測 電路，其中，第二負載元件包括一 NM〇S電晶體，其中， 。亥NMOS電曰曰體包括：與該第二反向電路的該輸出終端連 接的一汲極、由一預定電壓所供給的一閘極、以及與該參 考胞陣列的該位元線連接的一源極。 8·如申請專利範圍第1項所述之快閃記憶元件的感測 電路’其中’該感測放大器包括具有一或多級的工作放大 器。 21 1261260 17054pif.doc 9·一種快閃記憶元件的感測電路，該感測電路包括： 一感測放大器，其中，該感測放大器感測流入一輸入 終端的一電流，並依一感測結果產生一輸出訊號； 一第一電流反映，其中該第一電流反映與一主要胞陣 列的一位元線連接，並且與該感測放大器的該輸入終端連 接’該第一電流反映將該主要胞陣列的該位元線中流動的 一電流，反映至該感測放大器的該輸入終端； 一第一反向電路，其中，該第一反向電路包括與主要 胞陣列的該位元線連接的一輸入終端、以及與該第一電流 反映的一電源供應終端連接的一輸出終端； 一第二電流反映，其中，該第二電流反映與一參考胞 陣列的一位元線連接，並且該第二電流反映反映該參考胞 陣列的該位元線中一流動的電流； 一第二反向電路，其中，該第二反向電路包括與該參 考胞陣列的該位元線連接的一輸入終端；以及 / ^ 一第三電流反映，其中，該第三電流反映將該第二電 二反映所反映的該電流反映至該感測放大器的該輸入終 端0 、 10.如申請專利範圍第9項所述之快閃記憶元件的感 測電路，其中，該第一電流反映包括： 心 —第—PM0S電晶體，其中，該第-PMOS電晶體包 舌與該第-反向電路的該輸出終端連接的—祕、以 同與該主要胞陣列的該位⑽連接的一没極與—閘極^ 及 22 1261260 17054pif.doc 第一 PMOS電晶體，其中，該第二pM〇s電晶體包 ㈣該第-反向電路的該輸出終端連接的—祕、以及與 :亥第=M0S兒晶體的該閘極連接的―騎、以及與該感 測放大為的該輸入終端連接的一汲極。 、Π·如申明專利辜巳圍$ 9項戶斤述之快閃記憶元件的感 測電路，其中，該第二電流反映包括··
杯^frPMOS電晶體’其中，該第—PM0S電晶體包 括/、μ弟一反向電路的該輸出終端連接的一源極、以及共 同與該參考胞_的餘元線連接的1極與—閘極^ 及 ^二PM0S電晶體，其中，二pM〇s電晶體包 括，該第二反向電路的該輸出終端連接的—源極、以及與 ㈣- PM0S電晶體的該閘極連接的―閘極、以及與 二電流反映連接的一沒極。 12.如中請專利範圍第9項所述之快閃記憶元件的感 測電路，其中，該第三電流反映包括： 一第一 NM0S電晶體，其中，該第_ NM〇s電晶體 包括共同與該第二電流反映連接的一汲極與一閘極、以^ 與一麥考電壓連接的一源極；以及 第一 NM0S電晶體，其中，該第二NM〇s電晶體 包括與該感測放大器的該輸入終端連接的一汲極、以及與 該第-NM0S電晶體的該閘極連接的1極、 = 考電壓連接的一源極。 …人务 13·如申請專利範圍第9項所述之快閃記憶元件的感 23 1261260 17054pif.doc 測電路，其中，該感測放大器包括一具有一級或多級的單 輸入放大器。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8665215B2 (en) * 2010-10-01 2014-03-04 Z124 Single-screen view in response to rotation
KR100618840B1 (ko) * 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
TWI426524B (zh) * 2009-04-03 2014-02-11 Ememory Technology Inc 具有補償電路之感測放大器
US20120225693A1 (en) * 2010-10-01 2012-09-06 Sanjiv Sirpal Windows position control for phone applications
KR101224328B1 (ko) * 2010-12-24 2013-01-21 한양대학교 산학협력단 메모리의 감지 증폭회로
US8339886B2 (en) * 2011-02-14 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Amplifier sensing
US8497710B2 (en) * 2011-05-16 2013-07-30 National Tsing Hua University Low-offset current-sense amplifier and operating method thereof
CN103208300B (zh) * 2012-01-11 2016-06-08 北京兆易创新科技股份有限公司 一种读灵敏放大器比较电路
KR20130090642A (ko) 2012-02-06 2013-08-14 삼성전자주식회사 불휘발성 반도체 메모리 장치의 센스앰프 회로
US9268899B2 (en) * 2013-03-14 2016-02-23 Silicon Storage Technology, Inc. Transistor design for use in advanced nanometer flash memory devices
CN104425011B (zh) * 2013-08-26 2018-05-01 北京兆易创新科技股份有限公司 一种闪存阵列的参考单元、闪存阵列
CN105741874B (zh) * 2014-12-08 2019-10-25 中芯国际集成电路制造(上海)有限公司 用于快闪存储器的双位线读出电路和读出方法
CN107808683B (zh) * 2016-09-09 2021-02-19 硅存储技术公司 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
TWI708253B (zh) * 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070591A (ja) * 1983-09-28 1985-04-22 Nec Corp センスアンプ
US5012448A (en) * 1985-12-13 1991-04-30 Ricoh Company, Ltd. Sense amplifier for a ROM having a multilevel memory cell
JP2583606B2 (ja) 1989-05-16 1997-02-19 富士通株式会社 センスアンプ回路
DE69016153T2 (de) * 1989-10-20 1995-05-18 Fujitsu Ltd Nichtflüchtige Halbleiterspeicheranordnung.
JP2701506B2 (ja) * 1990-02-08 1998-01-21 日本電気株式会社 半導体メモリ回路
JP2586723B2 (ja) * 1990-10-12 1997-03-05 日本電気株式会社 センスアンプ
JPH04321997A (ja) * 1991-04-19 1992-11-11 Nec Corp 半導体メモリ装置
IT1249616B (it) * 1991-05-30 1995-03-09 Sgs Thomson Microelectronics Circuito di precarica di bit line per la lettura di una cella di memoria eprom.
JPH08255487A (ja) * 1995-03-17 1996-10-01 Fujitsu Ltd 半導体記憶装置
JP2800740B2 (ja) * 1995-09-28 1998-09-21 日本電気株式会社 半導体記憶装置
EP0805454A1 (en) * 1996-04-30 1997-11-05 STMicroelectronics S.r.l. Sensing circuit for reading and verifying the content of a memory cell
JP3114620B2 (ja) * 1996-05-30 2000-12-04 日本電気株式会社 半導体記憶装置
ITTO980068A1 (it) * 1998-01-27 1999-07-27 Sgs Thomson Microelectronics Circuito di lettura per memorie non volatili analogiche, in particola- re flash-eeprom, a lettura diretta della tensione di soglia e a corren
KR20000044914A (ko) 1998-12-30 2000-07-15 김영환 센스앰프 회로
JP3886669B2 (ja) * 1999-06-10 2007-02-28 株式会社東芝 半導体記憶装置
KR100300549B1 (ko) * 1999-06-16 2001-11-01 김영환 비휘발성 메모리 센싱장치 및 방법
US6407946B2 (en) * 1999-12-08 2002-06-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device
JP2001184881A (ja) * 1999-12-28 2001-07-06 Toshiba Corp 不揮発性半導体メモリの読み出し回路
KR100381956B1 (ko) * 2001-02-02 2003-04-26 삼성전자주식회사 플래시 메모리 장치의 감지 증폭 회로
JP2002237191A (ja) * 2001-02-13 2002-08-23 Seiko Instruments Inc 相補型不揮発性記憶回路
ITRM20010282A1 (it) * 2001-05-24 2002-11-25 St Microelectronics Srl Circuito di lettura per memoria non volatile.
KR20020096746A (ko) 2001-06-21 2002-12-31 주식회사 하이닉스반도체 플래쉬 메모리 셀의 센싱 회로
DE60106780D1 (de) * 2001-12-28 2004-12-02 St Microelectronics Srl Schaltungsanordnung zur Steuerung eines Referenzknotens in einem Leseverstärker
JP2005259330A (ja) * 2004-02-09 2005-09-22 Sharp Corp バイアス電圧印加回路及び半導体記憶装置
KR100618840B1 (ko) * 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
JP4772363B2 (ja) * 2005-04-12 2011-09-14 株式会社東芝 不揮発性半導体記憶装置
JP2007042193A (ja) * 2005-08-02 2007-02-15 Toshiba Corp 不揮発性半導体記憶装置
KR100826500B1 (ko) * 2006-10-23 2008-05-02 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 데이터 복구 방법
US7724595B2 (en) * 2008-01-08 2010-05-25 Macronix International Co., Ltd. Current-mode sense amplifier and sense amplifying method

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