KR100355950B1 - 동기식 반도체 기억장치 - Google Patents

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Abstract

동기식 반도체 기억장치에서, 독출동작시 센스 앰플리파이어(12)에 의해 비트선(BL0 - BL7)의 전위를 래칭하면, 비트선 분리회로(11)는 다음 독출동작시까지 센스 앰플리파이어(12)로부터 비트선(BL0 - BL7) 및 관련 레퍼런스선을 분리한다. 동시에, 가상 GND선 분리회로(13)는 다음 독출동작시까지 접지전위로부터 대응하는 가상 GND선(VG0 - VG7)을 분리한다. 비트선(BL0 - BL7), 레퍼런스선, 및 가상 GND선(VG0 - VG7)의 분리후, VREF 레벨 공급 회로(2,4)에 의한 비트선(BL0 - BL7) 및 가상 GND선(VG0 - VG7)의 프리차지 동작은 센스 앰플리파이어(12)에 의한 증폭 동작과 병행하여 실행된다. 이로써 CAS 레이턴시 3의 액세스가 가능하다.

Description

동기식 반도체 기억장치 {SYNCHRONOUS SEMICONDUCTOR STORAGE DEVICE}
본 발명은 그의 내부회로가 시스템 클록과 동기되어 동작하는 동기식 반도체 기억장치에 관한 것이다.
종래, 동기식 반도체 기억 장치로서, 도13a 내지 13i에 도시된 콘트롤 타이밍에 의해 100MHz의 시스템 클록에서 동작하는 동기식 마스크 ROM이 있다. 이러한 동기식 마스트 ROM (이하 '동기식 MROM'으로 표기함)에서는, 로우 어드레스의 입력 후에 워드선은 상승, 즉 ON되며, 도13b에 도시된 컬럼 어드레스의 입력 후에 소망의 컬럼 셀렉터가 인에이블되어, 도13e 내지 13h에 도시된 선택된 비트선(1,2) 및 가상 GND선을 도13c 및 13g에 각각(2사이클에서의 제1 및 제2 단계) 도시된 프리차지 시간(1,2)에 근거한 프리차지 레벨까지 차지한다. 다음, 각 사이클에서, 비트선 감지, 또는 선택된 메모리셀에 의한 비트선 인출이 실행된다(제3단계). 다음, 비트선과 레퍼런스선간의 전위차는, 센스 앰플리파이어 인에이블 신호(SAE1,SAE2) (도13d 및 13i 참조)가 H-레벨(제4단계)로 될 때, 센스 앰플리파이어에 의해 증폭된다. 결국, 도13f에 도시된 데이터(CA0, CA1, ...)가 순차적으로 입력된다(제5단계). 이 경우, CAS 레이턴시는 5이다. 'CAS 레이턴시'란, 입력 명령어인 컬럼 어드레스의 입력시부터 독출 데이터의 출력시까지의 클록 CK (도13a에 도시)의 사이클 수를 의미한다.
상기한 바와 같이, 상기 동기식 MROM에서는, 메모리셀 독출 동작과 비트선 및 가상 GND선의 프리차지 동작은 독립적으로 실행된다.
동기식 MROM의 콘트롤 타이밍에 따르면, 컬럼 어드레스입력에서 독출 데이터 출력시까지는 5개의 클록 펄스가 필요하다(즉, CAS 레이턴시 : 5 ). 이에 반해, 동기식 다이나믹 RAM (이하 '동기식 DRAM'으로 표기)의 동작은 100MHz의 시스템 클록이 사용될 때 컬럼 어드레스 입력에서 독출 데이터 출력시까지의 CAS 레이턴시가 2 또는 3이다. 즉, 동기식 DRAM에서, 독출 데이터는 컬럼 어드레스 입력시 부터 20 ns 내지 30 ns 후에 출력된다. 이에 반해, 동기식 MROM은 100MHz의 시스템 클록이 사용될 때 컬럼 어드레스 입력시부터 독출 데이터 출력시까지 일반적으로 5 ( 또는 6) 의 CAS 레이턴시로 된다. 즉, 동기식 MROM에서, 독출 데이터는 컬럼 어드레스 입력후 50 ns (또는 60ns)후에 출력된다.
상기한 바와 같이, 메모리셀 독출 동작과 비트선 및 가상 GND선의 프리차지 동작이 독립적으로 실행되는 동기식 MROM은 CAS 레이턴시가 5이며, 이는 액세스가 동기식 DRAM의 경우보다 늦다는 것을 의미한다. 따라서, 동기식 MROM과 동기식 DRAM을 둘 다 사용하는 시스템에서, 시스템 성능은 보다 긴 액세스 타임을 요하는 동기식 MROM에 의해 불리하게도 저하되어진다.
따라서, 본 발명의 목적은 스탠바이 전류나 동작 전류의 증가 없이 동기식DRAM에 상응하는 액세스 타임으로 독출 동작을 실행할 수 있는 동기식 반도체 기억 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 동기식 반도체 기억장치는,
매트릭스 형태로 배열된 복수의 메모리셀이 복수의 컬럼으로 분할된 복수의 메모리블록,
각 메모리블록에서 동일한 행(Row)의 메모리셀을 각각 활성화시키는 워드선,
각 메모리블록의 동일 컬럼의 메모리셀의 일 단자에 접속된 비트선,
각 메모리블록의 동일 컬럼의 메모리셀의 타단에 각각 접속된 가상 GND선,
독출동작시 입력 컬럼 어드레스를 기초로 메모리 블록등중 어느 하나를 선택하는 컬럼 셀렉터,
레퍼런스선 및 컬럼 셀렉터에 의해 선택된 메모리블록의 비트선간에 레벨차를 나타내는 신호를 홀드하고 증폭시키는 센스 앰플리파이어,
컬럼 셀렉터에 의해 선택된 메모리블록과 다른 메모리블록의 비트선 및 가상 GND선에 프리차지 레벨을 제공하는 프리차지 레벨 공급회로, 및
독출동작시 센스 앰플리파이어에 의해 레퍼런스선 및 비트선간에 레벨차를 나타내는 신호를 래치하면 다음 독출동작시까지 센스 앰플리파이어로부터 비트선 및 레퍼런스선을 분리하며, 또한 다음 독출동작시까지 접지 전위로부터 가상 GND선을 분리시키는 분리회로를 포함한다.
상기 구조를 갖는 동기식 반도체 기억장치에 있어서, 모든 비트선 및 모든 가상 GND선의 차지(프리차지 동작)는 메모리셀을 활성화시키기 위한 워드선의 상승시, 또는 워드선 ON시 프리차지 레벨 공급회로에 의해 완료된다. 다음, 어느 한 메모리블록이 입력 컬럼 어드레스를 기초로 하여 컬럼 셀렉터에 의해 복수의 메모리블록으로부터 선택되고, 비트선 감지(인출)동작이 선택된 메모리블록에서 실행된다(제1단계). 비트선 감지 동작에서, 비트선의 전위, 또는 레벨은 독출될 메모리셀이 ON상태 트랜지스터일 때 낮아지고, 반면에 독출될 메모리셀이 OFF상태 트랜지스터이면 비트선은 프리차지 레벨로 홀드한다. 다음, 비트선과 레퍼런스선간의 전위차를 나타내는 신호가 센스 앰플리파이어에 의해 홀드되거나 래치된 후에는, 센스 앰플리파이어에 접속되었던 비트선 및 레퍼런스선과 접지 전위에 접속되었던 가상 GND선은 다음 독출동작시까지 센스 앰플리파이어와 접지 전위로부터 분리회로에 의해 각각 분리되고, 보유된 레벨차를 나타내는 신호가 메모리 센스 앰플리파이어에 의해 증폭된다(제2단계). 이 단계에서, 프리차지 레벨 공급회로는 프리차지 레벨을 분리회로에 의해 분리된 비트선 및 가상 GND선에 공급하여, 모든 비트선과 모든 가상 GND선을 다시 프리차지 레벨로 되도록 한다. 그 후, 센스 앰플리파이어에 의해 증폭된 데이터가 출력된다(제3단계). 상기한 바와 같이, 컬럼 어드레스가 입력되기 전에 모든 비트선 및 가상 GND선의 프리차지를 완료하고 비트선 및 가상 GND선의 프리차지 동작과 독출동작시 센스 앰플리파이어에 의한 증폭 동작을 병행하여 실행함으로써 동기식 DRAM과 동일한 CAS 레이턴시 3을 얻을 수 있다. 따라서, 동기식 DRAM과 동기식 MROM을 모두 사용하는 시스템에서, 스루풋을 개선할 수 있다. 또한, 모든 비트선 및 모든 가상 GND선의 프리차지 레벨은 컬럼 어드레스가 입력되기 전에 일정하게 홀드될 수 있다. 따라서, 스탠바이 전류와 동작 전류를 증가시키지 않고도, 동기식 DRAM과 동등한 액세스 시간내에 독출 동작을 실행할 수 있는 동기식 반도체 기억장치를 실현할 수 있다.
일 실시예에서, 프리차지 레벨 공급회로는 스탠바이 상태에서 모든 비트선 및 가상 GND선을 프리차지 레벨로 홀드하며, 독출동작시에는, 선택된 메모리 블록과 다른 메모리 블록의 비트선 및 가상 GND선의 프리차지 레벨을 홀드하면서 컬럼 셀렉터에 의해 선택된 메모리블록의 비트선 및 가상 GND선에 프리차지 레벨(전위)을 공급하지 않는다. 따하서 메모리셀에 대한 비트선 감지(독출)는 제1단계에서 이루어진다.
일 실시예에서, 동기식 반도체 메모리 장치는,
비트선과 가상 GND선에 제공될 노멀 프리차지 레벨을 생성하는 노멀 프리차지 레벨 생성회로,
노멀 프리차지 레벨 생성회로보다 늦은 상승 시간으로 비트선 및 가상 GND선에 공급될 파워-온 시 프리차지 레벨을 생성하는 파워-온 시 프리차지 레벨 생성회로, 및
전원 공급 시작시 파워-온 시 프리차지 레벨 생성회로에 의해 생성된 파워-온 시 프리차지 레벨을 프리차지 레벨 공급회로에 공급한 후, 프리차지 레벨 공급회로를 통해 파워-온 시 프리차지 레벨에 대한 모든 비트선 및 가상 GND선의 프리차징이 완료되었음을 인식하면, 노멀 프리차지 레벨 생성회로에 의해 생성된 노멀 프리차지 레벨로 프리차지 레벨을 절환하여, 노멀 프리차지 레벨을 프리차지 레벨 공급회로에 공급하는 프리차지 레벨 절환회로를 더 포함한다.
이 실시예에서, 상승 시간, 예컨대 전원공급 시작시 파워-온 시 프리차지 레벨 생성회로에 의한 수 마이크로초(㎲) 동안 모든 비트선 및 가상 GND선에 프리차지 레벨을 공급함으로써, 전비트 프리차지 동작으로 인한 순간 전류를 억제할 수 있다. 다음, 프리차지 레벨 절환회로는 파워-온 시 프리차지 레벨 생성회로에 의해 생성된 프리차지 레벨을 노멀 프리차지 레벨 생성회로에 의해 생성된 프리차지 레벨과 비교한다. 파워-온 시 프리차지 레벨 생성회로에서 공급된 프리차지 레벨이 소정 값에 도달할 때, 그 프리차지 레벨은 노멀 프리차지 레벨 생성회로에 의해 생성된 노멀 프리차지 레벨로 절환되어 노멀 프리차지 레벨을 프리차지 레벨 공급회로에 출력한다. 이 동작에 의해, 프리차지 레벨 공급회로는 프리차지 레벨을 공급하는 용량이 향상되어, 독출동작시 프리차지 레벨을 순간적으로 회로에 공급할 수 있다.
본 발명의 다른 목적, 특징 및 장점은 다음 설명으로부터 명백해질 것이다.
도1은 본 발명의 동기식 반도체 기억 장치로서 작용하는 동기식 MROM의 주요부의 블록도이다.
도2는 동기식 MROM의 주변부의 블록도이다.
도3은 동기식 MROM의 파워-온 시 프리차지 레벨 생성회로의 주요부의 구성을 나타낸 도면이다.
도4는 동기식 MROM의 프리차지 레벨 절환회로의 블록도이다.
도5는 동기식 MROM의 노멀 프리차지 레벨 생성회로의 회로도이다.
도6은 동기식 MROM의 차동 앰플리파이어의 회로도이다.
도7은 동기식 MROM의 프리차지 레벨 절환용 멀티플렉서의 회로도이다.
도8은 동기식 MROM의 컬럼 셀렉터 및 VREF 레벨 공급 회로의 회로도이다.
도9는 동기식 MROM의 컬럼 셀렉터 제어회로의 부분 회로도이다.
도10은 동기식 MROM의 제1단계 인식회로의 회로도이다.
도11은 동기식 MROM의 비트선 분리회로 및 센스 앰플리파이어의 주요부의 회로도이다.
도12a, b, c, d, e, f, g, h, i, j, k, 및 l은 동기식 MROM의 타이밍 차트이다.
도13a, b, c, d, e, f, g, h, 및 i는 종래 기술의 동기식 MROM에 대한 타이밍 차트이다.
이하, 본 발명의 동기식 반도체 기억장치를 첨부 도면에 나타낸 실시예를 통하여 상세하게 설명한다.
도1은 본 발명의 동기식 반도체 기억장치의 실시예에 따른 동기식 MROM의 주요부의 블록도이다. 도1에 도시된 바와 같이, 동기식 MROM에는 메트릭스상으로 배열된 복수의 메모리셀(도시 안됨)을 8컬럼마다 분할하여 얻어지는 복수의 메모리블록 Block0 - Blockn을 가진 메모리셀 어레이(1)가 제공된다. 동기화된 MROM은 또한 메모리셀 어레이(1)의 메모리셀의 일 단자에 접속된 비트선(BL0 - BL7)에 프리차지레벨을 공급하기 위한 프리차지 레벨 공급회로로서 작용하는 VREF레벨 공급회로(2), 및 독출동작시 컬럼 어드레스 입력에 의해 지정되는 메모리블록을 선택하는 컬럼 셀렉터(3)를 포함한다. 동기식 MROM은 또한 메모리셀 어레이(1)의 메모리셀의 타단에 접속된 가상 GND선(VG0 - VG7)에 프리차지 레벨을 공급하기 위한 프리차지 레벨 공급회로로서 작용하는 VREF 레벨 공급회로(4), 및 독출동작시 컬럼 어드레스 입력에 의해 지정되는 메모리블록을 선택하는 컬럼 셀렉터(5)를 포함한다. 동기식 MROM은 또한 제1스테이지 인식 신호(Stage1)를 근거로 비트선(BL0-BL7)을 분리하는 비트선 분리회로(11), 센스 앰플리파이어 인에이블 신호(SAE)를 근거로 비트선 분리회로(11)를 통해 비트선(BL0 - BL7)의 레벨을 나타내는 신호를 증폭하는 센스 앰플리파이어(12), 제1스테이지 인식신호(Stage1)를 근거로 가상 GND선(VG0 - VG7)을 분리하기 위한 가상 GND선 분리회로(13), 및 가상 GND선 분리회로(13)을 통해 가상 GND선(VG0 - VG7)에 접속된 가상 GND선 생성회로(14)를 포함한다. 가상 GND선 생성회로(14)는 입력 어드레스에 따라 소망의 가상 GND선(VG0 - VG7)에 접지 전위를 제공한다.
도2에 도시된 바와 같이, 동기식 MROM에는 전원공급 시작시 모든 비트선(BL0 - BL7) 및 가상 GND선(VG0 - VG7)에 특정의 ON 타임내에 파워-온 시 프리차지 레벨(VREFp)을 제공하는 파워-온 시 프리차지 레벨 생성회로(21), 전원이 ON된 후 비트선(BL0 - BL7) 및 가상 GND선(VG0 - VG7)에 노멀 프리차지 레벨(VREFn)을 공급하는 노멀 프리차지 레벨 생성회로(22), 및 파워-온 시 프리차지 레벨 생성회로(21)로부터의 파워-온 시 프리차지 레벨(VREFp) 또는 노멀 프리차지 레벨생성회로(22)로부터의 노멀 프리차지 레벨(VREFn) 중 어느 하나를 절환 방식으로 출력하는 프리차지 레벨 절환회로(23)으로 제공된다. 또한, 동기식 MROM은 워드선 ON 인식신호 및 비트선 감지 완료신호를 수신하면 센스 앰플리파이어 인에이블 신호를 출력하는 센스 앰플리파이어 인에이블 회로(24), 및 컬럼 선택신호(Cselb0 - Cselbn, Cselv0 - Cselvn)를 출력하는 컬럼 선택 제어회로(26)를 가진다.
도3은 파워-온 시 프리차지 레벨 생성회로(21)의 주요부의 구성을 나타낸다. 노멀 프리차지 레벨 생성회로(22)의 노멀 프리차지 레벨(VREFn) 출력은 파워-온 시 프리차지 레벨 생성회로(21)의 내부에 제공되는 직렬저항(R10)(약 2㏁)의 일 단자에 접속된다. 상기 직렬저항(R10)은 직렬접속된 복수의 저항으로 구성된다.
파워-온 시 프리차지 레벨 생성회로(21)(도2 참조)가 전원공급의 시작을 검출한 후, 노멀 프리차지 레벨 생성회로(22)는 노멀 프리차지 레벨(VREFn)을 생성하여 파워-온 시 프리차지 레벨 생성회로(21)내에 제공된 직렬저항(R10(약 2㏁))에 노멀 프리차지 레벨(VREFn)을 공급한다. 직렬저항(R10)의 여러 지점에서 얻어지는 출력신호, 즉 파워-온 시 프리차지 레벨(VREFp(sel0), VREFp(sel1), ..., VREFp (se1n))은 노멀 프리차지 레벨(VREFn)이 되며, 이를 메모리셀 어레이(1)에 공급한다.
파워-온 시 프리차지 레벨 생성회로(21)는 모든 비트선을 전원공급 시작후의 프리차지 레벨로 차지한다. 그러나, 모든 비트선이 동시에 프리차지되면, 과도한 순간 전류가 생성된다. 따라서, 이 순간 전류을 억제하기 위하여, 노멀 프리차지 레벨(VREFn)이 시분할 방식으로 메모리셀 어레이(1)의 내부에 공급된다. 즉, 노멀프리차지 레벨(VREFn)이 약 2㏁의 저항(R10)의 일 단자에 입력되고, 파워-온 시 프리차지 레벨(VREFp(sel0) - VREFp(seln))은 저항(R10)의 일단에서 타단을 향하여 순차적으로 저항(R10)의 중간지점으로부터 취출된다. 취출된 파워-온 시 프리차지 레벨(VREFp(sel0) - VREFp(seln))은 비트선에 공급된다. 이 구성으로서, 보다 작은 저항값을 통해 파워-온 시 프리차지 레벨(VREFp(sel0))이 공급되는 비트선으로부터 보다 큰 저항값을 통해 파워-온 시 프리차지 레벨(VREFp(seln))이 공급되는 비트선에 이르기까지 프리차징이 순차적으로 진행된다. 이와 같이 모든 비트선을 프리차징함으로써, 순간 전류가 억제될 수 있다.
도4는 노멀 프리차지 레벨 생성회로(22)와 프리차지 레벨 절환회로(23)의 상세 블록도이다. 도4에 도시한 바와 같이, 프리차지 레벨 절환회로(23)는 차동 앰플리파이어(23a) 및 복수의 프리차지 레벨 절환용 멀티플렉서(23b, 23b, ...)로 구성된다.
파워-온 시 프리차지 레벨 생성회로(21)(도2 참조)로부터 생성된 파워-온 시 프리차지 레벨 VREFp(seln)은 차동 앰플리파이어(23a)의 일단에 입력되는 반면, 노멀 프리차지 레벨 생성회로(22)로부터 생성된 노멀 프리차지 레벨(VREFn)은 차동 앰플리파이어(23a)의 타단에 입력된다. 파워-온 시 프리차지 레벨 생성회로(21)(도2 참조)에서 생성된 파워-온 시 프리차지 레벨(VREFp(sel0) - VREFp(seln))은 프리차지 레벨 절환용 멀티플렉서(23b, 23b, ...)의 일단에 입력되는 반면, 노멀 프리차지 레벨 생성회로(22)로부터 생성된 노멀 프리차지 레벨 VREFn은 프리차지 레벨 절환용 멀티플렉서(23b, 23b, ...)의 타단에 입력된다.
도4에 도시된 바와 같이, 프리차지 레벨 절환회로(23)내에 제공된 차동 앰플리파이어(23a)는 입력 파워-온 시 프리차지 레벨(VREFp(seln))을 노멀 프리차지 레벨(VREFn)의 4/5의 전위 또는 레벨과 비교한다. 차동 앰플리파이어(23a)는, 파워-온 시 프리차지 레벨(VREFp(seln))이 노멀 프리차지 레벨(VREFn)의 4/5의 전위를 초과할 때, H-레벨 절환 신호(CHVREF)를 출력한다. 그 후, 전원공급 시작 시 프리차징의 완료가 결정되면, 프리차지 레벨 절환용 멀티플렉서(23b, 23b, ...)로부터 출력될 프리차지 레벨은 파워-온 시 프리차지 레벨(VREFp(sel0) - VREFp(seln))로부터 절환되어, 노멀 프리차지 레벨(VREFn)로 절환된다.
도5는 노멀 프리차지 레벨 생성회로(22)의 회로도이다. 도5에 도시된 바와 같이, 전원 전압(Vcc)은 게이트가 접지(GND)에 접속된 p-채널형 트랜지스터(T1)의 소스에 인가되며, 트랜지스터(T1)의 드레인은 p-채널형 트랜지스터(T2)의 소스에 접속된다. 또한, 트랜지스터(T2)의 게이트는 접지(GND)에 접속된다. 즉, 트랜지스터(T2)의 드레인이 n-채널형 트랜지스터(T3)의 드레인에 접속되고, 트랜지스터(T3)의 소스는 n-채널형 트랜지스터(T4)의 드레인에 접속된다. 같은 방법으로, n-채널형 트랜지스터(T5 - T14)가 직렬로 접속된다. n-채널형 트랜지스터(T3 - T14)의 게이트들은 함께 접속되며, 트랜지스터(T11 - T14)의 소스가 접지(GND)에 접속된다. 그 후, 노멀 프리차지 레벨(VREFn)이 n-채널형 트랜지스터(T6)의 드레인에서 출력된다.
도6은 차동 앰플리파이어(23a)의 회로도이다. 도6에 도시된 바와 같이, 차동 앰플리파이어(23a)는 상호 접속된 게이트와 전원전압(Vcc)이 공급되는 소스를 가진p-채널형 트랜지스터(P1,P2)를 포함한다. 또한, 차동 앰플리파이어(23a)는, 트랜지스터(P1)의 게이트와 드레인에 접속된 드레인을 갖는 n-채널형 트랜지스터(N1), 트랜지스터(P2)의 드레인에 접속된 드레인과 파워-온 시 프리차지 레벨(VREFp(seln))이 공급되는 게이트를 갖는 n-채널형 트랜지스터(N2), 및 트랜지스터(N1,N2)의 소스에 접속된 드레인과 접지(GND)에 접속된 소스를 갖는 n-채널형 트랜지스터(N3)를 포함한다. 또한, 차동 앰플리파이어(23a)는 노멀 프리차지 레벨(VREFn)이 인가되는 일단과 접지(GND)에 접속된 타단을 갖는 저항(R11)을 포함한다. 노멀 프리차지 레벨(VREFn)을 저항(R11)으로 분압하여 얻어진 전압이 트랜지스터(N1)의 게이트에 인가된다.
차동 앰플리파이어(23a)는 입력 파워-온 시 프리차지 레벨(VREFp(seln)을 노멀 프리차지 전위(VREFn)의 4/5의 레벨과 비교한다. 차동 앰플리파이어(23a)는, 파워-온 시 프리차지 전위(VREFp(seln))가 노멀 프리차지 레벨(VREFn)의 4/5의 레벨 또는 전위를 초과할 때 H-레벨 절환신호(CHVREF)를 출력한다.
도7은 프리차지 레벨 절환용 멀티플렉서(23b)(도4 참조)의 회로도이다.
도7은 프리차지 레벨(VREF(sel0))을 출력하기 위한 프리차지 레벨 절환용 멀티플렉서(23b)를 나타내며, 다른 프리차지 레벨(VREF(sel1) - VREF(seln))을 출력하기 위한 다른 프리차지 레벨 절환용 멀티플렉서(23b)도 같은 구조를 갖는다.
도17에 도시된 바와 같이, 프리차지 레벨 절환용 멀티플렉서(23b)는, 차동 앰플리파이어(23a)로부터 절환신호(CHVREF)가 공급되는 게이트와 노멀 프리차지 레벨(VREFn)이 공급되는 드레인을 갖는 n-채널형 트랜지스터(N11), 트랜지스터(N11)의 드레인에 접속된 소스와 절환신호(/CHVREF)가 공급되는 게이트를 갖는 p-채널형 트랜지스터(P11), 트랜지스터(P11)의 게이트에 접속된 게이트와 파워-온 시 프리차지 레벨(VREFp(sel0))이 공급되는 드레인을 갖는 n-채널형 트랜지스터(N12), 및 트랜지스터(N12)의 드레인에 접속된 소스와 절환신호(CHVREF)가 공급되는 게이트를 갖는 p-채널형 트랜지스터(P12)를 포함한다. 트랜지스터(N11,N12)의 소스는 각각 트랜지스터(P11,P12)의 드레인에 접속된다. 프리차지 레벨(VREF(sel0))은 트랜지스터(N11,N12)의 소스와 트랜지스터(P11,P12)의 드레인의 접속점에서 출력된다.
절환신호(CHVREF)가 L-레벨로 될 때, 프리차지 레벨 절환용 멀티플렉서(23b)는 파워-온 시 노멀 프리차지 레벨 생성회로(21)로부터 파워-온 시 프리차지 레벨(VREFp(sel0) - VREFp(seln))을 선택하여 프리차지 레벨(VREF(sel0) - VREF(seln))과 같은 값을 출력하며, 따라서 시분할 방식으로 프리차지 레벨을 공급하게 된다. 절환 신호(CHVREF)가 H-레벨로 될 때, 프리차지 레벨 절환용 멀티플렉서(23b)는 노멀 프리차지 레벨 생성회로(22)에서의 프리차지 레벨 공급 용량이 큰 노말 프리차지 레벨(VREFn)을 선택하여 프리차지 레벨(VREF(sel0) - VREF(seln))과 같은 값을 출력하며, 따라서 독출동작시 프리차지 레벨을 즉시 공급할 수 있다.
도8은 도1에 도시된 메모리블록(Block0), 컬럼 셀렉터(3,5), 및 VREF 레벨 공급 회로(2, 4)의 회로도이다. 다른 메모리블록(Block1 - Blockn)도 같은 구조를 가진다.
도8에 도시된 바와 같이, 각각의 비트선(BL0 - BL7)은 메모리셀 어레이(1)(도1 참조)의 메모리블록(Block0)과 동일한 컬럼의 메모리셀(도시 안됨)의 일단에접속되어 있다. 트랜지스터(TB0 - TB7)의 일 단자는 비트선(BL0 - BL7)에 접속되어 있으며, 전원전압(Vcc)이 트랜지스터(TB0 - TB7)의 타단에 인가된다. 트랜지스터(TB0 - TB7)의 게이트는 게이트 신호선(SG0)과 접속되어 있으며, 게이트 신호선(SG0)의 일 단자는 인버터(IV10)의 출력단자와 접속되어 있다. 컬럼 선택신호(Cselb0)는 인버터(IV10)의 입력단자에 제공된다. 트랜지스터(TB0 - TB7)와 인버터(IV10)는 VREF 레벨 공급회로(2)를 구성한다. 프리차지 전압(VREF(sel0))이 인버터 (IV10)의 전원 입력단에 인가된다. 비트선(BL0 - BL7)은 선택 트랜지스터(STB0 - STB7)를 통해 비트선 분리회로(11)(도1 참조)에 각각 접속된다. 컬럼 선택신호(Cselb0)는 선택 트랜지스터(STB0 - STB7)의 게이트에 입력된다. 선택 트랜지스터(STB0 - STB7)는 컬럼 셀렉터(3)(도1 참조)를 구성한다.
한편, 가상 GND선(VG0 - VG7)은 메모리셀 어레이(1)와 동일한 컬럼의 타단에 각각 접속되어 있다. 가상 GND선(VG0 - VG7)은 트랜지스터(TV0 - TV7)의 일단에 각각 접속되어 있으며, 전원전압(Vcc)이 트랜지스터(TV0 - TV7)의 타단에 인가된다. 게이트 신호선(SG1)은 트랜지스터(TV0 - TV7)의 게이트에 접속되고, 인버터(IV11)의 출력단은 게이트 신호선(SG1)의 한쪽 단자에 접속되며, 컬럼 선택신호(Cselv0)가 인버터(IV11)의 입력단에 입력된다. 트랜지스터(TV0 - TV7) 및 인버터(IV11)가 VREF 레벨 공급회로(4)(도1에 도시)를 구성한다. 전압(VREF(sel0))은 인버터(IV11)의 전원 입력단에 인가된다. 가상 GND선(VG0 - VG7)은 선택 트랜지스터(STV0 - STV7)을 통해 가상 GND선 분리회로(13)(도1에 도시)에 각각 접속된다. 컬럼 선택 신호(Cselv0)는 선택 트랜지스터(STV0 - STV7)의 게이트에 입력된다.선택 트랜지스터(STV0 - STV7)는 컬럼 셀렉터(5)(도1에 도시)를 구성한다. 도시하지는 않지만, 메모리블록(Block0 - Blockn)과 동일한 로우의 메모리셀을 활성화시키기 위한 워드선이 제공됨을 알 수 있다.
도8에서, 파워-온 시 컬럼 셀렉터(3,5)의 컬럼 선택신호(Cselb0, Cselv0)는 L-레벨을 홀드한다. 따라서, VREF 레벨 공급회로(2)의 내부에 제공되는 게이트 신호선(SG0) 및 VREF 레벨 공급회로(4)의 내부에 제공되는 게이트 신호선(SG1)은 프리차지 레벨 절환회로(23)에서 프리차지 전압(VREF(sel0))의 레벨로 된다. 특히, 파워가 ON될 때, 파워-온 시 프리차지 레벨 생성회로(21)의 파워-온 시 프리차지 레벨(VREFp(sel0))은 프리차지 레벨 절환회로(23)에서 프리차지 전압(VREF(sel0))으로서 선택되고, 모든 비트선(BL0 - BL7) 및 모든 가상 GND선(VG0 - VG7)에 다음 전압이 공급된다.
VREF(sel0) - Vth
단, Vth는 트랜지스터(TB0 - TB7, TV0 - TV7)의 임계 전압이다.
결국, 프리차지 레벨(VREF(sel0))은 파워-온 시 프리차지 레벨 생성회로(21)의 파워-온 시 프리차지 레벨(VREFp(sel0 - n))에서 노멀 프리차지 레벨 생성회로(22)의 노멀 프리차지 레벨(VREFn)로 절환된다. 따라서, 스탠바이 단계에서, 노멀 프리차지 레벨(VREFn)은 VREF 레벨 공급회로(2)내에서 제공되는 게이트 신호선(SG0), 및 VREF 전위 공급회로(4)내에 제공되는 게이트 신호선(SG1)에 공급된다. 따라서, 모든 비트선(BL0 - BL7) 및 모든 가상 GND선(VG0 - VG7)에는 다음 전압:
VREFn - Vth
이 공급된다. 또한,
VREFn(sel0) - Vth
의 전위가, 전원 공급 시작시, 모든 비트선(BL0 - BL7) 및 모든 가상 GND선(VG0 - VG7)에 공급된다. 그러므로, 새롭게 공급된 전위는 비트선 리크 및 가상 GND선 리크를 보상하는데 그치며, 이는 스탠바이 전류가 약 수십 ㎂로 됨을 의미한다.
독출동작시, 프리차지 전압:
VREFn - Vth
가, 스탠바이 단계와 마찬가지로, 컬럼 어드레스에 의해 액세스되지 않는 비트선 및 가상 GND선에 홀드된다.
독출동작시 컬럼 어드레스에 의해 액세스되는 비트선 및 가상 GND선에 있어서, GND 전위는 VREF 레벨 공급회로(2)내의 게이트 신호선(SG0) 및 VREF 레벨 공급회로(4)내의 게이트 신호선(SG1)에 모두 공급된다. 따라서, 프리차지 전위(또는 레벨)는 상기 선들에 전혀 공급되지 않는다.
상기한 바와 같이, 컬럼 어드레스가 입력되는 제1단계에서, 비트선 및 가상 GND선에는 프리차지 레벨이 공급되지 않는다. 이로써 선택된 메모리셀에서 비트선을 감지할 수 있게 된다.
그러나, 제2단계 및 그 이후의 단계에서는, 센스 앰플리파이어(12)에 의해 일단 감지가 이루어지면, 액세스된 컬럼 셀렉터(3,5)는 후술되는 컬럼 셀렉터 제어회로(26)에 의해 디스에이블되고, 액세스된 컬럼 셀렉터(3,5)내의 컬럼선택신호(Cselb0 ~ Cselbn, Cselv0 ~ Cselvn)는 L-레벨을 갖게 된다. 그 결과, 노멀 프리차지 레벨(VREFn)이 VREF 레벨 공급회로(2)내의 게이트 신호선(SG0) 및 VREF 레벨 공급회로(4)내의 게이트 신호선(SG1)에 공급된다.
도12a 내지 12i는 동기식 MROM의 타이밍 차트를 나타낸다. 도12a 내지 12i는 클록(CK)(도12a 참조)과 동기된 컬럼 어드레스(CA,CB)에 의해 선택된 메모리블록(Block0,Block1)의 독출 동작을 나타낸다.
먼저, 제1단계에서, 컬럼 선택신호(Cselb0, Cselv0)(도12c 및 12d 참조)는 메모리블록(Block0)의 비트선 및 가상 GND선을 센스 앰플리파이어(12) 및 가상 GND선 생성회로(14)(도1 참조)에 각각 접속할 수 있도록 컬럼 어드레스(CA)에 기초하여 출력된다. 그 후, 비트선 전위(도12f 참조)는, 비트선에 접속된 메모리셀이 ON-상태 트랜지스터인 경우 낮아지며, 반면에 비트선에 접속된 메모리셀이 OFF-상태 트랜지스터이면 비트선은 프리차지 레벨을 홀드한다. 다음, 제2단계에서는, 센스 앰플리파이어(12)에 의해 독출 데이터를 증폭하기 위하여 센스 앰플리파이어 인에이블 신호(SAE)(도12e 참조)를 출력한다. 또한, 게이트 신호선(SG0, SG1)(도12g 참조)의 전위는 H-레벨로 상승한다. 다음, 제3단계에서, CA0, CA1 및 CA2가 출력 데이터(도12i 참조)로서 순차적으로 출력된다.
같은 방법으로, 컬럼 선택신호(Cselb1,Cselv1)(도12h 및 12i 참조)가 제1단계에서 컬럼 어드레스(CB)를 기초로 출력되어 메모리블록(Block1)의 비트선 및 가상 GND선을 센스 앰플리파이어(12) 및 가상 GND선 생성회로(14)에 각각 접속한다. 다음, 제2단계에서, 센스 앰플리파이어 인에블신호(SAE)(도12e 참조)가 출력되어센스 앰플리파이어(12)에 의해 독출 데이터를 증폭한다. 동시에 게이트 신호선(SG0,SG1)(도12K 참조)의 전위들는 H-레벨로 상승하며, 따라서 비트선은 다시 프리차지된다. 그 후, 제3단계에서, CB0, CB1, ... 등이 순차적으로 출력 데이터(도12i 참조)로서 출력된다.
상기한 바와 같이, 컬럼 선택신호(Cselb0,Cselv0)(도12C 및 12D 참조)에 응답하여 액세스된 비트선 및 가상 GND선에 대한 프리차지 동작은 센스 앰플리파이어(12)에 의해 비트선 독출 데이터를 증폭하는 동작 기간(제2단계) 및 그 후의 데이터 출력시간(제3단계)동안에 완료된다. 따라서, 도12a 내지 12i의 타이밍 차트에 도시된 바와 같이 컬럼 어드레스(CA)의 입력후 3 사이클 후에, 컬럼 어드레스(CB)가 입력된 경우, 모든 비트선 및 모든 가상 GND선의 프리차징이 완료된다. 결국, 비트선 및 가상 GND선이 컬럼 어드레스(CB)에 따라 액세스될 때(제1단계), 액세스된 메모리셀에 대한 비트선 감지동작이 메모리셀 어레이(1)의 선택된 메모리 블록(Block1)에서 즉시 시작된다. 메모리셀에서 감지된 비트선의 전위와 레퍼런스선의 전위는 제1단계에서 래치형 센스 앰플리파이어로 공급되며, 이 래치형 센스 앰플리파이어는 센스 앰플리파이어 출력을 래치한다.
상기 독출동작을 반복함으로써, 100 MHz의 시스템클록 사용시 CAS 레이턴시 3으로 계속적인 데이터 독출이 가능하다.
도9는 컬럼 셀렉터 제어회로(26)의 부분 회로도이며, 한 쌍의 컬럼 선택 신호(Cselb0,Cselv0)를 출력하기 위한 회로를 나타낸다. 다른 컬럼 선택신호(Cselb1 - Cselbn, Cselv1 - Cselvn)를 출력하기 위한 회로는 컬럼 어드레스 입력조건이 다른 것을 제외하면 유사한 회로구조를 가지며, 도9에는 도시하지 않는다.
도9에 도시된 바와 같이, 컬럼 셀렉터 제어회로(26)는 컬럼 어드레스(CA4, CA5, CA6) 및 제1단계 인식 신호(Stage1)가 입력되는 4-입력 NAND회로(40) 및 4-입력 NAND회로(40)의 출력단자에 접속된 입력단자를 가지며 컬럼 선택 신호(Cselb0 - Cselbn0, Cselv0 - Cselvn)를 각각 출력하는 인버터 (IV21, IV22)를 가지고 있다. 도9의 회로에서, 3개의 컬럼 어드레스(CA4,CA5,CA6)가 입력되어, 8개의 컬럼 선택신호를 얻는다. 그러나, 입력될 컬럼 어드레스의 수는 메모리블록 등의 구조에 따라 설정되어야 한다.
도10은 제1단계 인식신호(Stage1)를 생성하는 제1단계 인식회로(27)의 회로도의 일부를 나타낸다. 컬럼 어드레스 스트로브 신호(CASB) 및 칩 선택신호(CSB)가 공급되는 4-입력 NOR회로(51)에, 인버터(IV31)를 통해 모드 레지스터 설정신호(MRB)가 입력되고, 인버터(IV32)를 통해 로우 어드레스 스트로브 신호(RASB)가 입력된다. 4-입력 NOR회로(51)의 출력단자는 n-채널형 트랜지스터(N13)의 드레인에 접속되고, 클록(CK)은 인버터(IV33)를 통해 트랜지스터(N13)의 게이트에 입력된다. 트랜지스터(N13)의 드레인은 p-채널형 트랜지스터(P13)의 소스에 접속되고, 트랜지스터(N13)의 소스는 트랜지스터(P13)의 드레인에 접속된다. 클록(CK)은 인버터(IV33,IV34)를 통해 트랜지스터(P13)의 게이트에 입력된다. 트랜지스터(N13)의 드레인은 2-입력 NOR회로(52)의 일 입력단자에 접속되며, 트랜지스터(N13)의 소스는 2-입력 NOR회로(52)의 다른 입력단자에 접속된다. 다음, 2-입력 NOR회로(52)의 출력단자는 인버터(IV35)를 통해 2-입력 NOR회로(52)의 한 입력단자에 접속된다. 또한, 2-입력 NOR회로(52)의 출력단자는 n-채널형 트랜지스터(N14)의 드레인에 접속되며, 트랜지스터(P13)의 게이트는 트랜지스터(N14)의 게이트에 접속된다. p-채널형 트랜지스터(P14)의 소스는 트랜지스터(N14)의 드레인에 접속되며, 트랜지스터(P14)의 드레인은 트랜지스터(N14)의 소스에 접속된다. 트랜지스터(N14)의 소스는 인버터(IV36)의 입력단자에 접속되며, 인버터(IV36)의 출력단자는 2-입력 NOR회로(53)의 일 입력단자에 접속된다. 2-입력 NOR회로(53)의 다른 입력단자는 4-입력 NOR회로(51)의 출력단자에 접속된다. 다음, 제1단계 인식신호(Stage1)가 인버터(IV36)의 출력단자에서 출력된다.
제1단계 인식신호(Stage1)가 H-레벨이 되도록 하기 위하여는, 컬럼 어드레스 스트로브 신호(CASB), 칩 선택신호(CSB), 모드 레지스터 설정신호(MRB), 및 로우 어드레스 스트로브 신호(RASB)의 입력에 의해 하나의 명령을 입력시킬 필요가 있다. 컬럼 어드레스 스트로브 신호(CASB)에 L-레벨을, 칩 선택신호(CSB)에 L-레벨을, 모드 레지스터 선택 신호(MRB)에 H-레벨을, 그리고 로우 어드레스 스트로브 신호(RASB)에 H-레벨을 설정함으로써, 명령어가 입력된다. 데이터를 독출하기 위하여 어드레스를 입력할 때마다 명령어가 입력되며, 제1단계 인식회로(27)는 소정 주기동안 H-레벨의 제1단계 인식신호(Stage1)를 출력한다.
다음, 도9에 도시된 컬럼 셀렉터 제어회로(26)는 입력 컬럼 어드레스(CA4,CA5,CA6)를 디코드한다. 상기 동작시에, 제1단계 인식회로(27)(도10 참조)로부터 H-레벨의 제1단계 인식신호(Stage1)가 수신될 때만, 컬럼 선택신호(Cselb0 - Cselbn, Cselv0 - Cselvn)중에 소정의 컬럼 선택신호가 H-레벨이 된다. 그 결과, 해당 비트선 및 가상 GND선이 액세스된다.
또한, 도11은 비트선 분리회로(11) 및 센스 앰플리파이어(12) 회로도의 주요부를 나타낸다. 레퍼런스선이 n-채널형 트랜지스터(N21)의 드레인에 접속되어 있으며, 제1단계 인식신호(Stage1)가 제1단계 인식회로(27)(도10 참조)로부터 트랜지스터(N21)의 게이트에 입력된다. 트랜지스터(N21)의 드레인은 p-채널형 트랜지스터(P21)의 소스에 접속되며, 트랜지스터(N21)의 소스는 트랜지스터(P21)의 드레인에 접속된다. 반전된 제1단계 인식신호(/Stage1)는 트랜지스터(P21)의 게이트에 입력된다. 비트선은 n-채널형 트랜지스터(N22)의 드레인에 접속되며, 제1단계 인식회로(27)(도10 참조)로부터 얻은 제1단계 인식신호(Stage1)를 트랜지스터(N22)의 게이트에 입력한다. 트랜지스터(N22)의 드레인은 p-채널형 트랜지스터(P22)의 소스에 접속되며, 트랜지스터(P22)의 드레인은 트랜지스터(N22)의 소스에 접속된다. 반전된 제1단계 인식신호(/Stage1)는 트랜지스터(P22)의 게이트에 입력된다. n-채널형 트랜지스터(N21,N22) 및 p-채널형 트랜지스터(P21,P22)가 각 비트선에 제공되어, 비트선 분리회로(11)(도1 참조)를 구성한다.
다음, 게이트에서 반전된 센스 앰플리파이어 인에이블신호(/SAE)를 수신하는 p-채널형 트랜지스터(P23)의 소스에 전원전압(Vcc)이 인가된다. 트랜지스터(P23)의 드레인은 p-채널형 트랜지스터(P24)의 소스와 접속된다. 트랜지스터(P24)의 드레인은 트랜지스터(N21)의 소스와 접속된다. 트랜지스터(P24)의 드레인은 또한 n-채널형 트랜지스터(N24)의 드레인과 접속되고, 트랜지스터(N24)의 소스는 n-채널형 트랜지스터(N23)의 드레인에 접속된다. 센스 앰플리파이어 인에이블 신호(SAE)는 트랜지스터(N23)의 게이트에 입력되며, 트랜지스터(N23)의 소스는 접지(GND)에 접속된다. 트랜지스터(P23)의 드레인은 또한 p-채널형 트랜지스터(P25)의 소스에 접속된다. 트랜지스터(P25)의 드레인은 트랜지스터(N22)의 소스 및 n-채널형 트랜지스터(N25)의 드레인에 접속된다. 트랜지스터(N25)의 소스는 트랜지스터(N23)의 드레인에 접속된다. 트랜지스터(P24)의 드레인은 트랜지스터(P25)의 게이트 및 트랜지스터(N25)의 게이트에 접속된다. 트랜지스터(P25)의 드레인은 트랜지스터(P24)의 게이트 및 트랜지스터(N24)의 게이트에 접속된다. 다음, 센스 증폭 신호가 트랜지스터(P25)의 드레인과 트렌지스터(N25)의 드레인 사이의 노드로부터 출력된다. p-채널형 트랜지스터(P23,P24,P25) 및 n-채널형 트랜지스터(N23,N24,N25)는 각 비트선에 제공되어, 센스 앰플리파이어(12)(도1 참조)를 구성한다.
도11에 도시된 바와 같이, 센스 앰플리파이어(12)에 대한 래치형 센스 앰플리파이어를 사용함으로써, 비트선 분리회로(11)는 센스 앰플리파이어의 출력을 래치하고 제1단계 인식신호(Stage1)를 이용하여 비트선으로부터 센스 앰플리파이어(12)를 분리한다. 따라서, 비트선 프리차지 동작과 센스 앰플리파이어(12)에 의한 독출 데이터 증폭동작을 동시에 실행할 수 있다.
따라서, 도12a 내지 12i의 타이밍 차트에 도시된 바와 같이, 센스 앰플리파이어(12)에 의한 독출 데이터 증폭 동작 및 비트선 분리회로(11)에 의해 분리된 비트선에 대한 프리차지 동작은, 데이터 출력(도12l 참조)이전의 제2단계에서 동시에 실행된다.
상기한 바와 같이, 상기 동기식 MROM에 의하면, 모든 비트선 및 모든 가상 GND선의 프리차지 레벨은 컬럼 어드레스 입력 전에 홀드된다. 따라서, 스탠바이 전류나 동작 전류를 증가시키지 않고도, 동기식 DRAM의 경우와 동등한 CAS 레이턴시 3의 액세스 시간 내에 독출이 가능하다.
본 발명의 동기식 반도체 기억장치의 실시예는 동기식 MROM과 관련하여 기술되었다. 그러나, 동기식 반도체 기억장치는 동기식 MROM에 국한되지 않으며, 본 발명은 원-타임 PROM, EPROM, 및 상기 동기식 MROM과 유사한 구조를 갖는 비휘발성 메모리와 같은 동기식 반도체 기억장치에도 적용할 수 있다.
상기 실시예에서, 메모리셀 어레이(1)는 각각 8비트선(BL0 - BL7)을 갖는 메모리블록(Block0 - Blockn)으로 구성된다. 그러나, 비트선의 수는 이에 한정되지 않으며, 메모리셀 어레이의 구조에 따라 적절히 설정될 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있음은 자명하다. 그러한 응용은 본 발명의 정신 및 범위로부터 벗어난 것으로 간주되지 않으며, 당업자에게 자명한 모든 그러한 변경은, 첨부된 특허청구범위에 포괄되는 것이다.

Claims (3)

  1. 매트릭스 형태로 배열된 복수의 메모리셀이 복수의 컬럼으로 분할된 복수의 메모리블록,
    각 메모리블록에서 동일 로우의 메모리셀을 활성화시키는 워드선,
    각 메모리블록의 동일 컬럼의 메모리셀의 일단에 접속된 비트선,
    각 메모리블록의 동일 컬럼의 메모리셀의 타단에 접속된 가상 GND선,
    독출동작시 입력 컬럼 어드레스를 기초로 메모리 블록등중 하나를 선택하는 컬럼 셀렉터,
    레퍼런스선 및 컬럼 셀렉터에 의해 선택된 메모리블록의 비트선간에 레벨차를 나타내는 신호를 홀드하고 증폭시키는 센스 앰플리파이어,
    컬럼 셀렉터에 의해 선택된 메모리블록과 다른 메모리블록의 비트선 및 가상 GND선에 프리차지 레벨을 공급하는 프리차지 레벨 공급 회로, 및
    독출동작시 센스 앰플리파이어에 의해 레퍼런스선 및 비트선간에 전위차를 나타내며 신호를 래칭하면, 다음 독출동작시까지 센스 앰플리파이어로부터 비트선 및 레퍼런스선을 분리하고 또한 다음 독출동작시까지 접지전위로부터 가상 GND선을 분리시키는 분리회로를 포함하는 동기식 반도체 기억장치.
  2. 제1항에 있어서,
    프리차지 레벨 공급 회로는 스탠바이 상태에서 프리차지 레벨로 모든 비트선및 가상 GND선을 홀드하고, 독출동작시에는, 선택된 메모리블록과 다른 메모리블록의 비트선 및 가상 GND선의 프리차지 레벨을 홀드하면서 컬럼 셀렉터에 의해 선택된 메모리블록의 비트선 및 가상 GND선에 대한 프리차지 레벨의 공급을 중지시키는 동기식 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서,
    비트선 및 가상 GND선에 공급될 노멀 프리차지 레벨을 생성하는 노멀 프리차지 레벨 생성 회로,
    노멀 프리차지 레벨 생성회로보다 느린 상승시간으로 비트선 및 가상 GND선에 공급될 파워-온 시 프리차지 레벨을 생성하는 파워-온 시 프리차지 레벨 생성회로, 및
    전원 공급 시작시 파워-온 시 프리차지 레벨 생성회로에 의해 생성된 파워-온 시 프리차지 레벨을 프리차지 레벨 공급 회로에 공급한 후, 프리차지 레벨 공급회로를 통해 모든 비트선 및 가상 GND선을 파워-온 시 프리차지 레벨로 프리차징이 완료되었음을 인식하면, 프리차지 레벨을 노멀 프리차지 레벨 생성회로에 의해 생성된 노멀 프리차지 절환하여, 상기 노멀 프리차지 레벨을 프리차지 레벨 공급회로에 공급하는 프리차지 레벨 절환회로를 더 포함하는 동기식 반도체 기억장치.
KR1020000037584A 1999-07-02 2000-07-01 동기식 반도체 기억장치 KR100355950B1 (ko)

Applications Claiming Priority (2)

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FR2874734A1 (fr) * 2004-08-26 2006-03-03 St Microelectronics Sa Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit
US8329251B2 (en) * 2008-02-29 2012-12-11 University Of Southern California Method for preparing metal oxide crystalline nanoparticle films for dye sensitized solar cell photoanodes

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137720A (en) * 1997-11-26 2000-10-24 Cypress Semiconductor Corporation Semiconductor reference voltage generator having a non-volatile memory structure

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