CN105378851A - 半导体存储器装置 - Google Patents

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Abstract

根据一个实施例，半导体存储器装置包括：被连接到存储器单元阵列的第一字线；被连接到冗余区域的第二字线；被配置成基于行地址执行从第一字线中选择的第一行解码器；被配置成基于包括在行地址中的冗余地址来确定是否需要采用冗余区域的替代操作的判断电路；被配置成执行从第二字线中选择的第二行解码器；行地址包括以分时方法按顺序输入的第一行地址和第二行地址；第一行地址包括所有的冗余地址。

Description

半导体存储器装置
相关申请的交叉引用
本申请基于2013年3月22日提交的美国临时申请No.61/804,548，和2013年8月29日提交的美国专利申请No.14/014,183，并要求美国临时申请No.61/804,548和美国专利申请No.14/014,183的优先权，其全部内容通过引用并入本文。
技术领域
本发明的实施例涉及半导体存储装置。
背景技术
在诸如SDRAM的半导体存储器件中，通过例如连同激活命令输入行地址，以及连同读取命令/写入命令输入列地址来实施访问。然而，最近几年，地址的长度(位数)已经随着半导体存储器器件的存储容量的增加而增加。
附图说明
图1是根据第一实施例的MRAM的框图；
图2是存储器单元阵列和冗余区域的电路图；
图3是熔断器盒和冗余判断电路的电路图；
图4是MTJ元件的截面图；
图5是示出MRAM操作的时序图；
图6是示出根据第二实施例的MRAM操作的时序图；以及
图7是熔断器盒和冗余判断电路的电路图。
具体实施方式
通常，根据一个实施例，提供半导体存储器装置，其包括：
包括存储器单元的存储器单元阵列；
冗余区域，其包括用于存储器单元阵列中的故障单元的冗余单元；
连接到存储器单元阵列的第一字线；
连接到冗余区域的第二字线；
第一行解码器，其被配置成基于行地址执行从第一字线中选择；
判断电路，其被配置成基于包括在行地址中的冗余地址，来确定是否需要采用冗余区域的替代操作；以及
第二行解码器，其被配置成基于通过判断电路的确定结果执行从第二字线中选择；
其中行地址包括以分时方法按顺序输入的第一行地址和第二行地址；
第一行地址包括所有的冗余地址。
以下将采用参考附图来描述本发明的实施例。在以下描述中，通过相同的参考数字指示具有相同功能和配置的部件，并且仅当需要的时候提供重复描述。
以下将采取MRAM(磁性随机存取存储器)作为半导体存储器装置的示例来描述实施例。
[第一实施例]
[1.MRAM的配置]
[1-1.MRAM的基本配置]
图1是根据第一实施例的MRAM10的框图。MRAM10包括存储器单元阵列11，冗余区域12，用作为读取电路的读出放大器(S/A)13，用作为写入电路的写入驱动器(W/D)14，ECC(错误检查和修正)电路15，分页缓冲器(P/B)16，输入/输出电路17，标准行解码器18，冗余行解码器19，用作为故障地址存储器单元的熔断器盒20，冗余判断电路21，控制器22，行地址缓冲器23，列地址缓冲器24和地址接收器25。
存储器单元阵列11包括被布置在矩阵中的多个存储器单元。存储器单元阵列11包括被放置于其中的多个字线(标准字线)NWL<0:m>，多个位线和多个源线。将一个字线NWL，以及一对位线和源线连接到一个存储器单元。
提供冗余区域12以便修复发生在存储器单元阵列11中的故障存储器单元。冗余区域12具有比存储器单元阵列11更小的存储容量，但是具有与存储器单元阵列11的配置相同的配置。即冗余区域12包括被布置在矩阵中的多个冗余单元。冗余单元中的每个冗余单元具有与存储器单元的配置相同的配置。冗余区域12包括被布置在其中的多个字线(冗余字线)RWL<0:n>，以及被布置在其中并且与其存储器单元阵列11共用的多个位线和源线。将一个字线RWL，以及一对位线和源线连接到一个冗余单元。以一行(连接到一个字线RWL的一组存储器单元)或多行作为单位采用存储器单元阵列11来替代冗余区域12。
地址接收器25从外部电路接收地址ADD，时钟CLK和芯片选择信号CS。地址ADD包括行地址RA和列地址CA。将地址ADD和芯片选择信号CS发送到控制器22。将行地址RA发送到行地址缓冲器23。将列地址CA发送到列地址缓冲器24。
列地址缓冲器24从地址接收器25接收列地址CA。列地址缓冲器24发送列地址CA到读出放大器13，写入驱动器14，分页缓冲器16和输入/输出电路17。
行地址缓冲器23从地址接收器25接收行地址RA。行地址缓冲器23发送行地址RA<0:a>到标准行解码器18，并发送冗余行地址RA<x:y>到冗余判断电路21。冗余行地址RA<x:y>包括行地址RA<0:a>的一部分。
将标准行解码器18连接到被放置于存储器单元阵列11的多个字线NWL<0:m>中。标准行解码器18基于行地址RA<0:a>选择多个字线NWL<0:m>中的任意一个。
将冗余行解码器19连接到被放置于冗余区域12中的多个字线RWL<0:n>。冗余行解码器19基于从冗余判断电路21发出的信号HIT<0:n>选择多个字线RWL<0:n>中的任意一个。
熔断器盒20存储用于识别被连接到发生在存储器单元阵列11中的故障存储器单元的字线的地址(故障地址)。熔断器盒20包括被配置为存储故障地址的多个熔断器元件。熔断器盒20的具体配置将在下面描述。
冗余判断电路21将冗余行地址RA<x:y>与存储在熔断器盒20中的故障地址进行比较，从而产生信号HIT<0:n>和信号HITSUMB作为比较结果。将信号HIT<0:n>发送到冗余判断电路21。将信号HITSUMB发送到标准行解码器18。冗余判断电路21的具体配置将在下面描述。
将读出放大器13连接到多个位线。例如在电压检测方案的情况下，读出放大器13经由对应的位线BL将被施加到所选存储器单元的单元电压与参考电压进行比较，从而检测并且放大所选存储器单元中的数据。将写入驱动器14连接到多个位线和多个源线。写入驱动器14经由适合的位线和源线将数据写入所选存储器单元。
分页缓冲器16保持从输入/输出电路17发送的写入数据，和从读出放大器13发送的读出数据。
将输入/输出电路17连接到外部电路，以便执行向外部电路输出数据和从外部电路接收数据的过程。输入/输出电路17将从外部电路接收的输入数据作为写入数据发送到分页缓冲器。输入/输出电路17将从分页缓冲器16接收的读取数据作为输出数据发送到外部电路。
控制器22整体地控制MRAM10的操作。控制器22从外部电路接收时钟CLK。控制器22向读出放大器13，写入驱动器14，分页缓冲器16和输入/输出电路17提供各种控制信号以便控制这些电路的操作。
[1-2.存储器单元阵列和冗余区域的配置]
现在将描述存储器单元阵列11和冗余区域12的配置。图2是存储器单元阵列11和冗余区域12的电路图。存储器单元阵列11包括被布置在矩阵中的多个存储器单元MC。存储器单元阵列11包括多个字线NWL<0:m>，多个位线BL<0:i>和多个源线SL<0:i>。将存储器单元MC连接到一个字线NWL，以及一对位线BL和源线SL。
存储器单元MC包括磁阻效应元件(MTJ(磁性隧道结(MagneticTunnelJunction)元件)30和选择晶体管31。选择晶体管31包括例如N沟道MOSFET。将MTJ元件30的一端连接到对应的位线BL。将MTJ元件30的另一端连接到选择晶体管31的漏极。将选择晶体管31的栅极连接到对应的字线NWL。将选择晶体管31的源极连接到对应的源线SL。
冗余区域12包括被布置在矩阵中的多个冗余单元。冗余区域12包括多个字线RWL<0:n>，多个位线BL<0:i>和多个源线SL<0:i>。将冗余单元RC连接到一个字线RWL，以及一对位线BL和源线SL。冗余单元RC具有与存储器单元MC的配置相同的配置。
[1-3.熔断器盒和冗余判断电路的配置]
现在将描述熔断器盒20和冗余判断电路21的配置的示例。图3是熔断器盒20和冗余判断电路21的电路图。
熔断器盒20包括对应于多个字线RWL<0:n>的多个熔断器组FS<0:n>。每个熔断器组FS包括对应于冗余行地址RA<x:y>中的位数的多个熔断器单元50，以及一个使能熔断器单元51。每个熔断器单元50包括熔断器元件50A和比较器50B。例如，熔断器元件是激光熔断器(电熔断器)。使能熔断器单元51同样具有与熔断器单元50的配置相同的配置。
使能熔断器单元51用于确定是否使用包括该使能熔断器单元51的熔断器组FS。在使能熔断器单元51的熔断器元件中，编写指示是否使用熔断器组FS的信息。如果要使用熔断器组FS，则将使能熔断器单元51配置成输出“H”。
用于识别连接到被包括在存储器单元阵列11中的故障存储器单元的字线(即将要采用冗余区域12替换的存储器单元阵列11中的一个字线)的地址(故障地址)，在被包括于每个熔断器组FS的多个熔断器单元50中的多个熔断器元件50A的每个熔断器元件50A中编写。熔断器单元50(具体是比较器50B)将输入到熔断器单元50本身的地址位与存储在熔断器元件50A中的位做比较。如果地址位匹配所存储的位，则熔断器单元50输出“H”。
冗余判断电路21包括被连接到每个熔断器组FS的多个(例如两个)与非(NAND)门52A和52B，以及被连接到与非门52A和52B输出的异或(NOR)门53。冗余判断电路21进一步包括异或门54，该异或门54被连接到对应于多个字线RWL<0:n>的多个异或门53<0:n>。
如果存储在熔断器组FS<0>的故障地址匹配冗余行地址RA<x:y>，则冗余判断电路21判定(assert)信号HIT<0>(输出“H”)。信号HIT<1:n>与信号HIT<0>的操作类似。将信号HIT<0:n>发送到冗余行解码器19。最后，激活对应于所判定的信号HIT<α>的冗余字线RWL<α>。
此外，如果任何信号HIT<0:n>被判定，则冗余判断电路21判定信号HITSUMB(输出“L”)。将信号HITSUMB发送到标准行解码器18。处于“L”电平的信号HITSUMB意味着将要执行采用冗余区12的替代操作。因此，如果信号HITSUMB处于“L”电平，则标准行解码器18操作以避免激活字线NWL<0:m>。
[1-4.MTJ元件的结构]
现在将描述MTJ元件30的结构。图4是MTJ元件30的截面图。MTJ元件包括以该顺序堆叠的下电极40，存储层(memorylayer)(也称为自由层)41，非磁性层(隧道势垒层(tunnelbarrierlayer))42，参考层(也称为固定层)43和上电极44。其中存储层41和参考层43被堆叠的顺序可被颠倒。
存储层41和参考层43每层均由铁磁材料形成，隧道势垒层42所使用的例如是诸如MGO的绝缘材料。
存储层41和参考层43每层均具有垂直磁各向异性和等于垂直方向的易磁化的方向。存储层41和参考层43具有等于面内方向的磁化方向。
存储层41具有可变磁化方向(磁化方向反向)，参考层43具有不变的磁化方向(磁化方向固定)。设定参考层43具有充分高于存储层41的垂直磁各向异性能量的垂直磁各向异性能量。磁各向异性可以通过调整材料组合或薄膜厚度来设定。如上所述减小存储层41中的磁化反向电流，这样参考层中的磁化反向电流则大于存储层41中的磁化反向电流。因此，合成的MTJ元件30包括具有关于预定的写入电流变化的磁化方向的存储层41，以及具有关于预定的写入电流不变的磁化方向的参考层43。
本实施例使用其中写入电流直接通过MTJ元件30的自旋转移(spin-transfer)写入方案来控制MTJ元件30的磁化状态。取决于在存储层41的磁化和参考层43的磁化之间的相互关系是平行状态或非平行状态，可将MTJ元件30放置在低阻状态或高阻状态。
当从存储层41流向参考层43的写入电流经过MTJ元件30时，存储层41中的磁化和参考层43中的磁化之间的相互关系处于平行状态。在平行状态，MTJ元件30具有最低的电阻值，并被设定为低阻状态。例如，将MTJ元件30的低阻状态定义为数据“0”。
相反，当从参考层43流向存储层41的写入电流经过MTJ元件30时，存储层41中的磁化和参考层43中的磁化之间的相互关系处于非平行状态，在非平行状态，MTJ元件30具有最高的电阻值，并被设定为高阻状态。例如，将MTJ元件30的高阻状态定义为数据“1”。
由此，可将MTJ元件30用作为可存储1位数据(二进制数据)的存储元件。可以可选地对MTJ元件30的电阻状态和数据的分配进行设定。
在读取电压的施加期间，通过向MTJ元件30施加读取电流，以及基于从MTJ元件30流过的读取电流检测MTJ元件30的电阻值，从MTJ元件30读取数据。通过自旋转移将读取电流设定为充分小于超过其则磁化反向的域值。
[2.操作]
现在将描述如以上描述而配置的MRAM10的操作。图5是示出MRAM10的操作的时序图。MRAM10与从外部电路发送的时钟CLK同步操作。当存储器单元阵列11的存储容量扩展以增加可在数据读取操作和数据写入操作中通过行地址指定的行数时，行地址RA的位数相应地增加。因此在本实施例中，在存储器单元阵列11中用于从行(字线)中进行选择的行地址RA被分为第一行地址RA1和第二行地址RA2，其分别从外部电路输入到MRAM10。即第一行地址RA1和第二行地址RA2按这个顺序以分时方法从外部电路输入到MRAM10。
另外，在本实施例中，如果接收到第一行地址RA1，则执行冗余确定操作，并且随后接收第二行地址RA2。当获得所有行地址RA<0:a>时，执行利用行地址RA的除冗余确定操作外的操作。因此将第一行地址RA1配置成包括冗余行地址RA<x:y>。第二行地址RA2包括除第一行地址以外的所有行地址RA<0:a>。
首先，控制器22接收预激活(Pre-active)命令P-Act，并且行地址缓冲器23从外部电路接收第一行地址RA1。在下面描述的激活命令Act之前输入预激活命令P-Act，并且该预激活命令用于向MRAM10输入第一行地址RA1。随后，行地址缓冲器23发送第一行地址RA1到熔断器盒20和冗余判断电路21。
随后，熔断盒器20与冗余判断电路21执行冗余确定操作，该冗余确定操作确定存储在熔断器组FS中的故障地址是否与包括在第一行地址RA1中的冗余行地址RA<x:y>相匹配。具体地，每个熔断器组FS将存储在熔断器元件中的故障地址与冗余行地址RA<x:y>进行比较。如果地址匹配，则熔断器组FS输出处于“H”电平的信号HIT，并且如果地址不匹配，则熔断器组FS输出处于“L”电平的信号HIT。将信号HIT发送到冗余行解码器19。
此外，如果任意信号HIT<0:n>为“H”电平，则冗余判断电路21输出处于“L”电平的信号HITSUMB。如果所有信号HIT<0:n>为“L”电平，即未实施采用冗余区域12的替代，则冗余区域12输出处于“H”电平的信号HITSUMB。将信号HITSUMB发送到标准行解码器18。
随后，控制器22从外部电路接收激活命令Act。行地址缓冲器23从外部电路接收第二行地址RA2。激活命令Act允许执行在所选存储体中激活多个字线中的一个字线(所选的字线)以及从存储器单元阵列11读取数据到分页缓冲器16的过程。事实上，图1中示出的一个MRAM10对应于一个存储体，并且将多个存储体安装在基底上以便形成非易失性存储器。这时，获得包括第一行地址RA1和第二行地址RA2的所有行地址RA<0:a>。然后从行地址缓冲器23发送行地址RA<0:a>到标准行解码器18。
随后，只要信号HITSUMB处于“H”电平，则标准行解码器18使用行地址RA<0:a>来激活字线NWL<0:m>中的一个字线。如果所选字线出故障(信号HITSUMB处于“L”电平)，则采用冗余区域来更换字线。具体地，冗余解码器19基于信号HIT<0:n>激活字线RWL<0:n>中的一个字线。随后，读取放大器13从存储器单元阵列11读取数据。将读取数据经由ECC电路15写入分页缓冲器16。
随后，控制器22从外部电路接收读取命令或写入命令(R/W)。列地址缓冲器24从外部电路接收列地址CA。其后，控制器22在通过列地址CA指定的列上执行读取操作或写入操作。
[效果]
如上面详细描述的，第一实施例表述如下。将包括在行地址RA中的第一行地址RA1和第二行地址RA2以分时方法按该顺序输入到MRAM10。早先输入的第一行地址RA1被配置成包括与冗余替换操作相关的所有冗余地址。然后在第一行地址RA1的接收之后，立刻开始冗余替换操作。
因此，第一实施例允许在接收到激活命令Act之前执行冗余确定操作，从而实现冗余确定所需时间的显著减少。这使得从接收激活命令Act直到接收读取命令或写入命令之前的延迟时间tRCD(RAS到CAS延迟)减少，因此提高MRAM10的操作速度。
[第二实施例]
根据第二实施例，用于在存储器单元阵列11从行(字线)中选择的行地址RA被分为第一行地址RA1和第二行地址RA2。第一行地址RA1和第二行地址RA2分别从外部电路输入到MRAM10。也就是说第一行地址RA1和第二行地址RA2以分时方法按该顺序从外部电路输入到MRAM10。
此外，根据本实施例，第一行地址RA1被配置成包括冗余行地址RA<x:y>的一部分。第二行地址RA2包括除第一行地址RA1以外的所有行地址RA<0:a>。就是说，第二行地址也包括冗余行地址RA<x:y>的一部分。在接收到第一行地址RA1之后，则执行部分冗余确定操作。随后，根据接收第二行地址RA2来获得所有行地址RA<0:a>，MRAM执行冗余确定操作的所有剩余部分以及使用行地址RA的除冗余确定操作外的操作。
图6是示出根据第二实施例的MRAM10的操作的时序图。首先控制器22从外部电路接收预激活命令P-Act，并且行地址缓冲器23从外部电路接收第一行地址RA1。然后行地址缓冲器23发送第一行地址RA1到熔断器盒20和冗余确定电路21。
随后，熔断器盒20和冗余判断电路21执行确定存储在熔断器组FS中的故障地址是否与包括在第一行地址RA1中的冗余行地址RA<x:y>的一部分匹配的冗余确定操作，即熔断器盒20和冗余判断电路21执行冗余确定操作(图6中“PDop1”)的一部分。
随后，控制器22从外部电路接收激活命令Act。行地址缓冲器23从外部电路接收第二行地址RA2。在这时，获得包括第一行地址RA1和第二行地址RA2的所有行地址RA<0:a>,并且从行地址缓冲器23发送该所有行地址RA<0:a>到标准行解码器18。此外，将冗余行地址RA<x:y>的所有剩余部分从行地址缓冲器23发送到熔断器盒20和冗余判断电路21。
随后，熔断器盒20和冗余判断电路21使用冗余行地址RA<x:y>来执行冗余确定操作的所有剩余部分(图6中的“RDop2”)。
随后，标准行解码器18使用行地址RA<0:a>来激活所选择的字线。如果所选的字线出故障，则采用冗余区域12来替换字线。其后，读出放大器13从存储器单元阵列11读取数据，并且经由ECC电路15将读取数据写入分页缓冲器16。后续操作与第一实施例中的对应操作相同。
(熔断器盒20和冗余判断电路21的配置示例)
现在将描述熔断器盒20和冗余判断电路21的配置示例。图7是熔断器盒20和冗余判断电路21的电路图。图7的电路部分对应于冗余确定操作的关键路径。减少电路部分所需的处理时间很重要。
在本实施例中，与包括在第一行地址RA1中的冗余行地址(冗余行地址RA<x:y>的一部分)对应的熔断器组FS<0:n>中的第一熔断器组FS1<0:n>全部地以彼此之间短距离来布置。此外，与包括在第二行地址RA2的冗余行地址(冗余行地址RA<x:y>的所有剩余部分)对应的熔断器组FS<0:n>中的第二熔断器组FS2<0:n>全部地以彼此之间短距离来布置。另外，与早先输入并且涉及相对充分的计算时间的第一行地址RA1对应的第一熔断器组FS1<0:n>被布置为远离被配置为计算信号HIT<0:n>的电路(异或门53<0:n>)和被配置为计算信号HITSUMB的电路(异或门54)。与之后输入的第二行地址RA1相对应的第二熔断器组FS2<0:n>被布置为比第一熔断器组FS1<0:n>更靠近异或门53<0:n>和异或门54。
因此，当输入第二行地址RA2时，与第一行地址RA1相关的冗余确定操作(图7中的“RDop1”)已经完成。结果是在激活命令Act输入后执行的冗余确定操作(图6中的“RDop2”)仅是被布置为靠近异或门54的与第二熔断器组FS相关的运算过程。这实现在输入激活命令Act之后，冗余确定操作所需的时间减少。
(效果)
如上面详细描述的，根据第二实施例，包括在行地址RA中的第一行地址RA1和第二行地址RA2以分时方法按该顺序被输入到MRAM10。早先输入的第一行地址RA1被配置成与冗余替换操作相关的冗余地址的一部分。然后在接收第一行地址RA1之后，立刻开始冗余确定操作。
因此，第二实施例允许在接收到激活命令Act之前执行部分冗余确定操作，实现冗余确定所需时间的明显减少。这实现延迟时间tRCD的减小，因此提高MRAM10的操作速度。
此外，对应于第一行地址RA1的第一熔断器组FS1<0:n>被布置为远离被配置为计算信号HIT<0:n>的电路以及被配置为计算信号HITSUMB的电路。早先实施与第一熔断器组FS1<0:n>相关的运算过程。这实现与之后输入的第二行地址RA2相关的冗余确定操作所需的时间的进一步减小。
上面描述的每一个实施例都配置成将整个行地址RA分为两个地址，并且以分时方法输入地址。然而实施例并不局限于这种配置。整个行地址可以分为之后以分时方法输入的三个或多于三个的地址。与此相关的是，冗余行地址可在输入之前被分成两个或多于两个的地址。
此外，上面描述的每一个实施例都采取MRAM作为半导体存储器装置的示例。然而实施例并不限于MRAM，而可适用于任何其它诸如SDRAM(同步的DRAM)的存储器。
虽然已经描述了特定的实施例，但这些实施例仅通过示例的方式而提出，而并非旨在限定本发明的范围。事实上，本文所描述的新颖的实施例可以以各种其它形式体现；此外，可做出以本文所描述实施例的方式的各种省略，替代和修改，而不偏离本发明的精神。所附权利要求及其等价物旨在覆盖如将落入本发明的范围和精神内的这些形式和修改。

Claims (13)

1.一种半导体存储器装置，包括：
存储器单元阵列，其包括存储器单元；
冗余区域，其包括用于所述存储器单元阵列中的故障单元的冗余单元；
第一字线，其连接到所述存储器单元阵列；
第二字线，其连接到所述冗余区域；
第一行解码器，其被配置成基于行地址，执行从所述第一字线中选择；
判断电路，其被配置成基于包括在所述行地址中的冗余地址，来确定是否需要采用所述冗余区域的替换操作；以及
第二行解码器，其被配置成基于通过所述判断电路的确定结果，执行从第二字线中选择，
其中，所述行地址包括以分时方法按顺序输入的第一行地址和第二行地址，以及
所述第一行地址包含所有的所述冗余地址。
2.如权利要求1所述的装置，其中在输入所述第一行地址后，所述判断电路立即启动确定操作；
3.如权利要求1所述的装置，进一步包括熔断器组，所述熔断器组被配置成存储识别连接到所述存储器单元阵列中的所述故障单元的字线的故障地址。
其中所述判断电路确定所述冗余地址是否与存储在所述熔断器组中的所述故障地址中的一个故障地址匹配。
4.如权利要求1所述的装置，其中
所述第一行地址与第一命令一起输入，以及
所述第二行地址与第二命令一起输入。
5.如权利要求4所述的装置，其中所述第二命令是用于从连接到对应于所述行地址的字线的一组存储器单元中读取数据的激活命令。
6.如权利要求1所述的装置，其中所述存储器单元中的每个存储器单元包括磁阻效应元件。
7.一种半导体存储器装置，包括：
存储器单元阵列，其包括存储器单元；
冗余区域，其包括用于所述存储器单元阵列中的故障单元的冗余单元；
第一字线，其被连接到所述存储器单元阵列；
第二字线，其被连接到所述冗余区域；
第一行解码器，其被配置成基于行地址执行从所述第一字线中选择；
判断电路，其被配置成基于包括在所述行地址中的冗余地址，来确定是否需要采用所述冗余区域的替换操作；以及
第二行解码器，其被配置成基于通过所述判断电路的确定结果，执行从所述第二字线中选择，
其中所述行地址包括以分时方法按顺序输入的第一行地址和第二行地址；以及
所述第一行地址包括所述冗余地址的一部分。
8.如权利要求7所述的装置，其中在输入所述第一行地址之后，所述判断电路立即启动确定操作；
9.如权利要求7所述的装置，进一步包括熔断器组，所述熔断器组被配置成存储识别连接到所述存储器单元阵列中的故障单元的字线的故障地址。
其中所述判断电路确定所述冗余地址是否与存储在所述熔断器组中的所述故障地址中的一个故障地址匹配。
10.如权利要求9所述的装置，其中
所述熔断器组中的每个熔断器组包括熔断器元件；
包括在所述熔断器组中并且与所述第一行地址相关的第一组熔断器元件被布置为远离被配置为确定地址之间的匹配的运算电路，以及
包括在所述熔断器组中并且与所述第二行地址相关的第二组熔断器元件被布置为比所述第一组熔断器元件更靠近所述运算电路。
11.如权利要求7所述的装置，其中
所述第一行地址与第一命令一起输入，
所述第二行地址与第二命令一起输入。
12.如权利要求11所述的装置，其中所述第二命令是用于从被连接到对应于所述行地址的字线的一组存储器单元中读取数据的激活命令。
13.如权利要求7所述的装置，其中所述存储器单元中的每个存储器单元包括磁阻效应元件。
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