JP2001256795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001256795A JP2001256795A JP2000069233A JP2000069233A JP2001256795A JP 2001256795 A JP2001256795 A JP 2001256795A JP 2000069233 A JP2000069233 A JP 2000069233A JP 2000069233 A JP2000069233 A JP 2000069233A JP 2001256795 A JP2001256795 A JP 2001256795A
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Abstract
(57)【要約】
【課題】 メモリセルの不良部分を救済する効率を向上
できる半導体記憶装置を提供すること。 【解決手段】 複数の置換単位に分割され、これら置換
単位の少なくとも１つを冗長部分とするメモリセルアレ
イ１と、複数の置換単位のうち、冗長部分を除いた置換
単位中のアドレスを選択する複数の通常デコード回路１
３を含む通常デコーダ３と、冗長部分中のアドレスを選
択する複数の冗長デコード回路１５を含む冗長デコーダ
５とを具備し、通常デコード回路１３、および冗長デコ
ード回路１５それぞれに、これら回路の出力を、アドレ
ス信号の論理に関わらずに、ある値に固定するフューズ
を備える。
できる半導体記憶装置を提供すること。 【解決手段】 複数の置換単位に分割され、これら置換
単位の少なくとも１つを冗長部分とするメモリセルアレ
イ１と、複数の置換単位のうち、冗長部分を除いた置換
単位中のアドレスを選択する複数の通常デコード回路１
３を含む通常デコーダ３と、冗長部分中のアドレスを選
択する複数の冗長デコード回路１５を含む冗長デコーダ
５とを具備し、通常デコード回路１３、および冗長デコ
ード回路１５それぞれに、これら回路の出力を、アドレ
ス信号の論理に関わらずに、ある値に固定するフューズ
を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、冗長部分付きの
半導体記憶装置に関する。
半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置においては、冗長部分、
即ち冗長セルおよび冗長セルの制御回路を設けておき、
メモリセルの一部が不良であった場合、その不良セル
を、冗長セルに置き換えることにより、製造時の良品率
（歩留り）の向上を図る、ということが広く行われてい
る。
即ち冗長セルおよび冗長セルの制御回路を設けておき、
メモリセルの一部が不良であった場合、その不良セル
を、冗長セルに置き換えることにより、製造時の良品率
（歩留り）の向上を図る、ということが広く行われてい
る。
【０００３】図５は従来の冗長部分付き半導体記憶装置
を示すブロック図、図６は図５に示す装置の論理回路図
である。
を示すブロック図、図６は図５に示す装置の論理回路図
である。
【０００４】図５、図６に示すように、冗長部分は、半
導体記憶装置毎に定められた一定の数のローまたはカラ
ムからなる単位（以下、置換単位という）で構成されて
いる。不良部分は、置換単位毎に冗長部分に置き換えら
れる。図５では、冗長部分が１セットの例を示している
が、実際には冗長部分が複数セット設けられることが一
般的である。
導体記憶装置毎に定められた一定の数のローまたはカラ
ムからなる単位（以下、置換単位という）で構成されて
いる。不良部分は、置換単位毎に冗長部分に置き換えら
れる。図５では、冗長部分が１セットの例を示している
が、実際には冗長部分が複数セット設けられることが一
般的である。
【０００５】図５、図６に示す装置の動作を簡単に説明
する。
する。
【０００６】メモリセルの一部に不良があった場合、そ
の不良部分のアドレス（本例では２ Nセットの置換単位
のうち、１セットを選択するアドレス）に応じて、アド
レスフューズ１０１を切り、さらに冗長部分を使用する
ことを表すためのイネーブルフューズ１０２を切る。
の不良部分のアドレス（本例では２ Nセットの置換単位
のうち、１セットを選択するアドレス）に応じて、アド
レスフューズ１０１を切り、さらに冗長部分を使用する
ことを表すためのイネーブルフューズ１０２を切る。
【０００７】この状態のとき、不良部分のアドレスに対
してアクセスが行われると、冗長部分を使用するための
ヒット信号がオン（“Ｈ”レベル）になる。このヒット
信号は冗長デコーダ１０４に入力され、その反転信号は
通常デコーダ１０３に入力される。これにより、通常デ
コーダ１０３中に、２M個設けられた通常デコード回路
１０５はそれぞれディスエーブルされ、冗長デコーダ１
０４中に２M個設けられた冗長デコード回路１０６がイ
ネーブルされる。
してアクセスが行われると、冗長部分を使用するための
ヒット信号がオン（“Ｈ”レベル）になる。このヒット
信号は冗長デコーダ１０４に入力され、その反転信号は
通常デコーダ１０３に入力される。これにより、通常デ
コーダ１０３中に、２M個設けられた通常デコード回路
１０５はそれぞれディスエーブルされ、冗長デコーダ１
０４中に２M個設けられた冗長デコード回路１０６がイ
ネーブルされる。
【０００８】このようにして、不良部分のアドレスに対
して割り当てられたメモリセルがアクセスされないよう
にし、代わりに冗長部分のメモリセルがアクセスされる
ようにしている。図７（Ａ）、図７（Ｂ）にそれぞれ、
通常デコード回路１０５、冗長デコード回路１０６の回
路図を示しておく。
して割り当てられたメモリセルがアクセスされないよう
にし、代わりに冗長部分のメモリセルがアクセスされる
ようにしている。図７（Ａ）、図７（Ｂ）にそれぞれ、
通常デコード回路１０５、冗長デコード回路１０６の回
路図を示しておく。
【０００９】上記装置において、冗長部分を使用するか
否かのチェックは、メモリセルへのアクセスの度に毎回
行われる。このように毎回チェックすることで、ヒット
信号がオン（“Ｈ”レベル）になったときのみ、通常デ
コード回路１０５をそれぞれディスエーブルし、冗長デ
コード回路１０６をそれぞれイネーブルすることができ
る。
否かのチェックは、メモリセルへのアクセスの度に毎回
行われる。このように毎回チェックすることで、ヒット
信号がオン（“Ｈ”レベル）になったときのみ、通常デ
コード回路１０５をそれぞれディスエーブルし、冗長デ
コード回路１０６をそれぞれイネーブルすることができ
る。
【００１０】しかし、ヒット信号を生成するためのアド
レスフューズ、イネーブルフューズおよびコンパレータ
等の回路は、メモリセルおよびデコーダのレイアウトの
都合上、デコーダの端に配置されることが多い。このた
め、ヒット信号は、最長で、デコーダの端から端まで形
成された長い配線を経由して通常デコード回路１０５や
冗長デコード回路１０６に入力されることになり、その
配線遅延が大きくなる。この配線遅延のため、冗長部分
を使用する際、不良部分のアドレスに対応したデコード
回路のロジックが確定するまでの時間が増大し、不良部
分のアドレスへのアクセスのみ、他のアドレスへのアク
セスに比べて遅くなってしまう、という問題がある。
レスフューズ、イネーブルフューズおよびコンパレータ
等の回路は、メモリセルおよびデコーダのレイアウトの
都合上、デコーダの端に配置されることが多い。このた
め、ヒット信号は、最長で、デコーダの端から端まで形
成された長い配線を経由して通常デコード回路１０５や
冗長デコード回路１０６に入力されることになり、その
配線遅延が大きくなる。この配線遅延のため、冗長部分
を使用する際、不良部分のアドレスに対応したデコード
回路のロジックが確定するまでの時間が増大し、不良部
分のアドレスへのアクセスのみ、他のアドレスへのアク
セスに比べて遅くなってしまう、という問題がある。
【００１１】このような問題を解決した半導体記憶装置
を、図８、図９に示す。
を、図８、図９に示す。
【００１２】図８、図９に示す装置では、例えば２Nセ
ットの置換単位のうち、１セットを選択するためのデコ
ーダ（本例ではプリデコーダ）１１１中にディスエーブ
ルフューズを設ける。具体的には、プリデコーダ１１１
中には、２N個のプリデコード回路１１２が設けられ、
その一つ一つにディスエーブルフューズを設ける。ディ
スエーブルフューズ付きのプリデコード回路１１２の回
路図を、図１０（Ａ）に示す。また、参考のため、置換
単位中アドレス選択用プリデコーダ１１３中に設けられ
た２N個のプリデコード回路１１４の回路図を、図１０
（Ｂ）に示しておく。
ットの置換単位のうち、１セットを選択するためのデコ
ーダ（本例ではプリデコーダ）１１１中にディスエーブ
ルフューズを設ける。具体的には、プリデコーダ１１１
中には、２N個のプリデコード回路１１２が設けられ、
その一つ一つにディスエーブルフューズを設ける。ディ
スエーブルフューズ付きのプリデコード回路１１２の回
路図を、図１０（Ａ）に示す。また、参考のため、置換
単位中アドレス選択用プリデコーダ１１３中に設けられ
た２N個のプリデコード回路１１４の回路図を、図１０
（Ｂ）に示しておく。
【００１３】図８、図９に示す装置の動作を簡単に説明
する。
する。
【００１４】メモリセルの一部に不良があった場合、そ
の不良部分のアドレス（本例では２ Nセットの置換単位
のうち、１セットを選択するアドレス）に応じて、アド
レスフューズ１０１を切り、さらに冗長部分を使用する
ことを表すためのイネーブルフューズ１０２を切る。
の不良部分のアドレス（本例では２ Nセットの置換単位
のうち、１セットを選択するアドレス）に応じて、アド
レスフューズ１０１を切り、さらに冗長部分を使用する
ことを表すためのイネーブルフューズ１０２を切る。
【００１５】さらに、上記不良部分のアドレスに対応す
るプリデコード回路１１２のディスエーブルフューズを
切り、このプリデコード回路１１２の出力を“Ｌ”レベ
ルに固定する。これにより、出力が“Ｌ”レベルに固定
されたプリデコード回路１１２により選択される通常デ
コード回路１０５がディスエーブルされ、冗長デコード
回路１０６がイネーブルされる。
るプリデコード回路１１２のディスエーブルフューズを
切り、このプリデコード回路１１２の出力を“Ｌ”レベ
ルに固定する。これにより、出力が“Ｌ”レベルに固定
されたプリデコード回路１１２により選択される通常デ
コード回路１０５がディスエーブルされ、冗長デコード
回路１０６がイネーブルされる。
【００１６】このようにして、前記不良部分のアドレス
に対して割り当てられたメモリセルはアクセスされない
ようにし、代わりに冗長部分のメモリセルがアクセスさ
れるようにする。
に対して割り当てられたメモリセルはアクセスされない
ようにし、代わりに冗長部分のメモリセルがアクセスさ
れるようにする。
【００１７】冗長部分を、図８、図９に示すように構成
した場合、図５、図６に示す構成と比較し、ヒット信号
を通常デコード回路１０５に入力しないので、ヒット信
号の配線遅延により、不良部分のアドレスへのアクセス
が遅くなってしまう、という問題を解決することができ
る。
した場合、図５、図６に示す構成と比較し、ヒット信号
を通常デコード回路１０５に入力しないので、ヒット信
号の配線遅延により、不良部分のアドレスへのアクセス
が遅くなってしまう、という問題を解決することができ
る。
【００１８】
【発明が解決しようとする課題】しかし、図８、図９に
示す装置においても、以下のような問題がある。
示す装置においても、以下のような問題がある。
【００１９】不良部分を含むメモリセルを、冗長部分の
メモリセルと置き換える際、レイアウトの対称性等の整
合のため、まとまった数のメモリセルの単位で、冗長部
分と置き換える場合がある。これは、特にカラム置き換
えの場合に行われる。この場合、置き換えに使用する冗
長部分のメモリセルにも不良がないとは限らないため、
冗長部分に置き換える単位が大きいと、置き換えた先の
冗長部分のメモリセルに不良がある可能性が大きくな
り、その結果、メモリセルの不良部分を救済する効率が
低下してしまう、という問題がある。
メモリセルと置き換える際、レイアウトの対称性等の整
合のため、まとまった数のメモリセルの単位で、冗長部
分と置き換える場合がある。これは、特にカラム置き換
えの場合に行われる。この場合、置き換えに使用する冗
長部分のメモリセルにも不良がないとは限らないため、
冗長部分に置き換える単位が大きいと、置き換えた先の
冗長部分のメモリセルに不良がある可能性が大きくな
り、その結果、メモリセルの不良部分を救済する効率が
低下してしまう、という問題がある。
【００２０】この発明は、上記の事情に鑑み為されたも
ので、メモリセルの不良部分を救済する効率を向上でき
る半導体記憶装置を提供することを目的とする。
ので、メモリセルの不良部分を救済する効率を向上でき
る半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係る半導体記憶装置は、複
数の置換単位に分割され、これら置換単位の少なくとも
１つを冗長部分とするメモリセルアレイと、前記複数の
置換単位のうち、前記冗長部分を除いた前記置換単位中
のアドレスを選択する複数のデコード回路を含む通常デ
コーダと、前記冗長部分中のアドレスを選択する複数の
デコード回路を含む冗長デコーダとを具備する。そし
て、前記通常デコーダに含まれた前記複数のデコード回
路、および前記冗長デコーダに含まれた前記複数のデコ
ード回路それぞれに、これら回路の出力を、アドレス信
号の論理に関わらずに、ある値に固定する素子を備えた
ことを特徴としている。
に、この発明の第１の態様に係る半導体記憶装置は、複
数の置換単位に分割され、これら置換単位の少なくとも
１つを冗長部分とするメモリセルアレイと、前記複数の
置換単位のうち、前記冗長部分を除いた前記置換単位中
のアドレスを選択する複数のデコード回路を含む通常デ
コーダと、前記冗長部分中のアドレスを選択する複数の
デコード回路を含む冗長デコーダとを具備する。そし
て、前記通常デコーダに含まれた前記複数のデコード回
路、および前記冗長デコーダに含まれた前記複数のデコ
ード回路それぞれに、これら回路の出力を、アドレス信
号の論理に関わらずに、ある値に固定する素子を備えた
ことを特徴としている。
【００２２】また、この発明の第２の態様に係る半導体
記憶装置は、複数の置換単位に分割され、これら置換単
位の少なくとも１つを冗長部分とするメモリセルアレイ
と、前記冗長部分を除いた前記置換単位それぞれに対応
して設けられ、前記冗長部分を除いた前記置換単位を選
択する第１のアドレス信号、および前記置換単位中のア
ドレスを選択する第２のアドレス信号をデコードし、前
記冗長部分を除いた前記置換単位中のアドレスを選択す
る複数のデコード回路を含む通常デコーダと、前記第１
のアドレス信号を不良アドレスと比較し、これらが一致
したとき、ヒット信号を出力するコンパレータと、前記
冗長部分に対応して設けられ、前記ヒット信号および前
記第２のアドレス信号をデコードし、前記冗長部分中の
アドレスを選択する複数のデコード回路を含む冗長デコ
ーダとを具備する。そして、前記通常デコーダに含まれ
た前記複数のデコード回路、および前記冗長デコーダに
含まれた前記複数のデコード回路それぞれに、これら回
路の出力を、前記第１、第２のアドレス信号、およびヒ
ット信号の論理に関わらずに、ある値に固定する素子を
備えたことを特徴としている。
記憶装置は、複数の置換単位に分割され、これら置換単
位の少なくとも１つを冗長部分とするメモリセルアレイ
と、前記冗長部分を除いた前記置換単位それぞれに対応
して設けられ、前記冗長部分を除いた前記置換単位を選
択する第１のアドレス信号、および前記置換単位中のア
ドレスを選択する第２のアドレス信号をデコードし、前
記冗長部分を除いた前記置換単位中のアドレスを選択す
る複数のデコード回路を含む通常デコーダと、前記第１
のアドレス信号を不良アドレスと比較し、これらが一致
したとき、ヒット信号を出力するコンパレータと、前記
冗長部分に対応して設けられ、前記ヒット信号および前
記第２のアドレス信号をデコードし、前記冗長部分中の
アドレスを選択する複数のデコード回路を含む冗長デコ
ーダとを具備する。そして、前記通常デコーダに含まれ
た前記複数のデコード回路、および前記冗長デコーダに
含まれた前記複数のデコード回路それぞれに、これら回
路の出力を、前記第１、第２のアドレス信号、およびヒ
ット信号の論理に関わらずに、ある値に固定する素子を
備えたことを特徴としている。
【００２３】また、この発明の第３の態様に係る半導体
記憶装置は、複数の置換単位に分割され、これら置換単
位の少なくとも１つを冗長部分とするメモリセルアレイ
と、前記冗長部分を除いた前記置換単位を選択する第１
のアドレス信号をプリデコードし、第１のプリデコード
アドレス信号を出力する第１のプリデコーダと、前記置
換単位中のアドレスを選択する第２のアドレス信号をプ
リデコードし、第２のプリデコードアドレス信号を出力
する第２のプリデコーダと、前記冗長部分を除いた前記
置換単位それぞれに対応して設けられ、前記第１のプリ
デコードアドレス信号および第２のプリデコードアドレ
ス信号をデコードし、前記冗長部分を除いた前記置換単
位中のアドレスを選択する複数のデコード回路を含む通
常デコーダと、前記冗長部分を除いた前記置換単位のう
ち、不良な置換単位に対応する不良アドレスを記憶する
不良アドレス記憶回路と、前記第１のアドレス信号、も
しくは前記第１のプリデコードアドレス信号を前記不良
アドレスと比較し、これらが一致したとき、ヒット信号
を出力するコンパレータと、前記冗長部分に対応して設
けられ、前記ヒット信号および前記第２のプリデコード
アドレス信号をデコードし、前記冗長部分中のアドレス
を選択する複数のデコード回路を含む冗長デコーダとを
具備する。そして、前記通常デコーダに含まれた前記複
数のデコード回路、および前記冗長デコーダに含まれた
前記複数のデコード回路それぞれに、これら回路の出力
を、前記第１、第２のプリデコードアドレス信号、およ
びヒット信号の論理に関わらずに、ある値に固定する素
子を備えたことを特徴としている。
記憶装置は、複数の置換単位に分割され、これら置換単
位の少なくとも１つを冗長部分とするメモリセルアレイ
と、前記冗長部分を除いた前記置換単位を選択する第１
のアドレス信号をプリデコードし、第１のプリデコード
アドレス信号を出力する第１のプリデコーダと、前記置
換単位中のアドレスを選択する第２のアドレス信号をプ
リデコードし、第２のプリデコードアドレス信号を出力
する第２のプリデコーダと、前記冗長部分を除いた前記
置換単位それぞれに対応して設けられ、前記第１のプリ
デコードアドレス信号および第２のプリデコードアドレ
ス信号をデコードし、前記冗長部分を除いた前記置換単
位中のアドレスを選択する複数のデコード回路を含む通
常デコーダと、前記冗長部分を除いた前記置換単位のう
ち、不良な置換単位に対応する不良アドレスを記憶する
不良アドレス記憶回路と、前記第１のアドレス信号、も
しくは前記第１のプリデコードアドレス信号を前記不良
アドレスと比較し、これらが一致したとき、ヒット信号
を出力するコンパレータと、前記冗長部分に対応して設
けられ、前記ヒット信号および前記第２のプリデコード
アドレス信号をデコードし、前記冗長部分中のアドレス
を選択する複数のデコード回路を含む冗長デコーダとを
具備する。そして、前記通常デコーダに含まれた前記複
数のデコード回路、および前記冗長デコーダに含まれた
前記複数のデコード回路それぞれに、これら回路の出力
を、前記第１、第２のプリデコードアドレス信号、およ
びヒット信号の論理に関わらずに、ある値に固定する素
子を備えたことを特徴としている。
【００２４】上記構成を有する半導体記憶装置である
と、通常デコーダ、冗長デコーダ双方に設けられた、置
換単位中のアドレスを選択する複数のデコード回路それ
ぞれに、これら回路の出力を、アドレス信号の論理に関
わらずに、ある値に固定する素子を備えている。このた
め、通常部分中に発生した不良部分は、置換単位中で、
さらに必要最低限に絞り込んで、冗長部分に置き換える
ことが可能となる。この結果、冗長部分中に不良部分が
あった場合でも、この不良部分のアドレスが、通常部分
中に発生した不良部分のアドレスに合致しない限り、置
き換えが可能となる。よって、救済効率は、従来装置に
比較して向上する。
と、通常デコーダ、冗長デコーダ双方に設けられた、置
換単位中のアドレスを選択する複数のデコード回路それ
ぞれに、これら回路の出力を、アドレス信号の論理に関
わらずに、ある値に固定する素子を備えている。このた
め、通常部分中に発生した不良部分は、置換単位中で、
さらに必要最低限に絞り込んで、冗長部分に置き換える
ことが可能となる。この結果、冗長部分中に不良部分が
あった場合でも、この不良部分のアドレスが、通常部分
中に発生した不良部分のアドレスに合致しない限り、置
き換えが可能となる。よって、救済効率は、従来装置に
比較して向上する。
【００２５】
【発明の実施の形態】以下、この発明の一実施形態を、
図面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
図面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００２６】図１はこの発明の一実施形態に係る冗長部
分付き半導体記憶装置の基本構成を示すブロック図であ
る。
分付き半導体記憶装置の基本構成を示すブロック図であ
る。
【００２７】図１に示すように、メモリセルアレイ１
は、複数セットの置換単位に分割されている。これら置
換単位の少なくとも１つは冗長部分であり、これ以外は
通常部分である。本例では通常部分が２Nセットの置換
単位を含み、冗長部分が１セットの置換単位を含む場合
を想定している。
は、複数セットの置換単位に分割されている。これら置
換単位の少なくとも１つは冗長部分であり、これ以外は
通常部分である。本例では通常部分が２Nセットの置換
単位を含み、冗長部分が１セットの置換単位を含む場合
を想定している。
【００２８】プリデコーダ２はＮ本のアドレス信号をプ
リデコードする。Ｎ本のアドレス信号は２Nセットの置
換単位のうち、１セットを選択する。プリデコーダ２か
ら出力された２N本のプリデコードアドレス信号ＸＢ
は、２Nセットの置換単位毎に設けられた通常デコーダ
３のうち、対応するものに入力される。これにより、２
Nセットの通常デコーダ３のうち、１セットが選択され
る。
リデコードする。Ｎ本のアドレス信号は２Nセットの置
換単位のうち、１セットを選択する。プリデコーダ２か
ら出力された２N本のプリデコードアドレス信号ＸＢ
は、２Nセットの置換単位毎に設けられた通常デコーダ
３のうち、対応するものに入力される。これにより、２
Nセットの通常デコーダ３のうち、１セットが選択され
る。
【００２９】プリデコーダ４はＭ本のアドレス信号をプ
リデコードする。Ｍ本のアドレス信号は各置換単位中そ
れぞれに定められた２M個のアドレスのうち、１個のア
ドレスを選択する。プリデコーダ４から出力された２M
本のプリデコードアドレス信号ＸＡは、２Nセットの通
常デコーダ３、および１セットの冗長デコーダ５に共通
に入力される。これにより、各置換単位中に定められた
２M個のアドレスのうち、１個のアドレスが選択され
る。
リデコードする。Ｍ本のアドレス信号は各置換単位中そ
れぞれに定められた２M個のアドレスのうち、１個のア
ドレスを選択する。プリデコーダ４から出力された２M
本のプリデコードアドレス信号ＸＡは、２Nセットの通
常デコーダ３、および１セットの冗長デコーダ５に共通
に入力される。これにより、各置換単位中に定められた
２M個のアドレスのうち、１個のアドレスが選択され
る。
【００３０】コンパレータ６はイネーブルフューズ７が
切られているときイネーブルされ、切られていないとき
ディスエーブルされる。イネーブル状態のとき、コンパ
レータ６は、Ｎ本のアドレス信号を、Ｎ個のアドレスフ
ューズ８にプログラムされた不良アドレスの情報と比較
する。この比較の結果、例えばＮ本のアドレス信号が不
良アドレスの情報に一致したとき、例えば“Ｈ”レベル
のヒット信号を出力する。ヒット信号は冗長デコーダ５
に入力される。
切られているときイネーブルされ、切られていないとき
ディスエーブルされる。イネーブル状態のとき、コンパ
レータ６は、Ｎ本のアドレス信号を、Ｎ個のアドレスフ
ューズ８にプログラムされた不良アドレスの情報と比較
する。この比較の結果、例えばＮ本のアドレス信号が不
良アドレスの情報に一致したとき、例えば“Ｈ”レベル
のヒット信号を出力する。ヒット信号は冗長デコーダ５
に入力される。
【００３１】図２は図１に示す装置の一論理回路例を示
す論理回路図である。なお、図２では、Ｎ＝２、Ｍ＝２
の場合を想定している。
す論理回路図である。なお、図２では、Ｎ＝２、Ｍ＝２
の場合を想定している。
【００３２】図２に示すように、通常デコーダ３はそれ
ぞれ、２M個（図２の例では４個）の通常デコード回路
１３を含み、冗長デコーダ５も同様に、２M個（図２の
例では４個）の冗長デコード回路１５を含む。これら通
常デコード回路１３、および冗長デコード回路１５はそ
れぞれ、置換単位中に定められた２M個のアドレスのう
ち、一個を選択する。これら通常デコード回路１３、お
よび冗長デコード回路１５にはそれぞれ、ディスエーブ
ルフューズが取り付けられている。
ぞれ、２M個（図２の例では４個）の通常デコード回路
１３を含み、冗長デコーダ５も同様に、２M個（図２の
例では４個）の冗長デコード回路１５を含む。これら通
常デコード回路１３、および冗長デコード回路１５はそ
れぞれ、置換単位中に定められた２M個のアドレスのう
ち、一個を選択する。これら通常デコード回路１３、お
よび冗長デコード回路１５にはそれぞれ、ディスエーブ
ルフューズが取り付けられている。
【００３３】図３（Ａ）は通常デコード回路１３の一回
路例を示す回路図、図３（Ｂ）は冗長デコード回路１５
の一回路例を示す回路図である。
路例を示す回路図、図３（Ｂ）は冗長デコード回路１５
の一回路例を示す回路図である。
【００３４】図３（Ａ）に示すように、通常デコード回
路１３は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭ
ＯＳ）２１、２２、ディスエーブルフューズ２３、Ｎチ
ャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）２４、２
５、およびラッチ回路２６を含む。ＰＭＯＳ２１、２２
は、高電位電源Ｖｃｃと出力ノード２７との間に並列接
続されている。ディスエーブルフューズ２３の一端は、
出力ノード２７に接続されている。このディスエーブル
フューズ２３は、ポリシリコン、またはメタルを用いて
形成される。ＮＭＯＳ２４、２５は、ディスエーブルフ
ューズ２３の他端と低電位電源Ｖｓｓとの間に直列に接
続されている。ラッチ回路２６の入力は出力ノード２７
に接続されている。プリデコードアドレス信号ＸＡ、お
よびプリデコードアドレス信号ＸＢはそれぞれ、ＰＭＯ
Ｓ２１、２２、ＮＭＯＳ２３、２４のゲートにそれぞれ
入力される。
路１３は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭ
ＯＳ）２１、２２、ディスエーブルフューズ２３、Ｎチ
ャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）２４、２
５、およびラッチ回路２６を含む。ＰＭＯＳ２１、２２
は、高電位電源Ｖｃｃと出力ノード２７との間に並列接
続されている。ディスエーブルフューズ２３の一端は、
出力ノード２７に接続されている。このディスエーブル
フューズ２３は、ポリシリコン、またはメタルを用いて
形成される。ＮＭＯＳ２４、２５は、ディスエーブルフ
ューズ２３の他端と低電位電源Ｖｓｓとの間に直列に接
続されている。ラッチ回路２６の入力は出力ノード２７
に接続されている。プリデコードアドレス信号ＸＡ、お
よびプリデコードアドレス信号ＸＢはそれぞれ、ＰＭＯ
Ｓ２１、２２、ＮＭＯＳ２３、２４のゲートにそれぞれ
入力される。
【００３５】図３（Ｂ）に示すように、冗長デコード回
路１５は、通常デコード回路１３と、同様の回路であ
る。異なるところは、ＰＭＯＳ２１、２２、ＮＭＯＳ２
３、２４のゲートに、プリデコードアドレス信号ＸＢの
代わりに、ヒット信号ＨＩＴが入力されることである。
路１５は、通常デコード回路１３と、同様の回路であ
る。異なるところは、ＰＭＯＳ２１、２２、ＮＭＯＳ２
３、２４のゲートに、プリデコードアドレス信号ＸＢの
代わりに、ヒット信号ＨＩＴが入力されることである。
【００３６】次に、第１の実施形態に係る装置の動作を
説明する。
説明する。
【００３７】メモリセルアレイ１に不良部分があった場
合、イネーブルフューズ７を切り、コンパレータ６をイ
ネーブルする。さらに不良部分が存在する置換単位を選
択するアドレスに応じて、アドレスフューズ８を切り、
この不良部分のアドレスがアクセスされたとき、ヒット
信号HITが“Ｈ”レベルとなるようにする。
合、イネーブルフューズ７を切り、コンパレータ６をイ
ネーブルする。さらに不良部分が存在する置換単位を選
択するアドレスに応じて、アドレスフューズ８を切り、
この不良部分のアドレスがアクセスされたとき、ヒット
信号HITが“Ｈ”レベルとなるようにする。
【００３８】また、不良部分が存在する置換単位に含ま
れた通常デコード回路１３のうち、不良部分を選択する
通常デコード回路１３のディスエーブルフューズ２３を
切る。これにより、不良部分を選択する通常デコード回
路１３はディスエーブルされる。つまり、ディスエーブ
ルフューズ２３が切られたとき、通常デコード回路１３
は、プリデコードアドレス信号ＸＡ、ＸＢの論理に関わ
らずに、その出力を常に“Ｌ”レベルとする。
れた通常デコード回路１３のうち、不良部分を選択する
通常デコード回路１３のディスエーブルフューズ２３を
切る。これにより、不良部分を選択する通常デコード回
路１３はディスエーブルされる。つまり、ディスエーブ
ルフューズ２３が切られたとき、通常デコード回路１３
は、プリデコードアドレス信号ＸＡ、ＸＢの論理に関わ
らずに、その出力を常に“Ｌ”レベルとする。
【００３９】さらに冗長デコード回路１５のうち、上記
不良部分を選択する通常デコード回路１３に対応した冗
長デコード回路１５以外のディスエーブルフューズ２３
を切る。これにより、不良部分を選択する通常デコード
回路１３に対応した冗長デコード回路１５のみがイネー
ブルされる。つまり、ディスエーブルフューズ２３が切
られていない冗長デコード回路１５のみが、プリデコー
ドアドレス信号ＸＡ、およびヒット信号HITの論理に応
じて、その出力を“Ｈ”レベル、又は“Ｌ”レベルとす
る。図４に、ディスエーブルフューズ２３の切断状態
（Cutは切断、NoCutは非切断を示す）と不良部分との関
係の一例を示しておく。図４に示す例では、通常部分中
の、４個のアドレスのうち、１個の不良アドレスを、冗
長部分中の１個のアドレスに置き換えている。なお、４
個のアドレスのうち、２個以上のアドレスに不良があっ
た場合でも同様である。
不良部分を選択する通常デコード回路１３に対応した冗
長デコード回路１５以外のディスエーブルフューズ２３
を切る。これにより、不良部分を選択する通常デコード
回路１３に対応した冗長デコード回路１５のみがイネー
ブルされる。つまり、ディスエーブルフューズ２３が切
られていない冗長デコード回路１５のみが、プリデコー
ドアドレス信号ＸＡ、およびヒット信号HITの論理に応
じて、その出力を“Ｈ”レベル、又は“Ｌ”レベルとす
る。図４に、ディスエーブルフューズ２３の切断状態
（Cutは切断、NoCutは非切断を示す）と不良部分との関
係の一例を示しておく。図４に示す例では、通常部分中
の、４個のアドレスのうち、１個の不良アドレスを、冗
長部分中の１個のアドレスに置き換えている。なお、４
個のアドレスのうち、２個以上のアドレスに不良があっ
た場合でも同様である。
【００４０】上記一実施形態に係る装置は、図５〜図１
０に示した従来装置と比較して、特に置換単位中に定め
られた２M個のアドレスのうち、１個を選択する通常デ
コード回路１３、および冗長デコード回路１５にそれぞ
れ、ディスエーブルフューズ２３を取り付けたこと、が
異なっている。
０に示した従来装置と比較して、特に置換単位中に定め
られた２M個のアドレスのうち、１個を選択する通常デ
コード回路１３、および冗長デコード回路１５にそれぞ
れ、ディスエーブルフューズ２３を取り付けたこと、が
異なっている。
【００４１】この構成を有することで、通常部分中に発
生した不良部分は、置換単位中で、さらに必要最低限に
絞り込まれて、冗長部分に置き換えられるようになる。
この結果、冗長部分中に不良部分があった場合でも、こ
の不良部分のアドレスが、通常部分中に発生した不良部
分のアドレスに合致しない限り、置き換えが可能とな
る。よって、救済効率は、従来装置に比較して向上す
る。
生した不良部分は、置換単位中で、さらに必要最低限に
絞り込まれて、冗長部分に置き換えられるようになる。
この結果、冗長部分中に不良部分があった場合でも、こ
の不良部分のアドレスが、通常部分中に発生した不良部
分のアドレスに合致しない限り、置き換えが可能とな
る。よって、救済効率は、従来装置に比較して向上す
る。
【００４２】また、図３（Ａ）、図３（Ｂ）に示したよ
うに、通常デコード回路１３の回路と、冗長デコード回
路１５の回路とは、互いに同様の回路で構成できる。こ
のため、通常デコード回路１３および冗長デコード回路
１５のレイアウトは、互いに共通化することが可能であ
る。このように通常デコード回路１３および冗長デコー
ド回路１５のレイアウトを互いに共通化すれば、通常デ
コード回路１３および冗長デコード回路１５それぞれに
ディスエーブルフューズ２３を設けたとしても、レイア
ウト面積が増大する、というデメリットは少ない。
うに、通常デコード回路１３の回路と、冗長デコード回
路１５の回路とは、互いに同様の回路で構成できる。こ
のため、通常デコード回路１３および冗長デコード回路
１５のレイアウトは、互いに共通化することが可能であ
る。このように通常デコード回路１３および冗長デコー
ド回路１５のレイアウトを互いに共通化すれば、通常デ
コード回路１３および冗長デコード回路１５それぞれに
ディスエーブルフューズ２３を設けたとしても、レイア
ウト面積が増大する、というデメリットは少ない。
【００４３】また、上記一実施形態では、２Nセットの
置換単位のうち、１セットを選択するＮ本のアドレス信
号に対応して、アドレスフューズ８を設けるようにし
た。しかし、アドレスフューズ８は、２N本のプリデコ
ードアドレス信号ＸＢに対応して、設けるようにしても
良い。この場合には、イネーブルフューズ７が不要にな
る、という効果もある。何故なら、プリデコードアドレ
ス信号は、アドレス信号をデコードした信号であるか
ら、アドレス信号のようにオール“Ｌ”又はオール
“Ｈ”の状態が存在しないためである。
置換単位のうち、１セットを選択するＮ本のアドレス信
号に対応して、アドレスフューズ８を設けるようにし
た。しかし、アドレスフューズ８は、２N本のプリデコ
ードアドレス信号ＸＢに対応して、設けるようにしても
良い。この場合には、イネーブルフューズ７が不要にな
る、という効果もある。何故なら、プリデコードアドレ
ス信号は、アドレス信号をデコードした信号であるか
ら、アドレス信号のようにオール“Ｌ”又はオール
“Ｈ”の状態が存在しないためである。
【００４４】また、上記一実施形態では、通常デコード
回路１３、および冗長デコード回路１５をディスエーブ
ルする素子としてフューズを用いたが、ディスエーブル
する素子であれば、フューズ以外の素子を用いることが
可能である。
回路１３、および冗長デコード回路１５をディスエーブ
ルする素子としてフューズを用いたが、ディスエーブル
する素子であれば、フューズ以外の素子を用いることが
可能である。
【００４５】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルの不良部分を救済する効率を向上できる
半導体記憶装置を提供できる。
ば、メモリセルの不良部分を救済する効率を向上できる
半導体記憶装置を提供できる。
【図１】図１はこの発明の一実施形態に係る冗長部分付
き半導体記憶装置のブロック図。
き半導体記憶装置のブロック図。
【図２】図２は図１に示す装置の論理回路図。
【図３】図３（Ａ）は通常デコード回路の回路図、図３
（Ｂ）は冗長デコード回路の回路図。
（Ｂ）は冗長デコード回路の回路図。
【図４】図４はディスエーブルフューズの切断状態と不
良部分との関係を示す図。
良部分との関係を示す図。
【図５】図５は従来の冗長部分付き半導体記憶装置のブ
ロック図。
ロック図。
【図６】図６は図５に示す装置の論理回路図。
【図７】図７（Ａ）は通常デコード回路の回路図、図７
（Ｂ）は冗長デコード回路の回路図。
（Ｂ）は冗長デコード回路の回路図。
【図８】図８は従来の冗長部分付き半導体記憶装置のブ
ロック図。
ロック図。
【図９】図９は図８に示す装置の論理回路図。
【図１０】図１０（Ａ）は置換単位選択用プリデコード
回路の回路図、図１０（Ｂ）は置換単位中アドレス選択
用プリデコード回路の回路図。
回路の回路図、図１０（Ｂ）は置換単位中アドレス選択
用プリデコード回路の回路図。
１…メモリセルアレイ、 ２…プリデコーダ（置換単位選択用）、 ３…通常デコーダ、 ４…プリデコーダ（置換単位中アドレス選択用）、 ５…冗長デコーダ、 ６…コンパレータ、 ７…イネーブルフューズ、 ８…アドレスフューズ、 ９…コンタクトホール、 １３…通常デコード回路、 １５…冗長デコード回路、 ２１、２２…Ｐチャネル型ＭＯＳトランジスタ、 ２３…ディスエーブルフューズ、 ２４、２５…Ｎチャネル型ＭＯＳトランジスタ、 ２６…ラッチ回路、 ２７…出力ノード。
フロントページの続き (72)発明者 大塚 伸朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B018 GA06 HA24 HA25 KA13 KA14 KA17 5L106 CC04 CC16 GG00
Claims (6)
- 【請求項１】 複数の置換単位に分割され、これら置換
単位の少なくとも１つを冗長部分とするメモリセルアレ
イと、 前記複数の置換単位のうち、前記冗長部分を除いた前記
置換単位中のアドレスを選択する複数のデコード回路を
含む通常デコーダと、 前記冗長部分中のアドレスを選択する複数のデコード回
路を含む冗長デコーダとを具備し、 前記通常デコーダに含まれた前記複数のデコード回路、
および前記冗長デコーダに含まれた前記複数のデコード
回路それぞれに、これら回路の出力を、アドレス信号の
論理に関わらずに、ある値に固定する素子を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 複数の置換単位に分割され、これら置換
単位の少なくとも１つを冗長部分とするメモリセルアレ
イと、 前記冗長部分を除いた前記置換単位それぞれに対応して
設けられ、前記冗長部分を除いた前記置換単位を選択す
る第１のアドレス信号、および前記置換単位中のアドレ
スを選択する第２のアドレス信号をデコードし、前記冗
長部分を除いた前記置換単位中のアドレスを選択する複
数のデコード回路を含む通常デコーダと、 前記第１のアドレス信号を不良アドレスと比較し、これ
らが一致したとき、ヒット信号を出力するコンパレータ
と、 前記冗長部分に対応して設けられ、前記ヒット信号およ
び前記第２のアドレス信号をデコードし、前記冗長部分
中のアドレスを選択する複数のデコード回路を含む冗長
デコーダとを具備し、 前記通常デコーダに含まれた前記複数のデコード回路、
および前記冗長デコーダに含まれた前記複数のデコード
回路それぞれに、これら回路の出力を、前記第１、第２
のアドレス信号、およびヒット信号の論理に関わらず
に、ある値に固定する素子を備えたことを特徴とする半
導体記憶装置。 - 【請求項３】 複数の置換単位に分割され、これら置換
単位の少なくとも１つを冗長部分とするメモリセルアレ
イと、 前記冗長部分を除いた前記置換単位を選択する第１のア
ドレス信号をプリデコードし、第１のプリデコードアド
レス信号を出力する第１のプリデコーダと、 前記置換単位中のアドレスを選択する第２のアドレス信
号をプリデコードし、第２のプリデコードアドレス信号
を出力する第２のプリデコーダと、 前記冗長部分を除いた前記置換単位それぞれに対応して
設けられ、前記第１のプリデコードアドレス信号および
第２のプリデコードアドレス信号をデコードし、前記冗
長部分を除いた前記置換単位中のアドレスを選択する複
数のデコード回路を含む通常デコーダと、 前記冗長部分を除いた前記置換単位のうち、不良な置換
単位に対応する不良アドレスを記憶する不良アドレス記
憶回路と、 前記第１のアドレス信号、もしくは前記第１のプリデコ
ードアドレス信号を前記不良アドレスと比較し、これら
が一致したとき、ヒット信号を出力するコンパレータ
と、 前記冗長部分に対応して設けられ、前記ヒット信号およ
び前記第２のプリデコードアドレス信号をデコードし、
前記冗長部分中のアドレスを選択する複数のデコード回
路を含む冗長デコーダとを具備し、 前記通常デコーダに含まれた前記複数のデコード回路、
および前記冗長デコーダに含まれた前記複数のデコード
回路それぞれに、これら回路の出力を、前記第１、第２
のプリデコードアドレス信号、およびヒット信号の論理
に関わらずに、ある値に固定する素子を備えたことを特
徴とする半導体記憶装置。 - 【請求項４】 前記メモリセルアレイに不良アドレスが
存在した場合、 前記通常デコーダに含まれた前記複数のデコード回路の
うち、前記不良アドレスを選択するデコード回路の出力
をある値に固定し、 前記冗長デコーダに含まれた前記複数のデコード回路の
うち、前記不良アドレスを選択するデコード回路に対応
したデコード回路以外の出力をある値に固定することを
特徴とする請求項１乃至請求項３いずれか一項に記載の
半導体記憶装置。 - 【請求項５】 前記出力をある値に固定する素子は、フ
ューズであることを特徴とする請求項１乃至請求項４い
ずれか一項に記載の半導体記憶装置。 - 【請求項６】 前記フューズは、ポリシリコンまたはメ
タルで形成されていることを特徴とする請求項５に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069233A JP2001256795A (ja) | 2000-03-13 | 2000-03-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069233A JP2001256795A (ja) | 2000-03-13 | 2000-03-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001256795A true JP2001256795A (ja) | 2001-09-21 |
Family
ID=18588157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000069233A Pending JP2001256795A (ja) | 2000-03-13 | 2000-03-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001256795A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| US7003622B2 (en) | 2001-07-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor memory |
| WO2014148404A1 (en) * | 2013-03-22 | 2014-09-25 | Katsuyuki Fujita | Semiconductor memory device |
-
2000
- 2000-03-13 JP JP2000069233A patent/JP2001256795A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| US7003622B2 (en) | 2001-07-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor memory |
| WO2014148404A1 (en) * | 2013-03-22 | 2014-09-25 | Katsuyuki Fujita | Semiconductor memory device |
| US9111624B2 (en) | 2013-03-22 | 2015-08-18 | Katsuyuki Fujita | Semiconductor memory device |
| CN105378851A (zh) * | 2013-03-22 | 2016-03-02 | 株式会社东芝 | 半导体存储器装置 |
| JP2016517126A (ja) * | 2013-03-22 | 2016-06-09 | 株式会社東芝 | 半導体記憶装置 |
| US9502140B2 (en) | 2013-03-22 | 2016-11-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| RU2618368C2 (ru) * | 2013-03-22 | 2017-05-03 | Кабусики Кайся Тосиба | Полупроводниковое запоминающее устройство |
| CN105378851B (zh) * | 2013-03-22 | 2018-11-09 | 东芝存储器株式会社 | 半导体存储器装置 |
| USRE48178E1 (en) | 2013-03-22 | 2020-08-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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