TW201503129A - 半導體記憶裝置 - Google Patents

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Abstract

根據一項實施例，一種半導體記憶裝置包含：第一字線，其連接至一記憶體胞元陣列；第二字線，其連接至一冗餘區域；一第一列解碼器，其經組態以執行基於一列位址自該等第一字線之選擇；一判斷電路，其經組態以基於包含於該列位址中之一冗餘位址判定是否需要用該冗餘區域進行一替換操作；及一第二列解碼器，其經組態以執行自該等第二字線之選擇。該列位址以一分時方法依序包含一第一列位址及一第二列位址輸入。該第一列位址包含所有該冗餘位址。

Description

半導體記憶裝置 相關申請案交叉參考
本申請案係基於且主張於2013年3月22日提出申請之第61/804,548號美國臨時申請案及於2013年8月29日提出申請之第14/014,183號美國專利申請案之優先權之利益，該等申請案之全部內容以引用方式併入本文中。
本發明之實施例係關於一種半導體記憶裝置。
在諸如一SDRAM之一半導體記憶裝置中，藉由(舉例而言)與一作用命令一起輸入一列位址且與一讀取命令/寫入命令一起輸入一行位址執行存取。然而，近年來，位址之大小(位元之數目)已隨著一半導體記憶裝置之儲存容量增大而增大。
10‧‧‧磁性隨機存取記憶體
11‧‧‧記憶體胞元陣列
12‧‧‧冗餘區域
13‧‧‧感測放大器
14‧‧‧寫入驅動器
16‧‧‧頁緩衝器
17‧‧‧輸入/輸出電路
18‧‧‧正常列解碼器
19‧‧‧冗餘列解碼器
20‧‧‧熔絲盒
21‧‧‧冗餘判斷電路
22‧‧‧控制器
23‧‧‧列位址緩衝器
24‧‧‧行位址緩衝器
25‧‧‧位址接收器
30‧‧‧磁阻效應元件
31‧‧‧選擇電晶體
40‧‧‧下部電極
41‧‧‧記憶體層
42‧‧‧非磁性層/穿隧障壁層
43‧‧‧參考層
44‧‧‧上部電極
50‧‧‧熔絲單元
50A‧‧‧熔絲元件
50B‧‧‧比較器
51‧‧‧啟用熔絲單元
54‧‧‧NOR閘
Act‧‧‧作用命令
ADD‧‧‧位址
BL‧‧‧位元線
CA‧‧‧行位址
CLK‧‧‧時脈
CS‧‧‧晶片選擇信號
FS<0>‧‧‧熔絲組
HIT<0>‧‧‧信號
HIT<0：n>‧‧‧信號
HITSUMB‧‧‧信號
MC‧‧‧記憶體胞元
NWL‧‧‧字線
NWL<0：m>‧‧‧字線
P-Act‧‧‧預作用命令
RA1‧‧‧第一列位址
RA2‧‧‧第二列位址
RA<0：a>‧‧‧列位址
RA<x：y>‧‧‧冗餘列位址
RC‧‧‧冗餘胞元
RD op1‧‧‧冗餘判定操作
RD op2‧‧‧冗餘判定操作
R/W‧‧‧讀取命令或寫入命令
RWL<0：n>‧‧‧字線
SL‧‧‧源極線
tRCD‧‧‧延遲時間
圖1係根據一第一實施例之一MRAM之一方塊圖；圖2係一記憶體胞元陣列及一冗餘區域之一電路圖；圖3係一熔絲盒及一冗餘判斷電路之一電路圖；圖4係一MTJ元件之一剖面圖；圖5係展示MRAM之操作之一時序圖；圖6係展示根據一第二實施例之一MRAM之操作之一時序圖；且圖7係一熔絲盒及一冗餘判斷電路之一電路圖。
一般而言，根據一項實施例，提供一種半導體記憶裝置，其包括：一記憶體胞元陣列，其包括記憶體胞元；一冗餘區域，其包括用於該記憶體胞元陣列中之故障胞元之冗餘胞元；第一字線，其連接至該記憶體胞元陣列；第二字線，其連接至該冗餘區域；一第一列解碼器，其經組態以執行基於一列位址自該等第一字線之選擇；一判斷電路，其經組態以基於包含於該列位址中之一冗餘位址判定是否需要用該冗餘區域進行一替換操作；及一第二列解碼器，其經組態以基於藉由該判斷電路之一判定結果執行自該等第二字線之選擇，其中該列位址以一分時方法依序包含一第一列位址及一第二列位址輸入，及該第一列位址包含所有該冗餘位址。下文將參考圖式闡述本發明之實施例。在下文說明中，具有相同功能及組態之組件由相同參考編號標示，且僅當需要時提供重複性說明。下文將採取一MRAM(磁性隨機存取記憶體)作為一半導體記憶裝置之一實例來闡述該等實施例。
[第一實施例] [1. MRAM之組態] [1-1. MRAM之一般組態]
圖1係根據一第一實施例之一MRAM 10之一方塊圖。MRAM 10 包括一記憶體胞元陣列11、一冗餘區域12、用作一讀取電路之一感測放大器(S/A)13、用作一寫入電路之一寫入驅動器(W/D)14、一ECC(錯誤檢查及校正)電路15、一頁緩衝器(P/B)16、一輸入/輸出電路17、一正常列解碼器18、一冗餘列解碼器19、用作一故障位址儲存單元之一熔絲盒20、一冗餘判斷電路21、一控制器22、一列位址緩衝器23、一行位址緩衝器24及一位址接收器25。
記憶體胞元陣列11包括配置成一矩陣之複數個記憶體胞元。記憶體胞元陣列11包括安置於其中之複數個字線(正常字線)NWL<0：m>、複數個位元線及複數個源極線。一個字線NWL及一對一位元線與一源極線連接至一個記憶體胞元。
冗餘區域12經提供以修復出現於記憶體胞元陣列11中之故障記憶體胞元。冗餘區域12具有比記憶體胞元陣列11小之一儲存容量但具有與記憶體胞元陣列11之組態相同之組態。亦即，冗餘區域12包括配置成一矩陣之複數個冗餘胞元。冗餘胞元中之每一者具有與記憶體胞元之組態相同之組態。冗餘區域12包括配置於其中之複數個字線(冗餘字線)RWL<0：n>及配置於其中之複數個位元線與源極線且該等字線、位元線及源極線為記憶體胞元陣列11共有。一個字線RWL及一對一位元線與一源極線連接至一個冗餘胞元。以一個列(連接至一個字線RWL之一記憶體胞元群組)或複數個列為單位，用記憶體胞元陣列11來替換冗餘區域12。
位址接收器25自一外部電路接收一位址ADD、一時脈CLK及一晶片選擇信號CS。位址ADD包含一列位址RA及一行位址CA。位址ADD及晶片選擇信號CS發送至控制器22。列位址RA發送至列位址緩衝器23。行位址CA發送至行位址緩衝器24。
行位址緩衝器24自位址接收器25接收行位址CA。行位址緩衝器24將行位址CA發送至感測放大器13、寫入驅動器14、頁緩衝器16及 輸入/輸出電路17。
列位址緩衝器23自位址接收器25接收列位址RA。列位址緩衝器23將一列位址RA<0：a>發送至正常列解碼器18，且將一冗餘列位址RA<x：y>發送至冗餘判斷電路21。冗餘列位址RA<x：y>包括列位址RA<0：a>之一部分。
正常列解碼器18連接至安置於記憶體胞元陣列11中之複數個字線NWL<0：m>。正常列解碼器18基於列位址RA<0：a>選擇複數個字線NWL<0：m>中之任一者。
冗餘列解碼器19連接至安置於冗餘區域12中之複數個字線RWL<0：n>。冗餘列解碼器19基於自冗餘判斷電路21發送之一信號HIT<0：n>選擇複數個字線RWL<0：n>中之任一者。
熔絲盒20儲存供在識別連接至出現於記憶體胞元陣列11中之故障記憶體胞元之字線時使用之位址(故障位址)。熔絲盒20包括經組態以儲存故障位址之複數個熔絲元件。下文將闡述熔絲盒20之一特定組態。
冗餘判斷電路21比較冗餘列位址RA<x：y>與儲存於熔絲盒20中之故障位址中之每一者以產生作為比較之一結果之一信號HIT<0：n>及一信號HITSUMB。信號HIT<0：n>發送至冗餘判斷電路21。信號HITSUMB發送至正常列解碼器18。下文將闡述冗餘判斷電路21之一特定組態。
感測放大器13連接至複數個位元線。舉例而言，在一電壓偵測方案之情形中，感測放大器13比較一參考電壓與經由對應位元線BL施加至一選定記憶體胞元之一胞元電壓以偵測及放大選定記憶體胞元中之資料。寫入驅動器14連接至複數個位元線及複數個源極線。寫入驅動器14經由適當位元線及源極線將資料寫入至選定記憶體胞元。
頁緩衝器16保持自輸入/輸出電路17發送之寫入資料及自感測放 大器13發送之讀取資料。
輸入/輸出電路17連接至一外部電路以實施將資料輸出至外部電路及自外部電路接收資料之一程序。輸入/輸出電路17將自外部電路接收之輸入資料發送至頁緩衝器作為寫入資料。輸入/輸出電路17將自頁緩衝器16接收之讀取資料輸出至外部電路作為輸出資料。
控制器22整體地控制MRAM 10之操作。控制器22自外部電路接收時脈CLK。控制器22將各種控制信號供應至感測放大器13、寫入驅動器14、頁緩衝器16及輸入/輸出電路17以控制此等電路之操作。
[1-2. 記憶體胞元陣列及冗餘區域之組態]
現在，將闡述記憶體胞元陣列11及冗餘區域12之一組態。圖2係記憶體胞元陣列11及冗餘區域12之一電路圖。記憶體胞元陣列11包括配置成一矩陣之複數個記憶體胞元MC。記憶體胞元陣列11包括複數個字線NWL<0：m>、複數個位元線BL<0：i>及複數個源極線SL<0：i>。記憶體胞元MC連接至一個字線NWL及一對一位元線BL與一源極線SL。
記憶體胞元MC包括一磁阻效應元件(MTJ(磁性穿隧接面)元件)30及一選擇電晶體31。選擇電晶體31包括(舉例而言)一N通道MOSFET。MTJ元件30之一端連接至對應位元線BL。MTJ元件30之另一端連接至選擇電晶體31之一汲極。選擇電晶體31之一閘極連接至對應字線NWL。選擇電晶體31之一源極連接至對應源極線SL。
冗餘區域12包括配置成一矩陣之複數個冗餘胞元RC。冗餘區域12包括複數個字線RWL<0：n>、複數個位元線BL<0：i>及複數個源極線SL<0：i>。冗餘胞元RC連接至一個字線RWL及一對一位元線BL與一源極線SL。冗餘胞元RC具有與記憶體胞元MC之組態相同之組態。
[1-3. 熔絲盒及冗餘判斷電路之組態]
現在，將闡述熔絲盒20及冗餘判斷電路21之組態之一實例。圖3 係熔絲盒20及冗餘判斷電路21之一電路圖。
熔絲盒20包括對應於複數個字線RWL<0：n>之複數個熔絲組FS<0：n>。熔絲組FS中之每一者包括對應於冗餘列位址RA<x：y>中之若干個位元之複數個熔絲單元50及一個啟用熔絲單元51。熔絲單元50中之每一者包括一熔絲元件50A及一比較器50B。熔絲元件50A係(舉例而言)一雷射熔絲(電熔絲)。啟用熔絲單元51亦具有與熔絲單元50之組態相同之組態。
啟用熔絲單元51用以判定是否使用包含此啟用熔絲單元51之熔絲組FS。指示是否使用熔絲組FS之資訊在啟用熔絲單元51中之熔絲元件中經程式化。若將使用熔絲組FS，則啟用熔絲單元51經組態以輸出「H」。
供在識別連接至包含於記憶體胞元陣列11中之一故障記憶體胞元之一字線(亦即，將用冗餘區域12替換之記憶體胞元陣列11中之字線中之每一者)時使用之一位址(故障位址)在包含於每一熔絲組FS中之複數個熔絲單元50中之複數個熔絲元件50A中之每一者中經程式化。熔絲單元50(具體而言，比較器50B)比較輸入至熔絲單元50自身之一位址位元與儲存於熔絲元件50A中之一位元。若位址位元匹配所儲存位元，則熔絲單元50輸出「H」。
冗餘判斷電路21包括連接至每一熔絲組FS之複數個(舉例而言，兩個)NAND閘52A及52B及連接至NAND閘52A及52B之輸出之一NOR閘53。冗餘判斷電路21進一步包括連接至對應於複數個字線RWL<0：n>之複數個NOR閘53<0：n>之輸出之一NOR閘54。
若儲存於熔絲組FS<0>中之故障位址匹配冗餘列位址RA<x：y>，則冗餘判斷電路21確證一信號HIT<0>(輸出「H」)。信號HIT<1：n>類似於信號HIT<0>而操作。信號HIT<0：n>發送至冗餘列解碼器19。最終，啟動對應於經確證信號HIT<α>之冗餘字線RWL<α>。
此外，若確證信號HIT<0：n>中之任一者，則冗餘判斷電路21確證信號HITSUMB(輸出「L」)。信號HITSUMB發送至正常列解碼器18。處於「L」位準下之信號HITSUMB意指將執行用冗餘區域12替換之一操作。因此，若信號HITSUMB處於「L」位準下，則正常列解碼器18操作以避免啟動字線NWL<0：m>。
[1-4. MTJ元件之結構]
現在，將闡述MTJ元件30之結構之一實例。圖4係MTJ元件30之一剖面圖。MTJ元件包括以此次序堆疊之一下部電極40、一記憶體層(亦稱為一自由層)41、一非磁性層(穿隧障壁層)42、一參考層(亦稱為一固定層)43及一上部電極44。可顛倒堆疊記憶體層41及參考層43之次序。
記憶體層41及參考層43各自由一鐵磁材料形成。所使用之穿隧障壁層42係(舉例而言)諸如MGO之一絕緣材料。
記憶體層41及參考層43中之每一者具有垂直磁性各向異性及等於一垂直方向之一易磁化方向。記憶體層41及參考層43具有等於一平面內方向之一磁化方向。
記憶體層41具有一可變磁化方向(反轉磁化方向)。參考層43具有一不變磁化方向(磁化方向係固定的)。參考層43經設定以具有比記憶體層41之垂直磁性各向異性能量充分高之垂直磁性各向異性能量。可藉由調整材料之組成或膜厚度設定磁性各向異性。記憶體層41中之一磁化反轉電流如上文所闡述減小以使得參考層中之一磁化反轉電流大於記憶體層41中之磁化反轉電流。因此，所得MTJ元件30包括具有相對於一預定寫入電流可變之一磁化方向之記憶體層41及具有相對於一預定寫入電流不變之一磁化方向之參考層43。
本實施例使用其中一寫入電流直接通過MTJ元件30之一自旋轉移寫入方案以控制MTJ元件30之磁化狀態。取決於記憶體層41之磁化與 參考層43之磁化之間的相關性係處於一並聯狀態還是處於一反並聯狀態，MTJ元件30可置於一低電阻狀態或者一高電阻狀態。
當自記憶體層41朝向參考層43流動之一寫入電流通過MTJ元件30時，記憶體層41之磁化與參考層43之磁化之間的相關性置於並聯狀態。在並聯狀態中，MTJ元件30具有最低電阻值且設定至低電阻狀態。舉例而言，將MTJ元件30之低電阻狀態定義為資料「0」。
另一方面，當自參考層43朝向記憶體層41流動之一寫入電流通過MTJ元件30時，記憶體層41之磁化與參考層43之磁化之間的相關性置於反並聯狀態。在反並聯狀態中，MTJ元件30具有最高電阻值且設定至高電阻狀態。舉例而言，將MTJ元件30之高電阻狀態定義為資料「1」。
因此，MTJ元件30可用作可儲存1位元資料(二進制資料)之一儲存元件。可視情況設定MTJ元件30之電阻狀態及資料之指派。
藉由將一讀取電流施加至MTJ元件30及基於在施加讀取電壓期間流動穿過MTJ元件30之一讀取電流偵測MTJ元件30之電阻值而自MTJ元件30讀取資料。讀取電流設定為比超出其磁化藉由自旋轉移反轉之一臨限值充分小之一值。
[2. 操作]
現在，將闡述如上文所闡述經組態之MRAM 10之操作。圖5係展示MRAM 10之操作之一時序圖。MRAM 10與自外部電路發送之時脈CLK同步地操作。
當記憶體胞元陣列11之儲存容量增長以增大可在一資料讀取操作及一資料寫入操作中由列位址RA指定之列之數目時，列位址RA中之位元之數目對應地增大。因此，在本發明之實施例中，供在自記憶體胞元陣列11中之列(字線)選擇時使用之列位址RA劃分為一第一列位址RA1及一第二列位址RA2，該等列位址自外部電路分離地輸入至 MRAM 10。亦即，第一列位址RA1及第二列位址RA2以此次序以一分時方法自外部電路輸入至MRAM 10。
此外，在本實施例中，若接收到第一列位址RA1，則執行一冗餘判定操作，且隨後，接收第二列位址RA2。當獲得所有列位址RA<0：a>時，執行除使用列位址RA之冗餘判定操作之外的操作。因此，第一列位址RA1經組態以包含冗餘列位址RA<x：y>。第二列位址RA2包括除第一列位址RA1之外的所有列位址RA<0：a>。
首先，控制器22接收一預作用命令P-Act，且列位址緩衝器23自外部電路接收第一列位址RA1。預作用命令P-Act在下文所闡述之一作用命令Act之前輸入且用以將第一列位址RA1輸入至MRAM 10。隨後，列位址緩衝器23將第一列位址RA1發送至熔絲盒20及冗餘判斷電路21。
隨後，熔絲盒20及冗餘判斷電路21執行判定儲存於熔絲組FS中之故障位址是否匹配包含於第一列位址RA1中之冗餘列位址RA<x：y>之一冗餘判定操作。具體而言，每一熔絲組FS比較儲存於熔絲元件中之故障位址與冗餘列位址RA<x：y>。若位址匹配，則熔絲組FS輸出處於「H」位準下之一信號HIT，且若位址未能匹配，則熔絲組FS輸出處於「L」位準下之一信號HIT。信號HIT發送至冗餘列解碼器19。
此外，若信號HIT<0：n>中之任一者處於「H」位準下，則冗餘判斷電路21輸出處於「L」位準下之信號HITSUMB。若所有信號HIT<0：n>處於「L」位準下(亦即，未實施用冗餘區域12替換)，則冗餘區域12輸出處於「H」位準下之信號HITSUMB。信號HITSUMB發送至正常列解碼器18。
隨後，控制器22自外部電路接收作用命令Act。列位址緩衝器23自外部電路接收第二列位址RA2。作用命令Act允許執行啟動一選定庫中之複數個字線中之一者(一選定字線)且將資料自記憶體胞元陣列 11讀取至頁緩衝器16之一程序。實際上，圖1中所展示之一個MRAM 10對應於一個庫，且複數個庫安裝於一基板上以形成一非揮發性記憶體。此時，獲得包括第一列位址RA1及第二列位址RA2之所有列位址RA<0：a>。列位址RA<0：a>接著自列位址緩衝器23發送至正常列解碼器18。
隨後，只要信號HITSUMB處於「H」位準下，正常列解碼器18便使用列位址RA<0：a>以啟動字線NWL<0：m>中之一者。若選定字線發生故障(信號HITSUMB處於「L」位準下)，則字線用冗餘區域12替換。具體而言，冗餘解碼器19基於信號HIT<0：n>啟動字線RWL<0：n>中之一者。隨後，感測放大器13自記憶體胞元陣列11讀取資料。讀取資料經由ECC電路15寫入至頁緩衝器16。
隨後，控制器22自外部電路接收一讀取命令或一寫入命令(R/W)。行位址緩衝器24自外部電路接收一行位址CA。此後，控制器22對由行位址CA指定之行執行一讀取操作或一寫入操作。
[效應]
如上文詳細闡述，第一實施係如下。包含於列位址RA中之第一列位址RA1及第二列位址RA2以此次序以一分時方法輸入至MRAM 10。較早輸入之第一列位址RA1經組態以包含與一冗餘替換操作相關之所有冗餘位址。接著，在接收第一列位址RA1之後立即開始冗餘替換操作。
因此，第一實施例允許在接收作用命令Act之前執行一冗餘判定操作，從而實現冗餘判定所需之時間之一明顯減小。此實現自接收作用命令Act直至接收讀取命令或寫入命令為止之一延遲時間tRCD(RAS至CAS延遲)之一減小，因此增大MRAM 10之操作速度。
[第二實施例]
根據一第二實施例，供在自記憶體胞元陣列11中之列(字線)選擇 時使用之列位址RA劃分為第一列位址RA1及第二列位址RA2。第一列位址RA1及第二列位址RA2自外部電路分離地輸入至MRAM 10。亦即，第一列位址RA1及第二列位址RA2以此次序以一分時方法自外部電路輸入至MRAM 10。
此外，根據本實施例，第一列位址RA1經組態以包含冗餘列位址RA<x：y>之一部分。第二列位址RA2包括除第一列位址RA1之外的所有列位址RA<0：a>。亦即，第二列位址RA2亦包含冗餘列位址RA<x：y>之一部分。在接收第一列位址RA1之後，執行冗餘判定操作之一部分。隨後，在接收第二列位址RA2以獲得所有列位址RA<0：a>後，MRAM旋即執行冗餘判定操作之所有剩餘部分及除使用列位址RA之冗餘判定操作之外的操作。
圖6係根據第二實施例之展示MRAM 10之操作之一時序圖。首先，控制器22自外部電路接收預作用命令P-Act，且列位址緩衝器23自外部電路接收第一列位址RA1。接著，列位址緩衝器23將第一列位址RA1發送至熔絲盒20及冗餘判定電路21。
隨後，熔絲盒20及冗餘判斷電路21執行判定儲存於熔絲組FS中之故障位址是否匹配包含於第一列位址RA1中之冗餘列位址RA<x：y>之一部分之一冗餘判定操作，亦即，熔絲盒20及冗餘判斷電路21執行冗餘判定操作(圖6中之「PD op1」)之一部分。
隨後，控制器22自外部電路接收作用命令Act。列位址緩衝器23自外部電路接收第二列位址RA2。此時，獲得包括第一列位址RA1及第二列位址RA2之所有列位址RA<0：a>且將其自列位址緩衝器23發送至正常列解碼器18。此外，冗餘列位址RA<x：y>之所有剩餘部分自列位址緩衝器23發送至熔絲盒20及冗餘判斷電路21。
隨後，熔絲盒20及冗餘判斷電路21使用冗餘列位址RA<x：y>來執行冗餘判定操作之所有剩餘部分(圖6中之「RD op2」)。
隨後，正常列解碼器18使用列位址RA<0：a>來啟動選定字線。若選定字線發生故障，則字線用冗餘區域12替換。此後，感測放大器13自記憶體胞元陣列11讀取資料，且讀取資料經由ECC電路15寫入至頁緩衝器16。後續操作與第一實施例中之對應操作相同。
(熔絲盒20及冗餘判斷電路21之組態之實例)
現在，將闡述熔絲盒20及冗餘判斷電路21之組態之一實例。圖7係熔絲盒20及冗餘判斷電路21之一電路圖。圖7之一電路部分對應於用於冗餘判定操作之一關鍵路徑。電路部分中之處理所需之時間之減小係重要的。
在本實施例中，對應於包含於第一列位址RA1中之冗餘列位址(冗餘列位址RA<x：y>之一部分)之熔絲組FS<0：n>中之第一熔絲組FS1<0：n>共同地配置於距彼此一短距離處。此外，對應於包含於第二列位址RA2中之冗餘列位址(冗餘列位址RA<x：y>之所有剩餘部分)之熔絲組FS<0：n>中之第二熔絲組FS2<0：n>共同地配置於距彼此一短距離處。此外，對應於較早輸入且涉及用於一計算之一相對充足時間之第一列位址RA1之第一熔絲組FS1<0：n>遠離經組態以計算信號HIT<0：n>之一電路(NOR閘53<0：n>)及經組態以計算信號HITSUMB之一電路(NOR閘54)配置。對應於稍後輸入之第二列位址RA2之第二熔絲組FS2<0：n>比第一熔絲組FS1<0：n>更接近於NOR閘53<0：n>及NOR閘54配置。
因此，當輸入第二列位址RA2時，與第一列位址RA1相關之冗餘判定操作(圖7中之「RD op1」)已經完成。因此，在輸入作用命令Act之後執行之冗餘判定操作(圖6中之「RD op2」)僅係與接近於NOR閘54配置之第二熔絲組FS相關之算術程序。此實現在輸入作用命令Act之後執行之冗餘判定操作所需之時間之一減小。
(效應)
如上文詳細闡述，根據第二實施例，包含於列位址RA中之第一列位址RA1及第二列位址RA2以此次序以一分時方法輸入至MRAM 10。先前輸入之第一列位址RA1經組態以包含與冗餘替換操作相關之冗餘位址之一部分。接著，在接收第一列位址RA1之後立即開始冗餘判定操作。
因此，第二實施例允許在接收作用命令Act之前執行冗餘判定操作之一部分，從而實現冗餘判定所需之時間之一明顯減小。此實現延遲時間tRCD之一減小，因此增大MRAM 10之操作速度。
此外，對應於第一列位址RA1之第一熔絲組FS1<0：n>遠離經組態以計算信號HIT<0：n>之電路及經組態以計算信號HITSUMB之電路配置。較早實施與第一熔絲組FS1<0：n>相關之一算術程序。此實現與稍後輸入之第二列位址RA2相關之冗餘判定操作所需之時間之一進一步減小。
上文所闡述之實施例中之一者經組態以將整個列位址RA劃分為兩個位址且以一分時方法輸入位址。然而，實施例並不限於此組態。整個列位址可劃分為接著以一分時方法輸入之三個或三個以上位址。與此結合，冗餘列位址可在輸入之前劃分為兩個或兩個以上位址。
此外，上文所闡述之實施例中之每一者採取MRAM作為半導體記憶裝置之一實例。然而，實施例不限於MRAM但適用於諸如一SDRAM(同步DRAM)之任何其他記憶體。
儘管已闡述特定實施例，但此等實施例僅以實例之方式呈現，且並非意欲限制本發明之範疇。實際上，本文中所闡述之新實施例可以各種其他形式來體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效物涵蓋如將歸屬於本發明之範疇及精神內之此等形式或修改。
Act‧‧‧作用命令
ADD‧‧‧位址
CA‧‧‧行位址
CLK‧‧‧時脈
P-Act‧‧‧預作用命令
RA1‧‧‧第一列位址
RA2‧‧‧第二列位址
R/W‧‧‧讀取命令或寫入命令
tRCD‧‧‧延遲時間

Claims (13)

  1. 一種半導體記憶裝置，其包括：一記憶體胞元陣列，其包括記憶體胞元；一冗餘區域，其包括用於該記憶體胞元陣列中之故障胞元之冗餘胞元；第一字線，其連接至該記憶體胞元陣列；第二字線，其連接至該冗餘區域；一第一列解碼器，其經組態以執行基於一列位址自該等第一字線之選擇；一判斷電路，其經組態以基於包含於該列位址中之一冗餘位址判定是否需要用該冗餘區域進行一替換操作；及一第二列解碼器，其經組態以基於藉由該判斷電路之一判定結果執行自該等第二字線之選擇，其中該列位址以一分時方法依序包含一第一列位址及一第二列位址輸入，且該第一列位址包含所有該冗餘位址。
  2. 如請求項1之裝置，其中該判斷電路在輸入該第一列位址之後立即開始一判定操作。
  3. 如請求項1之裝置，其進一步包括經組態以儲存識別連接至該記憶體胞元陣列中之該等故障胞元之字線之故障位址之熔絲組，其中該判斷電路判定該冗餘位址是否匹配儲存於該等熔絲組中之該等故障位址中之一者。
  4. 如請求項1之裝置，其中該第一列位址與一第一命令一起輸入，且該第二列位址與一第二命令一起輸入。
  5. 如請求項4之裝置，其中該第二命令係用於自連接至對應於該列位址之一字線之一記憶體胞元群組讀取資料之一作用命令。
  6. 如請求項1之裝置，其中該等記憶體胞元中之每一者包含一磁阻效應元件。
  7. 一種半導體記憶裝置，其包括：一記憶體胞元陣列，其包括記憶體胞元；一冗餘區域，其包括用於該記憶體胞元陣列中之故障胞元之冗餘胞元；第一字線，其連接至該記憶體胞元陣列；第二字線，其連接至該冗餘區域；一第一列解碼器，其經組態以執行基於一列位址自該等第一字線之選擇；一判斷電路，其經組態以基於包含於該列位址中之一冗餘位址判定是否需要用該冗餘區域進行一替換操作；及一第二列解碼器，其經組態以基於藉由該判斷電路之一判定結果執行自該等第二字線之選擇，其中該列位址以一分時方法依序包含一第一列位址及一第二列位址輸入，且該第一列位址包含該冗餘位址之一部分。
  8. 如請求項7之裝置，其中該判斷電路在輸入該第一列位址之後立即開始一判定操作。
  9. 如請求項7之裝置，其進一步包括經組態以儲存識別連接至該記憶體胞元陣列中之該等故障胞元之字線之故障位址之熔絲組，其中該判斷電路判定該冗餘位址是否匹配儲存於該等熔絲組中之該等故障位址中之一者。
  10. 如請求項9之裝置，其中 該等熔絲組中之每一者包括熔絲元件，包含於該等熔絲組中且與該第一列位址相關之一第一熔絲元件群組遠離經組態以判定位址之間的一匹配之一算術電路而配置，且包含於該等熔絲組中且與該第二列位址相關之一第二熔絲元件群組比該第一熔絲元件群組更接近於該算術電路而配置。
  11. 如請求項7之裝置，其中該第一列位址與一第一命令一起輸入，且該第二列位址與一第二命令一起輸入。
  12. 如請求項11之裝置，其中該第二命令係用於自連接至對應於該列位址之一字線之一記憶體胞元群組讀取資料之一作用命令。
  13. 如請求項7之裝置，其中該等記憶體胞元中之每一者包含一磁阻效應元件。
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